JP2004200977A

JP2004200977A - 電圧制御位相シフタ

Info

Publication number: JP2004200977A
Application number: JP2002366412A
Authority: JP
Inventors: Koichi Narahara; 浩一楢原
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2002-12-18
Filing date: 2002-12-18
Publication date: 2004-07-15

Abstract

【課題】広帯域で、位相制御を高速に実現できる電圧制御位相シフタを提供する。
【解決手段】電界効果トランジスタのゲート、ドレイン、ソース上に、互いに略平行に形成された伝送線路を備えた進行波型トランジスタを用いた電圧制御位相シフタであって、ソース上に形成されたソース線路は接地され、ゲート上に形成されたゲート線路の一端を入力端子、他端を出力端子とし、ゲート線路にバイアスされた入力信号を入力した場合に、ドレイン上に形成されたドレイン線路に入力信号による電気信号を誘起させ、さらに、ドレイン線路に誘起された電気信号を前記ゲート線路に正帰還するようにしたことを特徴とする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は電圧制御位相シフタに関するものである。
【０００２】
【従来の技術】
電気信号の位相を制御する位相シフタは、入出力間の電気長を機械的に制御するものと、電気的に制御するものとが知られている。特に、集積回路技術を用いて位相シフタを実現する際には、機械的に制御するものにより実現するには製作技術上の困難がある。また、位相制御を適合的に行う用途が求められることが多いため、電気的に制御するものが非常に重要となっている。
【０００３】
例えば、電気的に制御するものとして、位相信号を混合させることにより位相調整レンジを無制限にし、入力信号に対して所定の位相差を有する出力信号を得る電圧制御位相シフタが開示されている（例えば、特許文献１参照）。
また、電気制御位相シフタは、トランジスタを用いた位相制御回路を用いるものが主流である。しかし、位相制御回路を用いる電気制御位相シフタでは使用するトランジスタの動作速度を越えた高周波信号あるいは短パルス信号の位相制御を実現することは不可能である（例えば、特許文献２参照）
【０００４】
一方、ダイオードのバイアスに依存する接合容量を用いて電気信号の位相を変調するものも知られている。例えば、この容量を線路の挿荷容量として用いることにより、線路を伝播する電気信号の波動の遅延制御に利用する。このバイアスに依存する容量を用いる場合、広帯域であるメリットのある一方、位相シフトの程度が軽微であるというデメリットがある（例えば、特許文献３参照）。
【０００５】
また、このバイアスに依存する容量を線路の挿荷容量として用いた線路に大振幅のステップ波を入力すると、容量のバイアス依存性によってショック（衝撃波）の生成がなされることが知られている。しかし、広帯域であることは、実験によって、立ち上がりが１ｐｓを下回るような急峻なショックの形成が実測されている事実をもって立証されている（例えば、非特許文献１参照）。
【０００６】
【特許文献１】
特表平９−５１２９６５号公報
【特許文献２】
特開２００１−０４４８０７号公報
【特許文献３】
特開平１１−２９８２９３号公報
【非特許文献１】
M.J.W.,Rodwell,et al.,Proc. IEEE, 82 No. 7,pp. 1037-1059(1994)
【０００７】
【発明が解決しようとする課題】
図７（ａ）はトランジスタ回路を用いた位相シフタを用いた場合の異なる時刻における波形推移図、（ｂ）はダイオード接合容量を挿荷した線路を用いた位相シフタを用いた場合の異なる時刻における波形推移図である。
図７において、ｔ＝ｔ₀において、入力信号が位相シフタに入力され、ｔ＝ｔ₁（＞ｔ₀）において所定の位相だけ位相が異なる出力信号が出力される。
【０００８】
トランジスタ回路を用いた位相シフタを用いた場合、出力信号の入力信号に対する位相差は所定の幅を有する。この幅は可変である。一方、入力信号が高周波信号である場合には、応答が追随できずに、もともとの波形の持っていた高周波成分が失われる結果、出力信号の波形は著しく劣化する。
一方、ダイオード接合容量線路を用いた位相シフタでは、出力信号の入力信号に対する位相差は所定の幅を有するが、軽微なものにとどまる。一方、入力信号が高周波信号である場合においても、応答が追随でき、もともとの波形の持っていた高周波成分が保持され、出力信号の波形は劣化しない。
【０００９】
そこで、本発明は、前述した従来技術の問題点や課題を解決するためになされたものであり、その目的は、広帯域で、位相制御を高速に実現できる電圧制御位相シフタを提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明にかかる電圧制御位相シフタは、電界効果トランジスタのゲート、ドレイン、ソース上に、互いに略平行に形成された伝送線路を備えた進行波型トランジスタを用いた電圧制御位相シフタであって、ソース上に形成されたソース線路は接地され、ゲート上に形成されたゲート線路の一端を入力端子、他端を出力端子とし、ゲート線路にバイアスされた入力信号を入力した場合に、ドレイン上に形成されたドレイン線路に入力信号による電気信号を誘起させ、さらに、ドレイン線路に誘起された電気信号をゲート線路に正帰還するようにしたものである。
このようにすることにより、ゲート（ベース）線路上を伝搬する入力信号に損失補償を施し、一方でゲート（べ一ス）容量が印加バイアスに依存する性質を用い、伝搬する入力信号に位相シフトを与える。
【００１１】
さらに、電界効果トランジスタは、ゲート線路の単位長インダクタンス、ゲート線路の単位長容量、ドレイン線路の単位長インダクタンス、ドレイン線路の単位長容量、ゲート線路とドレイン線路の間の相互インダクタンス、及びゲート線路とドレイン線路の間の結合容量をそれぞれ、ｌ_g、ｃ_g、ｌ_d、ｌ_m、及びｃ_mとしたときに、下記式（１）及び式（２）を満たすか、または、ｖ_c、ｖπ、及びｖ_gを下記式（３）、式（４）及び式（５）で示されるものとしたときに、下記式（６）又は式（７）を満たすようにしたものである。
Ｃ_gＩ_g＝Ｃ_dＩ_d （１）
【数５】

【数６】

【数７】

【数８】

ｖ_g＜ｍｉｎ（ｖ_c、ｖπ）（６）
ｖ_g＞ｍａｘ（ｖ_c、ｖπ）（７）
このようにすることにより、進行波型トランジスタの電極線路上に、ゲート線路・ドレイン線路間の結合電磁界成分の介在により励起した速度の異なる２つの伝搬モードの速度を整合させる。または、励起した速度の異なる２つの伝搬モードのうち、一方の伝搬モードのみに増幅作用を局在化させることによって、ドレイン線路上にゲート線路上を伝搬する入力信号の相似形をした波動（電気信号）を励起させる。
さらに、電界効果トランジスタは、バイポーラトランジスタであり、ソースをエミッタ、ゲートをベース、ドレインをコレクタとしたものである。
【００１２】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を用い、繰り返しの説明は省略する。
【００１３】
本発明は、これまで主として増幅器用途に検討されている進行波型トランジスタ(Traveling-Wave Field Effect Transistor)を新たな視点でとらえなおし、新たな設計論をもとに進行波型トランジスタのゲート（あるいはベース）線路上を伝搬する入力信号に損失補償を施す機構を与え、一方でゲート（べ一ス）容量が印加バイアスに依存する性質を用い、伝搬する信号に位相シフトを与えることによって、高周波信号に対して、高速に位相シフトを与える。
ここで、進行波型トランジスタとは、分布定数型増幅器の構成をトランジスタ自身に具備させたものであり、トランジスタのゲート（ベース）、ドレイン（コレクタ）、ソース（エミッタ）の各電極に、入力端子と出力端子とを設け、各電極の長手方向に信号が伝搬する伝送線路とみなし、ゲート（ベース）電極が作る伝送線路の伝搬定数と、ドレイン（コレクタ）電極が作る伝送線路の伝搬定数とを等しく構築したものである。
【００１４】
図１は、本実施の形態にかかる電圧制御位相シフタ１の概念図を示すものである。電圧制御位相シフタ１は、電界効果トランジスタまたはバイポーラトランジスタの各電極を信号伝送線路として用い、分布定数効果を有する進行波型トランジスタとして動作させるようにしたものである。したがって、基調とするトランジスタは電界効果トランジスタであってもバイポーラトランジスタであっても本来かまわない。以下、電界効果トランジスタを基調とするものについて説明する。なお。図１において、電界効果トランジスタの詳細な構造についての図示は省略する。
【００１５】
進行波型トランジスタは、基板上に、電界効果トランジスタを形成し、この電界効果トランジスタのゲート（ゲート酸化膜）５、ドレイン６、ソース７上に、互いに略平行に形成され、通常外部信号印加用の電極として作用するゲート電極３、ドレイン電極２、ソース電極４のそれぞれを伝送線路として形成したものである。通常、入力信号はゲート線路３の一端から入力され、ドレイン線路２他端より出力信号を得る。
【００１６】
本実施の形態にかかる電圧制御位相シフタ１は、基板上に、ゲート電極（ゲート線路）３、ドレイン電極（ドレイン線路）２、ソース電極（ソース線路）４が形成されている。ソース電極４は接地されている。ゲート電極３は一端が信号源（図示せず）に接続され、他端が出力回路（図示せず）に接続されている。バイアスされた電気信号はゲート線路３の一端から入力され、ゲート電極３の他端より出力される。このように機能させるため、進行波型トランジスタの電気的パラメータがある特定の条件を満足するような構造を有することが必要である。この電気的パラメータの条件の詳細については以下で述べる。
【００１７】
次に、図２を参照して、電気信号の位相シフトを実現する機構を説明する。
進行波型トランジスタのゲート線路３とソース線路４との間の容量（ゲート・ソース間容量ｃ_g）は、一般にその二端子間電圧に依存する。図２（ａ）に、ゲート線路３の単純な模型として、ＬＣ梯子回路で表現する。基本的な伝播特性はこの回路により示される特性と同様であると考えて差し支えない。図２（ａ）において、Ｌ₁、Ｌ₂、・・・Ｌ_nは線路の自己インダクタンス（線路インダクタンス）、Ｃ₁、Ｃ₂、・・・Ｃ_nは線路容量を示す。ここで、線路容量は、Ｃ＝Ｃ（Ｖ）で表される。電圧Ｖは容量の端子間電圧であり、図１において、ゲート線路３に入力される電気信号である。また、線路容量の値は、この端子間電圧に対して、例えば、図２（ｂ）にように依存する。
【００１８】
また、このＬＣ梯子回路上の電気信号の波動の伝搬速度は、式（８）により示される。
【数９】

したがって、図２（ｂ）に示すように、バイアス電圧がＶ＝Ｖ_i（ｉ＝１、２）である場合、電圧制御位相シフタ１のゲート線路３に電気信号Ｖが入力された場合の、伝播速度は、式（９）により表される。
【数１０】

式（９）において、Ｃ₁＞Ｃ₂であるから、ｖ₂＞ｖ₁となる。
【００１９】
したがって、ゲート線路３を信号が伝播するにあたって、Ｖ＝Ｖ_iでの時刻ｔ₁（ｔ₁＞ｔ₀：初期時刻）における信号伝達距離をＸ_iとすると、Ｘ₁＜Ｘ₂となることがわかる。この様子を図３に示す。図３によれば、ゲート線路３に印加するバイアス値（電気信号）Ｖを変化させることによって、伝搬する電気信号の遅延量あるいは位相シフト量を制御することが可能であることがわかる。
通常、素子の寄生容量としてトランジスタの速度を制限する要因となるゲート容量は、上述した場合においては線路の挿荷容量として考えることができる。すなわち、入力信号の波形のＣＲ制限による劣化は伴わず、伝播遅延として影響する。このような位相シフタは、本質的に広帯域で、高速に動作する。
【００２０】
次に、損失補償機構について、図４を参照して述べる。
ゲート線路３には非零の損失成分が存在する。位相シフト量を制御するためには、線路の長さを長くする必要があり、損失成分を補償する機構が備わっていないならば、波形振幅の劣化が顕著となる。
図４は、本発明にかかる電圧制御位相シフタにおける損失補償機構を説明するための図である。損失補償機構を実現するためには、進行波型トランジスタのゲート線路３、ドレイン線路２、ソース線路４に適当なＤＣバイアスを与え非零のトランスコンダクタンスがもたらされるようにし、また、進行波型トランジスタのゲート線路３上を伝播する波動（電気信号）は、ドレイン線路２上にその相似形をした電気信号を励起するようにすることが必要である。
【００２１】
トランスコンダクタンスが非零であることによって、損失を補償する電磁エネルギーが、ドレイン線路２から供給される。ゲート線路３とドレイン線路２間の結合電磁パラメータが介在することにより、ドレイン線路２上の波動（電気信号）がゲート線路３上に正帰還される（図４中、Ｂと記す）。ドレイン線路２、ゲート線路３上を伝搬する波動（電気信号）の波動伝播速度は等しいため、この帰還波Ｂはゲート線路３上の波動とインフェイズ（同相）に重畳する（図５中、Ｃと示す）。この機構によって、ゲート線路３上の波動の損失補償がなされる（図５中、Ｄと示す）。
【００２２】
上述した損失補償機構を実現するために、ゲート線路３上を伝播する電気信号波動と相似した波動（電気信号）が、ドレイン線路２上に励起されるようにするためには、二つの設計があり得る。
第一は、ゲート線路３上の電気信号（波動）の伝播速度とドレイン線路２上の電気信号（波動）の伝播速度とが一致している場合である。この場合には、微小増幅波が、ドレイン線路２上に誘起される。この微小増幅波は空間的にお互いタイミングをそろえて重なりあい、線路上を伝播するとともに、その形を保存したまま増幅される。
【００２３】
第二は、励起された増幅波を単一モードヘ閉じ込める場合である。進行波型トランジスタの線路上にはゲート線路３とドレイン線路２間の結合電磁界成分の介在によって速度を異にする二つの伝播モードが励起する。この励起された二つの伝播モードを単一モードヘ閉じ込めるために、この二つの伝播モードの速度を整合させる、もしくは、一方の伝播モードのみに増幅作用を局在化させることによって、ドレイン線路２上にゲート線路３上の相似形をした波動を励起させる。
本発明では進行波型トランジスタがこの性質を有するような電極構造を有するようにした。
【００２４】
進行波型トランジスタの構造を特定する電磁界パラメータであるゲート線路３の単位長さ当たりのインダクタンス（ゲート線路単位長インダクタンス）をｌ_g、ゲート線路３の単位長さ当たりの容量（ゲート線路単位長容量）をｃ_g、ドレイン線路２の単位長さ当たりのインダクタンス（ドレイン線路単位長インダクタンス）をｌ_d、ドレイン線路２の単位長さ当たりの容量（ドレイン線路単位長容量）をｃ_d、ゲート電極３とドレイン電極２の線路間相互インダクタンス（ゲート・ドレイン線路間相互インダクタンスをｌ_m、ゲート電極３とドレイン電極２の線路間結合容量（ゲート・ドレイン線路間結合容量）をｃ_mとする。
第一の場合、すなわち、二つの伝播モードの速度を整合させる場合については、以下の条件
ｃ_gｌ_g＝ｃ_dｌ_d （１）
【数１１】

を満足することで実現できる。
【００２５】
第二の場合、増幅波の閉じ込めは、線路上に誘起される二つの伝播モードの速度をそれぞれ、ｖ_c、ｖπとすると、
ｖ_g＜ｍｉｎ（ｖ_c、ｖπ）（６）
もしくは
ｖ_g＞ｍａｘ（ｖ_c、ｖπ）（７）
とすることにより実現できる。ここで、ｖ_c、ｖπは式（３）、式（４）により定義される構造パラメータである。また、ｍｉｎ（ｖ_c、ｖπ）は、ｖ_c、ｖπのうち小さい方を意味し、ｍａｘ（ｖ_c、ｖπ）は、ｖ_c、ｖπのうち大きい方を意味する。
【数１２】

【数１３】

また、ｖ_gは式（５）により定義される速度の次元をもつパラメータである。
【数１４】

【００２６】
上述した第一の場合、第二の場合のどちら機構を用いた場合においても、典型的な半導体プロセスで予想される電磁界パラメータによって、その条件を満足させることができる。特に、第２の場合は不等式で条件が与えられているため設計性は高い。
【００２７】
本実施の形態にかかる電圧制御位相シフタの特性を見るために行った数値解析結果を、図５を参照して説明する。
図５（ａ）は信号入力端から距離２．１ｍｍ離れたノードにおける波形、（ｂ）は距離４．２ｍｍ離れたノードにおける波形である。この数値解析では、進行波型トランジスタを伝送線路モデルで与え、その線路方程式の初期値問題を差分法を用いて求解したものである。
この数値解析では、ｃ_dを０．６０ｐＦ／ｍｍ、ｃ_mを０．０８ｐＦ／ｍｍ、ｌ_gを０．０６ｎＨ／ｍｍ、ｌ_dを０．９ｎＨ／ｍｍ、ｌ_mを０．０６４ｎＨ／ｍｍと条件設定した。
【００２８】
図５（ａ）、（ｂ）に示される波形（Ｉ）から波形（ＩＩＩ）の三つの波形は、いずれも同一の初期条件のもとに得られたものである。よって、位相シフト量はパルスの時間的な配置のずれにより評価することができる。
図５（ａ）、（ｂ）において、波形（Ｉ）はｃ_gを０．６ｐＦ／ｍｍとした場合の波形であり無損失のものである。波形（ＩＩ）はｃ_gを０．５５ｐＦ／ｍｍとし、さらに、ゲート線路３のコンダクタンスを０．０５Ｓ／ｍｍとした場合のものである。これら（Ｉ）と（ＩＩ）によりゲート容量のバイアス依存性を模擬することができる。
【００２９】
また、波形（ＩＩ）を計算するにあたっては、非零のゲート・コンダクタンスを与えることにより、伝播に伴う損失の効果を同時に見るようにした。
波形（Ｉ）と波形（ＩＩ）との間ではＣ_gの違いによる位相変化が明らかであり、一方、波形（ＩＩ）においては非零の損失による振幅劣化が生じている。
また、図５（ａ）と（ｂ）を比較することにより、伝播距離に比例した形での位相シフト量の拡大と振幅の劣化とを確認できる。この位相シフト量は、図５（ａ）においてＴ１、（ｂ）においてＴ２として示した。ここでは、波形（Ｉ）、波形（ＩＩ）に対するトランスコンダクタンスを０．０Ｓ／ｍｍとした。また、増幅波の閉じ込め効果が果たされる条件（式（７））が満足されている。
具体的には、ｃ_gを０．６ｐＦ／ｍｍとした波形（Ｉ）の場合には、ｖ_c＝０．３１×ｃ₀、ｖπ＝０．７１×ｃ₀、ｖ_g＝１．１０×ｃ₀とした。ｃ_gを０．５５ｐＦ／ｍｍとした波形（ＩＩ）の場合には、ｖ_gは不変であり、ｖ_c＝０．３１×ｃ₀、ｖπ＝０．７４×ｃ₀とした。ここで、ｃ₀は真空中の光速である。
【００３０】
また、図５（ａ）、（ｂ）に示される波形（ＩＩＩ）は、波形（ＩＩ）と同様の解析を、トランスコンダクタンスを０．０７Ｓ／ｍｍとして行ったものである。この場合、波動伝播に伴って損失補償がなされ、（Ｉ）と同等の振幅が（ＩＩ）と同等の位相シフトをもって実現されている。伝播に伴って一層顕在化する振幅劣化がトランスコンダクタンスの効果によって補償される結果、図５（ａ）および（ｂ）において振幅の損失は生じていない。これは線路長を大とすることによって位相シフト量をそれに比例する形で拡大させることができることを意味している。
【００３１】
図６に、本実施の形態にかかる電圧制御位相シフタを用いた場合の異なる時刻における波形推移を示す。図６によれば、所定の位相シフト量を得ることができ、さらに、出力信号の帯域劣化がないことが分かる。
本実施の形態の電圧制御位相シフタによれば、従来の集中定数型回路によって実現されているような大きな位相シフト量を、線路長を自由に設計することによって、出力信号の帯域劣化を伴わずに実現できる。従来の集中定数型回路では、帯域制限がなされるため、高周波での応用は不可能である。
また、本実施の形態にかかる電圧制御位相シフタによれば、動作帯域において集中定数型回路を凌駕し、一方、位相シフト量においてダイオード挿荷線路を凌駕する。なお、ここで用いた電磁界パラメータの値は典型的な半導体プロセス技術において十分に実現可能なものである。
【００３２】
次に、本実施の形態にかかる電圧制御位相シフタの動作帯域制限要因について説明する。
本実施の形態にかかる進行波型トランジスタを用いる場合、集中定数型のトランジスタにおいて動作する帯域制限を与えている素子の寄生成分によるＣＲ定数は制限とはならない。容量の影響を、伝搬する電気信号の遅延という形で、波形劣化要因から排除することができるためである。ここで、この電気信号の遅延を気にしないならば、素子の寄生容量値は零と考えて差し支えない。もとより、集中定数型トランジスタを基調とする電子回路では、使用するトランジスタの電流利得遮断周波数分のおよそ１／３程度にまで、その帯域が制限されてしまうことが一般的に知られている。これは、トランジスタ間を接続する配線の特性インピーダンスをはじめとして、トランジスタから見たＣＲ時定数が、素子本来のそれよりもずっと大きくなっていることが原因である。
【００３３】
本実施の形態にかかる電圧制御位相フィルタは、単純に、素子単体によって構成されているために、素子間接続により、出力信号の帯域が劣化することはない。さらに、進行波型トランジスタを用いることによって、チャネルを電子が通過するために要する時間で決まる素子真性の利得遮断周波数分、ｆ_T,intにまで動作帯域が拡大される。例えば、ゲート長０．０１μｍのＦＥＴについて電子速度として１．０×１０⁷ｃｍ／ｓを仮定すると、素子のｆ_T,intは１ＴＨｚを超える。
一方、ｆ_Tには電極等の寄生容量成分への充放電時間が効くため、例えば大きめに見積もっても５００ＧＨｚ程度にとどまる。トランジスタ回路による場合、この５００ＧＨｚの１／３程度と見積もっても２００ＧＨｚ以下程度にとどまる。本実施の形態にかかる電圧制御位相シフタを用いた場合、ｆ_T,intによる制限、すなわち１ＴＨｚに至るまでの動作を実現することができる。
【００３４】
【発明の効果】
本発明によれば、進行波型トランジスタのソース（エミッタ）線路を接地し、ゲート（ベース）線路の一端を入力端子、他端を出力端子とし、ゲート線路にバイアスされた入力信号を入力した場合に、ドレイン（コレクタ）線路に入力信号による電気信号を誘起させ、さらに、ドレイン線路に誘起された電気信号をゲート線路に正帰還するようにしたことにより、ゲート（ベース）線路上を伝搬する入力信号に損失補償を施し、一方、伝搬する入力信号に位相シフトを与えることができるため、位相シフトの可変幅が大きく、且つ帯域劣化を伴わない位相シフタを実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる電圧制御位相シフタの概念図である。
【図２】本実施の形態のかかる電圧制御位相シフタの電気信号位相シフトを実現する機構を説明するための図であり、（ａ）はゲート線路を模型化したＬＣ梯子回路、（ｂ）は端子間電圧と線路容量との関係を説明するための図である。
【図３】本実施の形態のかかる電圧制御位相シフタにおける信号の伝搬を説明するための図である。
【図４】本発明にかかる電圧制御位相シフタにおける損失補償機構を説明するための図である。
【図５】本発明にかかる電圧制御位相シフタの特性を説明するための特性図であり、（ａ）は信号入力端から距離２．１ｍｍ離れたノードにおける波形、（ｂ）は距離４．２ｍｍ離れたノードにおける波形である。
【図６】本実施の形態にかかる電圧制御位相シフタを用いた場合の異なる時刻における波形推移図である。
【図７】従来の位相シフタを用いた波形推移図であり、（ａ）はトランジスタ回路を用いた位相シフタを用いた場合の異なる時刻における波形推移図、（ｂ）はダイオード接合容量を挿荷した線路を用いた位相シフタを用いた場合の異なる時刻における波形推移図である。
【符号の説明】
１…電圧制御位相シフタ、２…ドレイン電極（ドレイン線路）、３…ゲート電極（ゲート線路）、４…ソース電極（ソース線路）、５…ゲート（ゲート酸化膜）、６…ドレイン、７…ソース、Ｌ₁、Ｌ₂、Ｌｎ…線路インダクタンス、Ｃ₁、Ｃ₂、Ｃ_n…線路容量。

Claims

電界効果トランジスタのゲート、ドレイン、ソース上に、互いに略平行に形成された伝送線路を備えた進行波型トランジスタを用いた電圧制御位相シフタであって、
前記ソース上に形成されたソース線路は接地され、前記ゲート上に形成されたゲート線路の一端を入力端子、他端を出力端子とし、
前記ゲート線路にバイアスされた入力信号を入力した場合に、前記ドレイン上に形成されたドレイン線路に前記入力信号による電気信号を誘起させ、さらに、前記ドレイン線路に誘起された前記電気信号を前記ゲート線路に正帰還するようにしたことを特徴とする電圧制御位相シフタ。
請求項１に記載の電圧制御位相シフタにおいて、
前記電界効果トランジスタは、前記ゲート線路の単位長インダクタンス、前記ゲート線路の単位長容量、前記ドレイン線路の単位長インダクタンス、前記ドレイン線路の単位長容量、前記ゲート線路と前記ドレイン線路の間の相互インダクタンス、及び前記ゲート線路と前記ドレイン線路の間の結合容量をそれぞれ、ｌ_g、ｃ_g、ｌ_d、ｌ_m、及びｃ_mとしたときに、下記式（１）及び式（２）を満たすか、または、ｖ_c、ｖπ、及びｖ_gを下記式（３）、式（４）及び式（５）で示されるものとしたときに、下記式（６）又は式（７）を満たすことを特徴とする電圧制御位相シフタ。
Ｃ_gＩ_g＝Ｃ_dＩ_d （１）

ｖ_g＜ｍｉｎ（ｖ_c、ｖπ）（６）
ｖ_g＞ｍａｘ（ｖ_c、ｖπ）（７）
請求項１または２に記載の電圧制御位相シフタにおいて、
前記電界効果トランジスタは、バイポーラトランジスタであり、
前記ソースをエミッタ、前記ゲートをベース、前記ドレインをコレクタとしたことを特徴とする電圧制御位相シフタ。