JP2004199651A5 - - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 62
- 239000004020 conductor Substances 0.000 claims description 24
- 230000005540 biological transmission Effects 0.000 claims description 10
- 238000001914 filtration Methods 0.000 claims description 10
- 230000003139 buffering Effects 0.000 claims description 5
- 230000000875 corresponding Effects 0.000 claims description 2
- 238000011084 recovery Methods 0.000 description 3
- 230000001052 transient Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000003985 ceramic capacitor Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006011 modification reaction Methods 0.000 description 1
- 230000003071 parasitic Effects 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Description
本発明は、高周波の相互接続回路用の電力システムに関する。
本出願は、特許文献1及び特許文献2の出願日の利点を享有し、両方ともの全内容が本願明細書に参照として援用されている。
現在のエレクトロニクス・システムは、非常に高いクロック周波数で動作する多くの複合の集積回路を含む。現在、チップトゥチップの相互接続間のデータ信号速度は、既に300Mb/s以上である。これらのデータ信号速度は、数年内に1Gb/sに接近すると期待される。これらのデータ信号速度において、チップトゥチップの相互接続は、RF伝送線のような役割をする。これによって、適当な端子が必要である。より長い距離の相互接続の場合は、平行した端子がしばしば使われる。公知の一部の実施例は、CPUからノースブリッジの相互接続、ノースブリッジからDDR(Double・Data・Rate・SDRAM)メモリの相互接続、及びグラフィックプロセッサからDDRメモリの相互接続を含む。
相互接続の幅がより広くなるに伴って、これらの伝送線を動作するのに必要な電力の量は、システムの最大の電力使用の一つになっている。例えば、高度なグラフィック・プロセッサは、最近、DDRメモリに256ビット幅の相互接続を使用することができる。終端レジスタを通じて流れる電流の量がふらふらするので、DC/DCコンバータがしばしば終端電圧を提供するのに使用される。
従来のDC/DCコンバータは、概して終端電流の変化要求に応答するほどの十分な速さを提供しない。300Mb/sのデータ速度で動作するインタフェースの場合にも、全てのデータ・ビットがゼロから1に、及びその逆に切り替えをするときに、電流の負荷は、およそ数クロックサイクルでほぼ0から最大限の電力に、及びその逆に移行することができる。終端電圧に対するDC/DC電源供給の問題は、また、伝送線を駆動するドライバ回路に対するDC/DC電源供給の場合にも発生する。
図1は、高速線ドライバ14(示される多数のうちの一つ)にエネルギーを供給するドライバ電源部、VDDQ、12及びコンデンサ13、並びに終端装置18にエネルギーを供給する終端電源部、VTT、16及びコンデンサ15を備える従来のドライバ電力システム10を示す。
動作中に、ドライバ16は、データ・ライン19の状態の関数としてドライバ電源部12から電流を引き出す。データ・ラインの全て又は大部分が低い状態にあるときは、小さい電流が流れる。データ・ラインの大部分が高い状態にあるときは、大きいDC負荷電流が流れる。高い負荷電流モードの際、電流は、VDDQ電源部12から端末抵抗18を経由して電流を落とす終端電源部16へ流れる。VDDQ電源部12からVTT電源部16へ流れる電流は、負であり、VDDQ電源部12から流れる電流の大きさの約半分である。
データ・ライン19が低い状態へ切り替えるときに、VDDQ電源部12から端末抵抗18への電流は、実質的に直ちにゼロに減少する。これによって、VDDQ電源部12からの電圧出力が上方に上昇し、電源部の出力が電圧の制限を越えて増加することを防止する非常時の一時回復モードへVDDQ電源部のモードの移行が引き起こされる。ほぼ同時に、VTT電源部16を通じる電流はその方向が逆転して、VTT電源部16の電圧を下向に向け、VTT電源部の電圧が電圧の制限の下に減少することを防止する非常時の一時回復モードへVTT電源部のモードを移行させる。非常VTTの非常時の一時回復動作により、順番にVDDQ電源部12に逆流する巨大な一時的な電流が生じ、更にVDDQ電源部12の出力において電圧スパイクが急激に発生される。一時的な負荷変化の際の電源供給変動の大きさは、VTT及びVDDQ電源部12及び16用の高速DC/DCコンバータを使用することによって減少することができる。しかし、電源供給変動の大きさは、相変わらず重大であり、高速DC/DCコンバータは、一般に非常に高価である。
米国特許出願番号第60/413,891号
米国特許出願番号第10/271,664号
本発明の課題は、高周波の相互接続回路用の電力システムを提供することである。又、本発明の課題は、伝送線を通じてデータを伝達する方法を提供することである。
上記課題を解決するために、本発明の第1の形態においては、データを伝達するための相互接続回路であって、データを受信及び送信する少なくとも一つのドライバと、各ドライバと通信する少なくとも一つの終端装置と、ドライバに電力を供給する出力を備える第1の電源部と、終端装置に電力を供給する出力を備える第2の電源部と、第1の電源部の出力及び第2の電源部の出力と通信する第1のデカップリングコンデンサとを備えることを特徴とする。
又、本発明の第2の形態においては、伝送線を通じてデータを伝達する方法であって、データをバッファリングするために電力入力を有するドライバを提供する段階と、ドライバにインピーダンスをマッチする終端装置を提供する段階と、ドライバの電力入力に電力を供給する段階と、終端装置に電力を供給する段階と、ドライバの電力入力と終端装置との間に高周波の電流経路を形成する段階とを含むことを特徴とする。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以上の説明から明らかなように、本発明によれば、VTTとVDDQ間の配布された静電容量を有利に増やすことができる。又、データ・ライン46は、VTT電力平面44と隣接している信号層上に形成されることができ、VTT電力平面44の一部として形成されることもできる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図2は、電力を一つ以上の高速ドライバ24に供給する電力システム20の一例を示す。ドライバ24は、相互接続が伝送線の役割を可能にするデータ速度で動作する相互接続システムに採用されることができる。フィルタ・コンデンサ32を備えるドライバ電源部22は、電力を高速ドライバ24に供給することができる。フィルタ・コンデンサ34を備える終端電源部26は、電力を終端装置28に供給することができる。
本発明は、電力システム20の一時的な負荷反応がVTT電源部26及びVDDQ電源部22の間にデカップリング・コンデンサ、C1、30を接続することによって劇的に改善され得ると認識する。尚、接地及び電源部22及び26間のフィルタ・コンデンサ32及び34の寸法は、非常に減少又は除去することができる。デカップリング・コンデンサ30の静電容量は、フィルタ・コンデンサ34の静電容量より大きいか等しいことがある。これは、直観的に、電源部出力の電圧の故障問題を悪化させるようである。しかし、実際にデカップリング・コンデンサ30を備えることは、超高速DC/DCコンバータの使用の必要性及びフィルタ・コンデンサ32及び34の寸法を徹底的に減らすことができる。実際、デカップリング・コンデンサ30を備えることにより、同時にVDDQ及びVTT電源部22及び26によってわかられる電力の規制問題が解決されることができる。デカップリング・コンデンサ30は、セラミック・コンデンサ、シリコン基盤のコンデンサ等のような高周波の静電容量装置の任意のタイプであり得る。
図3は、電力システム20の一例の動作と関連する波形を示す。第1の波形50は、ドライバ24内に流れる電流を示す。第2の波形52は、VDDQ電源部22の出力電圧を示す。第3の波形54は、デカップリング・コンデンサ、C1、30を通じて流れる電流を示す。
動作中に、データ・ライン29上のデータが全て又は大部分であるときに、大きいDC電流I1は、VDDQ電源部22からドライバ24に、並びに、終端レジスタ28を通じてVTT電源部26に流れる。DC電流の約半分は、逆にVTT電源部26からVDDQ電源部22に流れる。
データが全て又は大部分ゼロへ切り替えるときに、ドライバ24内に流れる電流は、直ぐゼロに減少される。しかし、VDDQ電源部22から流れる電流は、寄生的なインダクタンス及び一時的な有限の負荷反応のような電源部22の制限のため、直ちにゼロに減少することができない。デカップリング・コンデンサ30は、VDDQ電源部22から流れる電流のための一時的な電流経路I0を提供する。電流は、VDDQ電源部22からデカップリング・コンデンサ30を経由し、終端レジスタ28を経由し、そして、最後にドライバ24を経由して流れる。VTT電源部22の出力電圧がデカップリング・コンデンサ30の限界値のために上方へドリフトし始めるときに、VTT電源部26は反応し始める。デカップリング・コンデンサ30が交流の経路を提供するので、VTT電源部22は、出力電圧のスパイクの防止のため、負荷電流変化に速く反応する必要はない。又、VTT電源部26がデカップリング・コンデンサ30を備えない電力システムにおいてより負荷変化にゆっくり反応することが可能であるので、VDDQ電源部22は、又負荷変化に速く反応する必要はない。
電力システム20は、図4に示すように印刷回路基板(PCB)のようなアセンブリ40上に実装されることが好ましい。アセンブリ40は、各々VTT及びVDDQ電源部22及び26からの電力を分配するためのVTT電力平面42及びVDDQ電力平面44を含むことができる。VTT電力平面42は、VDDQ電力平面44の次に置かれることが望ましい。絶縁層48は、電力平面42及び44を分離することができる。VDDQ電力平面44の次にVTT電力平面42を配置することにより、デカップリング・コンデンサ30と並列関係の静電容量に加えて、VTTとVDDQ間の配布された静電容量を有利に増やすことができる。
従来の電力システムにおいて、VTT電力平面は、概してVTT電力平面及び接地平面間の配布された静電容量の増加には至るが、VTT電力平面及びVDDQ電力平面間の増加にはほぼ至らない接地平面と呼ばれる。
PCB40上のデータ・ライン46は、VTT電力平面44に隣接してルーティングして、間接的で効果的にデカップリング静電容量30を増やすこともできる。データ・ライン46は、VTT電力平面44と隣接している信号層上に形成されることができる。データ・ライン46は、VTT電力平面44の一部として形成されることもできる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
以上に示した実施形態によれば、以下の各項目に示す相互接続回路および方法が実現される。
(項目1)データを伝達するための相互接続回路であって、データを受信及び送信する少なくとも一つのドライバと、各ドライバと通信する少なくとも一つの端末装置と、前記ドライバに電力を供給する出力を備える第1の電源部と、前記端末装置に電力を供給する出力を備える第2の電源部と、前記第1の電源部の出力及び前記第2の電源部の出力と通信する第1のデカップリングコンデンサとを備えることを特徴とする相互接続回路。
(項目2)前記第1の電源部の出力は、接地に連結され、前記第1の電源部の出力と接地との間に接続される第1のフィルタ・コンデンサを更に備えることを特徴とする項目1に記載の相互接続回路。
(項目3)前記相互接続回路は、印刷回路基板に組み立てることを特徴とする項目1に記載の相互接続回路。
(項目4)前記印刷回路基板は、前記第1の電源部からの電力を分配する第1の電導体を含む第1の電力層と、前記第2の電源部からの電力を分配する第2の電導体を含む第2の電力層とを備え、前記第2の電導体は、前記第1の電導体に対抗して配置されることを特徴とする項目3に記載の相互接続回路。
(項目5)前記印刷回路基板は、信号をドライバに伝達するデータ・ラインを含み、前記データ・ラインは、前記第2の電力層に対抗している信号層上に配置されることを特徴とする項目4に記載の相互接続回路。
(項目6)前記ドライバは、電力入力、信号入力、及び信号出力を含み、前記第1の電源部の出力は、前記ドライバの電力入力に接続され、前記端末装置は、前記第2の電源部の出力とドライバの信号出力又は信号入力のうちの1つとの間に接続されることを特徴とする項目1に記載の相互接続回路。
(項目7)複数のドライバと、前記複数のドライバの各々に対応する端末装置とを更に備えることを特徴とする項目1に記載の相互接続回路。
(項目8)前記第2の電源部の出力は、接地に連結され、静電容量を有し、第2の電源部の出力と接地との間に接続される第2のフィルタ・コンデンサを更に備え、前記第1のデカップリングコンデンサは、少なくとも前記第2のフィルタ・コンデンサの静電容量に等しい静電容量を有することを特徴とする項目1に記載の相互接続回路。
(項目9)前記第1のデカップリングコンデンサの静電容量は、少なくとも前記第2のフィルタ・コンデンサの静電容量より10倍大きいことを特徴とする項目8に記載の相互接続回路。
(項目10)伝送線を通じてデータを伝達する方法であって、データをバッファリングするために電力入力を有するドライバを提供する段階と、前記ドライバにインピーダンスをマッチする端末装置を提供する段階と、前記ドライバの電力入力に電力を供給する段階と、前記端末装置に電力を供給する段階と、前記ドライバの電力入力と前記端末装置との間に高周波の電流経路を形成する段階とを含むことを特徴とする方法。
(項目11)前記ドライバ及び前記端末装置に供給される電力を濾過する段階を更に含むことを特徴とする項目10に記載の方法。
(項目12)相互接続回路を備える印刷回路基板を提供する段階を更に含むことを特徴とする項目10に記載の方法。
(項目13)第1の電導体を通じて前記ドライバの電力入力に電力を分配する段階と、第2の電導体を通じて前記端末装置に電力を分配する段階と、前記第1の電導体を前記第2の電導体に対抗して配置する段階とを更に含むことを特徴とする項目12に記載の方法。
(項目14)信号をドライバに伝達するためにデータ・ラインを印刷回路基板上に形成する段階と、前記データ・ラインを前記第2の電導体に対抗して配置する段階とを更に含むことを特徴とする項目13に記載の方法。
(項目15)前記データ・ラインを配置する段階は、前記データ・ラインを信号層上に形成する段階を含むことを特徴とする項目14に記載の方法。
(項目16)前記第1の電導体は、第1の層に含まれ、前記第2の電導体は、第2の層に含まれることを特徴とする項目13に記載の方法。
(項目17)前記端末装置に供給される電力を濾過する段階は、静電容量を有するフィルタ・コンデンサを提供する段階を含み、前記高周波の電流経路を形成する段階は、静電容量を有するデカップリングコンデンサを提供する段階と、少なくとも前記フィルタ・コンデンサの静電容量に等しいようにデカップリングコンデンサの静電容量を選択する段階とを含むことを特徴とする項目11に記載の方法。
(項目18)前記デカップリングコンデンサの静電容量は、前記フィルタ・コンデンサの静電容量より少なくとも10倍大きいことを特徴とする項目17に記載の方法。
以上の説明から明らかなように、本発明によれば、VTTとVDDQ間の配布された静電容量を有利に増やすことができる。又、データ・ライン46は、VTT電力平面44と隣接している信号層上に形成されることができ、VTT電力平面44の一部として形成されることもできる。
20:電力システム
24:高速ドライバ
26:VTT電源部
28:端末レジスタ
29:データ・ライン
30:デカップリング・コンデンサ
32、34:フィルタ・コンデンサ
40:アセンブリ
42:VTT電力平面
44:VDDQ電力平面
46:データ・ライン
24:高速ドライバ
26:VTT電源部
28:端末レジスタ
29:データ・ライン
30:デカップリング・コンデンサ
32、34:フィルタ・コンデンサ
40:アセンブリ
42:VTT電力平面
44:VDDQ電力平面
46:データ・ライン
Claims (22)
- データを伝達するための相互接続回路であって、
データを受信及び送信する少なくとも一つのドライバと、
各ドライバと通信する少なくとも一つの終端装置と、
前記ドライバに電力を供給する出力を備えるドライバ電源部と、
前記終端装置に電力を供給する出力を備える終端電源部と、
前記ドライバ電源部の出力及び前記終端電源部の出力と通信する第1のデカップリングコンデンサとを備えることを特徴とする相互接続回路。 - 前記ドライバ電源部の出力は、接地に連結され、
前記ドライバ電源部の出力と接地との間に接続される第1のフィルタ・コンデンサを更に備えることを特徴とする請求項1に記載の相互接続回路。 - 前記相互接続回路は、印刷回路基板に組み立てることを特徴とする請求項1に記載の相互接続回路。
- 前記印刷回路基板は、
前記ドライバ電源部からの電力を分配する第1の電導体を含む第1の電力層と、
前記終端電源部からの電力を分配する第2の電導体を含む第2の電力層とを備え、前記第2の電導体は、前記第1の電導体に対抗して配置されることを特徴とする請求項3に記載の相互接続回路。 - 前記印刷回路基板は、信号をドライバに伝達するデータ・ラインを含み、前記データ・ラインは、前記第2の電力層に対抗している信号層上に配置されることを特徴とする請求項4に記載の相互接続回路。
- 前記ドライバは、電力入力、信号入力、及び信号出力を含み、
前記ドライバ電源部の出力は、前記ドライバの電力入力に接続され、
前記終端装置は、前記終端電源部の出力とドライバの信号出力又は信号入力のうちの1つとの間に接続されることを特徴とする請求項1に記載の相互接続回路。 - 複数のドライバと、
前記複数のドライバの各々に対応する終端装置とを更に備えることを特徴とする請求項1に記載の相互接続回路。 - 伝送線を通じてデータを伝達する方法であって、
データをバッファリングするために電力入力を有するドライバを提供する段階と、
前記ドライバにインピーダンスをマッチする終端装置を提供する段階と、
前記ドライバの電力入力に電力を供給する段階と、
前記終端装置に電力を供給する段階と、
前記ドライバの電力入力と前記終端装置との間に高周波の電流経路を形成する段階とを含むことを特徴とする方法。 - 前記ドライバ及び前記終端装置に供給される電力を濾過する段階を更に含むことを特徴とする請求項8に記載の方法。
- 相互接続回路を備える印刷回路基板を提供する段階を更に含むことを特徴とする請求項8に記載の方法。
- 第1の電導体を通じて前記ドライバの電力入力に電力を分配する段階と、
第2の電導体を通じて前記終端装置に電力を分配する段階と、
前記第1の電導体を前記第2の電導体に対抗して配置する段階とを更に含むことを特徴とする請求項10に記載の方法。 - 信号を前記ドライバに伝達するためにデータ・ラインを印刷回路基板上に形成する段階と、
前記データ・ラインを前記第2の電導体に対抗して配置する段階とを更に含むことを特徴とする請求項11に記載の方法。 - 前記データ・ラインを配置する段階は、前記データ・ラインを信号層上に形成する段階を含むことを特徴とする請求項12に記載の方法。
- 前記第1の電導体は、第1の層に含まれ、前記第2の電導体は、第2の層に含まれることを特徴とする請求項11に記載の方法。
- 前記終端電源部の出力は、接地に連結され、
静電容量を有し、前記終端電源部の出力と接地との間に接続される第2のフィルタ・コンデンサを更に備え、
前記第1のデカップリングコンデンサは、少なくとも前記第2のフィルタ・コンデンサの静電容量に等しい静電容量を有することを特徴とする請求項1に記載の相互接続回路。 - データを伝達するための相互接続回路であって、
データを受信及び送信する少なくとも一つのドライバと、
各ドライバと通信する少なくとも一つの終端装置と、
前記ドライバに電力を供給する出力を備えるドライバ電源部と、
前記終端装置に電力を供給する出力を備える終端電源部と、
前記ドライバ電源部の出力及び前記終端電源部の出力と通信する第1のデカップリングコンデンサと、
静電容量を有し、前記終端電源部の出力と接地との間に接続される第2のフィルタ・コンデンサとを備え、
前記第1のデカップリングコンデンサの静電容量は、少なくとも前記第2のフィルタ・コンデンサの静電容量より10倍大きいことを特徴とする相互接続回路。 - 前記終端装置に供給される電力を濾過する段階は、静電容量を有するフィルタ・コンデンサを提供する段階を含み、
前記高周波の電流経路を形成する段階は、静電容量を有するデカップリング・コンデンサを提供する段階と、
少なくとも前記フィルタ・コンデンサの静電容量に等しいようにデカップリングコンデンサの静電容量を選択する段階とを含むことを特徴とする請求項9に記載の方法。 - 伝送線を通じてデータを伝達する方法であって、
データをバッファリングするために電力入力を有するドライバを提供する段階と、
前記ドライバにインピーダンスをマッチする終端装置を提供する段階と、
前記ドライバの電力入力に電力を供給する段階と、
前記終端装置に電力を供給する段階と、
前記ドライバ及び前記終端装置に供給される電力を濾過する段階と、
前記ドライバの電力入力と前記終端装置との間に高周波の電流経路を形成する段階と
を備え、
前記高周波の電流経路を形成する段階は、静電容量を有する第1のデカップリング・コンデンサを提供する段階を含み、
前記終端装置に供給される電力を濾過する段階は、静電容量を有する第2のフィルタ・コンデンサを提供する段階を含み、
前記第1のデカップリングコンデンサの静電容量は、少なくとも前記第2のフィルタ・コンデンサの静電容量より10倍大きいことを特徴とする方法。 - 伝送線を通じてデータを伝達する方法であって、
データをバッファリングするために電力入力を有するドライバを提供する段階と、
前記ドライバにインピーダンスをマッチする終端装置を提供する段階と、
前記ドライバの電力入力に電力を供給する段階と、
前記終端装置に電力を供給する段階と、
前記ドライバ及び前記終端装置に供給される電力を濾過する段階と、
前記ドライバの電力入力と前記終端装置との間に高周波の電流経路を形成する段階と
を備え、
前記高周波の電流経路を形成する段階は、静電容量を有する第1のデカップリング・コンデンサを提供する段階を含み、
前記ドライバに供給される電力を濾過する段階は、静電容量を有する第1のフィルタ・コンデンサを提供する段階を含み、
前記第1のデカップリングコンデンサの静電容量は、少なくとも前記第1のフィルタ・コンデンサの静電容量より10倍大きいことを特徴とする方法。 - 前記ドライバ電源部の出力は、接地に連結され、
第1のフィルタ・キャパシタが、前記ドライバ電力部と接地との間に接続されていないことを特徴とする請求項1に記載の相互接続回路。 - 前記ドライバに供給される電力を濾過する段階は、接地に接続されており、静電容量を有するドライバ・フィルタ・コンデンサを提供する段階を含み、
前記高周波の電流経路を形成する段階は、
静電容量を有するデカップリングコンデンサを提供する段階と、
前記デカップリングコンデンサの静電容量を、前記ドライバ・フィルタ・コンデンサの静電容量より少なくとも10倍大きい静電容量となるように選択する段階とを含むことを特徴とする請求項9に記載の方法。 - 前記終端装置に供給される電力を、接地を基準として濾過する段階と、
前記ドライバに供給される電力を、接地を基準として濾過しない段階と
を更に備えることを特徴とする請求項8に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US41389102P | 2002-09-25 | 2002-09-25 | |
US10/271,664 US6856163B2 (en) | 2002-09-25 | 2002-10-15 | Power supply decoupling for parallel terminated transmission line |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004199651A JP2004199651A (ja) | 2004-07-15 |
JP2004199651A5 true JP2004199651A5 (ja) | 2006-09-21 |
JP4397665B2 JP4397665B2 (ja) | 2010-01-13 |
Family
ID=31981032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003333968A Expired - Fee Related JP4397665B2 (ja) | 2002-09-25 | 2003-09-25 | 平行終端への伝送のための電源デカップリング |
Country Status (6)
Country | Link |
---|---|
US (1) | US6856163B2 (ja) |
EP (1) | EP1403752B1 (ja) |
JP (1) | JP4397665B2 (ja) |
CN (1) | CN1497825B (ja) |
DE (1) | DE60301110T2 (ja) |
TW (1) | TWI281783B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI310267B (en) * | 2006-03-24 | 2009-05-21 | Himax Tech Ltd | Voltage level shifter circuit |
CN101051835B (zh) * | 2006-04-05 | 2010-05-12 | 奇景光电股份有限公司 | 电压位准移位电路 |
CN103729325A (zh) * | 2012-10-12 | 2014-04-16 | 成都众易通科技有限公司 | 基于gps系统的串口rs232接口电路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
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- 2003-07-18 TW TW092119720A patent/TWI281783B/zh not_active IP Right Cessation
- 2003-08-01 DE DE60301110T patent/DE60301110T2/de not_active Expired - Lifetime
- 2003-08-01 EP EP03017479A patent/EP1403752B1/en not_active Expired - Lifetime
- 2003-09-17 CN CN031569900A patent/CN1497825B/zh not_active Expired - Fee Related
- 2003-09-25 JP JP2003333968A patent/JP4397665B2/ja not_active Expired - Fee Related
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