JP2004186453A - Multilayer wiring board and method for manufacturing the same, and component mounting board and method for manufacturing the same - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、複数の導体パターンが層間接続された多層配線基板及びその製造方法、その多層配線基板に素子が実装された素子実装基板及びその製造方法に関する。更に詳しくは、転写法によって転写された転写膜を導体パターンとして有する多層配線基板及びその製造方法、その多層配線基板に素子が実装された素子実装基板及びその製造方法に関する。
【0002】
【従来の技術】
近年、携帯電話機やPDA(Personal Digital Assistant)、ノート型パソコン等の電子機器の小型化、高機能化に伴い、これらを構成する電子部品の高密度実装化が不可欠となっている。電子部品の高密度実装化は、従来より、電子部品の小型化による部品端子のファインピッチ化や、電子部品が実装される配線基板上の導体パターンの微細化等によって進められてきた。
【0003】
また、近年においては、複数の配線基板を積層することによって三次元的な配線の引き回しを可能とする多層配線基板の開発が進められ、更には、この多層配線基板に対し、チップ抵抗やチップコンデンサ等あるいは半導体ベアチップ等の素子を内蔵して、実装効率の更なる向上を図った素子実装基板の開発も進められている。
【0004】
配線基板の導体パターンを形成する方法として、従来より、転写シートを用いた転写法が知られている。この転写法による配線基板の製造プロセスは、主として、転写シートの一表面に導体パターンを形成するパターン形成工程と、形成した導体パターンを転写シートごと絶縁層へ貼り合わせた後、転写シートを分離するパターン転写工程とを有している。
【0005】
この種の従来技術として、例えば特許文献1には、配線基板上の導体パターン(配線パターン)を転写法によって形成する多層配線基板の製造方法が示されている。以下、図13を参照して、従来の多層配線基板の製造方法について説明する。
【0006】
【特許文献1】
特開平10−107445号公報
【0007】
先ず、図13(a)に示すように、絶縁基材1の表面に第1の導体パターン2が形成された配線基板を作製または準備する。
【0008】
次に、図13(b)に示すように、絶縁基材1の表面に絶縁性スラリーを塗布して絶縁層3を形成する。
【0009】
次に、図13(c)に示すように、絶縁層3に第1の導体パターン2と連絡するビアホール4をレーザ加工等によって形成し、形成したビアホール4の内部に導電ペースト5を充填する。
【0010】
次に、図13(d)に示すように、絶縁層3に対し、あらかじめ転写シート7の上に形成しておいた第2の導体パターン6を転写し、導電ペースト5を介して、第1、第2の導体パターン2、6を接続する。
【0011】
転写シート7は、ポリエチレンテレフタレート(PET)等の合成樹脂材料を主体として構成されている。導体パターン6は、この転写シート7の上に貼着または蒸着された導体層をウェットエッチング法によって所定形状にパターニングして形成される。転写シート7から絶縁層3への導体パターン6の転写は、導体パターン6と絶縁層3及び転写シート7との間の密着力の差を利用して行われる。
【0012】
導体層を3層以上形成する場合には、上述と同様な工程を繰り返す。つまり、図13(e)に示すように、絶縁層3の上に更に絶縁層8を形成し、この絶縁層8にビアホールを形成すると共に形成したビアホールに導電ペースト10を充填した後、第3の導体パターン11を転写法により形成する。
【0013】
【発明が解決しようとする課題】
以上の従来例では、異なる配線層間の電気的接続を導電ペーストにより行っているため、絶縁層の積層工程、孔あけ工程、導電ペーストの充填工程などを必要とし、工程が複雑になり、コストが高くなる、製造時のタクトタイムが長くなるといった問題がある。また、ペースト状の絶縁材の中に導電性粒子を分散させた導電ペーストは、導電材料のみで構成されるビアに比べて高抵抗となってしまう。
【0014】
本発明は上述の問題に鑑みてなされ、その目的とするところは、転写法を用いた配線基板の多層配線化において、その工程を簡略にすると共に導体パターン間の電気的接続の低抵抗化を図ることのできる多層配線基板の製造方法及び多層配線基板、素子実装基板の製造方法及び素子実装基板を提供することにある。
【0015】
【課題を解決するための手段】
本発明の多層配線基板の製造方法は、転写用支持体に第1の導体パターンを形成する工程と、導電性のバンプ形成層を選択的にエッチングして導電性バンプを形成する工程と、第1の導体パターンを転写用支持体ごと導電性バンプに貼り合わせる工程と、バンプ形成層に積層された導体をパターニングして第2の導体パターンを形成する工程と、転写用支持体を第1の導体パターンから分離する工程とを有することを特徴としている。
【0016】
本発明の多層配線基板は、転写用支持体から転写された転写膜である第1の導体パターンが、
導電性のバンプ形成層を選択的にエッチングして形成された導電性バンプを介して、
バンプ形成層に積層された導体をパターニングして形成された第2の導体パターンと接続されていることを特徴としている。
【0017】
本発明の素子実装基板の製造方法は、転写用支持体に第1の導体パターンを形成する工程と、導電性のバンプ形成層を選択的にエッチングして導電性バンプを形成する工程と、第1の導体パターンを転写用支持体ごと導電性バンプに貼り合わせる工程と、バンプ形成層に積層された導体をパターニングして第2の導体パターンを形成する工程と、転写用支持体を第1の導体パターンから分離する工程と、第1及び第2の導体パターンと電気的に接続させて素子を実装する工程とを有することを特徴としている。
【0018】
本発明の素子実装基板は、転写用支持体から転写された転写膜である第1の導体パターンが、
導電性のバンプ形成層を選択的にエッチングして形成された導電性バンプを介して、
バンプ形成層に積層された導体をパターニングして形成された第2の導体パターンと接続され、
第1及び第2の導体パターンと電気的に接続された素子が実装されていることを特徴としている。
【0019】
第1の導体パターンと、第2の導体パターンとは互いに独立した工程にて形成される。第1の導体パターンは転写用支持体に形成され、第2の導体パターンは導電性バンプと一体的に形成される。そして、第1の導体パターンを転写用支持体ごと導電性バンプに貼り合わせた後、転写用支持体を第1の導体パターンから分離する。これにより、第1の導体パターンは導電性バンプを介して第2の導体パターンと接続される。
【0020】
転写用支持体は、第1の導体パターンの平面度を維持するため及びハンドリング性を向上させるための支持体として機能する。したがって、この要求に応えるべき強度等の機械的性質及び耐熱温度等の材料学的性質を具備するように構成される。
【0021】
転写用支持体は、最終的には第1の導体パターンから分離されて残らない。
その分離を容易とするための剥離層を有していることが好ましい。
剥離層としては、例えば複数の金属層を積層させた構成が挙げられる。この構成の場合には、例えば300℃ほどの加熱工程を経ても寸法変化や変質などが生じないという利点がある。
【0022】
また、他の剥離層の構成として、剥離されるべき表面の所定部位に離型剤が塗布された樹脂層が挙げられる。更に、他の剥離層として熱発泡層を用いてもよく、この場合、所定温度への加熱処理により熱発泡層を発泡させて転写用支持体の剥離が可能である。
【0023】
あるいは、剥離層は設けずに、転写用支持体を溶解させて、第1の導体パターンから分離させてもよい。
【0024】
また、転写用支持体に導電性をもたせれば、アディティブ法によるパターンめっき技術を用いてファインピッチな導体パターンを形成できる。
【0025】
導電性バンプ及び第2の導体パターンの形成に際しては、互いに積層されたバンプ形成層及び導体を出発材として加工を行うことで、容易に一体化された構造の導電性バンプ及び第2の導体パターンが得られる。例えば、バンプ形成層と導体との積層体の両面側をそれぞれエッチングすることにより、一体的構成の導電性バンプ及び第2の導体パターンが得られる。導電性バンプと第2の導体パターンの形成はどちらが先でも後でもよい。また、第2の導体パターンの形成は、第1の導体パターンと導電性バンプとの貼り合わせ前、貼り合わせ後どちらでもよい。
【0026】
また、バンプ形成層をこのバンプ形成層とエッチング耐性の異なる導体表面に接して積層させれば、バンプ形成層のエッチング時には導体は浸食されずに、逆に導体のエッチング時にはバンプ形成層は浸食されないので、導電性バンプの形成及び第2の導体パターンの形成を精度良く行える。
【0027】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0028】
(第1の実施の形態)
先ず、図1、図2を参照して、第1の導体パターンの形成方法について説明する。
【0029】
(図1Aの工程)
支持基板22に剥離層23を積層させて転写用支持体21を作製する。図2に、その転写用支持体21の構成の詳細を示す。
【0030】
支持基板22は例えばCuでなる基板であり、転写用支持体21の全厚のほとんどを占め、転写用支持体21のハンドリングに必要とされる機械的性質または材料学的性質を具備するように構成される。厚さは、例えば140μmほどである。
【0031】
剥離層23は、2層の金属層23a、23bから構成される。Cr層(例えば厚さ0.01μm)23aは支持基板22に積層され、このCr層23aにNi/Co(合金)層(例えば厚さ0.15μm)23bが積層される。何れも、支持基板22を給電体とした電気めっき法で形成される。
【0032】
Cr層23aとNi/Co層23bは、例えば320℃ほどの温度でも拡散接合しない特性を有し、したがって、後工程で熱プレスを受けても簡単に剥離することができる。この場合、Cr層23aとNi/Co層23bとの境界で剥離可能である。
【0033】
(図1Bの工程)
転写用支持体21に第1の導体パターン24を形成する。具体的には、先ず、剥離層23表面(Ni/Co層23b表面)にフォトレジスト膜を形成後、そのフォトレジスト膜に露光及び現像を施して、フォトレジスト膜を所望の形状にパターニングしてめっきレジストを形成する。
【0034】
続いて、転写用支持体21を銅の電解浴中に浸漬し、カソード電極に接続して銅の電気めっき膜(第1の導体パターン)24を析出させる。このめっき膜24の形成後、めっきレジストを除去する。
【0035】
一般に、ウェットエッチング法によって導体膜の不要部分を除去し導体パターンを形成する方法(サブトラクティブ法)に比べて、電気めっき法によって必要な部分のみ導体膜を析出させて導体パターンを形成する方法(アディティブ法)の方が微細なパターンを形成することができるので、本実施の形態によれば、ラインアンドスペース(L/S)が例えば10μm/10μmといったファインピッチな第1の導体パターン24を高精度に形成することができる。なお、第1の導体パターン24の厚さは、例えば3μmほどである。
【0036】
また、樹脂フィルムなどに比べて厚く且つ寸法変化の小さいCuでなる支持基板22に第1の導体パターン24を形成するので、後工程におけるハンドリング性が向上し、更に第1の導体パターン24を薄く形成でき且つ寸法精度も安定させることができる。
【0037】
次に、図3を参照して導電性バンプの形成方法について説明する。この工程は上記工程と独立して行われる。
【0038】
(図3Aの工程)
バンプ形成層として、例えばCuでなる基板26を作製あるいは準備する。
【0039】
(図3Bの工程)
バンプ形成層26を給電体として、バンプ形成層26に、Ni膜(例えば厚さ2μm)28とCu膜(例えば厚さ10μm)29を電気めっき法で順次積層させる。この結果、Cuでなるバンプ形成層26に、このバンプ形成層26とはエッチング耐性の異なるNi膜28が接した構造の積層体が得られる。Ni膜28及びCu膜29は、第2の導体パターン形成用の導体27として機能する。
【0040】
(図3Cの工程)
バンプ形成層26に、図示しないエッチングレジストを形成した後、そのエッチングレジストをマスクとしてバンプ形成層26を選択的にエッチングする。例えば、Niは溶解させないがCuは溶解させるアンモニア系のエッチング液を用いてウェットエッチングを行う。このエッチングによって、導体27上に導電性バンプ26aが形成される。
【0041】
(図3Dの工程)
導電性バンプ26aの間を埋めるようにして導体27上に樹脂30を塗布する。この後、樹脂30を平坦化して導電性バンプ26aの先端部表面を露出させる。
【0042】
(図5Aの工程)
上記工程で得られた第1の導体パターン24を転写用支持体21ごと導電性バンプ26aに貼り合わせ、熱プレスを行う。これにより、第1の導体パターン24は導電性バンプ26aと電気的に接続される。なお、樹脂30はこの貼り合わせの際の接着層として機能し、第1の導体パターン24と導電性バンプ26aとの安定した接合が確保される。
【0043】
また、導電性バンプ26aの先端部表面に、はんだ、錫、ニッケル、金、銀などを付着させたうえで貼り合わせを行ってもよい。この場合には、第1の導体パターン24と導電性バンプ26a間のぬれ性や接合性を高めることができ、両者の貼り合わせ時の低温化、低荷重化が図れる。
【0044】
転写用支持体21は金属製であるので、従来の樹脂フィルムで構成される転写シートに比べて強度が高い。したがって、ハンドリング時における伸縮や反りを抑制し、更に転写用支持体21の局所的な変形が抑制されるので第1の導体パターン24の変形や破断を回避でき、ファインピッチな第1の導体パターン24を高い寸法精度でもって適正に導電性バンプ26aに貼り合わせることができる。
【0045】
(図5Bの工程)
Cu膜29に図示しないエッチングレジストを形成した後、そのエッチングレジストをマスクとしてCu膜29を選択的にエッチングする。例えば、Cu膜29は溶解させるが、Ni膜28は溶解させないアンモニア系のエッチング液を用いてウェットエッチングを行う。
【0046】
(図5Cの工程)
所望の形状にパターニングされたCu膜29をマスクとして、Ni膜28をエッチングする。このとき、Niは溶解させるがCuは溶解させない例えば過酸化水素系のエッチング液を用いてウェットエッチングすることで、Cu膜29及びCuでなる導電性バンプ26aは浸食されずに、Ni膜28のみが所望の形状にパターニングされる。
【0047】
以上の工程によって、導電性バンプ26aと電気的に接続された第2の導体パターン27aが得られる。すなわち、第2の導体パターン27aは、Ni膜28とCu膜29とが所望の形状にパターニングされて形成される。
【0048】
(図6Aの工程)
第2の導体パターン27a間を埋めるように樹脂31を塗布した後、その樹脂31を研磨して平坦化する。この平坦化により、第2の導体パターン27aの表面(Cu膜29の表面)が樹脂31から露出する。
【0049】
そして、転写用支持体21を第1の導体パターン24から分離すれば、第1の導体パターン24と第2の導体パターン27aとが、導電性バンプ26aを介して電気的に接続された2層配線構造の多層配線基板が得られる。
【0050】
転写用支持体21は、具体的には、図2に示す剥離層23におけるCr層23aとNi/Co層23bとの境界面で剥離される。例えば、その境界面に切れ込みを入れて剥離する。Cr層23a及びNi/Co層23bは、上記図5Aの熱プレス時の熱ストレスを受けても互いに拡散接合せず簡単に剥離が可能である。
【0051】
第1の導体パターン24の上にはNi/Co層23bが残ることになるが、これを例えば過酸化水素系のエッチング液にてウェットエッチングする。これにより、Cuでなる第1の導体パターン24は浸食されずにNi/Co層23bのみを除去することができる。
【0052】
以上のようにして得られる多層配線基板には、この後、必要に応じて、第1の導体パターン24または第2の導体パターン27aに素子を接合させたり、外部端子を接合させる。
【0053】
(第2の実施の形態)
次に、本発明の第2の実施の形態による素子実装基板の製造方法について説明する。なお、上記第1の実施の形態と同じ構成部分には同一の符号を付しその詳細な説明は省略する。
【0054】
本実施の形態では、上述した図6Aまでの工程(ただし転写用支持体21は剥離しない)が行われた後、以下の工程が続けられる。
【0055】
(図6Bの工程)
樹脂31から露出している第2の導体パターン27aの表面(Cu膜29の表面)にめっき膜32を形成する。このめっき膜32には、後工程にて素子や外部端子が接合されるので、この接合に際してのぬれ性を高めて接合性を良くするためにめっき膜32は形成される。例えば、錫、ニッケル、金、銀、はんだなどでなるめっき膜32が形成される。
【0056】
上記工程と独立して、図4に示す工程が行われる。
【0057】
(図4Aの工程)
樹脂やセラミックなどでなる絶縁基材41を作製あるいは用意する。
【0058】
(図4Bの工程)
絶縁基材41の上に接着層42を形成する。接着層42は、非導電性であり、更に後述する第2の導体パターン27aへの接着時に、素子実装用の空隙部及び外部端子形成用の貫通孔への流出を防ぐために接着層42を構成する材料は流動性が少なく形状維持性の高いものが用いられる。
【0059】
(図4Cの工程)
絶縁基材41及び接着層42に、厚さ方向を貫く空隙部43及び貫通孔44a、44bを形成する。例えば、ドリルやルータを用いた加工、金型パンチ、レーザ加工などの公知の穿孔加工技術が適用可能である。
【0060】
(図7Aの工程)
上記図6Bにおいて、めっき膜32がその表面に形成された第2の導体パターン27a及び第2の導体パターン27a間を埋める樹脂31に、絶縁基材41を接着層42を介して貼り合わせる。例えば、熱プレスにて貼り合わせは行われる。このとき、めっき膜32に、空隙部43及び貫通孔44a、44bが位置するように位置決めされる。
【0061】
(図7Bの工程)
空隙部43に露出しているめっき膜32に、導電性バンプ37を有する素子36を実装する。これにより、素子36は、導電性バンプ37及びめっき膜32を介して第2の導体パターン27aと電気的に接続される。素子36の実装後、空隙部43に樹脂35が充填され素子36の保護が図られる。
【0062】
(図8Aの工程)
転写用支持体21を第1の導体パターン24から分離する。具体的には、転写用支持体21は、図2に示す剥離層23におけるCr層23aとNi/Co層23bとの境界面で剥離される。例えば、その境界面に切れ込みを入れて剥離する。Cr層23a及びNi/Co層23bは、上記図5Aの熱プレス時及び図7Aの熱プレス時の熱ストレスを受けても互いに拡散接合せず簡単に剥離が可能である。
【0063】
第1の導体パターン24の上には、Ni/Co層23bが残ることになるがこれを例えば過酸化水素系のエッチング液にてウェットエッチングする。これにより、Cuでなる第1の導体パターン24は浸食されずにNi/Co層23bのみを除去することができる。
【0064】
(図8Bの工程)
第1の導体パターン24を覆うように絶縁性保護膜38が形成される。この後、第1の導体パターン24に他の素子を実装したり、他の配線基板と電気的に接続をする必要がある場合には、絶縁性保護膜38は選択的に開口され、第1の導体パターン24は部分的に外部に露出される。
【0065】
(図9の工程)
絶縁基材41の貫通孔44a、44bに、例えばはんだを充填させて外部端子45a、45bを形成する。外部端子45a、45bはめっき膜32を介して第2の導体パターン27aと電気的に接続される。外部端子45a、45bとしては、はんだバンプに限らず、スタッドバンプ、めっきバンプなどで構成されてもよい。
【0066】
以上のようにして、多層(2層)配線化された配線基板に素子36が内蔵された素子実装基板20が得られる。この素子実装基板20は、外部端子45a、45bを介して他の配線基板に実装可能である。更に、第1の導体パターン24に他の素子を実装してもよい。もちろん、内蔵される素子36も1つに限らず、複数であってもよい。素子としては、ベアチップに限らず、パッケージングされた部品、チップ抵抗、チップコンデンサなどであってもよい。
【0067】
以上述べたように、第1の導体パターン24の形成に際しては、厚く平らな支持基板22を出発材とし、アディティブ法によるパターンめっきによって、通常の半導体インターポーザ基板やTAB(tape automated bonding)テープでは不可能な10μm以下の微細な導体パターン24を形成することが可能となる。更に、支持基板22はハンドリング性や寸法変化に問題のない機械的強度や材料的特性を有するので、非常に薄い導体パターン24を高精度に形成できる。そして、最終的には、支持基板22は剥離されるので、結果として100μm以下の薄い多層配線基板(インターポーザ基板)あるいは素子実装基板(半導体パッケージ)が得られる。
【0068】
また、図5Aに示す熱プレスによる積層時、接着層として機能する樹脂30以外は全て金属であるので、材料の選択や加熱、加圧条件などに制約を受けることがない。
【0069】
また、第1の導体パターン24と第2の導体パターン27aとを接続する導電性バンプ26aは金属(例えばCu)で構成されるので、導電ペーストに比べて低抵抗である。
【0070】
また、図13に示した従来の多層配線基板の製造方法においては、多層化プロセスが絶縁層及び導体層を交互に一層ずつ積み上げていく工程であるので、例えば上層部において工程不良が生じると、それまでの工程が全て無駄となり、配線基板全体が不良扱いされることになり、生産性が悪く、歩留まりが低かった。
【0071】
これに対して、本実施の形態では、図1の工程、図3の工程、図4の工程はそれぞれ独立して行われ、そして最終的には各工程で得られたものの中から良品のみを選択して互いに積層して一体化される。よって、一つの工程不良によって多層配線基板あるいは素子実装基板全体が不良化するということをなくせ、良品だけの利用によるコスト削減と、並列プロセス化によるタクトタイムの短縮が図られる。
【0072】
(第3の実施の形態)
次に、本発明の第3の実施の形態について説明する。なお、上記実施の形態と同じ構成部分には同一の符号を付しその詳細な説明は省略する。
【0073】
本実施の形態では、図10に示すように、上記第2の実施の形態で得られた素子実装基板20を2つ重ねて接合して、素子実装基板50を得ている。一方の素子実装基板20の第1の導体パターン24に、他方の素子実装基板20の外部端子45a、45bが接合される。
【0074】
これによって、4層の導体パターン24、27aを有する多層配線基板に、2つの素子36が内蔵された素子実装基板50とすることができる。もちろん、更に他の素子実装基板20を重ねて、より多層化を図ることも可能である。
【0075】
(第4の実施の形態)
次に、本発明の第4の実施の形態について説明する。なお、上記実施の形態と同じ構成部分には同一の符号を付しその詳細な説明は省略する。
【0076】
本実施の形態では、上記第3の実施の形態とは異なる方法によって、3層以上の多層化を実現するものである。
【0077】
すなわち、図11に示すように、上記図6Aの工程までで得られる2層配線基板に対して、図3の工程と同様にして得られる導電性バンプ55付き導体60を貼り合わせる。
【0078】
導電性バンプ55付き導体60は、図3の工程と同様に以下のようにして作製される。
【0079】
先ず、バンプ形成層として例えばCuでなる基板を作製あるいは準備する。
続いて、そのバンプ形成層を給電体として、バンプ形成層に、Ni膜56とCu膜57を電気めっき法で順次積層させる。この結果、Cuでなるバンプ形成層に、このバンプ形成層とはエッチング耐性の異なるNi膜56が接した構造の積層体が得られる。Ni膜56及びCu膜57によってパターン形成用の導体60が構成される。
【0080】
次いで、バンプ形成層にエッチングレジストを形成した後、そのエッチングレジストをマスクとしてバンプ形成層を選択的にエッチングする。例えば、Niは溶解させないがCuは溶解させるアンモニア系のエッチング液を用いてウェットエッチングを行う。このエッチングによって、導体60上に導電性バンプ55が形成される。
【0081】
次いで、導電性バンプ55の間を埋めるようにして導体60上に樹脂58を塗布する。この後、樹脂58を平坦化して導電性バンプ55の先端部表面を露出させる。
【0082】
そして、導電性バンプ55と第2の導体パターン27aを対向させて、樹脂58、31どうしを貼り合わせて熱プレスを行えば、図12に示す構造が得られる。
【0083】
この後、図12Bに示すように、導体60をパターニングすることによっって、導体パターン60aが形成される。以上の工程によって、3層の導体パターン24、27a、60aが、導電性バンプ26aと55によって互いに電気的に接続された多層配線基板が得られる。4層以上の多層化に際しても、図11〜図12の工程を繰り返すことで実現できる。
【0084】
以上、本発明の各実施の形態について説明したが、勿論、本発明はこれらに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【0085】
転写用支持体の支持基板としては、金属板に限らず、ガラス板や半導体ウェーハなどであってもよい。この場合、その支持基板に無電解めっき法あるいはスパッタリング法にて、例えばNi層、Ni−P層、Cr層などを剥離層として形成する。
【0086】
また、剥離層としては、図2に示す構成に限らず、例えば、Cr層1層で構成したり、あるいはNi層1層で構成したり、あるいはCr層とNi/Cr層との2層構造、Cr層とNi層との2層構造であってもよい。
【0087】
また、転写用支持体21は、図5Aで示す貼り合わせ工程後、どの段階で剥離してもよい。転写用支持体21の剥離後は第1の導体パターン24の上に絶縁性保護膜を形成して第1の導体パターン24を保護した上で、残る工程が行われるようにする。
【0088】
【発明の効果】
以上述べたように、本発明によれば、転写用支持体から転写された転写膜である第1の導体パターンを、バンプ形成層を選択的にエッチングして形成された導電性バンプに貼り合わせ、更にバンプ形成層に積層された導体をパターニングして第2の導体パターンを形成するので、簡略な工程でもって且つ低抵抗な導電性バンプを介して第1、第2の導体パターン間が接続された多層配線基板、及びこの多層配線基板に素子を実装してなる素子実装基板が得られる。
【図面の簡単な説明】
【図1】本発明の第1、第2の実施の形態において、第1の導体パターンを形成する工程を示す断面図である。
【図2】図1における転写用支持体の拡大断面図である。
【図3】第1、第2の実施の形態において、導電性バンプを形成する工程を示す断面図である。
【図4】第2の実施の形態において、外部端子の形成及び素子の収容のための空隙部を形成する工程を示す断面図である。
【図5】図1と図3の工程で得られたものを積層後、第2の導体パターンを形成する工程を示す断面図である。
【図6】図5に続く工程を示す断面図である。
【図7】図6に続く工程を示す断面図である。
【図8】図7に続く工程を示す断面図である。
【図9】本発明の第2の実施の形態による、素子実装基板の要部断面図である。
【図10】本発明の第3の実施の形態による、素子実装基板の要部断面図である。
【図11】本発明の第4の実施の形態による、多層配線基板及び素子実装基板の製造工程を示す断面図である。
【図12】図11に続く工程を示す断面図である。
【図13】従来例の多層配線基板の製造工程を示す断面図である。
【符号の説明】
20…素子実装基板、21…転写用支持体、22…支持基板、23…剥離層、24…第1の導体パターン、26…バンプ形成層、26a…導電性バンプ、27…導体、27a…第2の導体パターン、36…素子、45a,45b…外部端子、50…素子実装基板、55…導電性バンプ、60…導体、60a…第3の導体パターン。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multilayer wiring board in which a plurality of conductor patterns are connected between layers and a method of manufacturing the same, an element mounting board in which elements are mounted on the multilayer wiring board, and a method of manufacturing the same. More specifically, the present invention relates to a multilayer wiring board having a transfer film transferred by a transfer method as a conductor pattern, a method of manufacturing the same, an element mounting board having elements mounted on the multilayer wiring board, and a method of manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art In recent years, as electronic devices such as mobile phones, PDAs (Personal Digital Assistants), and notebook personal computers have become smaller and more sophisticated, high-density mounting of electronic components constituting these devices has become indispensable. 2. Description of the Related Art High-density mounting of electronic components has conventionally been promoted by miniaturization of electronic components, finer pitch of component terminals, miniaturization of conductor patterns on wiring boards on which electronic components are mounted, and the like.
[0003]
In recent years, the development of a multilayer wiring board that enables three-dimensional wiring by stacking a plurality of wiring boards has been promoted. Also, development of a device mounting board incorporating a device such as a semiconductor bare chip or the like and further improving the mounting efficiency has been promoted.
[0004]
2. Description of the Related Art As a method for forming a conductor pattern on a wiring board, a transfer method using a transfer sheet has been conventionally known. The process of manufacturing a wiring board by this transfer method mainly includes a pattern forming step of forming a conductor pattern on one surface of a transfer sheet, and bonding the formed conductor pattern together with the transfer sheet to an insulating layer, and then separating the transfer sheet. And a pattern transfer step.
[0005]
As a prior art of this type, for example,
[0006]
[Patent Document 1]
JP-A-10-107445
[0007]
First, as shown in FIG. 13A, a wiring board having a first
[0008]
Next, as shown in FIG. 13B, an insulating slurry is applied to the surface of the
[0009]
Next, as shown in FIG. 13C, a
[0010]
Next, as shown in FIG. 13D, the
[0011]
The
[0012]
When three or more conductor layers are formed, the same steps as described above are repeated. That is, as shown in FIG. 13E, an
[0013]
[Problems to be solved by the invention]
In the above conventional example, since the electrical connection between the different wiring layers is made by the conductive paste, the steps of laminating the insulating layer, the step of drilling, the step of filling the conductive paste, and the like are required, which complicates the process and reduces the cost. However, there is a problem that the tact time is increased and the tact time at the time of manufacturing becomes long. In addition, a conductive paste in which conductive particles are dispersed in a paste-like insulating material has a higher resistance than a via composed of only a conductive material.
[0014]
The present invention has been made in view of the above-described problems, and an object of the present invention is to simplify the process and reduce the resistance of electrical connection between conductor patterns in a multilayer wiring of a wiring board using a transfer method. It is an object of the present invention to provide a method for manufacturing a multilayer wiring board, a method for manufacturing a multilayer wiring board, a method for manufacturing an element mounting board, and an element mounting board which can be achieved.
[0015]
[Means for Solving the Problems]
The method for manufacturing a multilayer wiring board according to the present invention includes a step of forming a first conductive pattern on a transfer support, a step of selectively etching a conductive bump forming layer to form a conductive bump, Attaching the first conductive pattern to the conductive bumps together with the transfer support, patterning the conductor laminated on the bump formation layer to form a second conductive pattern, and attaching the transfer support to the first conductive pattern. Separating from the conductor pattern.
[0016]
In the multilayer wiring board of the present invention, the first conductor pattern, which is a transfer film transferred from the transfer support,
Via the conductive bump formed by selectively etching the conductive bump formation layer,
It is characterized by being connected to a second conductor pattern formed by patterning a conductor laminated on the bump formation layer.
[0017]
The method for manufacturing an element mounting substrate according to the present invention includes a step of forming a first conductive pattern on a transfer support, a step of selectively etching a conductive bump formation layer to form a conductive bump, Attaching the first conductive pattern to the conductive bumps together with the transfer support, patterning the conductor laminated on the bump formation layer to form a second conductive pattern, and attaching the transfer support to the first conductive pattern. The method is characterized by including a step of separating from the conductor pattern and a step of mounting the element by electrically connecting to the first and second conductor patterns.
[0018]
In the element mounting board of the present invention, the first conductor pattern, which is a transfer film transferred from the transfer support,
Via the conductive bump formed by selectively etching the conductive bump formation layer,
Connected to a second conductor pattern formed by patterning a conductor laminated on the bump formation layer,
An element electrically connected to the first and second conductor patterns is mounted.
[0019]
The first conductor pattern and the second conductor pattern are formed in independent steps. The first conductor pattern is formed on the transfer support, and the second conductor pattern is formed integrally with the conductive bump. Then, after attaching the first conductor pattern to the conductive bumps together with the transfer support, the transfer support is separated from the first conductor pattern. Thereby, the first conductor pattern is connected to the second conductor pattern via the conductive bump.
[0020]
The transfer support functions as a support for maintaining the flatness of the first conductor pattern and improving the handleability. Therefore, it is configured to have mechanical properties such as strength and material properties such as heat-resistant temperature to meet this requirement.
[0021]
The transfer support is finally separated from the first conductor pattern and does not remain.
It is preferable to have a release layer for facilitating the separation.
Examples of the release layer include a configuration in which a plurality of metal layers are stacked. In the case of this configuration, there is an advantage that dimensional change or deterioration does not occur even after a heating step of, for example, about 300 ° C.
[0022]
Another configuration of the release layer includes a resin layer in which a release agent is applied to a predetermined portion of the surface to be released. Further, a heat-foaming layer may be used as another release layer. In this case, the transfer support can be peeled off by foaming the heat-foamable layer by heating to a predetermined temperature.
[0023]
Alternatively, without providing the release layer, the transfer support may be dissolved and separated from the first conductor pattern.
[0024]
If the transfer support is made conductive, a fine-pitch conductive pattern can be formed by using a pattern plating technique based on an additive method.
[0025]
When forming the conductive bump and the second conductor pattern, the conductive bump and the second conductor pattern having an easily integrated structure are processed by using the bump forming layer and the conductor laminated on each other as a starting material. Is obtained. For example, by etching both sides of the laminated body of the bump forming layer and the conductor, a conductive bump and a second conductor pattern having an integrated structure can be obtained. Either of the formation of the conductive bump and the formation of the second conductor pattern may be performed first or after. The second conductor pattern may be formed before or after the first conductor pattern and the conductive bump are bonded.
[0026]
In addition, if the bump forming layer is laminated in contact with the conductor surface having a different etching resistance from the bump forming layer, the conductor is not eroded when the bump forming layer is etched, and conversely, the bump forming layer is not eroded when the conductor is etched. Therefore, the formation of the conductive bump and the formation of the second conductor pattern can be performed with high accuracy.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0028]
(First Embodiment)
First, a method for forming a first conductor pattern will be described with reference to FIGS.
[0029]
(Step of FIG. 1A)
The
[0030]
The
[0031]
The
[0032]
The
[0033]
(Step of FIG. 1B)
The
[0034]
Subsequently, the
[0035]
In general, compared to a method of forming a conductor pattern by removing unnecessary portions of a conductor film by a wet etching method (subtractive method), a method of forming a conductor pattern by depositing a conductor film only in a necessary portion by an electroplating method ( According to the present embodiment, the
[0036]
Further, since the
[0037]
Next, a method for forming a conductive bump will be described with reference to FIG. This step is performed independently of the above steps.
[0038]
(Step of FIG. 3A)
A
[0039]
(Step of FIG. 3B)
Using the
[0040]
(Step of FIG. 3C)
After an etching resist (not shown) is formed on the
[0041]
(Step of FIG. 3D)
The
[0042]
(Step of FIG. 5A)
The first
[0043]
The bonding may be performed after solder, tin, nickel, gold, silver, or the like is attached to the surface of the tip of the
[0044]
Since the
[0045]
(Step of FIG. 5B)
After an etching resist (not shown) is formed on the
[0046]
(Step of FIG. 5C)
Using the
[0047]
Through the above steps, a second
[0048]
(Step of FIG. 6A)
After applying the
[0049]
When the
[0050]
Specifically, the
[0051]
Although the Ni /
[0052]
After that, in the multilayer wiring board obtained as described above, an element or an external terminal is joined to the
[0053]
(Second embodiment)
Next, a method for manufacturing the element mounting board according to the second embodiment of the present invention will be described. The same components as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0054]
In the present embodiment, after the above-described steps up to FIG. 6A (however, the
[0055]
(Step of FIG. 6B)
A
[0056]
The step shown in FIG. 4 is performed independently of the above steps.
[0057]
(Step of FIG. 4A)
An insulating
[0058]
(Step of FIG. 4B)
An adhesive layer is formed on an insulating base material. The
[0059]
(Step of FIG. 4C)
In the insulating
[0060]
(Step of FIG. 7A)
In FIG. 6B, an insulating
[0061]
(Step of FIG. 7B)
The
[0062]
(Step of FIG. 8A)
The
[0063]
The Ni /
[0064]
(Step of FIG. 8B)
An insulating
[0065]
(Step of FIG. 9)
[0066]
As described above, the
[0067]
As described above, when the
[0068]
In addition, at the time of lamination by the hot press shown in FIG. 5A, since all except the
[0069]
Further, since the
[0070]
Further, in the conventional method for manufacturing a multilayer wiring board shown in FIG. 13, since the multilayering process is a step of alternately stacking the insulating layers and the conductor layers one by one, for example, if a process failure occurs in the upper layer portion, All the steps up to that point are wasted, and the entire wiring board is treated as defective, resulting in poor productivity and low yield.
[0071]
On the other hand, in the present embodiment, the steps of FIG. 1, the steps of FIG. 3, and the step of FIG. 4 are each performed independently, and finally, only the non-defective products are obtained from those obtained in each step. Selected and stacked together to be integrated. Therefore, it is possible to prevent the failure of the entire multi-layer wiring board or the element mounting board due to one process failure, thereby reducing costs by using only non-defective products and shortening the tact time by using a parallel process.
[0072]
(Third embodiment)
Next, a third embodiment of the present invention will be described. Note that the same components as those in the above embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0073]
In the present embodiment, as shown in FIG. 10, two
[0074]
As a result, an
[0075]
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described. Note that the same components as those in the above embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0076]
In this embodiment, three or more layers are realized by a method different from that of the third embodiment.
[0077]
That is, as shown in FIG. 11, the
[0078]
The
[0079]
First, a substrate made of, for example, Cu is prepared or prepared as a bump formation layer.
Subsequently, the
[0080]
Next, after forming an etching resist on the bump formation layer, the bump formation layer is selectively etched using the etching resist as a mask. For example, wet etching is performed using an ammonia-based etchant that does not dissolve Ni but dissolves Cu. The
[0081]
Next, a
[0082]
Then, when the
[0083]
Thereafter, as shown in FIG. 12B, by patterning the
[0084]
Although the embodiments of the present invention have been described above, the present invention is, of course, not limited to these, and various modifications can be made based on the technical idea of the present invention.
[0085]
The support substrate of the transfer support is not limited to a metal plate, but may be a glass plate or a semiconductor wafer. In this case, for example, a Ni layer, a Ni—P layer, a Cr layer, or the like is formed as a release layer on the supporting substrate by an electroless plating method or a sputtering method.
[0086]
Further, the release layer is not limited to the configuration shown in FIG. 2, and may be, for example, one layer of a Cr layer, one layer of a Ni layer, or a two-layer structure of a Cr layer and a Ni / Cr layer. , A Cr layer and a Ni layer.
[0087]
The
[0088]
【The invention's effect】
As described above, according to the present invention, the first conductive pattern, which is the transfer film transferred from the transfer support, is bonded to the conductive bump formed by selectively etching the bump forming layer. Further, since the second conductor pattern is formed by patterning the conductor laminated on the bump formation layer, the connection between the first and second conductor patterns can be performed through a simple process and through a low-resistance conductive bump. And a device mounting board obtained by mounting an element on the multilayer wiring board.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a step of forming a first conductive pattern in first and second embodiments of the present invention.
FIG. 2 is an enlarged sectional view of a transfer support in FIG.
FIG. 3 is a sectional view showing a step of forming a conductive bump in the first and second embodiments.
FIG. 4 is a cross-sectional view showing a step of forming a space for forming an external terminal and accommodating an element in the second embodiment.
FIG. 5 is a cross-sectional view showing a step of forming a second conductor pattern after laminating those obtained in the steps of FIGS. 1 and 3;
FIG. 6 is a sectional view showing a step following FIG. 5;
FIG. 7 is a sectional view showing a step following FIG. 6;
FIG. 8 is a sectional view showing a step following FIG. 7;
FIG. 9 is a sectional view of a main part of an element mounting board according to a second embodiment of the present invention.
FIG. 10 is a sectional view of a main part of an element mounting board according to a third embodiment of the present invention.
FIG. 11 is a cross-sectional view illustrating a process of manufacturing a multilayer wiring board and an element mounting board according to a fourth embodiment of the present invention.
FIG. 12 is a sectional view showing a step following FIG. 11;
FIG. 13 is a cross-sectional view illustrating a manufacturing process of a conventional multilayer wiring board.
[Explanation of symbols]
DESCRIPTION OF
Claims (16)
導電性のバンプ形成層を選択的にエッチングして導電性バンプを形成する工程と、
前記第1の導体パターンを前記転写用支持体ごと前記導電性バンプに貼り合わせる工程と、
前記バンプ形成層に積層された導体をパターニングして第2の導体パターンを形成する工程と、
前記転写用支持体を前記第1の導体パターンから分離する工程とを有する
ことを特徴とする多層配線基板の製造方法。Forming a first conductor pattern on the transfer support;
Forming a conductive bump by selectively etching the conductive bump forming layer,
Bonding the first conductive pattern to the conductive bumps together with the transfer support;
Patterning a conductor laminated on the bump forming layer to form a second conductor pattern;
Separating the transfer support from the first conductor pattern.
ことを特徴とする請求項1に記載の多層配線基板の製造方法。2. The conductor according to claim 1, wherein the conductor on which the second conductor pattern is formed has a surface having a different etching resistance from the bump formation layer, and the bump formation layer is laminated on the surface. A method for manufacturing a multilayer wiring board.
ことを特徴とする請求項1に記載の多層配線基板の製造方法。2. The multilayer wiring board according to claim 1, wherein the transfer support has conductivity, and the first conductive pattern is formed on the transfer support by pattern plating by an electroplating method. 3. Production method.
ことを特徴とする請求項1に記載の多層配線基板の製造方法。The method according to claim 1, wherein the transfer support is formed by laminating a release layer on a support substrate.
ことを特徴とする請求項4に記載の多層配線基板の製造方法。5. The method according to claim 4, wherein the release layer is formed by laminating a plurality of metal layers.
前記第1の導体パターンは、転写用支持体から転写された転写膜であり、
前記導電性バンプは、導電性のバンプ形成層を選択的にエッチングして形成され、
前記第2の導体パターンは、前記バンプ形成層に積層された導体をパターニングして形成された
ことを特徴とする多層配線基板。A multilayer wiring board in which a first conductor pattern and a second conductor pattern are connected via conductive bumps,
The first conductor pattern is a transfer film transferred from a transfer support,
The conductive bump is formed by selectively etching a conductive bump forming layer,
The multilayer wiring board according to claim 1, wherein the second conductor pattern is formed by patterning a conductor laminated on the bump formation layer.
ことを特徴とする請求項6に記載の多層配線基板。The multilayer wiring board according to claim 6, wherein the conductive bump is connected to a surface of the conductor having a different etching resistance from the conductive bump.
ことを特徴とする請求項6に記載の多層配線基板。The multilayer wiring board according to claim 6, wherein the first conductor pattern is a plating film obtained by pattern plating the transfer support with an electroplating method.
導電性のバンプ形成層を選択的にエッチングして導電性バンプを形成する工程と、
前記第1の導体パターンを前記転写用支持体ごと前記導電性バンプに貼り合わせる工程と、
前記バンプ形成層に積層された導体をパターニングして第2の導体パターンを形成する工程と、
前記転写用支持体を前記第1の導体パターンから分離する工程と、
前記第1及び第2の導体パターンと電気的に接続させて素子を実装する工程とを有する
ことを特徴とする素子実装基板の製造方法。Forming a first conductor pattern on the transfer support;
Forming a conductive bump by selectively etching the conductive bump forming layer,
Bonding the first conductive pattern to the conductive bumps together with the transfer support;
Patterning a conductor laminated on the bump forming layer to form a second conductor pattern;
Separating the transfer support from the first conductor pattern;
Mounting the element by electrically connecting the element to the first and second conductor patterns.
ことを特徴とする請求項9に記載の素子実装基板の製造方法。10. The conductor according to claim 9, wherein the conductor on which the second conductor pattern is formed has a surface having a different etching resistance from the bump formation layer, and the bump formation layer is laminated on the surface. A method for manufacturing an element mounting board.
ことを特徴とする請求項9に記載の素子実装基板の製造方法。The device according to claim 9, wherein the transfer support has conductivity, and the first support pattern is formed on the transfer support by pattern plating using an electroplating method. Production method.
ことを特徴とする請求項9に記載の素子実装基板の製造方法。The method according to claim 9, wherein the transfer support is formed by laminating a release layer on a support substrate.
ことを特徴とする請求項12に記載の素子実装基板の製造方法。The method according to claim 12, wherein the release layer is formed by laminating a plurality of metal layers.
前記第1の導体パターンは、転写用支持体から転写された転写膜であり、
前記導電性バンプは、導電性のバンプ形成層を選択的にエッチングして形成され、
前記第2の導体パターンは、前記バンプ形成層に積層された導体をパターニングして形成された
ことを特徴とする素子実装基板。An element mounting board in which a first conductor pattern and a second conductor pattern are connected via conductive bumps, and an element electrically connected to the first and second conductor patterns is mounted,
The first conductor pattern is a transfer film transferred from a transfer support,
The conductive bump is formed by selectively etching a conductive bump forming layer,
The element mounting board, wherein the second conductor pattern is formed by patterning a conductor laminated on the bump formation layer.
ことを特徴とする請求項14に記載の素子実装基板。The device mounting board according to claim 14, wherein the conductive bump is connected to a surface of the conductor having etching resistance different from that of the conductive bump.
ことを特徴とする請求項14に記載の素子実装基板。The device mounting board according to claim 14, wherein the first conductive pattern is a plating film obtained by pattern plating the transfer support with an electroplating method.
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