JP2004184797A - 電子装置及びその製造方法並びに電子機器 - Google Patents
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Abstract
【課題】本発明の目的は、特性において優れた回路基板を有する電子装置及びその製造方法並びに電子機器を提供することにある。
【解決手段】電子装置は、重ならないように配列されて相互に固定された、異なる機能を果たす複数種類の半導体チップ１０によって少なくとも一部が構成された回路基板１と、回路基板１の上方に形成された複数の動作素子５０と、を有する。
【選択図】 図１
【解決手段】電子装置は、重ならないように配列されて相互に固定された、異なる機能を果たす複数種類の半導体チップ１０によって少なくとも一部が構成された回路基板１と、回路基板１の上方に形成された複数の動作素子５０と、を有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、電子装置及びその製造方法並びに電子機器に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２００１−３３２３８３号公報
【０００４】
【発明の背景】
エレクトロルミネセンスパネルや液晶パネルのような電子装置で、アクティブマトリクス駆動方式を適用する場合、各画素には、動作素子（発光素子又は液晶素子）と、これを駆動するための回路（スイッチ等）が設けられる。また、スイッチを薄膜トランジスタによって構成することも知られている。しかしながら、薄膜トランジスタは、集積回路チップに形成されたトランジスタほどの特性を得ることが難しい。このように、従来、特性において優れた回路基板を得ることは難しかった。
【０００５】
本発明の目的は、特性において優れた回路基板を有する電子装置及びその製造方法並びに電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る電子装置は、重ならないように配列されて相互に固定された、異なる機能を果たす複数種類の半導体チップによって少なくとも一部が構成された回路基板と、
前記回路基板の上方に形成された複数の動作素子と、
を有する。本発明によれば、半導体チップによって回路基板の少なくとも一部が構成され、異なる機能を果たす半導体チップが混載されるので、特性に優れた回路基板を有する電子装置が得られる。
（２）この電子装置において、
前記複数種類の半導体チップは、グループをなす第１の半導体チップと、グループをなす第２の半導体チップと、を含み、
前記第１の半導体チップは、前記複数の動作素子を駆動する第１の回路を有し、
前記第２の半導体チップは、前記第１の回路を制御するための第２の回路を有してもよい。
（３）この電子装置において、
前記第１の半導体チップは、複数行複数列をなすように配列され、
それぞれの列には、いずれか１つの前記第２の半導体チップがさらに配列されていてもよい。
（４）この電子装置において、
前記第１の半導体チップの前記第１の回路は、それぞれ、同じ列に並ぶ前記第２の半導体チップの前記第２の回路によって制御されてもよい。
（５）この電子装置において、
少なくとも１つの前記第１の半導体チップは、入力された信号を増幅して出力するバッファを有してもよい。
（６）この電子装置において、
前記回路基板と前記複数の動作素子との間に配線層をさらに有してもよい。
（７）この電子装置において、
前記配線層は、相互に交差しない複数の第１の配線と、相互に交差しない複数の第２の配線と、を有し、
前記第１及び第２の配線は、立体交差して格子状に形成されていてもよい。
（８）この電子装置において、
前記第１及び第２の配線には、それぞれ、前記第１の半導体チップで使用される電圧のうち電位差が最も大きい２つの電圧のいずれか一方が印加されてもよい。
（９）この電子装置において、
前記複数の動作素子は、それぞれの前記第１の半導体チップの外側に配置された第１の動作素子と、いずれかの前記第１の半導体チップとオーバーラップするように配置された第２の動作素子と、からなり、
それぞれの前記第１の半導体チップは、その周縁部に配置されて前記第１の動作素子と電気的に接続される第１のコンタクト部と、前記周縁部を除いた中央部に配置されて前記第２の動作素子と電気的に接続される第２のコンタクト部と、を有してもよい。
（１０）この電子装置において、
それぞれの前記第２の動作素子は、いずれか１つの前記第２のコンタクト部とオーバーラップするように配置されていてもよい。
（１１）この電子装置において、
それぞれの前記動作素子は、複数の発光色の発光層のいずれか１つを有してもよい。
（１２）本発明に係る電子機器は、上記電子装置を有する。
（１３）本発明に係る電子装置の製造方法は、異なる機能を果たす複数種類の半導体チップを、重ならないように配列し、樹脂によって相互に固定して、回路基板の少なくとも一部を構成すること、及び、
前記回路基板の上方に複数の動作素子を形成すること、
を含む。本発明によれば、半導体チップによって回路基板の少なくとも一部を構成し、異なる機能を果たす半導体チップを混載するので、特性に優れた回路基板を有する電子装置を得ることができる。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態に係る電子装置を説明する図である。電子装置は、表示装置（例えば表示パネル）などの電気光学装置や記憶装置であってもよい。図１に示す電子装置は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）装置（例えば有機ＥＬパネル）である。電子装置は、回路基板１を有する。
【０００８】
図２（Ａ）は、回路基板を示す図であり、図２（Ｂ）は、図２（Ａ）のＩＩＢ−ＩＩＢ線断面図である。回路基板１の少なくとも一部は、複数の半導体チップ１０によって構成されている。複数の半導体チップ１０は、重ならないように配列されている。半導体チップ１０の表面（例えば集積回路が形成された面あるいは電極が形成された面）にはパッシベーション膜が形成されていてもよい。複数の半導体チップ１０は、相互に固定されている。その固定は、樹脂（又は接着剤）によって行ってもよい。少なくとも隣同士の半導体チップ１０の間には、固定部１４が形成されている。固定部１４は、全ての半導体チップ１０を囲むように形成されていてもよい。固定部１４の表面は、半導体チップ１０の表面と面一になっていてもよいし、段が形成されていてもよい。固定部１４は、絶縁体で形成してもよい。
【０００９】
複数の半導体チップ１０は、複数行複数列で（あるいはマトリクス状に）並べられてもよい。半導体チップ１０は、外部との電気的接続のための部分（例えば第１〜第４のコンタクト部２１〜２４）が形成された面にパッシベーション膜が形成されていてもよい。また、外部との電気的接続のための部分は、全て、同じ面に形成されていてもよい。
【００１０】
複数の半導体チップ１０は、複数の種類に分類することができ、種類に応じて異なる機能を果たす。複数種類の半導体チップ１０は、グループをなす第１の半導体チップ１１と、グループをなす第２の半導体チップ１２と、を含んでもよい。第１の半導体チップ１１は、複数行複数列をなすように配列されてもよい。第１の半導体チップ１１のそれぞれの列に、いずれか１つの第２の半導体チップ１２がさらに配列されてもよい。
【００１１】
第１の半導体チップ１１は、複数の動作素子を駆動する第１の回路１６（図９参照）を有していてもよい。第２の半導体チップ１２は、第１の回路１６を制御するための第２の回路１８（図９参照）を有していてもよい。列をなす第１の半導体チップ１１の第１の回路１６は、それぞれ、同じ列に並ぶ第２の半導体チップ１２の第２の回路１８によって制御されてもよい。
【００１２】
図３は、図２（Ａ）に示す回路基板の一点鎖線で囲んだ部分の拡大図である。図３には、第１の半導体チップ１１が示されている。第１の半導体チップ１１は、その周縁部に配置されて第１の動作素子６４（図７参照）と電気的に接続される第１のコンタクト部２１を有していてもよい。第１の半導体チップ１１は、中央部（周縁部を除いた部分）に配置されて第２の動作素子６６（図７参照）と電気的に接続される第２のコンタクト部２２を有していてもよい。第１及び第２のコンタクト部２１，２２の少なくとも一方は、コンタクトホールであってもよい。
【００１３】
第１の半導体チップ１１は、第３及び第４のコンタクト部２３，２４の少なくとも一方をさらに有していてもよい。第３及び第４のコンタクト部２３，２４には、それぞれ、第１の半導体チップ１１で使用される電圧のうち最も電位差が大きい２つの電圧（例えば電源電圧及び接地電圧）のいずれか一方が印加されるようになっていてもよい。第３及び第４のコンタクト部２３，２４の少なくとも一方は、第１及び第２のコンタクト部２１，２２よりも大きくなるように（例えば径又は幅が大きくなるように）形成してもよい。なお、第２の半導体チップ１２も、第３及び第４のコンタクト部２３，２４を有していてもよい。
【００１４】
図１に示すように、電子装置は、少なくとも１層（本実施の形態では複数層）からなる配線層２を有する。配線層２は、回路基板１上に形成されている。配線層２は、回路基板１と複数の動作素子６０との間に形成されている。
【００１５】
図４〜図５は、それぞれ、配線層の構造を下から順に説明する図である。図４は、配線層の最下層を示す図である。配線層２の最下層は、配線パターン３０を含む。配線パターン３０は、半導体チップ１０（第１及び第２の半導体チップ１１，１２）及び固定部１４上に形成されている。配線パターン３０は、複数の配線３２を有する。各配線３２は、いずれかの第１のコンタクト部２１に電気的に接続され、いずれかの第１の動作素子６４（図７参照）の下方位置まで延びている。配線パターン３０は、複数の配線３４を有する。配線３４は、行列をなす半導体チップ１０のうち、いずれかの列において、隣同士の第１の半導体チップ１１あるいは第１及び第２の半導体チップ１１，１２を電気的に接続してもよい。配線パターン３０は、相互に交差しない（例えば平行に延びる）複数の第１の配線３６，３８を有する。第１の配線３６，３８は、半導体チップ１０（例えば第１及び第２の半導体チップ１１，１２）を避けて形成してもよい。第１の配線３６，３８は、固定部１４上に形成してもよい。第１の配線３６，３８は、交互に配置されている（図６参照）。第１の配線３６，３８は、他の層の配線を介して、第１及び第２の半導体チップ１１，１２と電気的に接続されていてもよい。第１の配線３６，３８は、他の配線３２，３４よりも広い幅を有するように形成されていてもよい。
【００１６】
図５に示すように、配線パターン３０上には絶縁層４０が形成されている。絶縁層４０上には、複数の第２の配線４２，４４が形成されている。第２の配線４２，４４は、相互に交差しない（例えば平行に延びる）ように形成されている。第２の配線４２，４４は、交互に配置されている（図６参照）。第２の配線４２，４４は、他の配線よりも広い幅を有するように形成されていてもよい。第２の配線４２，４４は、半導体チップ１０（例えば第１及び第２の半導体チップ１１，１２）上を通るように形成されていてもよい。第１及び第２の配線３６，３８，４２，４４は、立体交差して格子状に形成されていてもよい（図６参照）。
【００１７】
図６は、第１及び第２の配線３６，３８，４２，４４の接続状態を説明する図である。１つの第１の配線３６と１つの第１の配線３８には、それぞれ、例えば、半導体チップ１０で使用される電圧のうち最も電位差が大きい２つの電圧（例えば電源電圧及び接地電圧）のいずれか一方が印加されるようになっている。また、複数の第１の配線３６は、第２の配線４２を介して、相互に電気的に接続されている。したがって、複数の第１の配線３６は同電位となる。また、複数の第１の配線３８は、第２の配線４４を介して、相互に電気的に接続されている。複数の第１の配線３８は同電位となる。図５に示すように、第２の配線４２，４４は、それぞれ、第３及び第４のコンタクト部２３，２４に電気的に接続されている。さらに、第２の配線４２、４４は、それぞれ、第１の配線３６，３８と電気的に接続されている。
【００１８】
本実施の形態によれば、上述した配線構造を有するので、半導体チップ１０への電圧の複数の入力経路が形成されている。そのため、インピーダンスを下げることができ、どの半導体チップ１０にも均一の電圧を印加することができる。
【００１９】
図５に示すように、絶縁層４０上には、配線４６が形成されている。配線４６は、いずれかの配線３４と電気的に接続されていてもよい。配線４６，３４は、立体交差するように形成されていてもよい。配線４６は、行列をなす第１の半導体チップ１１のうち、いずれかの行において、隣同士の第１の半導体チップ１１を電気的に接続してもよい。
【００２０】
図１に示すように、電子装置は、複数の動作素子５０を有する。動作素子５０は、回路基板１の上方に形成されてなる。複数の動作素子５０は、複数の発光色（例えば赤、緑、青）の複数の発光層５２を有する。それぞれの動作素子５０は、いずれか１つの発光色の発光層５２を有する。発光層５２を構成する材料は、ポリマー系材料又は低分子系材料あるいは両者を複合的に用いた材料のいずれであってもよい。発光層５２は、電流が流れることで発光する。発光層５２は、発光色に応じて、発光効率が異なっていてもよい。
【００２１】
動作素子５０は、第１及び第２のバッファ層５４，５６の少なくとも一方を有していてもよい。第１のバッファ層５４は、発光層５２への正孔注入を安定化させる正孔注入層であってもよいし、正孔注入層を有していてもよい。第１のバッファ層５４は、正孔輸送層を有していてもよい。正孔輸送層は、発光層５２と正孔注入層との間に設けられてもよい。第２のバッファ層５６は、発光層５２への電子注入を安定化させる電子注入層であってもよいし、電子注入層を有していてもよい。第２のバッファ層５６は、電子輸送層を有していてもよい。電子輸送層は、発光層５２と電子注入層との間に設けられてもよい。隣同士の動作素子５０は、バンク５８によって区画（電気的に絶縁）されている。
【００２２】
電子装置は、複数の第１の電極６０を有する。それぞれの第１の電極６０は、いずれかの動作素子５０に電気エネルギーを供給するためのものである。第１の電極６０は、動作素子５０（例えば第１のバッファ層５４（例えば正孔注入層））に接触していてもよい。第１の電極６０は、第１の配線３４に電気的に接続されてもよい。電子装置は、複数又は１つの第２の電極６２を有する。第２の電極６２は、動作素子５０に電気エネルギーを供給するためのものである。第２の電極６２は、動作素子５０（例えば第２のバッファ層５６（例えば電子注入層））に接触していてもよい。第２の電極６２は、第１の電極６０に対向する部分を有する。第２の電極６２は、第１の電極６０の上方に配置されてもよい。
【００２３】
図７は、動作素子の配列を説明する図である。複数の動作素子６０は、第１の半導体チップ１１の外側に配置された第１の動作素子６４と、第１の半導体チップ１１とオーバーラップするように配置された第２の動作素子６６と、からなる。第１の動作素子６４は、配線３２と電気的に接続されている。第１の動作素子６４は、第１のコンタクト部２１から引き出された配線３２とオーバーラップするように配置されている。第２の動作素子６６は、いずれか１つの第２のコンタクト部２２と電気的に接続されている。第２の動作素子６６は、いずれか１つの第２のコンタクト部２２とオーバーラップするように配置されていてもよい。こうすることで、第２のコンタクト部２２と第２の動作素子６６の距離を短くすることができ、電圧降下を少なくすることができる。動作素子６０の少なくとも一部が水分や酸素等によって劣化しやすい場合には、封止部材８４によって動作素子６０を保護してもよい。
【００２４】
図８及び図９は、本実施の形態に係る電子装置の動作を説明する回路図である。図８に示すように、グループをなす第１の半導体チップ１１の列に、１つの第２の半導体チップ１２がさらに配列されている。１つの第２の半導体チップ１２によって、これと同じ列の第１の半導体チップ１１が制御され、第１の半導体チップ１１によって動作素子５０が駆動される。第１及び第２の半導体チップ１１，１２は、第１の配線３６，３８から電源を得られるようになっている。
【００２５】
図９は、第１及び第２の半導体チップの動作を説明する回路図である。第１の半導体チップ１１は、第１の回路１６を有し、第２の半導体チップ１２は、第２の回路１８を有する。第１及び第２の回路１６，１８の構成（素子の接続状態）は、図９に示す通りであり説明を省略する。本実施の形態では、第１の配線３８を低電位（例えばグランド電位）に接続し、それよりも高電位に第１の配線３６を接続する。配線（信号線）３４には、電流Ｉｄａｔａが流れるようになっている。電流Ｉｄａｔａは、動作素子５０に供給する電流に応じた信号である。配線（走査線）３４には、選択信号が入力される。選択信号は、高電位のＨ信号又は低電位のＬ信号である。
【００２６】
プログラミング期間では、例えば第１の配線３６に電圧Ｖｄｄが供給され、配線（信号線）３４に電流Ｉｄａｔａが流れるようになっている。また、プログラミング期間では、配線（走査線）３４にＨ信号が入力されて、スイッチング素子７０、７２がＯＮになり、スイッチング素子７６がＯＦＦになる。そして、第１の配線３６から、スイッチング素子７４，７２を通って、配線（信号線）３４に電流Ｉｄａｔａが流れると、スイッチング素子７４の制御電圧（スイッチング素子７４がＭＯＳトランジスタである場合はゲート電圧）は、電流Ｉｄａｔａに対応した値になり、その制御電圧に応じた電荷がキャパシタ７８に蓄えられる。
【００２７】
動作期間（例えば発光期間）では、配線（走査線）３４にＬ信号が入力されて、スイッチング素子７０、７２がＯＦＦになり、スイッチング素子７６がＯＮになる。そして、プログラミング期間でキャパシタ７８に蓄えられた電荷に応じた制御電圧（スイッチング素子７４がＭＯＳトランジスタである場合はゲート電圧）によってスイッチング素子７４が制御（例えばＯＮ）され、制御電圧に応じた電流が、第１の配線３６からスイッチング素子７４，７６を通って、動作素子５０を流れるようになっている。なお、第１の回路１４は、動作素子５０ごとに設けられる。
【００２８】
少なくとも１つの第１の半導体チップ１１は、入力された信号を増幅して出力するバッファ８０を有していてもよい。例えば、信号（例えば、選択信号やクロック信号等）を伝送する配線３４にバッファ８０を電気的に接続し、増幅された入力信号を、さらに別の配線３４によって、他の第１の半導体チップ１１に出力してもよい。これによれば、信号の遅延や鈍り等の劣化を回避することができる。
【００２９】
本実施の形態に係る電子装置の製造方法では、異なる機能を果たす複数種類の半導体チップ１０（例えば、第１及び第２の半導体チップ１１，１２）を、重ならないように配列する。これらの半導体チップ１０を、例えば樹脂などによって相互に固定して、回路基板１の少なくとも一部を構成する。回路基板１の上方に複数の動作素子５０を形成する。
【００３０】
本実施の形態では、本発明を表示装置に適用した例を説明したが、本発明は他の電子装置にも適用可能である。例えば、動作素子として、発光素子及び受光素子を配列して、平面型イメージセンサ（その応用例としてフラット型コピー装置）を実現することができる。発光素子から、Ｒ，Ｇ，Ｂの３原色の光を交互に又は同時に発光し、受光素子によって、各波長の光をその強度に応じて電気信号に変換してもよい。電気信号を処理して、元のイメージを再現することができる。あるいは、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）技術を利用して、マイクロアクチュエータを動作素子として配列してもよい。これにより、触感ディスプレイ、スピーカ、フェイズドアレイアンテナ等を構成することができる。
【００３１】
本発明の実施の形態に係る電子装置を有する電子機器として、図１０にはノート型パーソナルコンピュータ１０００が示され、図１１には携帯電話２０００が示されている。
【００３２】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に係る電子装置を説明する図である。
【図２】図２（Ａ）は、電子装置の回路基板を説明する図であり、図２（Ｂ）は、図２（Ａ）のＩＩＢ−ＩＩＢ線断面図である。
【図３】図３は、第１の半導体チップ及びその周辺部を示す図である。
【図４】図４は、配線層を説明する図である。
【図５】図５は、配線層を説明する図である。
【図６】図６は、配線層の接続状態を説明する図である。
【図７】図７は、動作素子の配列を説明する図である。
【図８】図８は、電子装置の動作を説明する回路図である。
【図９】図９は、電子装置の動作を説明する回路図である。
【図１０】図１０は、本発明の実施の形態に係る電子機器を示す図である。
【図１１】図１１は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１ 回路基板、 ２ 配線層、 １０ 半導体チップ、 １１ 第１の半導体チップ、 １２ 第２の半導体チップ、 １６ 第１の回路、 １８ 第２の回路、 ２１ 第１のコンタクト部、 ２２ 第２のコンタクト部、 ３６，３８ 第１の配線、 ４２，４４ 第２の配線、 ５０ 動作素子
【発明の属する技術分野】
本発明は、電子装置及びその製造方法並びに電子機器に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２００１−３３２３８３号公報
【０００４】
【発明の背景】
エレクトロルミネセンスパネルや液晶パネルのような電子装置で、アクティブマトリクス駆動方式を適用する場合、各画素には、動作素子（発光素子又は液晶素子）と、これを駆動するための回路（スイッチ等）が設けられる。また、スイッチを薄膜トランジスタによって構成することも知られている。しかしながら、薄膜トランジスタは、集積回路チップに形成されたトランジスタほどの特性を得ることが難しい。このように、従来、特性において優れた回路基板を得ることは難しかった。
【０００５】
本発明の目的は、特性において優れた回路基板を有する電子装置及びその製造方法並びに電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る電子装置は、重ならないように配列されて相互に固定された、異なる機能を果たす複数種類の半導体チップによって少なくとも一部が構成された回路基板と、
前記回路基板の上方に形成された複数の動作素子と、
を有する。本発明によれば、半導体チップによって回路基板の少なくとも一部が構成され、異なる機能を果たす半導体チップが混載されるので、特性に優れた回路基板を有する電子装置が得られる。
（２）この電子装置において、
前記複数種類の半導体チップは、グループをなす第１の半導体チップと、グループをなす第２の半導体チップと、を含み、
前記第１の半導体チップは、前記複数の動作素子を駆動する第１の回路を有し、
前記第２の半導体チップは、前記第１の回路を制御するための第２の回路を有してもよい。
（３）この電子装置において、
前記第１の半導体チップは、複数行複数列をなすように配列され、
それぞれの列には、いずれか１つの前記第２の半導体チップがさらに配列されていてもよい。
（４）この電子装置において、
前記第１の半導体チップの前記第１の回路は、それぞれ、同じ列に並ぶ前記第２の半導体チップの前記第２の回路によって制御されてもよい。
（５）この電子装置において、
少なくとも１つの前記第１の半導体チップは、入力された信号を増幅して出力するバッファを有してもよい。
（６）この電子装置において、
前記回路基板と前記複数の動作素子との間に配線層をさらに有してもよい。
（７）この電子装置において、
前記配線層は、相互に交差しない複数の第１の配線と、相互に交差しない複数の第２の配線と、を有し、
前記第１及び第２の配線は、立体交差して格子状に形成されていてもよい。
（８）この電子装置において、
前記第１及び第２の配線には、それぞれ、前記第１の半導体チップで使用される電圧のうち電位差が最も大きい２つの電圧のいずれか一方が印加されてもよい。
（９）この電子装置において、
前記複数の動作素子は、それぞれの前記第１の半導体チップの外側に配置された第１の動作素子と、いずれかの前記第１の半導体チップとオーバーラップするように配置された第２の動作素子と、からなり、
それぞれの前記第１の半導体チップは、その周縁部に配置されて前記第１の動作素子と電気的に接続される第１のコンタクト部と、前記周縁部を除いた中央部に配置されて前記第２の動作素子と電気的に接続される第２のコンタクト部と、を有してもよい。
（１０）この電子装置において、
それぞれの前記第２の動作素子は、いずれか１つの前記第２のコンタクト部とオーバーラップするように配置されていてもよい。
（１１）この電子装置において、
それぞれの前記動作素子は、複数の発光色の発光層のいずれか１つを有してもよい。
（１２）本発明に係る電子機器は、上記電子装置を有する。
（１３）本発明に係る電子装置の製造方法は、異なる機能を果たす複数種類の半導体チップを、重ならないように配列し、樹脂によって相互に固定して、回路基板の少なくとも一部を構成すること、及び、
前記回路基板の上方に複数の動作素子を形成すること、
を含む。本発明によれば、半導体チップによって回路基板の少なくとも一部を構成し、異なる機能を果たす半導体チップを混載するので、特性に優れた回路基板を有する電子装置を得ることができる。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態に係る電子装置を説明する図である。電子装置は、表示装置（例えば表示パネル）などの電気光学装置や記憶装置であってもよい。図１に示す電子装置は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）装置（例えば有機ＥＬパネル）である。電子装置は、回路基板１を有する。
【０００８】
図２（Ａ）は、回路基板を示す図であり、図２（Ｂ）は、図２（Ａ）のＩＩＢ−ＩＩＢ線断面図である。回路基板１の少なくとも一部は、複数の半導体チップ１０によって構成されている。複数の半導体チップ１０は、重ならないように配列されている。半導体チップ１０の表面（例えば集積回路が形成された面あるいは電極が形成された面）にはパッシベーション膜が形成されていてもよい。複数の半導体チップ１０は、相互に固定されている。その固定は、樹脂（又は接着剤）によって行ってもよい。少なくとも隣同士の半導体チップ１０の間には、固定部１４が形成されている。固定部１４は、全ての半導体チップ１０を囲むように形成されていてもよい。固定部１４の表面は、半導体チップ１０の表面と面一になっていてもよいし、段が形成されていてもよい。固定部１４は、絶縁体で形成してもよい。
【０００９】
複数の半導体チップ１０は、複数行複数列で（あるいはマトリクス状に）並べられてもよい。半導体チップ１０は、外部との電気的接続のための部分（例えば第１〜第４のコンタクト部２１〜２４）が形成された面にパッシベーション膜が形成されていてもよい。また、外部との電気的接続のための部分は、全て、同じ面に形成されていてもよい。
【００１０】
複数の半導体チップ１０は、複数の種類に分類することができ、種類に応じて異なる機能を果たす。複数種類の半導体チップ１０は、グループをなす第１の半導体チップ１１と、グループをなす第２の半導体チップ１２と、を含んでもよい。第１の半導体チップ１１は、複数行複数列をなすように配列されてもよい。第１の半導体チップ１１のそれぞれの列に、いずれか１つの第２の半導体チップ１２がさらに配列されてもよい。
【００１１】
第１の半導体チップ１１は、複数の動作素子を駆動する第１の回路１６（図９参照）を有していてもよい。第２の半導体チップ１２は、第１の回路１６を制御するための第２の回路１８（図９参照）を有していてもよい。列をなす第１の半導体チップ１１の第１の回路１６は、それぞれ、同じ列に並ぶ第２の半導体チップ１２の第２の回路１８によって制御されてもよい。
【００１２】
図３は、図２（Ａ）に示す回路基板の一点鎖線で囲んだ部分の拡大図である。図３には、第１の半導体チップ１１が示されている。第１の半導体チップ１１は、その周縁部に配置されて第１の動作素子６４（図７参照）と電気的に接続される第１のコンタクト部２１を有していてもよい。第１の半導体チップ１１は、中央部（周縁部を除いた部分）に配置されて第２の動作素子６６（図７参照）と電気的に接続される第２のコンタクト部２２を有していてもよい。第１及び第２のコンタクト部２１，２２の少なくとも一方は、コンタクトホールであってもよい。
【００１３】
第１の半導体チップ１１は、第３及び第４のコンタクト部２３，２４の少なくとも一方をさらに有していてもよい。第３及び第４のコンタクト部２３，２４には、それぞれ、第１の半導体チップ１１で使用される電圧のうち最も電位差が大きい２つの電圧（例えば電源電圧及び接地電圧）のいずれか一方が印加されるようになっていてもよい。第３及び第４のコンタクト部２３，２４の少なくとも一方は、第１及び第２のコンタクト部２１，２２よりも大きくなるように（例えば径又は幅が大きくなるように）形成してもよい。なお、第２の半導体チップ１２も、第３及び第４のコンタクト部２３，２４を有していてもよい。
【００１４】
図１に示すように、電子装置は、少なくとも１層（本実施の形態では複数層）からなる配線層２を有する。配線層２は、回路基板１上に形成されている。配線層２は、回路基板１と複数の動作素子６０との間に形成されている。
【００１５】
図４〜図５は、それぞれ、配線層の構造を下から順に説明する図である。図４は、配線層の最下層を示す図である。配線層２の最下層は、配線パターン３０を含む。配線パターン３０は、半導体チップ１０（第１及び第２の半導体チップ１１，１２）及び固定部１４上に形成されている。配線パターン３０は、複数の配線３２を有する。各配線３２は、いずれかの第１のコンタクト部２１に電気的に接続され、いずれかの第１の動作素子６４（図７参照）の下方位置まで延びている。配線パターン３０は、複数の配線３４を有する。配線３４は、行列をなす半導体チップ１０のうち、いずれかの列において、隣同士の第１の半導体チップ１１あるいは第１及び第２の半導体チップ１１，１２を電気的に接続してもよい。配線パターン３０は、相互に交差しない（例えば平行に延びる）複数の第１の配線３６，３８を有する。第１の配線３６，３８は、半導体チップ１０（例えば第１及び第２の半導体チップ１１，１２）を避けて形成してもよい。第１の配線３６，３８は、固定部１４上に形成してもよい。第１の配線３６，３８は、交互に配置されている（図６参照）。第１の配線３６，３８は、他の層の配線を介して、第１及び第２の半導体チップ１１，１２と電気的に接続されていてもよい。第１の配線３６，３８は、他の配線３２，３４よりも広い幅を有するように形成されていてもよい。
【００１６】
図５に示すように、配線パターン３０上には絶縁層４０が形成されている。絶縁層４０上には、複数の第２の配線４２，４４が形成されている。第２の配線４２，４４は、相互に交差しない（例えば平行に延びる）ように形成されている。第２の配線４２，４４は、交互に配置されている（図６参照）。第２の配線４２，４４は、他の配線よりも広い幅を有するように形成されていてもよい。第２の配線４２，４４は、半導体チップ１０（例えば第１及び第２の半導体チップ１１，１２）上を通るように形成されていてもよい。第１及び第２の配線３６，３８，４２，４４は、立体交差して格子状に形成されていてもよい（図６参照）。
【００１７】
図６は、第１及び第２の配線３６，３８，４２，４４の接続状態を説明する図である。１つの第１の配線３６と１つの第１の配線３８には、それぞれ、例えば、半導体チップ１０で使用される電圧のうち最も電位差が大きい２つの電圧（例えば電源電圧及び接地電圧）のいずれか一方が印加されるようになっている。また、複数の第１の配線３６は、第２の配線４２を介して、相互に電気的に接続されている。したがって、複数の第１の配線３６は同電位となる。また、複数の第１の配線３８は、第２の配線４４を介して、相互に電気的に接続されている。複数の第１の配線３８は同電位となる。図５に示すように、第２の配線４２，４４は、それぞれ、第３及び第４のコンタクト部２３，２４に電気的に接続されている。さらに、第２の配線４２、４４は、それぞれ、第１の配線３６，３８と電気的に接続されている。
【００１８】
本実施の形態によれば、上述した配線構造を有するので、半導体チップ１０への電圧の複数の入力経路が形成されている。そのため、インピーダンスを下げることができ、どの半導体チップ１０にも均一の電圧を印加することができる。
【００１９】
図５に示すように、絶縁層４０上には、配線４６が形成されている。配線４６は、いずれかの配線３４と電気的に接続されていてもよい。配線４６，３４は、立体交差するように形成されていてもよい。配線４６は、行列をなす第１の半導体チップ１１のうち、いずれかの行において、隣同士の第１の半導体チップ１１を電気的に接続してもよい。
【００２０】
図１に示すように、電子装置は、複数の動作素子５０を有する。動作素子５０は、回路基板１の上方に形成されてなる。複数の動作素子５０は、複数の発光色（例えば赤、緑、青）の複数の発光層５２を有する。それぞれの動作素子５０は、いずれか１つの発光色の発光層５２を有する。発光層５２を構成する材料は、ポリマー系材料又は低分子系材料あるいは両者を複合的に用いた材料のいずれであってもよい。発光層５２は、電流が流れることで発光する。発光層５２は、発光色に応じて、発光効率が異なっていてもよい。
【００２１】
動作素子５０は、第１及び第２のバッファ層５４，５６の少なくとも一方を有していてもよい。第１のバッファ層５４は、発光層５２への正孔注入を安定化させる正孔注入層であってもよいし、正孔注入層を有していてもよい。第１のバッファ層５４は、正孔輸送層を有していてもよい。正孔輸送層は、発光層５２と正孔注入層との間に設けられてもよい。第２のバッファ層５６は、発光層５２への電子注入を安定化させる電子注入層であってもよいし、電子注入層を有していてもよい。第２のバッファ層５６は、電子輸送層を有していてもよい。電子輸送層は、発光層５２と電子注入層との間に設けられてもよい。隣同士の動作素子５０は、バンク５８によって区画（電気的に絶縁）されている。
【００２２】
電子装置は、複数の第１の電極６０を有する。それぞれの第１の電極６０は、いずれかの動作素子５０に電気エネルギーを供給するためのものである。第１の電極６０は、動作素子５０（例えば第１のバッファ層５４（例えば正孔注入層））に接触していてもよい。第１の電極６０は、第１の配線３４に電気的に接続されてもよい。電子装置は、複数又は１つの第２の電極６２を有する。第２の電極６２は、動作素子５０に電気エネルギーを供給するためのものである。第２の電極６２は、動作素子５０（例えば第２のバッファ層５６（例えば電子注入層））に接触していてもよい。第２の電極６２は、第１の電極６０に対向する部分を有する。第２の電極６２は、第１の電極６０の上方に配置されてもよい。
【００２３】
図７は、動作素子の配列を説明する図である。複数の動作素子６０は、第１の半導体チップ１１の外側に配置された第１の動作素子６４と、第１の半導体チップ１１とオーバーラップするように配置された第２の動作素子６６と、からなる。第１の動作素子６４は、配線３２と電気的に接続されている。第１の動作素子６４は、第１のコンタクト部２１から引き出された配線３２とオーバーラップするように配置されている。第２の動作素子６６は、いずれか１つの第２のコンタクト部２２と電気的に接続されている。第２の動作素子６６は、いずれか１つの第２のコンタクト部２２とオーバーラップするように配置されていてもよい。こうすることで、第２のコンタクト部２２と第２の動作素子６６の距離を短くすることができ、電圧降下を少なくすることができる。動作素子６０の少なくとも一部が水分や酸素等によって劣化しやすい場合には、封止部材８４によって動作素子６０を保護してもよい。
【００２４】
図８及び図９は、本実施の形態に係る電子装置の動作を説明する回路図である。図８に示すように、グループをなす第１の半導体チップ１１の列に、１つの第２の半導体チップ１２がさらに配列されている。１つの第２の半導体チップ１２によって、これと同じ列の第１の半導体チップ１１が制御され、第１の半導体チップ１１によって動作素子５０が駆動される。第１及び第２の半導体チップ１１，１２は、第１の配線３６，３８から電源を得られるようになっている。
【００２５】
図９は、第１及び第２の半導体チップの動作を説明する回路図である。第１の半導体チップ１１は、第１の回路１６を有し、第２の半導体チップ１２は、第２の回路１８を有する。第１及び第２の回路１６，１８の構成（素子の接続状態）は、図９に示す通りであり説明を省略する。本実施の形態では、第１の配線３８を低電位（例えばグランド電位）に接続し、それよりも高電位に第１の配線３６を接続する。配線（信号線）３４には、電流Ｉｄａｔａが流れるようになっている。電流Ｉｄａｔａは、動作素子５０に供給する電流に応じた信号である。配線（走査線）３４には、選択信号が入力される。選択信号は、高電位のＨ信号又は低電位のＬ信号である。
【００２６】
プログラミング期間では、例えば第１の配線３６に電圧Ｖｄｄが供給され、配線（信号線）３４に電流Ｉｄａｔａが流れるようになっている。また、プログラミング期間では、配線（走査線）３４にＨ信号が入力されて、スイッチング素子７０、７２がＯＮになり、スイッチング素子７６がＯＦＦになる。そして、第１の配線３６から、スイッチング素子７４，７２を通って、配線（信号線）３４に電流Ｉｄａｔａが流れると、スイッチング素子７４の制御電圧（スイッチング素子７４がＭＯＳトランジスタである場合はゲート電圧）は、電流Ｉｄａｔａに対応した値になり、その制御電圧に応じた電荷がキャパシタ７８に蓄えられる。
【００２７】
動作期間（例えば発光期間）では、配線（走査線）３４にＬ信号が入力されて、スイッチング素子７０、７２がＯＦＦになり、スイッチング素子７６がＯＮになる。そして、プログラミング期間でキャパシタ７８に蓄えられた電荷に応じた制御電圧（スイッチング素子７４がＭＯＳトランジスタである場合はゲート電圧）によってスイッチング素子７４が制御（例えばＯＮ）され、制御電圧に応じた電流が、第１の配線３６からスイッチング素子７４，７６を通って、動作素子５０を流れるようになっている。なお、第１の回路１４は、動作素子５０ごとに設けられる。
【００２８】
少なくとも１つの第１の半導体チップ１１は、入力された信号を増幅して出力するバッファ８０を有していてもよい。例えば、信号（例えば、選択信号やクロック信号等）を伝送する配線３４にバッファ８０を電気的に接続し、増幅された入力信号を、さらに別の配線３４によって、他の第１の半導体チップ１１に出力してもよい。これによれば、信号の遅延や鈍り等の劣化を回避することができる。
【００２９】
本実施の形態に係る電子装置の製造方法では、異なる機能を果たす複数種類の半導体チップ１０（例えば、第１及び第２の半導体チップ１１，１２）を、重ならないように配列する。これらの半導体チップ１０を、例えば樹脂などによって相互に固定して、回路基板１の少なくとも一部を構成する。回路基板１の上方に複数の動作素子５０を形成する。
【００３０】
本実施の形態では、本発明を表示装置に適用した例を説明したが、本発明は他の電子装置にも適用可能である。例えば、動作素子として、発光素子及び受光素子を配列して、平面型イメージセンサ（その応用例としてフラット型コピー装置）を実現することができる。発光素子から、Ｒ，Ｇ，Ｂの３原色の光を交互に又は同時に発光し、受光素子によって、各波長の光をその強度に応じて電気信号に変換してもよい。電気信号を処理して、元のイメージを再現することができる。あるいは、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）技術を利用して、マイクロアクチュエータを動作素子として配列してもよい。これにより、触感ディスプレイ、スピーカ、フェイズドアレイアンテナ等を構成することができる。
【００３１】
本発明の実施の形態に係る電子装置を有する電子機器として、図１０にはノート型パーソナルコンピュータ１０００が示され、図１１には携帯電話２０００が示されている。
【００３２】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に係る電子装置を説明する図である。
【図２】図２（Ａ）は、電子装置の回路基板を説明する図であり、図２（Ｂ）は、図２（Ａ）のＩＩＢ−ＩＩＢ線断面図である。
【図３】図３は、第１の半導体チップ及びその周辺部を示す図である。
【図４】図４は、配線層を説明する図である。
【図５】図５は、配線層を説明する図である。
【図６】図６は、配線層の接続状態を説明する図である。
【図７】図７は、動作素子の配列を説明する図である。
【図８】図８は、電子装置の動作を説明する回路図である。
【図９】図９は、電子装置の動作を説明する回路図である。
【図１０】図１０は、本発明の実施の形態に係る電子機器を示す図である。
【図１１】図１１は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１ 回路基板、 ２ 配線層、 １０ 半導体チップ、 １１ 第１の半導体チップ、 １２ 第２の半導体チップ、 １６ 第１の回路、 １８ 第２の回路、 ２１ 第１のコンタクト部、 ２２ 第２のコンタクト部、 ３６，３８ 第１の配線、 ４２，４４ 第２の配線、 ５０ 動作素子
Claims (13)
- 重ならないように配列されて相互に固定された、異なる機能を果たす複数種類の半導体チップによって少なくとも一部が構成された回路基板と、
前記回路基板の上方に形成された複数の動作素子と、
を有する電子装置。 - 請求項１記載の電子装置において、
前記複数種類の半導体チップは、グループをなす第１の半導体チップと、グループをなす第２の半導体チップと、を含み、
前記第１の半導体チップは、前記複数の動作素子を駆動する第１の回路を有し、
前記第２の半導体チップは、前記第１の回路を制御するための第２の回路を有する電子装置。 - 請求項２記載の電子装置において、
前記第１の半導体チップは、複数行複数列をなすように配列され、
それぞれの列には、いずれか１つの前記第２の半導体チップがさらに配列されてなる電子装置。 - 請求項３記載の電子装置において、
前記第１の半導体チップの前記第１の回路は、それぞれ、同じ列に並ぶ前記第２の半導体チップの前記第２の回路によって制御される電子装置。 - 請求項２から請求項４のいずれかに記載の電子装置において、
少なくとも１つの前記第１の半導体チップは、入力された信号を増幅して出力するバッファを有する電子装置。 - 請求項１から請求項５のいずれかに記載の電子装置において、
前記回路基板と前記複数の動作素子との間に配線層をさらに有する電子装置。 - 請求項６記載の電子装置において、
前記配線層は、相互に交差しない複数の第１の配線と、相互に交差しない複数の第２の配線と、を有し、
前記第１及び第２の配線は、立体交差して格子状に形成されてなる電子装置。 - 請求項７記載の電子装置において、
前記第１及び第２の配線には、それぞれ、前記第１の半導体チップで使用される電圧のうち電位差が最も大きい２つの電圧のいずれか一方が印加される電子装置。 - 請求項１から請求項８のいずれかに記載の電子装置において、
前記複数の動作素子は、それぞれの前記第１の半導体チップの外側に配置された第１の動作素子と、いずれかの前記第１の半導体チップとオーバーラップするように配置された第２の動作素子と、からなり、
それぞれの前記第１の半導体チップは、その周縁部に配置されて前記第１の動作素子と電気的に接続される第１のコンタクト部と、前記周縁部を除いた中央部に配置されて前記第２の動作素子と電気的に接続される第２のコンタクト部と、を有する電子装置。 - 請求項９記載の電子装置において、
それぞれの前記第２の動作素子は、いずれか１つの前記第２のコンタクト部とオーバーラップするように配置されてなる電子装置。 - 請求項１から請求項１０のいずれかに記載の電子装置において、
それぞれの前記動作素子は、複数の発光色の発光層のいずれか１つを有する電子装置。 - 請求項１から請求項１１のいずれかに記載の電子装置を有する電子機器。
- 異なる機能を果たす複数種類の半導体チップを、重ならないように配列し、樹脂によって相互に固定して、回路基板の少なくとも一部を構成すること、及び、
前記回路基板の上方に複数の動作素子を形成すること、
を含む電子装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002353338A JP2004184797A (ja) | 2002-12-05 | 2002-12-05 | 電子装置及びその製造方法並びに電子機器 |
| KR1020030084082A KR100690569B1 (ko) | 2002-12-05 | 2003-11-25 | 전자 장치와 그 제조 방법 및 전자 기기 |
| US10/722,609 US6967410B2 (en) | 2002-12-05 | 2003-11-28 | Electronic device, method of manufacturing the same, and electronic instrument |
| TW092134226A TWI245245B (en) | 2002-12-05 | 2003-12-04 | Electronic device and fabrication method thereof |
| CNB2003101195988A CN1303688C (zh) | 2002-12-05 | 2003-12-04 | 电子装置及其制造方法和电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002353338A JP2004184797A (ja) | 2002-12-05 | 2002-12-05 | 電子装置及びその製造方法並びに電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004184797A true JP2004184797A (ja) | 2004-07-02 |
Family
ID=32754642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002353338A Pending JP2004184797A (ja) | 2002-12-05 | 2002-12-05 | 電子装置及びその製造方法並びに電子機器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6967410B2 (ja) |
| JP (1) | JP2004184797A (ja) |
| KR (1) | KR100690569B1 (ja) |
| CN (1) | CN1303688C (ja) |
| TW (1) | TWI245245B (ja) |
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2002
- 2002-12-05 JP JP2002353338A patent/JP2004184797A/ja active Pending
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2003
- 2003-11-25 KR KR1020030084082A patent/KR100690569B1/ko not_active IP Right Cessation
- 2003-11-28 US US10/722,609 patent/US6967410B2/en not_active Expired - Fee Related
- 2003-12-04 CN CNB2003101195988A patent/CN1303688C/zh not_active Expired - Fee Related
- 2003-12-04 TW TW092134226A patent/TWI245245B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100690569B1 (ko) | 2007-03-09 |
| US20040150115A1 (en) | 2004-08-05 |
| TWI245245B (en) | 2005-12-11 |
| TW200421226A (en) | 2004-10-16 |
| CN1504978A (zh) | 2004-06-16 |
| CN1303688C (zh) | 2007-03-07 |
| US6967410B2 (en) | 2005-11-22 |
| KR20040049260A (ko) | 2004-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050223 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
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|
| A975 | Report on accelerated examination |
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| A131 | Notification of reasons for refusal |
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| A02 | Decision of refusal |
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| A521 | Written amendment |
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|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051019 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051209 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060324 |