JP2004171076A

JP2004171076A - Layout design device, layout design method and layout design program for semiconductor integrated circuit

Info

Publication number: JP2004171076A
Application number: JP2002333044A
Authority: JP
Inventors: Tetsuo Shimamura; 哲夫島村; Yasuhiro Shikakura; 康弘鹿倉
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-11-18
Filing date: 2002-11-18
Publication date: 2004-06-17
Also published as: TWI272512B; CN1521833A; CN1316595C; TW200408983A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a layout design device, method and program capable of reducing the load of the layout operation of elements. <P>SOLUTION: This layout design method comprises processes S10 and S12 for acquiring a parameter specifying the maximum capacitance value CMAX and a trimming capacitance value C of capacitive elements and a process S14 for deciding the basic configuration of the capacitive elements based on the parameter specifying the maximum capacitance value CMAX, and for executing the layout of the capacitive elements by changing the valid area of the electrode of the basic configuration based on the parameter specifying the trimming capacitance value C. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、素子のレイアウトを行うためのレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラムに関する。
【０００２】
【従来の技術】
半導体集積回路のレイアウト設計においては、その半導体集積回路に含まれる半導体素子を素子セルとして作成し、回路図に従ってその素子セルを含むブロックセルを作成することにより、半導体集積回路のレイアウトが行われる。
【０００３】
図１６に、典型的な半導体集積回路の設計のフローチャートを示す。ステップＳ１００のシステム設計工程では、回路仕様、プロセス及びチップサイズ等のシステムの基本コンセプトが決定される。ステップＳ１０２の回路設計工程では、具体的な回路構成、各種定数の決定が行われる。ステップＳ１０４のブロックセルレイアウト設計工程では、回路に使用される素子毎に素子セルのレイアウトが行われ、その後、それらの素子セルを組み合わせてブロックセルのレイアウトが行われる。ステップＳ１０６の全体レイアウト設計では、ブロックセルを適切に配置することによって集積回路全体のレイアウトが行われる。ステップＳ１０８のマスク生成工程では、集積回路のレイアウトに基づいて、プロセスに応じたマスクが作成される。ステップＳ１１０の製造工程では、マスクを用いて実際のプロセスが実行され、半導体集積素子が製造される。
【０００４】
上記ブロックセルレイアウト工程Ｓ１０４では、レイアウト設計者は、回路設計工程Ｓ１０２で得られた回路図を参照しながら、ＣＡＤ等の図面入力支援装置を用いて、素子を構成する電極、絶縁層、ドーピング領域等の座標を入力すること事によって素子セルのレイアウトを行う。
【０００５】
このとき、レイアウト設計者の負担を軽減するために、スタンダード方式と呼ばれる設計方法が利用されている。スタンダード方式では、頻繁に用いられる標準的な素子セルのレイアウトをライブラリとして記憶装置に保持しておき、必要に応じてライブラリの中からの素子セルを選択することによってブロックセルのレイアウトを可能とする（例えば、特開平５−２１８２０２号公報）。
【０００６】
【特許文献１】特開平５−２１８２０２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、カスタム化された素子が多いアナログ集積回路等では、使用される素子の構成要素の大きさ、形状及び配置の変更が多く、素子セルのレイアウトを標準化することができず、セルライブラリを利用することが困難である。従って、素子セルの各構成要素に対して、逐一座標データを入力して素子セルのレイアウトを行う必要がある。
【０００８】
また、素子セルを組み合わせてブロックセルのレイアウトを行う際に、素子セルのレイアウト自体を変更する必要が生ずる場合がある。さらに、回路設計の見直し等によって素子セルを変更する必要が生ずることもある。このとき、レイアウト設計者は素子セルの各構成要素に対して座標データを再入力する必要があり、レイアウト作業が益々煩雑になる問題がある。さらに、座標データの入力ミスを生ずる恐れも高くなる。
【０００９】
また、容量素子や抵抗素子の素子セルを含む集積回路では、レイアウト設計後にも集積回路の全体の遅延時間を調整するために容量値又は抵抗値を微調整する必要があることが多く、容量素子又は抵抗素子の各構成要素の座標を再入力する必要がある。この場合にも、レイアウト設計者に負担が掛かり、開発時間が長くなる問題がある。
【００１０】
また、容量値や抵抗値の微調整に伴って容量素子や抵抗素子の構成を変更した場合、製造プロセスで用いられるほとんどのマスクを作り直す必要が生じ、製造プロセスへの影響が大きく、製造コストの増大を招いている。
【００１１】
さらに、素子セルの調整に伴って回路のレイアウト全体が影響を受け、レイアウト作業を再度最初から行う必要が生ずる場合も多い。
【００１２】
さらに、レイアウト設計後において、回路設計者やシステム設計者がその結果の適否を容易に確認できない。そのため、回路設計者とレイアウト設計者との間で、設計の擦り合わせが難しく、開発時間を遅延させる原因となっている。
【００１３】
本発明は、上記従来技術の問題を鑑みて、上記課題の少なくとも１つを解決するべく、素子のレイアウト作業の負担を軽減できるレイアウト設計装置、レイアウト設計方法及びレイアウト設計プログラムを提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するための本発明は、容量素子のレイアウトを行うためのレイアウト設計方法であって、容量素子の最大容量値及びトリミング容量値を規定するパラメータを取得する工程と、前記最大容量値を規定するパラメータに基づいて容量素子の基本構成を定め、前記トリミング容量値を規定するパラメータに基づいて前記基本構成の電極の有効面積を変更して容量素子のレイアウトを行う工程とを含むことを特徴とする。
【００１５】
上記課題を解決するための本発明の別の形態は、容量素子のレイアウトを行うためのレイアウト設計装置であって、容量素子の最大容量値及び補正容量値を規定するパラメータを取得するパラメータ取得手段と、前記パラメータ取得手段で取得された前記最大容量値を規定するパラメータに基づいて容量素子の基本構成を定め、前記パラメータ取得手段で取得された前記補正容量値を規定するパラメータに基づいて前記基本構成の電極の有効面積を変更して容量素子のレイアウトを行う素子セル生成手段とを含むことを特徴とする。
【００１６】
上記課題を解決するための本発明の別の形態は、容量素子のレイアウトを行うためのレイアウト設計プログラムであって、コンピュータに、容量素子の最大容量値及び補正容量値を規定するパラメータを取得する工程と、前記最大容量値を規定するパラメータに基づいて容量素子の基本構成を定め、前記補正容量値を規定するパラメータに基づいて前記基本構成の電極の有効面積を変更して容量素子のレイアウトを行う工程とを含む処理を実行させることを特徴とする。
【００１７】
【発明の実施の形態】
本発明の実施の形態におけるレイアウト設計装置は、図１のように、制御部１０、入力部１２、出力部１４、記憶部１６及びバス１８から基本的に構成される。制御部１０、入力部１２、出力部１４及び記憶部１６は、バス１８を介して、情報伝達可能に接続される。
【００１８】
また、レイアウト設計装置は、インターフェース部２０を含むことも好適である。インターフェース部２０を介して、外部のネットワーク２２と情報伝達可能に接続することによって、レイアウト設計に必要なパラメータ等のデータを装置外部から受け取り、又は、レイアウト設計の結果を装置外部のコンピュータに出力することができる。
【００１９】
制御部１０は、記憶部１６に保持されているレイアウト設計プログラムを実行することによって、入力部１２又はインターフェース部２０からレイアウト設計のためのパラメータを取得し、素子セル内のレイアウト設計処理を行う。
【００２０】
入力部１２は、レイアウト設計に必要なデータを入力するために用いられる。入力されたデータは、バス１８を介して、制御部１０又は記憶部１６に転送される。入力部１２としては、例えば、キーボード等の文字入力装置やマウス、ライトペン、トラックボール等のポインティングデバイスを適宜選択して用いることが好適である。
【００２１】
出力部１４は、レイアウト結果や入力部１２から取得したパラメータ等を表示する。出力部１４としては、例えば、ディスプレイ、プリンタ等の出力装置を適宜選択して用いることが好適である。
【００２２】
記憶部１６は、制御部１０で実行されるレイアウト設計プログラムや入力部１２から入力されたパラメータ値を格納及び保持するために用いられる。記憶部１６の記憶内容は、制御部１０によって適宜参照することができる。記憶部１６としては、例えば、半導体メモリ、ハードディスク、フレキシブルディスク、光磁気ディスク又は磁気テープ等を適宜選択して用いることができる。
【００２３】
以下、本実施の形態におけるレイアウト設計方法を、図２のフローチャートを参照して、詳細に説明する。本実施の形態におけるレイアウト設計方法では、集積回路に含まれる素子を素子セルとして自動生成し、その素子セルを組み合わせてブロックセルのレイアウトを行う。
【００２４】
レイアウト設計方法の各工程は、コンピュータによって実行可能なプログラムに変換されて記憶部１６に保存される。プログラムは、制御部１０によって読み出されて実行される。
【００２５】
あらかじめステップＳ１００のシステム設計及びステップＳ１０２の回路設計工程（図１６参照）で設計された回路情報が、バス１８に接続された外部データベースから呼び出される。
【００２６】
ステップＳ１０では、制御部１０は、呼び出された回路情報に含まれる各素子のタイプとステップＳ１００で指定されたプロセスルールの種別データを取得する。レイアウト設計者は、入力部１２から回路図の設計個所を指定する。設計個所の指定を受けた制御部１０は、設計個所の素子のタイプを判別し、記憶部１６に予め保存されている基本構成データベースを参照して、指定された素子の基本構成のデータを読み出す。
【００２７】
例えば、集積回路にＮＰＮ型のバイポーラトランジスタ３０が含まれる場合には、図３のように、エミッタ電極３２、ベース電極３４、コレクタ電極３６、エミッタドーピング領域３１、ベースドーピング領域３３及びコレクタドーピング領域３５等の形状、大きさ及び配置についてのデフォルト値（基準値）が読み出される。トランジスタ３０を取り囲む素子分離領域ＩＳＯ３７に関しても適宜デフォルト値を読み出すことが可能である。他の素子タイプが入力された場合も同様に処理することができる。
【００２８】
これらの基本構成は、最小線幅、設計耐圧、設計性能等を決めるデザインルール（プロセスルール）の種別毎にあらかじめ準備される。軽微な修正が反映された等、近似した複数のプロセスの場合は、共通部分を保存しておき、両者間の相違点の部分だけをデザインルールに応じて適宜変更し出力するようにしてもよい。
【００２９】
ステップＳ１２では、制御部１０は、素子セルを自動生成するために必要なパラメータを取得する。制御部１０は、記憶部１６に予め保存されているパラメータデータベースを参照して、レイアウトに必要なパラメータのタイプ及びデフォルト値を読み出して出力部１４に表示させ、レイアウト設計者にパラメータ値の変更を促す。レイアウト設計者は、出力部１４に表示されたパラメータ値を変更する必要がある場合には、入力部１２を用いてパラメータ値を変更する。
【００３０】
ここで、パラメータとは、素子セルに含まれる素子の基本構成を変更するために用いられるものをいう。また、パラメータは、容量値や抵抗値の調整（トリミング）に用いるものを含むことも好適である。トリミングに関するパラメータについては後述する。
【００３１】
例えば、回路においてバイポーラトランジスタ３０が使用される場合には、図４のように、（ａ）基準部分の長さ（Ｅ＿ＬＥＮＧＴＨ：エミッタ長さ）、（ｂ）素子セルすなわち素子分離領域ＩＳＯ３７で囲まれた領域内に並列に配置する素子の数（Ｅ＿ＭＵＬＴＩ：並列素子数）、（ｃ）コレクタ電極の有無（Ｃ＿ＯＦＦ）、（ｄ）エミッタ電極の数（Ｅ＿ＮＵＭ）、（ｅ）コレクタ電極の位置（Ｃ＿ＰＯＳＩＴＩＯＮ）、（ｆ）電極の繰返しパターン（エミッタ本数Ｅ＿ＲＯＷ、ベース本数Ｂ＿ＲＯＷ，及び電極順）の変更が行われる。
【００３２】
ここで、（ａ）エミッタ長さＥ＿ＬＥＮＧＴＨは、基準部分となるエミッタ電極の長さを示すパラメータであり、デザインルールで決まっている最小値以上の値が設定される。（ｂ）並列素子数Ｅ＿ＭＵＬＴＩは、セル内において並列に配置される素子の数を示すパラメータであり、１以上の整数が設定される。（ｃ）コレクタ電極の有無Ｃ＿ＯＦＦは、コレクタ電極を設けるか否かを示すパラメータであり、コレクタ電極を設ける場合には“ＯＮ”が設定され、コレクタ電極を設けない場合には“ＯＦＦ”が択一的に設定される。（ｄ）エミッタ電極の数Ｅ＿ＮＵＭは、エミッタ電極の数を示すパラメータであり、１以上の整数が設定される。（ｅ）コレクタ電極の位置Ｃ＿ＰＯＳＩＴＩＯＮは、コレクタ電極をベース電極側、エミッタ電極側又は両方のいずれに設けるかを示すパラメータであり、ベース電極側に設ける場合には“ＴＯＰ”、エミッタ電極側に設ける場合には“ＢＯＴＴＯＭ”又は両方に設ける場合には“ＢＯＴＨ”が択一的に設定される。（ｆ）電極の繰返しパターンは、素子を直列に配置する場合に電極の配置パターンを示すパラメータであり、エミッタ電極の直列方向への数（エミッタ本数Ｅ＿ＲＯＷ）、ベース電極の直列方向への数（ベース本数Ｂ＿ＲＯＷ）及び電極順を含む。エミッタ電極の直列方向への数Ｅ＿ＲＯＷ及びベース電極の直列方向への数Ｂ＿ＲＯＷには１以上の整数が設定される。電極順には“Ｅ／Ｂ”又は“Ｂ／Ｅ”が択一的に設定される。
【００３３】
ステップＳ１４では、入力されたパラメータ値及びデザインルールに基づいて、制御部１０は、素子の電極やドーピング領域の形状、大きさ及び配置等の基本構成を変更して素子セルを自動生成する。
【００３４】
例えば、バイポーラトランジスタでは、（ａ）エミッタ長さＥ＿ＬＥＮＧＴＨ、（ｂ）並列素子数Ｅ＿ＭＵＬＴＩ、（ｃ）コレクタ電極の有無Ｃ＿ＯＦＦ、（ｄ）エミッタ電極の数Ｅ＿ＮＵＭ、（ｅ）コレクタ電極の位置Ｃ＿ＰＯＳＩＴＩＯＮ及び（ｆ）電極の繰返しパターン（エミッタ本数Ｅ＿ＲＯＷ、ベース本数Ｂ＿ＲＯＷ、及び電極順）の設定に基づいて素子の基本構成が変更されて素子セルが生成される。
【００３５】
（ａ）エミッタ長さＥ＿ＬＥＮＧＴＨの値に基づいて、エミッタ電極３２の長さｄが変更される。例えば図４のように、エミッタ長さＥ＿ＬＥＮＧＴＨ＝４．６μｍと設定されていれば、図５（ａ）のように、エミッタ電極３２の長さｄが４．６μｍとされる。また、変更に応じて、他の電極及びドーピング領域のサイズも変更される。尚、本例においては、金属電極がエミッタドーピング領域３１とオーミック接触するコンタクトホールの部分をエミッタ電極３２としており、エミッタ電極３２の形状と大きさがそのままエミッタドーピング領域の形状と大きさに反映される場合を示している。制御すべきは、エミッタドーピング領域３１の形状と大きさと配置、金属電極とオーミック接触する為のコンタクトホールの形状と大きさと配置であり、両者が個々に制御される必要のあるプロセスでは、その旨パラメータが適宜変更される。
【００３６】
（ｂ）並列素子数Ｅ＿ＭＵＬＴＩの値に基づいて、セル内に並列に配置される基本構成３０の数が変更される。例えば図４のように、並列素子数Ｅ＿ＭＵＬＴＩ＝２回と設定された場合には、図５（ｂ）のように、同一の素子分離領域ＩＳＯ３７で囲まれた領域内にトランジスタを２つ並列に並べた配置とする。このとき、エミッタ長さＥ＿ＬＥＮＧＴＨと並列素子数Ｅ＿ＭＵＬＴＩを共に変更して、素子のサイズ及び並列配置数を同時に変更することも可能である。
【００３７】
（ｃ）コレクタ電極の有無Ｃ＿ＯＦＦの設定に基づいて、コレクタ電極３６を削除するか否かが決定される。例えば、コレクタ電極の有無Ｃ＿ＯＦＦが“ＯＮ”である場合には、図５（ｃ）のように、コレクタ電極３６を備えた素子の構成となる。一方、コレクタ電極の有無Ｃ＿ＯＦＦが“ＯＦＦ”である場合には、図５（ｄ）のように、コレクタ電極３６が削除された構成となる。このとき、コレクタ電極３６と共にコレクタのドーピング領域３５も削除される。
【００３８】
（ｄ）エミッタ電極の数Ｅ＿ＮＵＭの設定に基づいて、エミッタ電極３２の数が決定される。エミッタ電極の数Ｅ＿ＮＵＭが２である場合には、図５（ｅ）のように、図示ｘ方向にエミッタ電極３２を２つにした構成、即ち共通のベースドーピング領域３３に対してエミッタドーピング領域３１を２つ形成した構成に変更される。同様に、コレクタ電極３６やベース電極３４に対してもパラメータを設定可能とし、電極数を変更させることもできる。
【００３９】
（ｅ）コレクタ電極の位置Ｃ＿ＰＯＳＩＴＩＯＮの設定に基づいて、コレクタ電極３６の位置が変更される。コレクタ電極の位置Ｃ＿ＰＯＳＩＴＩＯＮが“ＴＯＰ”である場合には、図６（ａ）のように、コレクタ電極３６がベース電極３４側に配置される。コレクタ電極の位置Ｃ＿ＰＯＳＩＴＩＯＮが“ＢＯＴＴＯＭ”である場合には、図６（ｂ）のように、コレクタ電極３６がエミッタ電極３２側に配置される。また、コレクタ電極の位置Ｃ＿ＰＯＳＩＴＩＯＮが“ＢＯＴＨ”である場合には、図６（ｃ）のように、コレクタ電極３６がベース電極３４及びエミッタ電極３２の両方の側に配置される。このとき、コレクタ電極３６と共に付随するコレクタのドーピング領域３５の位置も変更される。
【００４０】
（ｆ）電極の繰返しパターン（エミッタ本数Ｅ＿ＲＯＷ、ベース本数Ｂ＿ＲＯＷ及び電極順）に基づいて、コレクタ電極３６、ベース電極３４及びエミッタ電極３２の直列方向への配置パターンが決定される。例えば、エミッタ本数Ｅ＿ＲＯＷ＝２、ベース本数Ｂ＿ＲＯＷ＝２及び電極順＝“Ｂ／Ｅ”である場合には、図７（ａ）のように、コレクタ電極３６、第１のベース電極３４ａ、第１のエミッタ電極３２ａ、第２のベース電極３４ｂ及び第２のエミッタ電極３２ｂの順に電極が配置される。電極順＝“Ｅ／Ｂ”であった場合には、図７（ｂ）にように、コレクタ電極３６、第１のエミッタ電極３２ａ、第１のベース電極３４ａ、第２のエミッタ電極３２ｂ及び第２のベース電極３４ｂの順に電極が配置される。エミッタ本数Ｅ＿ＲＯＷベース本数Ｂ＿ＲＯＷの値が等しくない場合、例えば、エミッタ本数Ｅ＿ＲＯＷ＝２及びベース本数Ｂ＿ＲＯＷ＝３である場合には、図７（ｃ）のように、コレクタ電極３６、第１のベース電極３４ａ、第１のエミッタ電極３２ａ、第２のベース電極３４ｂ、第２のエミッタ電極３２ｂ、第３のベース電極３４ｃの順に配置される。逆に、エミッタ本数Ｅ＿ＲＯＷ＝３及びベース本数Ｂ＿ＲＯＷ＝２である場合には、図７（ｄ）のように、コレクタ電極３６、第１のエミッタ電極３２ａ、第１のベース電極３４ａ、第２のエミッタ電極３２ｂ、第２のベース電極３４ｂ、第３のエミッタ電極３２ｃの順に配置される。このとき、各電極のパターン変更と共に、各電極に付随するドーピング領域３１ａ，３１ｂ，３１ｃ，３３のパターンも変更される。
【００４１】
ここでは、バイポーラトランジスタを例にとって説明を行ったが、他の素子タイプにおいても同様にパラメータの設定値に応じて予め定められた素子の基本構成を変更して素子セルを自動生成することができる。
【００４２】
ステップＳ１６では、制御部１０は、自動生成された素子セルを出力部１４に表示してレイアウト設計者に確認を促し、レイアウト設計者からの確認情報の入力を受けて、素子セルに問題があればステップＳ１２に戻り、問題が無ければステップＳ１８に処理を移行させる。
【００４３】
ここで、図８のように、素子セルの生成結果と併せて、デザインルール及び各パラメータ値を表示することも好適である。これによって、レイアウト設計者のみならず、システム設計者や回路設計者も素子セルの生成に用いられたデザインルール及び各パラメータ値の整合性や妥当性を容易に確認することができる。
【００４４】
また、デザインルール及び各パラメータ値を確認画面上で変更可能とし、その変更によって素子セルを再生成して表示させることが好ましい。これによって、デザインルール及び各パラメータ値の変更と素子セルの生成との関係を容易に確認できるようになり、素子セルの生成を迅速に行うことができる。
【００４５】
ステップＳ１８では、制御部１０は、既存のＣＡＤ等の編集ツールを利用して、レイアウト設計者にブロックセル内に素子セルを手動又は自動でレイアウトさせる。例えば、デジタイザ等を用いた既存の編集ツールを利用することができる。
【００４６】
ステップＳ２０では、制御部１０は、ブロックセルのレイアウト結果を出力部１４に表示して、レイアウト設計者に素子セルの変更が必要か否かの確認情報の入力を促す。レイアウト設計者が素子セルの変更が必要とした場合にはステップＳ１２に処理を戻し、変更が不要であるとした場合にはステップＳ２２に処理を移行する。
【００４７】
ステップＳ２２では、制御部１０は、レイアウト設計者にブロックセル内の素子間の配線を行わせる。例えば、コンパクションツールを備えた既存の配線支援ツールを用いることができる。また、自動配線ツールを用いても良い。
【００４８】
ステップＳ２４では、制御部１０は、ブロックセルのレイアウト及び配線の結果に対して既存のデザイン・ルール・チェック（ＤＲＣ）と自動照合検証（ＬＶＳ）方法を適用して、ブロックセルがデザインルールに適合しているか否かを判断する。デザインルールに適合していなければステップＳ１８に処理を戻し、デザインルールに適合していればブロックセルのレイアウト設計を終了する。
【００４９】
集積回路に複数のブロックセルが含まれる場合には、レイアウト方法を繰返し実行することによって必要なブロックセルのレイアウトを行う。
【００５０】
以上のように、本実施の形態によれば、デザインルール及びパラメータに基づいて予め定められた素子の基本構成を変更することによって、素子の構成要素の座標データを逐一入力すること無く素子セルを自動生成することができる。従って、レイアウト設計者が入力しなければならないデータ量を低減でき、レイアウト設計の負担を軽減することができる。特に、カスタムＩＣが多いアナログ集積回路のようにセルの標準化が困難であって、セルライブラリの利用ができない集積回路のレイアウト設計において有効である。
【００５１】
また、素子セルの生成結果と併せてデザインルール及び各パラメータ値とを比較可能な態様で表示するため、レイアウト設計の専門家でないシステム設計者や回路設計者もレイアウト設計の結果を容易に確認することができ、システム設計や回路設計へのフィードバックが容易となる。
【００５２】
＜変形例１＞
本発明の実施の形態における変形例１として、図９を参照して、容量素子４０を含む素子セルの自動生成について説明する。
【００５３】
以下の説明では、容量値の微調整を行うパラメータを中心に説明を行い、上記実施の形態と同様の処理を行う工程については説明を省略する。
【００５４】
ステップＳ１０では、レイアウト設計者は素子タイプとして容量素子４０を指定する。ここでは、金属−シリコン窒化膜−ポリシリコン電極の構造を有するＭＯＳ容量素子とする。下地のポリシリコン電極の上に設けられた絶縁膜にポリシリコン電極表面を露出する開口部分が設けられ、開口部分をシリコン窒化膜が被覆し、さらにシリコン窒化膜の上に金属電極が被覆する構成を持つ。容量値は前記開口部分の面積とシリコン窒化膜の膜厚で決定される。従って前記開口部分の面積が容量の有効面積となる。
【００５５】
制御部１０は、容量素子４０である旨の指定を受けて、基本構成データベースから容量素子４０の基本構成のデフォルト値を読み出す。
【００５６】
ステップＳ１２では、素子タイプが容量素子４０であることを受けて、制御部１０は、パラメータデータベースから最大容量値（ＣＭＡＸ）、最大電極幅（ＷＭＡＸ）、最大電極長さ（ＬＭＡＸ）、トリミング容量値（Ｃ）、トリミング電極幅（Ｗ）及びトリミング電極長さ（Ｌ）のデフォルト値を読み出して出力部１４に表示させ、レイアウト設計者にパラメータ値の変更を促す。
【００５７】
ここで、関係式（１）及び（２）を用いて、最大容量値ＣＭＡＸ、最大電極幅ＷＭＡＸ及び最大電極長さＬＭＡＸのいずれか２つの値、並びにトリミング容量値Ｃ、トリミング電極幅Ｗ及びトリミング電極長さＬのいずれか２つの値を入力させることによって、残りのパラメータ値を自動的に算出することが好適である。
【００５８】
【数１】

【００５９】
例えば、ＭＯＳ容量素子に対して、最大容量値ＣＭＡＸ＝１３．８ｐＦ、最大電極幅ＷＭＡＸ＝１０μｍ、トリミング容量値Ｃ＝６．９ｐＦ及びトリミング電極幅Ｗ＝１０μｍが入力された場合には、最大電極長さＬＭＡＸ＝１０μｍ及びトリミング電極長さＬ＝５μｍとなる。尚、上記の最大電極長さＬＭＡＸと最大電極幅ＷＭＡＸは、上記の容量の有効面積の部分の寸法を意味する。
【００６０】
関係式（１）及び（２）は、容量素子が平行電極の構造を有するときに有効であり、トレンチ型等の複雑な構成を有するときには経験式からパラメータを算出することが好ましい。
【００６１】
ステップＳ１４では、パラメータ値に基づいて、容量素子の素子セルが自動生成される。マルチ等の一般的なパラメータに基づく素子セルの自動生成については説明を省略し、容量素子に特有のパラメータに基づく素子セルの生成について詳細に説明する。
【００６２】
トリミング容量値Ｃと最大容量値ＣＭＡＸが等しい場合には、図１０（ａ）のように、素子の基本構成各部のサイズ及び配置を最大容量値ＣＭＡＸとなるように変更する。すなわち、シリコン酸化膜上部電極の開口部分４２の大きさを最大電極幅ＷＭＡＸ及び最大電極長さＬＭＡＸとし、他の基本構成は最大電極幅ＷＭＡＸ及び最大電極長さＬＭＡＸに合わせて変更する。
【００６３】
一方、トリミング容量値Ｃと最大容量値ＣＭＡＸとが等しくない場合には、図１０（ｂ）のように、容量素子がトリミング容量値Ｃとなるように開口部分４２ａのサイズのみを変更する。すなわち、開口部分４２ａをトリミング電極幅Ｗ及びトリミング電極長さＬとする。容量素子の容量値はシリコン酸化膜の開口部分の有効面積で決定されるので、開口部分以外の構成は最大容量値ＣＭＡＸに対するものから変更しない。
【００６４】
本変形例では、ＭＯＳ構造の容量素子について説明を行ったが、他の構成を有する容量素子についても同様に処理することができる。
【００６５】
以上のように、トリミング容量値、トリミング電極幅及びトリミング電極長さをパラメータとして入力することによって、開口部分のサイズのみを変更して所望の容量値を有する素子セルを生成することができる。従って、回路設計の変更に伴って容量値が変更された場合でも、レイアウト全体への影響を最小限に抑制しつつ必要な容量値を得ることができる。また、製造プロセスの最終段階で用いられる金属電極に対する開口部分のマスクパターンの修正のみでレイアウト設計の変更に対応できる。
【００６６】
＜変形例２＞
本発明の実施の形態における変形例２として、図１１を参照して、抵抗要素を含む素子セルの自動生成について説明する。
【００６７】
以下の説明では、抵抗素子のレイアウトに固有のパラメータを中心に説明を行い、上記実施の形態と同様の処理を行う工程については説明を省略する。
【００６８】
ステップＳ１０では、レイアウト設計者は素子タイプとして抵抗素子を指定する。制御部１０は、抵抗素子である旨の指定を受けて、基本構成データベースから抵抗素子の基本構成のデフォルト値を読み出す。
【００６９】
ステップＳ１２では、素子タイプが抵抗素子であることを受けて、制御部１０は、パラメータデータベースから総抵抗値（Ｒ）、ユニット抵抗値（ＲＵＮＩＴ）、接続タイプ（ＲＣＯＮＮ）、並列配置数（ＰＡＲＡ＿Ｎ）、直列配置数（ＳＥＲＩ＿Ｎ）、配線パターンの変更（ＥＣＯ）及び静電破壊対策の有無（ＥＳＤ）のデフォルト値を読み出して出力部１４に表示させ、レイアウト設計者にパラメータ値の変更を促す。また、上記実施の形態と同様に基準部分の長さ、並列配置数、電極の繰返しパターン等のパラメータの設定を行っても良い。
【００７０】
総抵抗値Ｒは、素子セルに含まれる抵抗素子の総抵抗値を示すパラメータであり、０以上の値が入力される。この値は、回路図における１つの抵抗素子の値として認識できる。ユニット抵抗値ＲＵＮＩＴは、素子セルに含まれる抵抗素子を分割したユニット抵抗５２の１本あたりの抵抗値を示すパラメータである。接続タイプＲＣＯＮＮは、素子セル内におけるユニット抵抗５２の接続関係を示すパラメータであり、“ＰＡＲＡＬＬＥＬ”、“ＰＡＲＡＬＬＥＬ＿ＳＥＲＩＡＬ”、“ＺＩＧＺＡＧ”又は“ＳＥＲＩＡＬ”のいずれか１つが択一的に設定される。並列配置数ＰＡＲＡ＿Ｎは、素子セル内において並列に配置するユニット抵抗５２の数を示すパラメータであり、１以上の整数が設定される。直列配置数ＳＥＲＩ＿Ｎは、素子セル内において直列に配置するユニット抵抗５２の数を示すパラメータであり、１以上の整数が設定される。配線パターンの変更ＥＣＯは、接続タイプＲＣＯＮＮによって決定された素子セルの構成を変更して抵抗値を調整したい場合に設定されるパラメータであり、調整を行う場合には“ＯＮ”が設定され、調整を行わない場合には“ＯＦＦ”が設定される。この配線パターンの変更ＥＣＯに“ＯＮ”が設定された場合には、新たなパラメータを設定する必要があり、これについては後述する。静電破壊対策の有無ＥＳＤは、通常の抵抗要素５４又は絶縁耐性の高い抵抗要素５４を選択するために用いられるパラメータであり、高絶縁耐性の抵抗要素５４とする場合には“ＯＮ”が設定され、通常の抵抗要素５４とする場合には“ＯＦＦ”が設定される。
【００７１】
上記において、配線パターンの変更ＥＣＯが“ＯＮ”である場合には、さらにトリミング並列配置数（ＥＣＯ＿ＰＡＲＡ＿Ｎ）、トリミング直列配置数（ＥＣＯ＿ＳＥＲＩ＿Ｎ）、トリミング接続タイプ（ＥＣＯ＿ＲＣＯＮＮ）の入力が促される。
【００７２】
これらのパラメータは、一端設定されたユニット抵抗５２の接続関係を変更する場合に用いられる。トリミング並列配置数ＥＣＯ＿ＰＡＲＡ＿Ｎは、配線パターンを変更する場合にユニット抵抗５２を並列接続する数を指定するパラメータであり、１以上の整数が設定される。トリミング直列配置数ＥＣＯ＿ＳＥＲＩ＿Ｎは、配線パターンを変更する場合にユニット抵抗５２を直列接続する数を指定するパラメータであり、１以上の整数が設定される。トリミング接続タイプＥＣＯ＿Ｒ＿ＣＯＮＮは、セル内におけるユニット抵抗５２の接続を示すパラメータであって、“ＰＡＲＡＬＬＥＬ”、“ＰＡＲＡＬＬＥＬ＿ＳＥＲＩＡＬ”、“ＺＩＧＺＡＧ”又は“ＳＥＲＩＡＬ”のいずれか１つが択一的に設定される。
【００７３】
ステップＳ１４では、パラメータ値に基づいて、抵抗素子の素子セルが自動生成される。マルチ等の一般的なパラメータに基づく素子セルの自動生成については説明を省略し、抵抗素子に特有のパラメータに基づく素子セルの生成について詳細に説明する。
【００７４】
たとえば、デフォルト値で総抵抗値Ｒとユニット抵抗値ＲＵＮＩＴとの値が同じである場合、ユニット抵抗５２の電極５０間の距離ｄが決定され、図１１に示したような１本のユニット抵抗５２からなる素子セルが生成される。
【００７５】
距離ｄは、数式（３）から導き出すことができる。シート抵抗値ｒ_ｓ及びドーピング層の幅Ｗは対象とする集積回路の特性等から定めることができる。
【００７６】
【数２】

【００７７】
ユニット抵抗値ＲＵＮＩＴが総抵抗値Ｒよりも小さい場合、又は、並列配置数ＰＡＲＡ＿Ｎや直列並列数ＳＥＲＩ＿Ｎが指定された場合には、指定されたパラメータに従って複数個のユニット抵抗５２が生成され、それらの配置及び配線の接続関係が定められる。
【００７８】
例えば、接続タイプＲＣＯＮＮ＝“ＰＡＲＡＬＬＥＬ＿ＳＥＲＩＡＬ”、並列配置数ＰＡＲＡ＿Ｎ＝３及び直列配置数ＳＥＲＩ＿Ｎ＝２である場合には、図１２（ａ）のように、ユニット抵抗５２を３つ並列に配置して並列接続し、さらにユニット抵抗５２を２つ直列に接続した構成とする。
【００７９】
ここで、例えば、接続タイプＲＣＯＮＮ＝“ＰＡＲＡＬＬＥＬ”、並列配置数ＰＡＲＡ＿Ｎ＝３であったなら、図１２（ｂ）のように、ユニット抵抗５２を３つ並列に配置して並列接続した構成となる。また、接続タイプＲＣＯＮＮ＝“ＺＩＧＺＡＧ”、直列配置数ＳＥＲＩ＿Ｎ＝３であったなら、図１２（ｃ）のように、ユニット抵抗５２を３つ並列に配置してジグザクに直列接続した構成となる。また、接続タイプＲＣＯＮＮ＝“ＳＥＲＩＡＬ”、直列配置数ＳＥＲＩ＿Ｎ＝２であったなら、図１２（ｄ）のように、ユニット抵抗５２を２つ直列に配置して直列接続した構成となる。同様に、接続タイプＲＣＯＮＮ、並列配置数ＰＡＲＡ＿Ｎ及び直列配置数ＳＥＲＩ＿Ｎの値を変更することによって、素子セル内におけるユニット抵抗の接続を適宜変更することができる。
【００８０】
また、静電破壊対策の有無の設定に基づいて、ユニット抵抗５２の電極５０のサイズが変更される。静電破壊対策の有無ＥＳＤ＝“ＯＮ”の場合には、図１３のように、一方の電極５０を所定のサイズにまで大きくして電界集中を緩和する構成に変更する。このとき、デザインルールを満たすように、通常の抵抗要素同士、静電破壊対策された抵抗要素同士及び通常の抵抗と静電破壊対策された抵抗要素同士の間隔を自動調整することが好適である。
【００８１】
さらに、配線パターンの変更ＥＣＯが“ＯＮ”に設定されていれば、総抵抗値Ｒの修正を目的とした素子セル５４のトリミングが行われる。まず、トリミング接続タイプＥＣＯ＿ＲＣＯＮＮ、トリミング並列配置数ＥＣＯ＿ＰＡＲＡ＿Ｎ及びトリミング直列配置数ＥＣＯ＿ＳＥＲＩ＿Ｎの設定に基づいて、ユニット抵抗５２同士の接続が変更される。すなわち、ユニット抵抗５２の基本的な配置は接続タイプＲＣＯＮＮ、並列配置数ＰＡＲＡ＿Ｎ及び直列配置数ＳＥＲＩ＿Ｎによって決められ、その配置を保ったままトリミング接続タイプＥＣＯ＿ＲＣＯＮＮ、トリミング並列配置数ＥＣＯ＿ＰＡＲＡ＿Ｎ及びトリミング直列配置数ＥＣＯ＿ＳＥＲＩ＿Ｎに基づいてユニット抵抗５２の接続関係のみが変更される。
【００８２】
例えば、接続タイプＲＣＯＮＮが“ＰＡＲＡＬＬＥＬ”、並列配置数ＰＡＲＡ＿Ｎが５であり、図１４（ａ）のように、５つのユニット抵抗５２が全て並列接続された素子セル５４が生成されているものとする。トリミング接続タイプＥＣＯ＿ＲＣＯＮＮに“ＰＡＲＡＬＬＥＬ＿ＳＥＲＩＡＬ”、トリミング並列配置数ＥＣＯ＿ＰＡＲＡ＿Ｎに２及びトリミング直列配置数ＥＣＯ＿ＳＥＲＩ＿Ｎに２が設定された場合、図１４（ｂ）のように、２つのユニット抵抗５２が並列接続され、さらに２つのユニット抵抗５２が直列接続された素子セル５４に変更される。図１４（ｂ）の例では、５本のうち１本のユニット抵抗５２ａが接続されないことになり、総抵抗値Ｒに対して４／５までの抵抗値を実現できる。ユニット抵抗５２の本数すなわち総抵抗値Ｒの分割数を増大すれば、調整可能な抵抗値の値を小さくできる。これらと直列／並列との組み合わせを駆使することで、回路定数を調整するための抵抗値トリミングが達成できる。しかも、素子セル５４の面積自体を変更するものではないので、周辺のパターンは固定したままでの抵抗値の修正が可能であり、更には接続されないユニット抵抗５２ａがパターン図上に存在しても、全ユニット抵抗５２をグループ化することで電子データ上は１個の抵抗素子として取り扱うことが可能である。
【００８３】
上記に加えて、１本のユニット抵抗５２の抵抗値自体を修正可能なパラメータを持たせることも可能である。これは、ユニット抵抗５２の大きさを固定し、電極５０間の距離ｄを修正することにより達成できる。
【００８４】
まず、上記のパラメータに加えて、電極５０間の距離の修正を許可するか否かのスイッチＣＭＲ＿ＵＳＥ、ユニット抵抗５２のパターンを固定するためのユニット抵抗最大値ＲＵＮＩＴ＿ＭＡＸをパラメータとして持たせる。
【００８５】
ユニット抵抗最大値ＲＵＮＩＴ＿ＭＡＸがユニット抵抗値ＲＵＮＩＴと同じ場合には、電極５０間の距離ｄの調整は行われない。ユニット抵抗値ＲＵＮＩＴがユニット抵抗最大値ＲＵＮＩＴ＿ＭＡＸより小さい場合には、電極５０間の距離ｄを新たに数式（４）から導き出した値としたユニット抵抗５２を用いてレイアウトが行われる。このとき、電極５０間の距離ｄとそれに連なる電極パターン以外の構成は変更されない。
【００８６】
【数３】

【００８７】
例えば、ユニット抵抗最大値ＲＵＮＩＴ＿ＭＡＸ＝６０Ω及びユニット抵抗値ＲＵＮＩＴ＝５０Ωと設定された場合、図１５のように、電極５０間の距離ｄ２が元の距離ｄ１の５／６に短縮されてユニット抵抗５２が配置される。ユニット抵抗５２の面積は固定してあるので、抵抗値修正（トリミング）に伴う、周辺パターンへの影響は無い。
【００８８】
以上のように、パラメータに基づいて電極間の接続を定めることによって、座標データを逐一入力することなく、抵抗素子を含む素子セルを自動生成することができる。
【００８９】
また、トリミングに関するパラメータを設定可能とすることによって、電極間の接続、電極間隔の長さを変更して、抵抗値を変更した素子セルを自動生成することができる。従って、回路設計の変更に伴って抵抗値が変更された場合でも、レイアウト全体への影響を最小限に抑制しつつ必要な抵抗値を得ることができる。また、製造プロセスの最終段階で用いられる金属電極のマスクパターンの修正のみでレイアウト設計の変更に対応できる。
【００９０】
【発明の効果】
本発明によれば、半導体集積回路のレイアウト設計において、煩雑な座標データの入力を行うことなく、素子のレイアウトを自動で行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるレイアウト設計装置の構成のブロック図である。
【図２】本発明の実施の形態におけるレイアウト設計方法のフローチャートを示す図である。
【図３】本発明の実施の形態におけるトランジスタの基本構成の例を示す図である。
【図４】本発明の実施の形態におけるパラメータの設定入力画面を示す図である。
【図５】本発明の実施の形態における素子セルの自動生成を説明する図である。
【図６】本発明の実施の形態における素子セルの自動生成を説明する図である。
【図７】本発明の実施の形態における素子セルの自動生成を説明する図である。
【図８】本発明の実施の形態における素子セルの生成結果の表示画面を示す図である。
【図９】本発明の変形例１における容量素子の基本構成の例を示す図である。
【図１０】本発明の変形例１における容量素子の素子セルの自動生成を説明する図である。
【図１１】本発明の変形例２における抵抗素子の基本構成の例を示す図である。
【図１２】本発明の変形例２における抵抗素子の素子セルの自動生成を説明する図である。
【図１３】本発明の変形例２における抵抗素子の素子セルの自動生成を説明する図である。
【図１４】本発明の変形例２における抵抗素子の素子セルの自動生成を説明する図である。
【図１５】本発明の変形例２における抵抗素子の素子セルの自動生成を説明する図である。
【図１６】集積回路のレイアウト設計のフローチャートを示す図である。
【符号の説明】
１０制御部、１２入力部、１４出力部、１６記憶部、１８バス、２０インターフェース部、２２ネットワーク、３０トランジスタの基本構成、３１，３１ａ，３１ｂ，３１ｃエミッタドーピング領域、３２，３２ａ，３２ｂ，３２ｃエミッタ電極、３３ベースドーピング領域、３４，３４ａ，３４ｂ，３４ｃベース電極、３５コレクタドーピング領域、３６コレクタ電極、４０容量素子、４２，４２ａ上部電極、５０電極、５２，５２ａユニット抵抗、５４抵抗素子。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a layout design apparatus, a layout design method, and a layout design program for laying out elements.
[0002]
[Prior art]
In the layout design of a semiconductor integrated circuit, a semiconductor element included in the semiconductor integrated circuit is created as an element cell, and a block cell including the element cell is created according to a circuit diagram, thereby laying out the semiconductor integrated circuit.
[0003]
FIG. 16 shows a flow chart of a typical semiconductor integrated circuit design. In the system design process of step S100, a basic concept of the system such as a circuit specification, a process, and a chip size is determined. In the circuit design process of step S102, a specific circuit configuration and various constants are determined. In the block cell layout design process of step S104, the layout of the element cells is performed for each element used in the circuit, and then the layout of the block cells is performed by combining the element cells. In the overall layout design in step S106, the entire integrated circuit is laid out by appropriately arranging the block cells. In the mask generation step of step S108, a mask is created according to the process based on the layout of the integrated circuit. In the manufacturing process of step S110, an actual process is performed using a mask, and a semiconductor integrated device is manufactured.
[0004]
In the block cell layout step S104, the layout designer refers to the circuit diagram obtained in the circuit design step S102, and uses a drawing input support device such as CAD to make the electrodes, insulating layers, and doping regions constituting the elements. The layout of the element cells is performed by inputting coordinates such as.
[0005]
At this time, in order to reduce the burden on the layout designer, a design method called a standard method is used. In the standard method, the layout of frequently used standard element cells is stored in a storage device as a library, and the layout of block cells is enabled by selecting element cells from the library as needed. (For example, JP-A-5-218202).
[0006]
[Patent Document 1] JP-A-5-218202
[Problems to be solved by the invention]
However, in analog integrated circuits with many customized elements, the sizes, shapes, and arrangements of the constituent elements of the elements used are often changed, and the layout of the element cells cannot be standardized. Is difficult to do. Therefore, it is necessary to input the coordinate data one by one for each element of the element cell to lay out the element cell.
[0008]
Further, when laying out block cells by combining element cells, it may be necessary to change the layout itself of the element cells. Further, it may be necessary to change the element cells due to a review of the circuit design or the like. At this time, the layout designer needs to re-input the coordinate data for each component of the element cell, and there is a problem that the layout work becomes more complicated. Further, there is a high possibility that a coordinate data input error may occur.
[0009]
In addition, in an integrated circuit including element cells of a capacitor element and a resistor element, it is often necessary to finely adjust a capacitance value or a resistance value in order to adjust the entire delay time of the integrated circuit even after the layout design. Alternatively, it is necessary to re-input the coordinates of each component of the resistance element. In this case as well, there is a problem that a burden is imposed on the layout designer and the development time is lengthened.
[0010]
Also, when the configuration of the capacitive element or the resistive element is changed in accordance with the fine adjustment of the capacitance value or the resistance value, most of the masks used in the manufacturing process need to be recreated, which greatly affects the manufacturing process and lowers the manufacturing cost. It is increasing.
[0011]
Furthermore, the adjustment of the element cells affects the entire circuit layout, and often requires the layout work to be performed again from the beginning.
[0012]
Furthermore, after the layout design, a circuit designer or a system designer cannot easily confirm the suitability of the result. For this reason, it is difficult for the circuit designer and the layout designer to arbitrate the design, which causes a delay in development time.
[0013]
An object of the present invention is to provide a layout design apparatus, a layout design method, and a layout design program that can reduce the burden of element layout work in order to solve at least one of the above problems in view of the above-described problems in the related art. And
[0014]
[Means for Solving the Problems]
The present invention for solving the above problems is a layout design method for laying out a capacitance element, comprising: obtaining a parameter defining a maximum capacitance value and a trimming capacitance value of the capacitance element; Determining the basic configuration of the capacitive element based on a parameter that defines the trimming capacitance value, and laying out the capacitive element by changing the effective area of the electrode of the basic configuration based on the parameter that defines the trimming capacitance value. Features.
[0015]
Another embodiment of the present invention for solving the above-mentioned problem is a layout design apparatus for laying out a capacitance element, wherein the parameter acquisition means acquires a parameter defining a maximum capacitance value and a correction capacitance value of the capacitance element. And determining a basic configuration of the capacitive element based on a parameter defining the maximum capacitance value acquired by the parameter acquiring unit, and determining the basic configuration based on a parameter defining the corrected capacitance value acquired by the parameter acquiring unit. Element cell generating means for laying out the capacitance element by changing the effective area of the electrode having the configuration.
[0016]
Another embodiment of the present invention for solving the above-mentioned problem is a layout design program for laying out a capacitance element, which acquires a parameter defining a maximum capacitance value and a correction capacitance value of the capacitance element in a computer. And determining the basic configuration of the capacitive element based on the parameter that defines the maximum capacitance value, and changing the effective area of the electrode of the basic configuration based on the parameter that defines the corrected capacitance value, thereby laying out the layout of the capacitive element. And performing a process including a performing step.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
The layout design apparatus according to the embodiment of the present invention basically includes a control unit 10, an input unit 12, an output unit 14, a storage unit 16, and a bus 18, as shown in FIG. The control unit 10, the input unit 12, the output unit 14, and the storage unit 16 are connected via a bus 18 so as to be able to transmit information.
[0018]
It is also preferable that the layout design device includes an interface unit 20. By communicably connecting to an external network 22 via the interface unit 20, data such as parameters required for layout design is received from outside the device, or a result of layout design is output to a computer outside the device. be able to.
[0019]
The control unit 10 executes a layout design program stored in the storage unit 16 to obtain parameters for layout design from the input unit 12 or the interface unit 20 and performs a layout design process in the element cell.
[0020]
The input unit 12 is used to input data required for layout design. The input data is transferred to the control unit 10 or the storage unit 16 via the bus 18. As the input unit 12, for example, a character input device such as a keyboard or a pointing device such as a mouse, a light pen, or a trackball is suitably selected and used.
[0021]
The output unit 14 displays a layout result, parameters acquired from the input unit 12, and the like. As the output unit 14, for example, an output device such as a display or a printer is suitably selected and used.
[0022]
The storage unit 16 is used to store and hold a layout design program executed by the control unit 10 and parameter values input from the input unit 12. The contents stored in the storage unit 16 can be appropriately referred to by the control unit 10. As the storage unit 16, for example, a semiconductor memory, a hard disk, a flexible disk, a magneto-optical disk, a magnetic tape, or the like can be appropriately selected and used.
[0023]
Hereinafter, the layout design method according to the present embodiment will be described in detail with reference to the flowchart in FIG. In the layout design method according to the present embodiment, elements included in an integrated circuit are automatically generated as element cells, and the element cells are combined to perform a layout of a block cell.
[0024]
Each step of the layout design method is converted into a computer-executable program and stored in the storage unit 16. The program is read and executed by the control unit 10.
[0025]
Circuit information designed in advance in the system design in step S100 and the circuit design process in step S102 (see FIG. 16) is called from an external database connected to the bus 18.
[0026]
In step S10, the control unit 10 acquires the type of each element included in the called circuit information and the type data of the process rule specified in step S100. The layout designer designates a design location of the circuit diagram from the input unit 12. The control unit 10 having received the designation of the design location determines the type of the element at the design location, and reads out the data of the basic configuration of the designated device with reference to the basic configuration database stored in the storage unit 16 in advance. .
[0027]
For example, when the NPN-type bipolar transistor 30 is included in the integrated circuit, the emitter electrode 32, the base electrode 34, the collector electrode 36, the emitter doping region 31, the base doping region 33, and the collector doping region 35 as shown in FIG. The default values (reference values) for the shape, size, and arrangement of the objects are read. The default value can also be read as appropriate for the element isolation region ISO37 surrounding the transistor 30. The same processing can be performed when another element type is input.
[0028]
These basic configurations are prepared in advance for each type of design rule (process rule) that determines the minimum line width, design withstand voltage, design performance, and the like. In the case of a plurality of approximate processes, such as minor modifications reflected, common portions may be saved, and only differences between the two may be appropriately changed and output according to design rules. .
[0029]
In step S12, the control unit 10 acquires parameters necessary for automatically generating an element cell. The control unit 10 refers to the parameter database stored in the storage unit 16 in advance, reads out the types and default values of the parameters required for the layout, displays the read out values on the output unit 14, and allows the layout designer to change the parameter values. Prompt. When the layout designer needs to change the parameter value displayed on the output unit 14, the layout designer changes the parameter value using the input unit 12.
[0030]
Here, the parameter refers to a parameter used for changing a basic configuration of an element included in an element cell. It is also preferable that the parameters include parameters used for adjusting (trimming) the capacitance value and the resistance value. Parameters relating to trimming will be described later.
[0031]
For example, when the bipolar transistor 30 is used in the circuit, as shown in FIG. 4, (a) the length of the reference portion (E_LENGTH: emitter length), and (b) the device cell, that is, the device isolation region ISO37. (E_MULTI: number of parallel elements), (c) presence / absence of a collector electrode (C_OFF), (d) number of emitter electrodes (E_NUM), (e) position of collector electrode (C_POSITION) ), (F) The repetition pattern of the electrodes (the number of emitters E_ROW, the number of bases B_ROW, and the order of the electrodes) is changed.
[0032]
Here, (a) the emitter length E_LENGTH is a parameter indicating the length of the emitter electrode serving as a reference portion, and is set to a value equal to or greater than the minimum value determined by the design rule. (B) The number of parallel elements E_MULTI is a parameter indicating the number of elements arranged in parallel in the cell, and is set to an integer of 1 or more. (C) The presence / absence of a collector electrode C_OFF is a parameter indicating whether or not a collector electrode is provided. When a collector electrode is provided, “ON” is set. When a collector electrode is not provided, “OFF” is selected. Set uniformly. (D) Number of emitter electrodes E_NUM is a parameter indicating the number of emitter electrodes, and is set to an integer of 1 or more. (E) The position C_POSITION of the collector electrode is a parameter indicating whether the collector electrode is provided on the base electrode side, the emitter electrode side, or both. When the collector electrode is provided on the base electrode side, “TOP” is provided on the emitter electrode side. In this case, "BOTTOM" is set, or when both are set, "BOTH" is alternatively set. (F) The electrode repetition pattern is a parameter indicating the electrode arrangement pattern when the elements are arranged in series, and includes the number of emitter electrodes in the series direction (the number of emitters E_ROW) and the number of base electrodes in the series direction ( Base number B_ROW) and the order of the electrodes. An integer of 1 or more is set for the number E_ROW of the emitter electrodes in the serial direction and the number B_ROW of the base electrodes in the serial direction. “E / B” or “B / E” is alternatively set in the electrode order.
[0033]
In step S14, based on the input parameter values and design rules, the control unit 10 changes the basic configuration such as the shape, size, and arrangement of the electrodes and doping regions of the device, and automatically generates device cells.
[0034]
For example, in a bipolar transistor, (a) the emitter length E_LENGTH, (b) the number of parallel elements E_MULTI, (c) the presence or absence of a collector electrode C_OFF, (d) the number of emitter electrodes E_NUM, (e) the position of the collector electrode C_POSITION and ( f) The basic configuration of the element is changed based on the setting of the electrode repetition pattern (the number of emitters E_ROW, the number of bases B_ROW, and the order of the electrodes) to generate element cells.
[0035]
(A) The length d of the emitter electrode 32 is changed based on the value of the emitter length E_LENGTH. For example, if the emitter length E_LENGTH is set to 4.6 μm as shown in FIG. 4, the length d of the emitter electrode 32 is set to 4.6 μm as shown in FIG. In addition, the sizes of the other electrodes and the doping regions are changed according to the change. In this example, the portion of the contact hole where the metal electrode makes ohmic contact with the emitter doping region 31 is defined as the emitter electrode 32, and the shape and size of the emitter electrode 32 are directly reflected on the shape and size of the emitter doping region. Is shown. What should be controlled is the shape, size, and arrangement of the emitter doping region 31, and the shape, size, and arrangement of the contact hole for making ohmic contact with the metal electrode. In a process in which both need to be individually controlled, The parameters are changed as appropriate.
[0036]
(B) The number of basic components 30 arranged in parallel in the cell is changed based on the value of the number of parallel elements E_MULTI. For example, when the number of parallel elements E_MULTI is set to two as shown in FIG. 4, two transistors are connected in parallel in a region surrounded by the same element isolation region ISO37 as shown in FIG. They are arranged side by side. At this time, it is also possible to change both the emitter length E_LENGTH and the number of parallel elements E_MULTI to change the element size and the number of parallel arrangements at the same time.
[0037]
(C) Presence or absence of collector electrode Based on the setting of C_OFF, it is determined whether or not the collector electrode 36 is to be deleted. For example, when the presence / absence C_OFF of the collector electrode is “ON”, the device has a configuration including the collector electrode 36 as shown in FIG. 5C. On the other hand, when the presence / absence C_OFF of the collector electrode is “OFF”, the collector electrode 36 is deleted as shown in FIG. 5D. At this time, the doping region 35 of the collector is deleted together with the collector electrode 36.
[0038]
(D) Number of Emitter Electrodes The number of emitter electrodes 32 is determined based on the setting of E_NUM. When the number E_NUM of the emitter electrodes is 2, as shown in FIG. 5E, the configuration is such that the number of the emitter electrodes 32 is two in the x direction in the drawing, that is, the common base doping region 33 and the emitter doping region 31 are provided. Is changed to a configuration in which two are formed. Similarly, parameters can be set for the collector electrode 36 and the base electrode 34, and the number of electrodes can be changed.
[0039]
(E) Position of Collector Electrode The position of the collector electrode 36 is changed based on the setting of C_POSITION. When the position C_POSITION of the collector electrode is “TOP”, the collector electrode 36 is arranged on the base electrode 34 side as shown in FIG. When the position C_POSITION of the collector electrode is “BOTTOM”, the collector electrode 36 is arranged on the emitter electrode 32 side as shown in FIG. When the position C_POSITION of the collector electrode is “BOTH”, the collector electrode 36 is arranged on both sides of the base electrode 34 and the emitter electrode 32 as shown in FIG. At this time, the position of the doping region 35 of the collector accompanying the collector electrode 36 is also changed.
[0040]
(F) The arrangement pattern of the collector electrode 36, the base electrode 34, and the emitter electrode 32 in the serial direction is determined based on the electrode repetition pattern (the number of emitters E_ROW, the number of bases B_ROW, and the order of the electrodes). For example, when the number of emitters E_ROW = 2, the number of bases B_ROW = 2, and the electrode order = “B / E”, as shown in FIG. 7A, the collector electrode 36, the first base electrode 34a, and the first Are arranged in the order of the emitter electrode 32a, the second base electrode 34b, and the second emitter electrode 32b. When the electrode order is “E / B”, as shown in FIG. 7B, the collector electrode 36, the first emitter electrode 32a, the first base electrode 34a, the second emitter electrode 32b, and the The electrodes are arranged in the order of the two base electrodes 34b. When the number of emitters E_ROW and the number of bases B_ROW are not equal, for example, when the number of emitters E_ROW = 2 and the number of bases B_ROW = 3, as shown in FIG. 7C, the collector electrode 36 and the first base electrode 34a, a first emitter electrode 32a, a second base electrode 34b, a second emitter electrode 32b, and a third base electrode 34c. Conversely, when the number of emitters E_ROW = 3 and the number of bases B_ROW = 2, as shown in FIG. 7D, the collector electrode 36, the first emitter electrode 32a, the first base electrode 34a, and the second The emitter electrode 32b, the second base electrode 34b, and the third emitter electrode 32c are arranged in this order. At this time, the pattern of the

doping regions

31a, 31b, 31c, and 33 associated with each electrode is changed along with the pattern change of each electrode.
[0041]
Here, a bipolar transistor has been described as an example. However, in other element types, an element cell can be automatically generated by changing a basic configuration of a predetermined element according to parameter setting values in the same manner. .
[0042]
In step S16, the control unit 10 displays the automatically generated element cells on the output unit 14 to urge the layout designer to confirm, and receives input of the confirmation information from the layout designer. If there is no problem, the process returns to step S12.
[0043]
Here, as shown in FIG. 8, it is also preferable to display the design rule and each parameter value together with the generation result of the element cell. As a result, not only the layout designer, but also the system designer and the circuit designer can easily confirm the consistency and validity of the design rules and the parameter values used for generating the element cells.
[0044]
Further, it is preferable that the design rule and each parameter value can be changed on the confirmation screen, and the element cell is regenerated and displayed by the change. As a result, the relationship between the change of the design rule and each parameter value and the generation of the element cell can be easily confirmed, and the generation of the element cell can be performed quickly.
[0045]
In step S18, the control unit 10 allows the layout designer to manually or automatically lay out the element cells in the block cells using an existing editing tool such as CAD. For example, an existing editing tool using a digitizer or the like can be used.
[0046]
In step S20, the control unit 10 displays the layout result of the block cells on the output unit 14, and prompts the layout designer to input confirmation information as to whether or not the element cells need to be changed. If the layout designer needs to change the element cells, the process returns to step S12. If the layout designer does not need to change, the process moves to step S22.
[0047]
In step S22, the control unit 10 causes the layout designer to perform wiring between elements in the block cell. For example, an existing wiring support tool having a compaction tool can be used. Further, an automatic wiring tool may be used.
[0048]
In step S24, the control unit 10 applies the existing design rule check (DRC) and the automatic matching verification (LVS) method to the result of the layout and wiring of the block cell, and the block cell conforms to the design rule. It is determined whether or not. If it does not conform to the design rule, the process returns to step S18, and if it conforms to the design rule, the layout design of the block cell ends.
[0049]
When the integrated circuit includes a plurality of block cells, a necessary block cell is laid out by repeatedly executing the layout method.
[0050]
As described above, according to the present embodiment, by changing the basic configuration of the element determined in advance based on the design rules and parameters, the element cells can be stored without inputting the coordinate data of the elements of the element one by one. Can be automatically generated. Therefore, the amount of data that must be input by the layout designer can be reduced, and the burden of layout design can be reduced. In particular, it is effective in the layout design of an integrated circuit in which standardization of cells is difficult and a cell library cannot be used as in an analog integrated circuit having many custom ICs.
[0051]
In addition, since the design rule and each parameter value are displayed in a manner that can be compared with the element cell generation result, even a system designer or a circuit designer who is not a layout design expert can easily confirm the layout design result. This facilitates feedback to system design and circuit design.
[0052]
<Modification 1>
As a first modification of the embodiment of the present invention, automatic generation of an element cell including a capacitor 40 will be described with reference to FIG.
[0053]
In the following description, description will be made focusing on parameters for fine adjustment of the capacitance value, and a description of steps for performing the same processing as in the above embodiment will be omitted.
[0054]
In step S10, the layout designer specifies the capacitive element 40 as the element type. Here, a MOS capacitor having a metal-silicon nitride-polysilicon electrode structure is used. A structure in which an opening for exposing the surface of a polysilicon electrode is provided in an insulating film provided on an underlying polysilicon electrode, a silicon nitride film covers the opening, and a metal electrode covers the silicon nitride film. have. The capacitance value is determined by the area of the opening and the thickness of the silicon nitride film. Therefore, the area of the opening is the effective area of the capacitor.
[0055]
The control unit 10 receives the designation of the capacitive element 40 and reads a default value of the basic configuration of the capacitive element 40 from the basic configuration database.
[0056]
In step S12, in response to the fact that the element type is the capacitance element 40, the control unit 10 obtains the maximum capacitance value (CMAX), the maximum electrode width (WMAX), the maximum electrode length (LMAX), and the trimming capacitance value from the parameter database. (C) The default values of the trimming electrode width (W) and the trimming electrode length (L) are read out and displayed on the output unit 14 to urge the layout designer to change the parameter values.
[0057]
Here, using the relational expressions (1) and (2), any two values of the maximum capacitance value CMAX, the maximum electrode width WMAX and the maximum electrode length LMAX, the trimming capacitance value C, the trimming electrode width W and the trimming It is preferable to automatically calculate the remaining parameter values by inputting any two values of the electrode length L.
[0058]
(Equation 1)

[0059]
For example, when the maximum capacitance value CMAX = 13.8 pF, the maximum electrode width WMAX = 10 μm, the trimming capacitance value C = 6.9 pF, and the trimming electrode width W = 10 μm are input to the MOS capacitance element, the maximum electrode The length LMAX = 10 μm and the trimming electrode length L = 5 μm. Note that the above-described maximum electrode length LMAX and maximum electrode width WMAX mean the dimensions of the effective area of the above-described capacitor.
[0060]
The relational expressions (1) and (2) are effective when the capacitance element has a parallel electrode structure, and when the capacitance element has a complicated structure such as a trench type, it is preferable to calculate parameters from an empirical expression.
[0061]
In step S14, an element cell of a capacitor is automatically generated based on the parameter value. The description of the automatic generation of element cells based on general parameters such as a multi-element is omitted, and the generation of element cells based on parameters specific to a capacitance element will be described in detail.
[0062]
When the trimming capacitance value C is equal to the maximum capacitance value CMAX, as shown in FIG. 10A, the size and the arrangement of each element of the basic configuration of the element are changed to the maximum capacitance value CMAX. That is, the size of the opening portion 42 of the silicon oxide film upper electrode is defined as the maximum electrode width WMAX and the maximum electrode length LMAX, and the other basic configuration is changed according to the maximum electrode width WMAX and the maximum electrode length LMAX.
[0063]
On the other hand, when the trimming capacitance value C is not equal to the maximum capacitance value CMAX, only the size of the opening 42a is changed so that the capacitance element has the trimming capacitance value C as shown in FIG. That is, the opening portion 42a has a trimming electrode width W and a trimming electrode length L. Since the capacitance value of the capacitive element is determined by the effective area of the opening of the silicon oxide film, the configuration other than the opening is not changed from that for the maximum capacitance value CMAX.
[0064]
In the present modification, the description has been given of the capacitance element having the MOS structure. However, a capacitance element having another configuration can be similarly processed.
[0065]
As described above, by inputting the trimming capacitance value, the trimming electrode width, and the trimming electrode length as parameters, it is possible to change only the size of the opening to generate an element cell having a desired capacitance value. Therefore, even when the capacitance value is changed in accordance with the change in the circuit design, the required capacitance value can be obtained while minimizing the influence on the entire layout. Further, it is possible to cope with a change in the layout design only by correcting the mask pattern in the opening portion for the metal electrode used in the final stage of the manufacturing process.
[0066]
<Modification 2>
As a second modification of the embodiment of the present invention, automatic generation of an element cell including a resistance element will be described with reference to FIG.
[0067]
In the following description, a description will be given focusing on parameters unique to the layout of the resistance elements, and a description of steps for performing the same processing as in the above embodiment will be omitted.
[0068]
In step S10, the layout designer specifies a resistance element as the element type. The control unit 10 receives the designation of the resistance element and reads a default value of the basic configuration of the resistance element from the basic configuration database.
[0069]
In step S12, in response to the fact that the element type is a resistance element, the control unit 10 determines from the parameter database the total resistance value (R), the unit resistance value (RUNIT), the connection type (RCONN), and the number of parallel arrangements (PARA_N). , The number of serial arrangements (SERI_N), the change of the wiring pattern (ECO), and the default value of the presence / absence of electrostatic discharge countermeasures (ESD) are read out and displayed on the output unit 14 to urge the layout designer to change the parameter value. Further, parameters such as the length of the reference portion, the number of parallel arrangements, and the repetition pattern of the electrodes may be set in the same manner as in the above embodiment.
[0070]
The total resistance value R is a parameter indicating the total resistance value of the resistance elements included in the element cell, and a value of 0 or more is input. This value can be recognized as the value of one resistance element in the circuit diagram. The unit resistance value RUNIT is a parameter indicating a resistance value per one unit resistance 52 obtained by dividing the resistance element included in the element cell. The connection type RCONN is a parameter indicating a connection relationship between the unit resistors 52 in the element cell, and one of “PARALLEL”, “PARALLEL_SERIAL”, “ZIGZAG”, and “SERIAL” is alternatively set. The parallel arrangement number PARA_N is a parameter indicating the number of unit resistors 52 arranged in parallel in the element cell, and is set to an integer of 1 or more. The serial arrangement number SERI_N is a parameter indicating the number of the unit resistors 52 arranged in series in the element cell, and is set to an integer of 1 or more. The wiring pattern change ECO is a parameter set when it is desired to adjust the resistance value by changing the configuration of the element cell determined by the connection type RCONN. When the adjustment is performed, “ON” is set. Is not set, "OFF" is set. When "ON" is set in the wiring pattern change ECO, new parameters need to be set, which will be described later. The presence / absence of measures against electrostatic breakdown ESD is a parameter used to select the normal resistance element 54 or the resistance element 54 with high insulation resistance. When the resistance element 54 with high insulation resistance is selected, “ON” is set. In the case where the resistance element 54 is a normal resistance element, “OFF” is set.
[0071]
In the above, when the change ECO of the wiring pattern is “ON”, the input of the number of trimming parallel arrangements (ECO_PARA_N), the number of trimming serial arrangements (ECO_SERI_N), and the trimming connection type (ECO_RCONN) is further prompted.
[0072]
These parameters are used when changing the connection relation of the unit resistor 52 once set. The trimming parallel arrangement number ECO_PARA_N is a parameter that specifies the number of unit resistors 52 connected in parallel when changing the wiring pattern, and is set to an integer of 1 or more. The trimming series arrangement number ECO_SERI_N is a parameter that specifies the number of the unit resistors 52 connected in series when changing the wiring pattern, and is set to an integer of 1 or more. The trimming connection type ECO_R_CONN is a parameter indicating the connection of the unit resistor 52 in the cell, and one of “PARALLEL”, “PARALLEL_SERIAL”, “ZIGZAG” and “SERIAL” is alternatively set.
[0073]
In step S14, an element cell of a resistance element is automatically generated based on the parameter value. The description of the automatic generation of element cells based on general parameters such as a multi-element will be omitted, and the generation of element cells based on parameters specific to a resistance element will be described in detail.
[0074]
For example, if the total resistance value R and the unit resistance value RUNIT are the same as the default value, the distance d between the electrodes 50 of the unit resistance 52 is determined, and one unit resistance 52 as shown in FIG. Is generated.
[0075]
The distance d can be derived from equation (3). Width W of the sheet resistance value r _s and the doping layer can be determined from the characteristics of the integrated circuit in question.
[0076]
(Equation 2)

[0077]
When the unit resistance value RUNIT is smaller than the total resistance value R, or when the parallel arrangement number PARA_N or the series-parallel number SERI_N is specified, a plurality of unit resistances 52 are generated according to the specified parameters. The connection relationship between the arrangement and the wiring is determined.
[0078]
For example, if the connection type RCONN = “PARALLEL_SERIAL”, the number of parallel arrangements PARA_N = 3, and the number of series arrangements SERI_N = 2, three unit resistors 52 are arranged in parallel as shown in FIG. Connected, and two unit resistors 52 are connected in series.
[0079]
Here, for example, if the connection type RCONN = “PARALLEL” and the number of parallel arrangements PARA_N = 3, three unit resistors 52 are arranged in parallel and connected in parallel as shown in FIG. 12B. . Further, if the connection type RCONN = “ZIGZAG” and the number of series arrangements SERI_N = 3, a configuration in which three unit resistors 52 are arranged in parallel and zigzag connected in series as shown in FIG. Further, if the connection type RCONN = “SERIAL” and the number of series arrangements SERI_N = 2, a configuration in which two unit resistors 52 are arranged in series and connected in series as shown in FIG. Similarly, by changing the values of the connection type RCONN, the number of parallel arrangements PARA_N, and the number of series arrangements SERI_N, the connection of the unit resistors in the element cells can be appropriately changed.
[0080]
In addition, the size of the electrode 50 of the unit resistor 52 is changed based on the setting as to whether or not there is a countermeasure against electrostatic breakdown. If ESD = “ON”, measures are taken to reduce the electric field concentration by increasing one electrode 50 to a predetermined size as shown in FIG. At this time, it is preferable to automatically adjust the intervals between the normal resistance elements, between the resistance elements that have been subjected to the countermeasure against electrostatic destruction, and between the normal resistance and the resistance elements that have been subjected to the countermeasure against electrostatic destruction so as to satisfy the design rule. .
[0081]
Furthermore, if the change ECO of the wiring pattern is set to “ON”, the trimming of the element cells 54 for the purpose of correcting the total resistance value R is performed. First, the connection between the unit resistors 52 is changed based on the settings of the trimming connection type ECO_RCONN, the trimming parallel arrangement number ECO_PARA_N, and the trimming serial arrangement number ECO_SERI_N. That is, the basic arrangement of the unit resistor 52 is determined by the connection type RCONN, the number of parallel arrangements PARA_N, and the number of series arrangements SERI_N. , Only the connection relation of the unit resistor 52 is changed.
[0082]
For example, it is assumed that the connection type RCONN is “PARALLEL”, the number of parallel arrangements PARA_N is 5, and an element cell 54 in which all five unit resistors 52 are connected in parallel is generated as shown in FIG. . When "PARALLEL_SERIAL" is set to the trimming connection type ECO_RCONN, 2 is set to the trimming parallel arrangement number ECO_PARA_N, and 2 is set to the trimming serial arrangement number ECO_SERI_N, two unit resistors 52 are connected in parallel as shown in FIG. Two unit resistors 52 are changed to element cells 54 connected in series. In the example of FIG. 14B, one of the five unit resistors 52a is not connected, and a resistance value up to 4/5 of the total resistance value R can be realized. If the number of the unit resistors 52, that is, the number of divisions of the total resistance value R is increased, the value of the adjustable resistance value can be reduced. By making full use of the combination of these and series / parallel, resistance value trimming for adjusting circuit constants can be achieved. Moreover, since the area itself of the element cell 54 is not changed, the resistance value can be corrected while the peripheral pattern is fixed, and even if the unconnected unit resistance 52a exists on the pattern diagram. By grouping all the unit resistors 52, the electronic data can be handled as one resistive element.
[0083]
In addition to the above, it is possible to provide a parameter that can modify the resistance value of one unit resistor 52 itself. This can be achieved by fixing the size of the unit resistor 52 and modifying the distance d between the electrodes 50.
[0084]
First, in addition to the above parameters, a switch CMR_USE as to whether or not the correction of the distance between the electrodes 50 is permitted and a unit resistance maximum value RUNIT_MAX for fixing the pattern of the unit resistor 52 are provided as parameters.
[0085]
When the unit resistance maximum value RUNIT_MAX is the same as the unit resistance value RUNIT, the adjustment of the distance d between the electrodes 50 is not performed. When the unit resistance value RUNIT is smaller than the unit resistance maximum value RUNIT_MAX, the layout is performed using the unit resistance 52 in which the distance d between the electrodes 50 is newly derived from the equation (4). At this time, the configuration other than the distance d between the electrodes 50 and the electrode pattern connected thereto is not changed.
[0086]
[Equation 3]

[0087]
For example, when the unit resistance maximum value RUNIT_MAX = 60Ω and the unit resistance value RUNIT = 50Ω are set, the distance d2 between the electrodes 50 is reduced to 5/6 of the original distance d1 as shown in FIG. Is arranged. Since the area of the unit resistor 52 is fixed, there is no influence on the peripheral pattern due to the resistance value correction (trimming).
[0088]
As described above, by determining the connection between the electrodes based on the parameters, an element cell including a resistance element can be automatically generated without inputting coordinate data one by one.
[0089]
In addition, by enabling setting of parameters related to trimming, it is possible to automatically generate an element cell in which the resistance value is changed by changing the connection between the electrodes and the length of the electrode interval. Therefore, even when the resistance value is changed due to the change in the circuit design, the required resistance value can be obtained while minimizing the influence on the entire layout. Further, it is possible to cope with a change in the layout design only by correcting the mask pattern of the metal electrode used in the final stage of the manufacturing process.
[0090]
【The invention's effect】
According to the present invention, in layout design of a semiconductor integrated circuit, element layout can be automatically performed without inputting complicated coordinate data.
[Brief description of the drawings]
FIG. 1 is a block diagram of a configuration of a layout design apparatus according to an embodiment of the present invention.
FIG. 2 is a diagram showing a flowchart of a layout design method according to the embodiment of the present invention.
FIG. 3 is a diagram illustrating an example of a basic configuration of a transistor in an embodiment of the present invention.
FIG. 4 is a diagram showing a parameter setting input screen according to the embodiment of the present invention.
FIG. 5 is a diagram illustrating automatic generation of an element cell according to the embodiment of the present invention.
FIG. 6 is a diagram illustrating automatic generation of an element cell according to the embodiment of the present invention.
FIG. 7 is a diagram illustrating automatic generation of an element cell according to the embodiment of the present invention.
FIG. 8 is a diagram showing a display screen of a generation result of an element cell according to the embodiment of the present invention.
FIG. 9 is a diagram illustrating an example of a basic configuration of a capacitance element according to a first modification of the present invention.
FIG. 10 is a diagram illustrating automatic generation of element cells of a capacitance element according to a first modification of the present invention.
FIG. 11 is a diagram illustrating an example of a basic configuration of a resistance element according to Modification 2 of the present invention.
FIG. 12 is a diagram for explaining automatic generation of an element cell of a resistance element according to a second modification of the present invention.
FIG. 13 is a diagram illustrating automatic generation of an element cell of a resistance element according to a second modification of the present invention.
FIG. 14 is a diagram illustrating automatic generation of an element cell of a resistance element according to a second modification of the present invention.
FIG. 15 is a diagram illustrating automatic generation of an element cell of a resistance element according to Modification 2 of the present invention.
FIG. 16 is a diagram showing a flowchart of a layout design of an integrated circuit.
[Explanation of symbols]
Reference Signs List 10 control unit, 12 input unit, 14 output unit, 16 storage unit, 18 bus, 20 interface unit, 22 network, 30 basic configuration of transistor, 31, 31a, 31b, 31c emitter doping region, 32, 32a, 32b, 32c Emitter electrode, 33 base doping region, 34, 34a, 34b, 34c base electrode, 35 collector doping region, 36 collector electrode, 40 capacitance element, 42, 42a upper electrode, 50 electrode, 52, 52a unit resistance, 54 resistance element.

Claims

A layout design method for laying out a capacitive element,
A step of obtaining a parameter that defines a maximum capacitance value and a trimming capacitance value of the capacitive element,
Determining the basic configuration of the capacitive element based on the parameter defining the maximum capacitance value, and laying out the capacitive element by changing the effective area of the electrode of the basic configuration based on the parameter defining the trimming capacitance value; ,
A layout design method comprising:

A layout design apparatus for laying out a capacitive element,
Parameter acquisition means for acquiring parameters that define the maximum capacitance value and the corrected capacitance value of the capacitance element,
The basic configuration of the capacitive element is determined based on a parameter that defines the maximum capacitance value acquired by the parameter acquisition unit, and the basic configuration of the basic configuration is determined based on a parameter that defines the correction capacitance value acquired by the parameter acquisition unit. Element cell generating means for laying out a capacitance element by changing an effective area of an electrode;
A layout design apparatus comprising:

A layout design program for laying out a capacitive element,
On the computer,
A step of obtaining a parameter that defines a maximum capacitance value and a correction capacitance value of the capacitance element;
Determining the basic configuration of the capacitive element based on the parameter defining the maximum capacitance value, and laying out the capacitive element by changing the effective area of the electrode of the basic configuration based on the parameter defining the corrected capacitance value; ,
A layout design program for executing a process including: