JP2004165947A - 抵抗減衰器 - Google Patents
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Abstract
【解決手段】入力ポートと出力ポートとの2つポートを有する2ポート回路網における抵抗減衰器において、入力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第1の回路と出力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第2の回路とを並列に接続し、上記第1の回路と上記第2の回路との間に、インダクタとキャパシタと抵抗とを並列接続した第3の回路を直列に接続した。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、抵抗減衰器に関し、さらに詳細には、遅延回路における遅延線を短縮することを可能にした抵抗減衰器に関する。
【0002】
【従来の技術】
電子回路や電気回路においては、信号が能動素子あるいは受動素子を通過する際に、能動素子あるいは受動素子に入力された信号は出力されるときに遅れを生じ、入力と出力との間で必ず遅延時間が存在することになる。
【0003】
このため、到達時間の異なる二つ以上の系について同時刻での振幅や位相の比較を行う必要がある電子回路や電気回路においては、到達時間の最も遅い系に合わせるように到達時間の早い方の系に対して遅延回路を設け、当該到達時間の早い方の系における信号の振幅や位相を遅延させる必要があった。
【0004】
しかしながら、ある系に遅延回路を挿入すると、当該遅延回路の挿入による挿入損失が生じ、系全体の効率が低下するという問題点があった。
【0005】
【発明が解決しようとする課題】
本発明は、上記したような従来の技術の有する問題点に鑑みてなされたものであり、その目的とするところは、遅延回路の挿入による挿入損失を低減し、系全体の効率の低下を抑止することのできる抵抗減衰器を提供しようとするものである。
【0006】
【課題を解決するための手段】
上記目的を達成するために、本発明のうちの請求項1に記載の発明は、入力ポートと出力ポートとの2つポートを有する2ポート回路網における抵抗減衰器において、入力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第1の回路と出力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第2の回路とを並列に接続し、上記第1の回路と上記第2の回路との間に、インダクタとキャパシタと抵抗とを並列接続した第3の回路を直列に接続したものである。
【0007】
また、本発明のうちの請求項2に記載の発明は、入力ポートと出力ポートとの2つポートを有する2ポート回路網における抵抗減衰器において、入力ポートと出力ポートとの間にインダクタとキャパシタと抵抗とを並列接続した第1の回路とインダクタとキャパシタと抵抗とを並列接続した第2の回路とを直列に接続し、上記第1の回路と上記第2の回路との中点に対してインダクタとキャパシタと抵抗とを直列接続した第3の回路を並列に接続したものである。
【0008】
また、本発明のうちの請求項3に記載の発明は、入力ポートと出力ポートとの2つポートを有する2ポート回路網における抵抗減衰器において、入力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第1の回路と出力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第2の回路とを並列に接続し、上記第1の回路と上記第2の回路との間に、インダクタとキャパシタと抵抗とを並列接続した第3の回路を直列に接続した第1の抵抗減衰器と、入力ポートと出力ポートとの2つポートを有する2ポート回路網における抵抗減衰器において、入力ポートと出力ポートとの間にインダクタとキャパシタと抵抗とを並列接続した第4の回路とインダクタとキャパシタと抵抗とを並列接続した第5の回路とを直列に接続し、上記第4の回路と上記第5の回路との中点に対してインダクタとキャパシタと抵抗とを直列接続した第6の回路を並列に接続した第2の抵抗減衰器とを有し、上記第1の抵抗減衰器と上記第2の抵抗減衰器とを直列に接続したものである。
【0009】
また、本発明のうちの請求項4に記載の発明は、本発明のうちの請求項3に記載の発明において、上記第1の抵抗減衰器と上記第2の抵抗減衰器との少なくともいずれか一方が複数あり、上記第1の抵抗減衰器と上記第2の抵抗減衰器とを交互に直列に接続したものである。
【0010】
即ち、本発明による抵抗減衰器は、帯域除去フィルタの機能と抵抗減衰器の機能とを合わせ持つように構成したものである。
【0011】
従って、本発明による抵抗減衰器は、帯域除去フィルタが有する帯域内における負の群遅延特性と、抵抗減衰器が有する全帯域において所定の減衰量である減衰特性との両方の特性を兼ね備えているので、所望の帯域内、即ち、帯域除去フィルタの信号除去帯域内において、所定の減衰量を有し、かつ、帯域除去フィルタの有する負の群遅延特性により位相を進めることができるので、結果として、信号経路における遅延時間の存在に伴う信号の減衰と位相遅れを補償することができ、遅延回路の遅延線を短縮することが可能となる。
【0012】
また、本発明による抵抗減衰器によれば、帯域除去フィルタの機能である帯域特性たる負の群遅延特性と抵抗減衰器の機能である減衰特性との設計を、それぞれを独立して行うことができるため設計が非常に容易である。
【0013】
【発明の実施の形態】
以下、添付の図面に基づいて、本発明による抵抗減衰器の実施の形態の一例について詳細に説明するものとする。
【0014】
図1には、本発明による抵抗減衰器の第1の実施の形態を示す回路構成図が示されている。
【0015】
図1に示す抵抗減衰器は、入力ポート10と出力ポート12との2つポートを有する2ポート回路網における抵抗減衰器である。
【0016】
この抵抗減衰器は、入力ポート10に接続されたインダクタL1とキャパシタC1と抵抗R1とを直列接続した第1の回路と出力ポート12に接続されたインダクタL3とキャパシタC3と抵抗R3とを直列接続した第2の回路とを並列に接続し、第1の回路と第2の回路との間に、インダクタL2とキャパシタC2と抵抗R2とを並列接続した第3の回路を直列に接続したものである。
【0017】
上記した図1に示す回路構成の抵抗減衰器は、図3に示す回路構成のπ型帯域除去フィルタの機能と図5に示す回路構成のπ型抵抗減衰器の機能とを合わせ持つように構成された回路である。
【0018】
なお、図3に示すπ型帯域除去フィルタの回路構成ならびに図5に示すπ型抵抗減衰器の回路構成においては、図1に示す回路構成の各構成と同一または相当する構成には図1において用いた符号と同一の符号を用いて示すこととする。
【0019】
即ち、図3に示すπ型帯域除去フィルタは、入力ポート10に接続されたインダクタL1とキャパシタC1とを直列接続した第1の回路と出力ポート12に接続されたインダクタL3とキャパシタC3とを直列接続した第2の回路とを並列に接続し、第1の回路と第2の回路との間に、インダクタL2とキャパシタC2とを並列接続した第3の回路を直列に接続したものである。
【0020】
また、図5に示すπ型抵抗減衰器は、抵抗R1と抵抗R2と抵抗R3とをπ型に接続したものである。
【0021】
ここで、図1に示す抵抗減衰器においては、インダクタL1、キャパシタC1、インダクタL2、キャパシタC2、インダクタL3ならびにキャパシタC3は帯域除去フィルタとして機能するものであり、その周波数/振幅特性は、この実施の形態においては図8に示すものとする。
【0022】
なお、図8におけるマーカーm1、m2は、インダクタL1、キャパシタC1、インダクタL2、キャパシタC2、インダクタL3ならびにキャパシタC3により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【0023】
また、図1に示す抵抗減衰器においては、抵抗R1、R2、R3は抵抗減衰器として機能するものであり、その周波数/振幅特性は一定の値、即ち、周波数によらず一定の減衰量を示すものである。
【0024】
従って、図1に示す抵抗減衰器においては、インダクタL1、L2、L3、キャパシタC1、C2、C3ならびに抵抗R1、R2、R3の値をそれぞれ設定することにより、帯域除去フィルタの機能である帯域特性たる負の群遅延特性と抵抗減衰器の機能である減衰特性との設計を、それぞれを独立して任意に行うことができる。
【0025】
そして、図1に示す抵抗減衰器においては、インダクタL1、キャパシタC1、インダクタL2、キャパシタC2、インダクタL3ならびにキャパシタC3により帯域除去フィルタとして機能する信号を除去する帯域では、帯域除去フィルタとして機能する回路における対接地間のインピーダンスがほぼ零になるため、例えば、図9に示すように、抵抗R1、R2、R3による抵抗減衰器の機能として設計された減衰量の特性を示すことになる。
【0026】
なお、図9におけるマーカーm11、m12は、インダクタL1、キャパシタC1、インダクタL2、キャパシタC2、インダクタL3ならびにキャパシタC3により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【0027】
さらに、図1に示す抵抗減衰器においては、上記したインダクタL1、キャパシタC1、インダクタL2、キャパシタC2、インダクタL3ならびにキャパシタC3により帯域除去フィルタとして機能する信号を除去する帯域では、例えば、図10に示すように、負の群遅延特性を示す。
【0028】
なお、図10におけるマーカーm13、m14は、インダクタL1、キャパシタC1、インダクタL2、キャパシタC2、インダクタL3ならびにキャパシタC3により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【0029】
このように、図1に示す抵抗減衰器は、使用する帯域内において有限の減衰量を有し、かつ、負の群遅延特性を有することから、系の信号経路における遅延時間の存在に伴う信号の減衰と位相遅れを補償することができ、系の遅延回路の遅延線を短縮することが可能となる。
【0030】
次に、図2には、本発明による抵抗減衰器の第2の実施の形態を示す回路構成図が示されている。
【0031】
図2に示す抵抗減衰器は、図1に示す抵抗減衰器と同様に、入力ポート10と出力ポート12との2つポートを有する2ポート回路網における抵抗減衰器である。
【0032】
この抵抗減衰器は、入力ポート10と出力ポート12との間にインダクタL4とキャパシタC4と抵抗R4とを並列接続した第1の回路とインダクタL6とキャパシタC6と抵抗R6とを並列接続した第2の回路とを直列に接続し、第1の回路と第2の回路との中点に対してインダクタL5とキャパシタC5と抵抗R5とを直列接続した第3の回路を並列に接続したものである。
【0033】
上記した図2に示す回路構成の抵抗減衰器は、図4に示す回路構成のT型帯域除去フィルタの機能と図6に示す回路構成のT型抵抗減衰器の機能とを合わせ持つように構成された回路である。
【0034】
なお、図4に示すT型帯域除去フィルタの回路構成ならびに図6に示すT型抵抗減衰器の回路構成においては、図2に示す回路構成の各構成と同一または相当する構成には図2において用いた符号と同一の符号を用いて示すこととする。
【0035】
即ち、図4に示すT型帯域除去フィルタは、入力ポート10と出力ポート12との間にインダクタL4とキャパシタC4とを並列接続した第1の回路とインダクタL6とキャパシタC6とを並列接続した第2の回路とを直列に接続し、第1の回路と第2の回路との中点に対してインダクタL5とキャパシタC5とを直列接続した第3の回路を並列に接続したものである。
【0036】
また、図6に示すT型抵抗減衰器は、抵抗R1と抵抗R2と抵抗R3とをT型に接続したものである。
【0037】
ここで、図2に示す抵抗減衰器においては、インダクタL4、キャパシタC4、インダクタL5、キャパシタC5、インダクタL6ならびにキャパシタC6は帯域除去フィルタとして機能するものであり、その周波数/振幅特性は、この実施の形態においては図8に示すものとする。
【0038】
なお、図8におけるマーカーm1、m2は、インダクタL4、キャパシタC4、インダクタL5、キャパシタC5、インダクタL6ならびにキャパシタC6により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【0039】
また、図2に示す抵抗減衰器においては、抵抗R4、R5、R6は抵抗減衰器として機能するものであり、その周波数/振幅特性は一定の値、即ち、周波数によらず一定の減衰量を示すものである。
【0040】
従って、図2に示す抵抗減衰器においては、インダクタL4、L5、L6、キャパシタC4、C5、C6ならびに抵抗R4、R5、R6の値をそれぞれ設定することにより、帯域除去フィルタの機能である帯域特性たる負の群遅延特性と抵抗減衰器の機能である減衰特性との設計を、それぞれを独立して任意に行うことができる。
【0041】
そして、図2に示す抵抗減衰器においては、インダクタL4、キャパシタC4、インダクタL5、キャパシタC5、インダクタL6ならびにキャパシタC6により帯域除去フィルタとして機能する信号を除去する帯域では、帯域除去フィルタとして機能する回路における対接地間のインピーダンスがほぼ零になるため、例えば、図9に示すように、抵抗R4、R5、R6による抵抗減衰器の機能として設計された減衰量の特性を示すことになる。
【0042】
なお、図9におけるマーカーm11、m12は、インダクタL4、キャパシタC4、インダクタL5、キャパシタC5、インダクタL6ならびにキャパシタC6により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【0043】
さらに、図2に示す抵抗減衰器においては、上記したインダクタL4、キャパシタC4、インダクタL5、キャパシタC5、インダクタL6ならびにキャパシタC6により帯域除去フィルタとして機能する信号を除去する帯域では、例えば、図10に示すように、負の群遅延特性を示す。
【0044】
なお、図10におけるマーカーm13、m14は、インダクタL4、キャパシタC4、インダクタL5、キャパシタC5、インダクタL6ならびにキャパシタC6により帯域除去フィルタとして機能する際の遮断帯域の両端を示す。
【0045】
このように、図2に示す抵抗減衰器は、使用する帯域内において有限の減衰量を有し、かつ、負の群遅延特性を有することから、系の信号経路における遅延時間の存在に伴う信号の減衰と位相遅れを補償することができ、系の遅延回路の遅延線を短縮することが可能となる。
【0046】
なお、図11(a)に示すように、上記した図1に示す抵抗減衰器と図2に示す抵抗減衰器とを直列に接続すると、より大きな負の群遅延特性を有する抵抗減衰器を実現することができる。
【0047】
また、図1に示す抵抗減衰器と図2に示す抵抗減衰器とを直列に接続する際には、図1に示す抵抗減衰器と図2に示す抵抗減衰器との少なくともいずれか一方を複数備えるようにして、図1に示す抵抗減衰器と図2に示す抵抗減衰器とを交互に直列に接続するようにしてもよい。図11(b)は、図1に示す抵抗減衰器を2つ備えるとともに図2に示す抵抗減衰器を1つ備える場合を示し、また、図11(c)は、図1に示す抵抗減衰器を1つ備えるとともに図2に示す抵抗減衰器を2つ備える場合を示し、また、図11(d)は、図1に示す抵抗減衰器を2つ備えるとともに図2に示す抵抗減衰器を2つ備える場合を示す。
【0048】
なお、図11(a)乃至図11(d)に示す回路構成は一例であって、図1に示す抵抗減衰器と図2に示す抵抗減衰器とを合計で5つ以上備えるようにしてもよい。
【0049】
図7には、本発明による図1に示す抵抗減衰器、図2に示す抵抗減衰器あるいは図1に示す抵抗減衰器と図2に示す抵抗減衰器とを直列に接続した抵抗減衰器を用いて好適な回路の一例を示している。
【0050】
この図7に示す回路は、電力利得がαdBの電力増幅器100の入力側に入力側方向性結合器102を配置するとともに、電力増幅器100の出力側に出力側方向性結合器104を配置し、比較回路106で電力増幅器100の入出力の波形を比較し、その歪み成分を検出する回路である。
【0051】
ここで、電力増幅器100を通過する際の遅延時間を補償するために、入力側方向性結合器102と比較回路106との間に遅延回路108を設けている。
【0052】
また、電力増幅器100の電力利得αdBを補償するために、出力側方向性結合器104と比較回路106との間に従来の抵抗減衰器20を設けている。
【0053】
この回路においては、電力増幅器100の入力の波形が入力側方向性結合器102によって取り出され、また、電力増幅器100の出力の波形が出力側方向性結合器104によって取り出されて、遅延回路108で遅延量が補償され、抵抗減衰器110で振幅が正しく補償されると、比較回路106の出力には電力増幅器100で発生する歪み成分のみが出力されることになる。
【0054】
即ち、この回路においては、電力増幅器100を通過する間の遅延時間と同じ時間を遅延回路108で遅延させることになるが、そのためには相当長さの遅延線を用いることが一般的である。
【0055】
ところで、電力増幅器100で扱う周波数が低くなればなるほど、遅延回路108で補償すべき遅延時間が長くなる、即ち、遅延線が長くなることになる。遅延線が長くなることにより回路の損失が増えるとともに、遅延線を収納するスペースが増大するなどの問題点が生じる。
【0056】
ここで、従来の抵抗減衰器110を本発明による図1に示す抵抗減衰器、図2に示す抵抗減衰器あるいは図1に示す抵抗減衰器と図2に示す抵抗減衰器とを直列に接続した抵抗減衰器に置き換えると、電力増幅器100を通過する間の遅延時間の存在に伴う信号の減衰と位相遅れを相殺して補償することができ、結果として、遅延回路108で補償すべき遅延時間を短縮することが可能となり、このため遅延線も短くすることができる。
【0057】
このように、以上において説明した本発明による各実施の形態によれば、使用する帯域内において有限の減衰量を有し、かつ、負の群遅延時間を有することから、系において遅延量を合わせるために用いていた遅延線を短縮できるようになり、遅延線で発生する損失を低減することができるようになる。
【0058】
【発明の効果】
本発明は、以上説明したように構成されているので、遅延回路の挿入による挿入損失を低減し、系全体の効率の低下を抑止することのできる抵抗減衰器を提供することができるという優れた効果を奏する。
【図面の簡単な説明】
【図1】本発明による抵抗減衰器の第1の実施の形態を示す回路構成図である。
【図2】本発明による抵抗減衰器の第2の実施の形態を示す回路構成図である。
【図3】π型帯域除去フィルタの回路構成図である。
【図4】T型帯域除去フィルタの回路構成図である。
【図5】π型抵抗減衰器の回路構成図である。
【図6】T型抵抗減衰器の回路構成図である。
【図7】本発明による図1に示す抵抗減衰器、図2に示す抵抗減衰器あるいは図1に示す抵抗減衰器と図2に示す抵抗減衰器とを直列に接続した抵抗減衰器を用いて好適な回路の一例を示す回路構成図である。
【図8】図3に示すπ型帯域除去フィルタならびに図4に示すT型帯域除去フィルタの機能ならびに本発明による図1に示す抵抗減衰器ならびに図2に示す抵抗減衰器の帯域除去フィルタの機能の周波数/振幅特性を示すグラフである。
【図9】本発明による図1に示す抵抗減衰器ならびに図2に示す抵抗減衰器の周波数/振幅特性を示すグラフである。
【図10】本発明による図1に示す抵抗減衰器ならびに図2に示す抵抗減衰器の周波数/群遅延特性を示すグラフである。
【図11】(a)乃至(d)は、図1に示す抵抗減衰器と図2に示す抵抗減衰器とを直列に接続した回路構成を示すブロック構成図である。
【符号の説明】
L1、L2、L3、L4、L5、L6 インダクタ
C1、C2、C3、C4、C5、C6 キャパシタ
R1、R2、R3、R4、R5、R6 抵抗
10 入力ポート
12 出力ポート
100 電力増幅器
102 入力側方向性結合器
104 出力側方向性結合器
106 比較回路
108 遅延回路
110 抵抗減衰器
Claims (4)
- 入力ポートと出力ポートとの2つポートを有する2ポート回路網における抵抗減衰器において、
入力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第1の回路と出力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第2の回路とを並列に接続し、
前記第1の回路と前記第2の回路との間に、インダクタとキャパシタと抵抗とを並列接続した第3の回路を直列に接続した
ものである抵抗減衰器。 - 入力ポートと出力ポートとの2つポートを有する2ポート回路網における抵抗減衰器において、
入力ポートと出力ポートとの間にインダクタとキャパシタと抵抗とを並列接続した第1の回路とインダクタとキャパシタと抵抗とを並列接続した第2の回路とを直列に接続し、
前記第1の回路と前記第2の回路との中点に対してインダクタとキャパシタと抵抗とを直列接続した第3の回路を並列に接続した
ものである抵抗減衰器。 - 入力ポートと出力ポートとの2つポートを有する2ポート回路網における抵抗減衰器において、入力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第1の回路と出力ポートに接続されたインダクタとキャパシタと抵抗とを直列接続した第2の回路とを並列に接続し、前記第1の回路と前記第2の回路との間に、インダクタとキャパシタと抵抗とを並列接続した第3の回路を直列に接続した第1の抵抗減衰器と、
入力ポートと出力ポートとの2つポートを有する2ポート回路網における抵抗減衰器において、入力ポートと出力ポートとの間にインダクタとキャパシタと抵抗とを並列接続した第4の回路とインダクタとキャパシタと抵抗とを並列接続した第5の回路とを直列に接続し、前記第4の回路と前記第5の回路との中点に対してインダクタとキャパシタと抵抗とを直列接続した第6の回路を並列に接続した第2の抵抗減衰器と
を有し、前記第1の抵抗減衰器と前記第2の抵抗減衰器とを直列に接続した
ものである抵抗減衰器。 - 請求項3に記載の抵抗減衰器において、
前記第1の抵抗減衰器と前記第2の抵抗減衰器との少なくともいずれか一方が複数あり、前記第1の抵抗減衰器と前記第2の抵抗減衰器とを交互に直列に接続した
ものである抵抗減衰器。
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