JP2004165286A

JP2004165286A - Method for manufacturing thin film transistor

Info

Publication number: JP2004165286A
Application number: JP2002327139A
Authority: JP
Inventors: Akihiro Takami; 見明宏高; Takashi Fujimura; 村尚藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-11-11
Filing date: 2002-11-11
Publication date: 2004-06-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide the manufacturing method of a thin film transistor for appropriately forming a resist pattern without forming a passivation film on an interorganic layer insulating film. <P>SOLUTION: In the manufacturing method of the thin film transistor in a plane display device, the interlayer insulating film is formed by an organic insulating film material, and the surface part of the interlayer insulating film is hydrophilicized. Resist is applied to a surface of the hydrophilicized interlayer insulating film, resist is patterned, and the resist pattern is formed. A prescribed process is given based on the resist pattern. The resist pattern is removed and a surface part of the hydrophilicized interlayer insulating film is removed. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
アクティブマトリックス型液晶表示素子では１画素の液晶を駆動するのに１つの薄膜トランジスタを用いている。
【０００３】
この薄膜トランジスタの製造工程について簡単に説明すると以下の通りである。
【０００４】
まず、ガラス基板上に、島状に加工された多結晶半導体層を形成し、多結晶半導体層を覆うようにゲート絶縁膜を形成する。ゲート絶縁膜上に、ゲート電極、ゲート線及び補助容量配線（Ｃｓ線）としてのメタル電極を形成する。次に、ゲート電極をマスクとして、多結晶半導体層にＰＨ_３もしくはＢ_２Ｈ_５を不純物として注入して、ソース・ドレイン領域を形成する。次に、上記ゲート電極等を覆うように、層間絶縁膜を成膜する。
【０００５】
上記層間絶縁膜についてもう少し詳しく説明する。
【０００６】
現在、アクティブマトリクス型液晶表示装置は高速応答及び高精細化が進んでおり、ゲート線と信号線との間、及び補助容量線と信号線との間の寄生容量を小さくする必要がある。これは以下の理由による。ゲート線と信号線との間、及び補助容量線と信号線との間の寄生容量が大きくなると、画素書き込みに大きく影響する信号線の時定数が大きくなって補助容量への書き込み不足を生じさせる。また、ゲート線と信号線との間、及び補助容量線と信号線との間の寄生容量が大きくなると大きなクロストークを生じさせる。これら補助容量への書き込み不足及びクロストークの結果、いわゆるゴースト等の表示不良が引き起こされるのである。このような表示不良を招く原因の一つである寄生容量を小さくするため、層間絶縁膜として、寄生容量を小さくできる、誘電率の低い膜を用いるのが望ましい。以前は、層間絶縁膜として、誘電率が例えば４．２前後と高い値を有するシリコン酸化膜が用いられることが多かった。しかし近年では、上記のように配線間の寄生容量を小さくするため、誘電率の低い膜、例えばポーラス酸化シリコン膜やフッ素化シリコン酸化膜、シリコン原子及び酸素原子にメチル基（ＣＨ_３基）を付した有機絶縁膜（例えば、有機シロキサン膜、メチルポリシロキサン膜）等が注目されている。中でも特に、低誘電率の層間絶縁膜として、上記メチル基を含む有機絶縁膜が広く用いられるようになってきている。このメチル基を含む有機絶縁膜の誘電率は例えば２．２〜３．５であり、上記シリコン酸化膜の誘電率４．２と比べて低いものである。
【０００７】
さて、上記のような層間絶縁膜を前述のように前記ゲート電極等を覆うように形成した後、層間絶縁膜上にレジストを塗布し、フォトリソグラフィー技術を用いてフォトレジストパターンを形成する。このフォトレジストパターンを用いて、層間絶縁膜の表面から内部に向けてエッチングして、ソース・ドレイン領域へ通ずるコンタクトホールをそれぞれ形成する。そして、ソース・ドレイン領域へのコンタクトホール内にソース・ドレイン電極をそれぞれ埋め込み形成すると共に、層間絶縁膜上に、信号線等の配線を形成する。次に、この信号線等を覆うようにして、別の層間絶縁膜を堆積する。この別の層間絶縁膜上に、光透過性の色付きの有機膜（ＣＯＡ：ＣｏｌｏｒＦｉｌｔｅｒｏｎＡｒｒａｙ）を形成し、この有機膜をパターニングする。この有機膜の表面からドレイン電極へ通ずるコンタクトホールを形成し、有機膜の表面上にコンタクトホールを介してドレイン電極と電気的に接続された画素電極を形成する。
【０００８】
【特許文献１】
特開２００２−２８９８６４号公報
【０００９】
【発明が解決しようとする課題】
上記の通り、近年、液晶パネルの高速応答・高精細化が進んでおり、配線間の寄生容量を小さくできる誘電率の低い有機層間絶縁膜を層間絶縁膜として用いることが求められるようになってきている。しかし、この有機絶縁膜を層間絶縁膜として用いた場合に、上のようにして有機絶縁膜上にレジストを塗布すると、塗布されたレジストがはじかれてしまい、このため適正なレジストパターンを形成できないという問題があった。
【００１０】
そこで、半導体装置の製造工程におけるように、レジストの塗布工程に先立って、有機層間絶縁膜の表面にシリコンカーバイド膜（ＳｉＣ膜）やシリコン窒化膜（ＳｉＮ膜）等のパシベーション膜を形成することが考えられる。このパシベーション膜を形成することで、レジストの濡れ性はよくなるので、塗布されたレジストがはじかれてレジストパターンが適正に形成できないという問題は改善される。なお、このパシベーション膜は、半導体装置の製造工程の後工程における化学的機械研磨（ＣＭＰ）処理において有機層間絶縁膜の機械的強度を維持させる機能をも有する。
【００１１】
しかし、液晶表示素子の製造工程において、上記半導体装置の製造工程と同様に、有機層間絶縁膜の表面にパシベーション膜を形成してからレジストを塗布しレジストパターンを形成すると、層間絶縁膜としてシリコン酸化膜（無機絶縁膜）を用いた場合に比べて製造工程が増えてしまう。つまり、現在の液晶表示装置の製造工程で広く用いられているＣＶＤ法によるシリコン酸化膜はレジストとの親水性に問題がないので、層間絶縁膜としてシリコン酸化膜を用いた場合、レジストとの親水性を良くするためのパシベーション膜を形成する必要はない。従って、層間絶縁膜として有機絶縁膜を用いると、層間絶縁膜としてシリコン酸化膜を用いた場合に比べてパシベーション膜を形成する工程の分だけ製造工程が増加し、コスト高になってしまう。
【００１２】
本発明は、上記問題点に鑑みてなされたものであり、その目的とするところは、有機層間絶縁膜上にパシベーション膜を形成することなしにレジストパターンを適正に形成することのできる薄膜トランジスタの製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の薄膜トランジスタの製造方法は、平面表示装置における薄膜トランジスタの製造方法において、有機絶縁膜材料により層間絶縁膜を形成し、前記層間絶縁膜の表面部を親水化処理し、前記親水化処理された層間絶縁膜の表面にレジストを塗布し、このレジストをパターニングしてレジストパターンを形成し、このレジストパターンに基づいて所定の工程を施した後、前記レジストパターンを除去し、この後、前記親水化処理された層間絶縁膜の表面部を除去するものとして構成される。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【００１５】
先ず、本発明の一実施の形態によって製造しようとする薄膜トランジスタ（ＴＦＴ）について説明する。
【００１６】
このＴＦＴの一例を、図４（ｂ）として示す。
【００１７】
図４（ｂ）に示すように、ガラス基板１上にアンダーコート層２を介して、チャネル層（多結晶シリコン膜）３ｃが形成されている。このチャネル層（多結晶シリコン膜）３ｃの両側にソース・ドレイン領域６ａ、６ｂが形成されている。このチャネル層（多結晶シリコン膜）３ｃの上方にはゲート絶縁膜４を介してゲート電極５が形成されている。ソース・ドレイン領域６ａ、６ｂには、第２層目の層間絶縁膜（有機絶縁膜）９、第１層目の層間絶縁膜（シリコン窒化膜）８、前記ゲート絶縁膜４に形成したコンタクトホール７ａ、７ｂを通るソース・ドレイン電極１２ａ、１２ｂが接続されている。
【００１８】
以下、図面を参照しながら、本発明の薄膜トランジスタ（ＴＦＴ）の製造方法の一実施の形態について説明する。ここでは、１つのＴＦＴを示した図を参照して説明する。
【００１９】
図１（ａ）−（ｃ）、図２（ａ）−（ｃ）、図３（ａ）−（ｃ）、図４（ａ）（ｂ）は、本発明の実施の形態としてのＴＦＴの製造工程断面図である。
【００２０】
まず、図１（ａ）に示すように、例えば、４００×５００ｍｍのガラス基板１上にアンダーコート層２を形成する。アンダーコート層２は、ガラス基板１に含まれるナトリウムやカリウム等の不純物が、熱拡散によって、この後の工程でガラス基板１上に形成される多結晶シリコン膜３ｃに入り込むのを防ぐためのものである。次に、アンダーコート層２上にＣＶＤ法を用いて非結晶シリコン膜３ａを例えば膜厚５０ｎｍ程度成膜する。この非結晶シリコン３ａをエキシマレーザアニールにより結晶化して、多結晶シリコン膜３ｂとする。この多結晶シリコン膜３ｂをパターニングして、島状の多結晶シリコン膜３ｃ、３ｃ、３ｃ・・・を形成する。
【００２１】
次に、図１（ｂ）に示すように、周知の方法で、各多結晶シリコン膜３ｃを覆うゲート絶縁膜（シリコン酸化膜）４を、例えば膜厚１０ｎｍにて形成する。次いで、シリコン酸化膜４上にゲート電極５形成用の金属膜を塗布し、これをパターニングして、ゲート電極５、５、５・・・とする。
【００２２】
次に、図１（ｃ）に示すように、各ゲート電極５をマスクとして、多結晶シリコン膜３ｃにホスフィン（ＰＨ_３）を注入し、ソース・ドレイン領域６ａ、６ｂを形成する。この注入は、多結晶シリコン膜３ｃの抵抗を下げて、後工程で形成されるソース・コンタクト電極（信号線電極）とのオーミック接触を可能とするために行われるものである。
【００２３】
次に、図２（ａ）に示すように、各ゲート電極５を覆うように、シリコン窒化物をＣＶＤ法によって例えば膜厚２００ｎｍで成膜して、第１層目の層間絶縁膜（シリコン窒化膜）８を形成する。この第１層目の層間絶縁膜８の成膜ガスとして、例えばＳｉＨ_４、ＮＨ_３、Ｎ_２の混合ガスを用いる。次いで、第１層目の層間絶縁膜８上に、第２層目の層間絶縁膜（有機絶縁膜）、例えばメチルポリシロキサン膜９をＣＶＤ法によって形成する。第２層目の層間絶縁膜９の成膜ガスとして、例えばトリメチルシランと、酸素もしくは一酸化二窒素とからなる混合ガスを用いる。この第２層目の層間絶縁膜９は、質量比で、シリコン原子（Ｓｉ）及び酸素原子（Ｏ）に対して炭素原子（Ｃ）及び水素原子（Ｈ）を１２％以上含んだものとして構成されている。このようなＣＶＤ法を用いて形成された第２層目の層間絶縁膜は、後工程で用いられる剥離液や現像液などでダメージを受けやすいため、この第２層目の層間絶縁膜９上に、例えばシリコン窒化膜によるキャップ層を形成しておいてもよい。
【００２４】
次に、図２（ｂ）に示すように、レジスト塗布工程に先立ち、Ｏ_２アッシング（酸素アッシング）処理等を用いて第２層目の層間絶縁膜９の表面部を酸化させて酸化層（表面改質層）１０とする。即ち、第２層目の層間絶縁膜９の表面部を親水化処理する。この親水化処理について詳しく述べると以下の通りである。
【００２５】
即ち、第２層目の層間絶縁膜（有機絶縁膜）９であるメチルポリシロキサン膜や有機シロキサン樹脂膜は、その構成物質の一つとしてメチル基（ＣＨ３基）を含有するためレジストに対する濡れ性が悪い（疎水性を有する）。このため、この第２層目の層間絶縁膜９の表面にレジストをこのまま塗布すると、レジストがはじかれてしまい、第２層目の層間絶縁膜９の表面にレジストパターンを適正に形成することができない。そこで、レジストの塗布工程に先立って、第２層目の層間絶縁膜９の表面部に対してＯ_２アッシング処理を行う。つまり、第２層目の層間絶縁膜９の表面部におけるメチル基（ＣＨ_３基）を酸化させて例えば水酸基（ＯＨ基）をとしてレジストに対する濡れ性を良くし、レジストとの密着性を上げる（親水化処理）。ここでＯ_２アッシング処理に用いる装置として、例えばイオン引き込み電源を有する誘導結合型プラズマエッチング装置がある。この誘導結合型プラズマエッチング装置の上部のＲＦパワー／基板バイアスパワーは、例えば１．５ｋＷ／０．５ｋＷに設定するものとする。
【００２６】
次に、図２（ｃ）に示すように、第２層目の層間絶縁膜９の表面部である表面改質層１０の表面にレジストを塗布し、リソグラフィー技術を用いてジストパターン１１を形成する。
【００２７】
次に、図３（ａ）に示すように、このレジストパターン１１を用いて、第２層目の層間絶縁膜９（表面改質層１０を含む）、第１層目の層間絶縁膜８を、順次、エッチングしホールを形成する（第１のエッチング工程）。
【００２８】
続いて、図３（ｂ）に示すように、上述の第１のエッチングにより形成されたホールの底面に露呈されたシリコン酸化膜４をエッチングして、コンタクトホール７ａ・７ｂを完成させる（第２のエッチング工程）。
【００２９】
このように第１及び第２のエッチング工程からなる２段階エッチングによりコンタクトホール７ａ・７ｂを形成する。このエッチングに用いるエッチング装置としては、例えばイオン引き込み電源を有する誘導結合型プラズマエッチング装置がある。
【００３０】
以下、これら第１及び第２のエッチング工程について詳しく説明する。
【００３１】
まず、図３（ａ）を参照して、第１のエッチング工程について説明する。
【００３２】
図３（ａ）に示すように、この第１のエッチング工程は、第２層目の層間絶縁膜９（表面改質層１０を含む）、第１層目の層間絶縁膜８を順次エッチングする工程である。より詳しくは、ＣＦ_４ガス、Ｏ_２ガス、Ｎ_２ガスを３：２：１で混合したガスを用いて第２層目の層間絶縁膜９（表面改質層１０を含む）、第１層目の層間絶縁膜を連続してプラズマエッチングする。このプラズマエッチングで用いるプラズマエッチング装置の上部のＲＦパワー／基板バイアスパワーは、例えば３ｋＷ／０ｋＷに設定するものとする。また、このプラズマエッチングのエッチング時間についてはそれぞれの膜厚を考慮して算出するものとする。このようなプラズマエッチングの結果、例えば第１層目の層間絶縁膜８のエッチングでは、ＣＶＤ法によるシリコン酸化膜４に対するエッチング選択比を例えば７と大きくとれた。このようにシリコン酸化膜４に対して第１層目の層間絶縁膜８の選択比を大きくとれる理由について述べると以下の通りである。
【００３３】
即ち、上記ＣＦ_４ガス、Ｏ_２ガス、Ｎ_２ガスの混合ガスを用いて第１層目の層間絶縁膜（シリコン窒化膜）８をエッチングすると、この第１層目の層間絶縁膜８に含まれるシリコン原子がエッチングガス中のフッ素ラジカルによって引き抜かれて、四フッ化シリコンガスとされる。シリコン原子が引き抜かれた後第１層目の層間絶縁膜８に残った窒素原子は、放電によって窒素ガスから生成された窒素原子と急速に再結合して窒素ガスとなり除去される。このように第１層目の層間絶縁膜８中のシリコン原子及び窒素原子がフッ素ラジカルや窒素原子と結びついて順次気化されることで第１層目の層間絶縁膜８は高速でエッチングされる。これに対し、第１層目の層間絶縁膜８の下地層としてのシリコン酸化膜４は、このＣＦ_４ガス、Ｏ_２ガス、Ｎ_２ガスの混合ガスではエッチングレートが遅いためシリコン酸化膜４の膜厚はほとんど減少しない。以上のようなメカニズムによって、第１層目の層間絶縁膜８はその下地層としてのシリコン酸化膜４に対して高選択比エッチングされる。但し、この第１のエッチング工程では、基板の不均一性に基づく第１層目の層間絶縁膜８の面内分布を考慮する必要はなく、部分的に第１層目の層間絶縁膜８のエッチング残りがあってもよい。なお、当然ながら、シリコン酸化膜４に対しての選択比が低いエッチングガスを用いて第１層目の層間絶縁膜８をエッチングすれば、第１層目の層間絶縁膜８の下地層としてのシリコン酸化膜４がオーバーエッチングされ、シリコン酸化膜４の下側のソース・ドレイン領域６ａ、６ｂもエッチングにより貫通する。
【００３４】
次に、図３（ｂ）を参照して、第２のエッチング工程について説明する。
【００３５】
図３（ｂ）に示すように、この第２のエッチング工程は、第１のエッチング工程で形成されたホールの底面に露呈されたシリコン酸化膜４をエッチングして（この際、もし仮に第１のエッチング工程で部分的に残った第１層目の層間絶縁膜８が存在する場合には、この残存する第１層目の層間絶縁膜８も同時にエッチングする）コンタクトホール７ａ・７ｂを完成させる工程である。
【００３６】
より詳しくは、この第２のエッチング工程では、多結晶シリコン膜（ソース・ドレイン領域６ａ、６ｂ）に対する選択比を大きくとる必要があり、このためエッチングガスとして例えばＣ_２ＨＦ_５ガス、Ｈ_２ガス、Ａｒガスを２：２：１で混合したものを用いる。エッチング装置の上部のＲＦパワー／基板バイアスパワーは例えば２ｋＷ／２ｋＷに設定するものとする。シリコン酸化膜４のエッチング終了時点の検出は、シリコン酸化膜４のエッチング時に生成されるガスのプラズマ発光をエッチング中にモニターすることによって行う。但し、この第２のエッチング工程においては、基板の不均一性に基づくシリコン酸化膜４の面内分布をも考慮した上で、シリコン酸化膜４のエッチング残りを確実に防ぐ必要がある。従って、このエッチング残りを確実に防ぐため、上記終了時点の検出までに要したエッチング時間の例えば３０％の時間だけ、上記終了時点の検出後も、さらにシリコン酸化膜４を追加エッチングする。但し、ソース・ドレイン領域６ａ、６ｂの膜厚は例えば５０ｎｍと薄いため、この追加エッチングでは、ソース部・ドレイン領域６ａに対する選択比を十分に高いものにしておく必要があり、上記選択比を例えば１０〜２０となる条件にする。本発明者らの実際に行った実験によれば、この追加エッチングによりソース・ドレイン領域６ａ、６ｂが例えば最大で２０ｎｍ削れたが、この２０ｎｍという値は、上記したソース・ドレイン領域６ａ、６ｂの膜厚の５０ｎｍに比べて薄く十分実用に耐え得る値であるといえる。この後、第１及び第２のエッチング時にソース・ドレイン領域６ａ、６ｂ上、及びレジストパターン１１上に堆積したフロロカーボンを、酸素ガスを用いたエッチング（Ｏ_２アッシング）等より除去する。
【００３７】
次に、図３（ｃ）に示すように、レジスト用剥離液を用いて４５秒間、基板を洗浄処理をして、レジストパターン１１を除去する。
【００３８】
次に、図４（ａ）に示すように、例えば１％ＨＦ（フッ酸）溶液を用いて、第２層目の層間絶縁膜９の表面部である表面改質層１０を、例えば６０秒間、洗浄処理して取り除く。このように表面改質層１０を取り除く理由について述べると以下の通りである。
【００３９】
即ち、上述したように、第２層目の層間絶縁膜９の表面部の親水化処理によって形成された表面改質層１０は濡れ性が良いため、図２（ｃ）のレジストパターン１１の形成工程において空気中の水分を吸収される。表面改質層１０が水分を吸収すると、第２層目の層間絶縁膜９（表面改質層１０を含む）の誘電率が上昇し、これにより例えば配線間容量を増大させてしまう。従って、このような第２層目の層間絶縁膜９の誘電率上昇を抑えるべく、第２層目の層間絶縁膜９の表面部である表面改質層１０を上述のように洗浄処理して取り除くのである。
【００４０】
次に、図４（ｂ）に示すように、コンタクトホール７ａ、７ｂ内を含めて、全面に導電性材料を被覆形成し、パターニングすることによりソース・ドレイン電極１２ａ、１２ｂ及び信号線（図示せず）を形成する。即ち、図４（ｂ）に示すように、ソース・ドレイン領域６ａ、６ｂにつながるソース・ドレイン電極１２ａ、１２ｂをコンタクトホール７ａ、７ｂ内に埋め込み形成する。また、これと同一工程において、第２層目の層間絶縁膜９上に上記ソース電極１２ａに接続された信号線（図示）等を形成する。信号線の材料としては、例えばアルミニウム（Ａｌ），モリブデン（Ｍｏ），チタン（Ｔｉ）等の金属を用いる。
【００４１】
この後、信号線等を覆うようにして、別の層間絶縁膜（パシベーション膜）（図示せず）を堆積する。そして、この別の層間絶縁膜上に光透過性の色付きの有機膜（ＣＯＡ：ＣｏｌｏｒＦｉｌｔｅｒｏｎＡｒｒａｙ）を堆積し、パターニングする工程を例えば３回繰り返して、赤色、青色、緑色カラーフィルター（図示せず）をそれぞれ形成する。これら赤色、青色、緑色のカラーフィルターとしての有機膜にそれぞれドレイン電極１２ｂに通ずるコンタクトホール（図示せず）を形成する。そして、このコンタクトホールを介して、ドレイン電極１２ｂと電気的に接続された画素電極（図示せず）を、赤色、青色、緑色のカラーフィルターのそれぞれ上に形成する。
【００４２】
上述した本発明の実施の形態では、第２層目の層間絶縁膜９の表面部を親水化処理するためにＯ_２アッシング処理を用いたが、その他、Ｏ_２雰囲気中でＵＶ照射して生成したオゾンを用いて表面部を親水化するオゾン処理や、オゾン水を用いて表面部を親水化するオゾン水処理によっても得ることができる。
【００４３】
また、上述した実施の形態では、第２層目の層間絶縁膜９を形成するためにＣＶＤ法を用いたが塗布法を用いて形成してもよい。この塗布法による第２層目の層間絶縁膜９の形成工程としては、例えば図２（ａ）に示すように、まず、上記第１層目の層間絶縁膜８の表面にメチルポリシロキサン溶液を塗布する。次に、このメチルポリシロキサン溶液中の溶媒をとばすために、このメチルポリシロキサン溶液を８０℃から段階的に２００℃までベークする。そして、このように段階的にベークされたメチルポリシロキサン溶液を最後に３００℃にて焼成処理し、これにより第２層目の層間絶縁膜９を得る。
【００４４】
以上のように、本発明の実施の形態によれば、メチル基（疎水性物質）を含んだ、メチルポリシロキサン膜や有機シロキサン樹脂膜等の第２層目の層間絶縁膜（有機絶縁膜）の表面部を親水化処理するようにしたので、第２層目の層間絶縁膜上に、従来のようにパシベーション膜を形成せずともレジストパターンを形成することができる。また、このレジストパターンを用いて第２層目の層間絶縁膜９にコンタクトホールを形成した後、レジストパターン形成工程等で空気中の水分等を含んだ第２層目の層間絶縁膜９の表面部を除去するようにしたので、この第２層目の層間絶縁膜９の誘電率を上昇させることもない。これにより、現在の液晶表示装置の製造工程で広く用いられているＣＶＤ法によるシリコン酸化膜を、製造工程をほとんど増やすことなく、低誘電率である有機層間絶縁膜（第２層目の層間絶縁膜）に置き換えることができる。
【００４５】
【発明の効果】
本発明によれば、有機絶縁膜の表面部を親水化処理してからレジストを塗布するようにしたので、有機絶縁膜上にパシベーション膜を形成することなくレジストパターンを適正に形成することができる。また、このレジストパターンを用いて所定の工程を施した後、上述の親水化処理された有機絶縁膜の表面部を取り除くようにしたので有機絶縁膜の誘電率を上昇させることもない。
【図面の簡単な説明】
【図１】本発明の実施の形態によって薄膜トランジスタを製造する工程の途中までを示す断面図である。
【図２】図１に続いて、薄膜トランジスタを製造する工程の途中までを示す断面図である。
【図３】図２に続いて、薄膜トランジスタを製造する工程の途中までを示す断面図である。
【図４】図３に続いて、薄膜トランジスタを製造する工程を示す断面図である。
【符号の説明】
１ガラス基板
２アンダーコート層
３多結晶シリコン膜
４シリコン酸化膜（ゲート絶縁膜）
５ゲート電極
６ａ、６ｂソース・ドレイン領域
７ａ、７ｂコンタクトホール
８第１層目の層間絶縁膜（シリコン窒化膜）
９第２層目の層間絶縁膜（有機層間絶縁膜）
１０酸化層
１１レジストパターン
１２ａソース電極
１２ｂドレイン電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a thin film transistor.
[0002]
[Prior art]
In an active matrix type liquid crystal display device, one thin film transistor is used to drive one pixel of liquid crystal.
[0003]
The manufacturing process of this thin film transistor will be briefly described as follows.
[0004]
First, an island-shaped polycrystalline semiconductor layer is formed over a glass substrate, and a gate insulating film is formed so as to cover the polycrystalline semiconductor layer. On the gate insulating film, a gate electrode, a gate line, and a metal electrode as an auxiliary capacitance line (Cs line) are formed. Next, using the gate electrode as a mask, PH ₃ or B ₂ H ₅ is implanted as an impurity into the polycrystalline semiconductor layer to form a source / drain region. Next, an interlayer insulating film is formed so as to cover the gate electrode and the like.
[0005]
The interlayer insulating film will be described in more detail.
[0006]
At present, high-speed response and high definition of active matrix type liquid crystal display devices are progressing, and it is necessary to reduce parasitic capacitance between a gate line and a signal line and between an auxiliary capacitance line and a signal line. This is for the following reason. When the parasitic capacitance between the gate line and the signal line and between the auxiliary capacitance line and the signal line increases, the time constant of the signal line that greatly affects pixel writing increases, causing insufficient writing to the auxiliary capacitance. . Further, when the parasitic capacitance between the gate line and the signal line and between the auxiliary capacitance line and the signal line becomes large, a large crosstalk occurs. As a result of insufficient writing to these auxiliary capacitors and crosstalk, display defects such as so-called ghosts are caused. In order to reduce the parasitic capacitance, which is one of the causes of such display failure, it is desirable to use a film having a low dielectric constant, which can reduce the parasitic capacitance, as the interlayer insulating film. Previously, a silicon oxide film having a high dielectric constant of, for example, about 4.2 was often used as an interlayer insulating film. However, in recent years, in order to reduce the parasitic capacitance between wirings as described above, a film having a low dielectric constant, for example, a porous silicon oxide film or a fluorinated silicon oxide film, and a methyl group (CH ₃ group) is used for a silicon atom and an oxygen atom. Attention has been paid to attached organic insulating films (for example, organic siloxane films and methylpolysiloxane films). In particular, the organic insulating film containing a methyl group has been widely used as an interlayer insulating film having a low dielectric constant. The dielectric constant of the organic insulating film containing a methyl group is, for example, 2.2 to 3.5, which is lower than the dielectric constant 4.2 of the silicon oxide film.
[0007]
After the interlayer insulating film as described above is formed so as to cover the gate electrode and the like as described above, a resist is applied on the interlayer insulating film, and a photoresist pattern is formed using a photolithography technique. Using this photoresist pattern, etching is performed from the surface of the interlayer insulating film toward the inside to form respective contact holes leading to the source / drain regions. Then, a source / drain electrode is buried in a contact hole to the source / drain region, and a wiring such as a signal line is formed on the interlayer insulating film. Next, another interlayer insulating film is deposited so as to cover the signal lines and the like. On this another interlayer insulating film, a colored organic film (COA: Color Filter on Array) having a light transmitting property is formed, and this organic film is patterned. A contact hole leading from the surface of the organic film to the drain electrode is formed, and a pixel electrode electrically connected to the drain electrode via the contact hole is formed on the surface of the organic film.
[0008]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 2002-289864
[Problems to be solved by the invention]
As described above, in recent years, high-speed response and high-definition of liquid crystal panels have been advanced, and it has been required to use an organic interlayer insulating film having a low dielectric constant capable of reducing parasitic capacitance between wirings as an interlayer insulating film. ing. However, when this organic insulating film is used as an interlayer insulating film, when a resist is applied on the organic insulating film as described above, the applied resist is repelled, and thus an appropriate resist pattern cannot be formed. There was a problem.
[0010]
Therefore, as in a manufacturing process of a semiconductor device, a passivation film such as a silicon carbide film (SiC film) or a silicon nitride film (SiN film) is formed on the surface of the organic interlayer insulating film prior to the resist coating process. Conceivable. By forming this passivation film, the wettability of the resist is improved, so that the problem that the applied resist is repelled and a resist pattern cannot be properly formed is improved. Note that this passivation film also has a function of maintaining the mechanical strength of the organic interlayer insulating film in a chemical mechanical polishing (CMP) process in a post-process of a semiconductor device manufacturing process.
[0011]
However, in the manufacturing process of the liquid crystal display element, similarly to the manufacturing process of the semiconductor device described above, when a passivation film is formed on the surface of the organic interlayer insulating film and then a resist is applied to form a resist pattern, silicon oxide is used as the interlayer insulating film. The number of manufacturing steps increases as compared with the case where a film (inorganic insulating film) is used. That is, the silicon oxide film formed by the CVD method, which is widely used in the current manufacturing process of the liquid crystal display device, has no problem in hydrophilicity with the resist. Therefore, when the silicon oxide film is used as the interlayer insulating film, the hydrophilicity with the resist is high. It is not necessary to form a passivation film for improving the performance. Therefore, when an organic insulating film is used as an interlayer insulating film, the number of manufacturing steps is increased by the number of steps for forming a passivation film, and the cost is increased, as compared with the case where a silicon oxide film is used as an interlayer insulating film.
[0012]
The present invention has been made in view of the above problems, and has as its object to manufacture a thin film transistor capable of appropriately forming a resist pattern without forming a passivation film on an organic interlayer insulating film. It is to provide a method.
[0013]
[Means for Solving the Problems]
In the method for manufacturing a thin film transistor according to the present invention, in the method for manufacturing a thin film transistor in a flat display device, an interlayer insulating film is formed from an organic insulating film material, a surface portion of the interlayer insulating film is subjected to a hydrophilic treatment, and the hydrophilic treatment is performed. A resist is applied to the surface of the interlayer insulating film, and the resist is patterned to form a resist pattern. After performing a predetermined process based on the resist pattern, the resist pattern is removed, and then the hydrophilic pattern is formed. It is configured to remove the surface portion of the processed interlayer insulating film.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0015]
First, a thin film transistor (TFT) to be manufactured according to an embodiment of the present invention will be described.
[0016]
One example of this TFT is shown in FIG.
[0017]
As shown in FIG. 4B, a channel layer (polycrystalline silicon film) 3c is formed on a glass substrate 1 with an undercoat layer 2 interposed therebetween. Source / drain regions 6a and 6b are formed on both sides of the channel layer (polycrystalline silicon film) 3c. A gate electrode 5 is formed above the channel layer (polycrystalline silicon film) 3c via a gate insulating film 4. In the source / drain regions 6a and 6b, a second interlayer insulating film (organic insulating film) 9, a first interlayer insulating film (silicon nitride film) 8, and contact holes formed in the gate insulating film 4 are formed. Source / drain electrodes 12a and 12b passing through 7a and 7b are connected.
[0018]
Hereinafter, an embodiment of a method for manufacturing a thin film transistor (TFT) of the present invention will be described with reference to the drawings. Here, description will be made with reference to a diagram showing one TFT.
[0019]
FIGS. 1A to 1C, 2A to 2C, 3A to 3C, and 4A and 4B show TFTs according to an embodiment of the present invention. It is a manufacturing process sectional view.
[0020]
First, as shown in FIG. 1A, for example, an undercoat layer 2 is formed on a glass substrate 1 of 400 × 500 mm. The undercoat layer 2 is for preventing impurities such as sodium and potassium contained in the glass substrate 1 from entering the polycrystalline silicon film 3c formed on the glass substrate 1 in a subsequent step by thermal diffusion. It is. Next, an amorphous silicon film 3a having a thickness of, for example, about 50 nm is formed on the undercoat layer 2 by using the CVD method. The amorphous silicon 3a is crystallized by excimer laser annealing to form a polycrystalline silicon film 3b. This polycrystalline silicon film 3b is patterned to form island-shaped polycrystalline silicon films 3c, 3c, 3c,.
[0021]
Next, as shown in FIG. 1B, a gate insulating film (silicon oxide film) 4 covering each polycrystalline silicon film 3c is formed to a thickness of, for example, 10 nm by a known method. Next, a metal film for forming the gate electrode 5 is applied on the silicon oxide film 4 and is patterned to form the gate electrodes 5, 5, 5,.
[0022]
Next, as shown in FIG. 1C, using each gate electrode 5 as a mask, phosphine (PH ₃ ) is implanted into the polycrystalline silicon film 3c to form source / drain regions 6a and 6b. This implantation is performed to reduce the resistance of the polycrystalline silicon film 3c and enable ohmic contact with a source contact electrode (signal line electrode) formed in a later step.
[0023]
Next, as shown in FIG. 2A, a silicon nitride film is formed to a thickness of, for example, 200 nm by a CVD method so as to cover each gate electrode 5, and a first interlayer insulating film (silicon nitride film) is formed. (Film) 8 is formed. As a film forming gas for the first interlayer insulating film 8, for example, a mixed gas of SiH ₄ , NH ₃ , and N ₂ is used. Next, a second-layer interlayer insulating film (organic insulating film), for example, a methylpolysiloxane film 9 is formed on the first-layer interlayer insulating film 8 by a CVD method. As a deposition gas for the second interlayer insulating film 9, for example, a mixed gas containing trimethylsilane and oxygen or nitrous oxide is used. The second interlayer insulating film 9 is configured so as to contain, by mass ratio, 12% or more of carbon atoms (C) and hydrogen atoms (H) with respect to silicon atoms (Si) and oxygen atoms (O). Have been. Since the second interlayer insulating film formed by using such a CVD method is easily damaged by a stripping solution or a developing solution used in a later step, the second interlayer insulating film is formed on the second interlayer insulating film 9. Then, a cap layer made of, for example, a silicon nitride film may be formed.
[0024]
Next, as shown in FIG. 2B, prior to the resist coating step, the surface portion of the second interlayer insulating film 9 is oxidized by using O ₂ ashing (oxygen ashing) or the like to form an oxide layer ( Surface modified layer) 10. That is, the surface of the second interlayer insulating film 9 is subjected to a hydrophilic treatment. The details of the hydrophilic treatment are as follows.
[0025]
That is, the methylpolysiloxane film or the organic siloxane resin film, which is the second interlayer insulating film (organic insulating film) 9, contains a methyl group (CH3 group) as one of the constituent materials, and thus has a wettability to the resist. Is bad (has hydrophobic properties). Therefore, if a resist is applied to the surface of the second interlayer insulating film 9 as it is, the resist is repelled, and a resist pattern can be appropriately formed on the surface of the second interlayer insulating film 9. Can not. Therefore, prior to resist coating step, the O ₂ ashing treatment to the surface portion of the second interlayer insulating film 9. That is, the methyl group (CH ₃ group) on the surface portion of the second interlayer insulating film 9 is oxidized to form, for example, a hydroxyl group (OH group) to improve the wettability to the resist and increase the adhesion to the resist ( Hydrophilization treatment). Here, as an apparatus used for the O ₂ ashing process, for example, there is an inductively coupled plasma etching apparatus having an ion drawing power supply. The RF power / substrate bias power on the upper part of the inductively coupled plasma etching apparatus is set to, for example, 1.5 kW / 0.5 kW.
[0026]
Next, as shown in FIG. 2C, a resist is applied to the surface of the surface modified layer 10, which is the surface of the second interlayer insulating film 9, and a distant pattern 11 is formed using lithography technology. I do.
[0027]
Next, as shown in FIG. 3A, a second interlayer insulating film 9 (including the surface modified layer 10) and a first interlayer insulating film 8 are formed using the resist pattern 11. Are sequentially etched to form holes (first etching step).
[0028]
Subsequently, as shown in FIG. 3B, the silicon oxide film 4 exposed on the bottom surface of the hole formed by the above-described first etching is etched to complete the contact holes 7a and 7b (the second hole). Etching process).
[0029]
As described above, the contact holes 7a and 7b are formed by the two-step etching including the first and second etching steps. As an etching apparatus used for this etching, for example, there is an inductively coupled plasma etching apparatus having an ion drawing power supply.
[0030]
Hereinafter, the first and second etching processes will be described in detail.
[0031]
First, the first etching step will be described with reference to FIG.
[0032]
As shown in FIG. 3A, in the first etching step, the second interlayer insulating film 9 (including the surface modified layer 10) and the first interlayer insulating film 8 are sequentially etched. It is a process. More specifically, the second interlayer insulating film 9 (including the surface modified layer 10) and the first layer are formed using a gas obtained by mixing CF ₄ gas, O ₂ gas, and N ₂ gas at a ratio of 3: 2: 1. The interlayer insulating film of the eye is continuously plasma-etched. The RF power / substrate bias power on the upper part of the plasma etching apparatus used in the plasma etching is set to, for example, 3 kW / 0 kW. The etching time of the plasma etching is calculated in consideration of the respective film thicknesses. As a result of such plasma etching, for example, in the etching of the first-layer interlayer insulating film 8, the etching selectivity with respect to the silicon oxide film 4 by the CVD method was as large as 7, for example. The reason why the selectivity of the first interlayer insulating film 8 with respect to the silicon oxide film 4 can be increased as described above is as follows.
[0033]
That is, when the first interlayer insulating film (silicon nitride film) 8 is etched using the above mixed gas of CF ₄ gas, O ₂ gas, and N ₂ gas, the first interlayer insulating film 8 is included in the first interlayer insulating film 8. The silicon atoms to be removed are extracted by fluorine radicals in the etching gas, and are converted into a silicon tetrafluoride gas. After the silicon atoms are extracted, the nitrogen atoms remaining in the first interlayer insulating film 8 are rapidly recombined with the nitrogen atoms generated from the nitrogen gas by the discharge, and are removed as nitrogen gas. As described above, the silicon atoms and the nitrogen atoms in the first interlayer insulating film 8 are combined with the fluorine radicals and the nitrogen atoms and are sequentially vaporized, so that the first interlayer insulating film 8 is etched at a high speed. On the other hand, the silicon oxide film 4 as a base layer of the first interlayer insulating film 8 has a low etching rate with the mixed gas of CF ₄ gas, O ₂ gas, and N ₂ gas, so that the silicon oxide film 4 The film thickness hardly decreases. By the above-described mechanism, the first interlayer insulating film 8 is etched with a high selectivity with respect to the silicon oxide film 4 as the underlying layer. However, in the first etching step, it is not necessary to consider the in-plane distribution of the first interlayer insulating film 8 based on the non-uniformity of the substrate. There may be an etching residue. Naturally, if the first interlayer insulating film 8 is etched using an etching gas having a low selectivity with respect to the silicon oxide film 4, the first interlayer insulating film 8 can be used as a base layer. The silicon oxide film 4 is over-etched, and the source / drain regions 6a and 6b below the silicon oxide film 4 penetrate by etching.
[0034]
Next, the second etching step will be described with reference to FIG.
[0035]
As shown in FIG. 3B, in the second etching step, the silicon oxide film 4 exposed on the bottom surface of the hole formed in the first etching step is etched (in this case, if the first If the first interlayer insulating film 8 partially remaining in the etching step is present, the remaining first interlayer insulating film 8 is also etched simultaneously.) Complete the contact holes 7a and 7b. It is a process.
[0036]
More specifically, in the second etching step, it is necessary to increase the selectivity with respect to the polycrystalline silicon film (source / drain regions 6a, 6b). For this reason, as the etching gas, for example, C ₂ HF ₅ gas, H ₂ gas And Ar gas mixed at 2: 2: 1. The RF power / substrate bias power on the upper part of the etching apparatus is set to, for example, 2 kW / 2 kW. The end point of the etching of the silicon oxide film 4 is detected by monitoring the plasma emission of the gas generated at the time of etching the silicon oxide film 4 during the etching. However, in the second etching step, it is necessary to reliably prevent the silicon oxide film 4 from being left unetched in consideration of the in-plane distribution of the silicon oxide film 4 due to the non-uniformity of the substrate. Therefore, in order to surely prevent this etching residue, the silicon oxide film 4 is additionally etched even after the detection of the end point, for example, for 30% of the etching time required until the detection of the end point. However, since the thickness of the source / drain regions 6a and 6b is as thin as, for example, 50 nm, in this additional etching, the selectivity to the source / drain regions 6a needs to be sufficiently high. The condition is 10-20. According to an experiment actually performed by the present inventors, the source / drain regions 6a and 6b were cut by, for example, a maximum of 20 nm by the additional etching. However, the value of 20 nm corresponds to the above-described values of the source / drain regions 6a and 6b. It can be said that it is a value that is sufficiently thin enough to be practically used compared to the film thickness of 50 nm. Thereafter, the source and drain regions 6a, on 6b when the first and second etching, and the resist pattern 11 deposited fluorocarbon on, removed from the etching (O ₂ ashing) or the like using oxygen gas.
[0037]
Next, as shown in FIG. 3C, the substrate is subjected to a cleaning process for 45 seconds using a resist stripping solution to remove the resist pattern 11.
[0038]
Next, as shown in FIG. 4A, for example, a 1% HF (hydrofluoric acid) solution is used to form a surface-modified layer 10, which is the surface of the second interlayer insulating film 9, for 60 seconds, for example. , Wash and remove. The reason for removing the surface-modified layer 10 in this way is described below.
[0039]
That is, as described above, since the surface modified layer 10 formed by the hydrophilic treatment of the surface portion of the second interlayer insulating film 9 has good wettability, the formation of the resist pattern 11 of FIG. In the process, moisture in the air is absorbed. When the surface-modified layer 10 absorbs moisture, the dielectric constant of the second-layer interlayer insulating film 9 (including the surface-modified layer 10) increases, thereby increasing, for example, the capacitance between wirings. Therefore, in order to suppress such an increase in the dielectric constant of the second interlayer insulating film 9, the surface modified layer 10, which is the surface portion of the second interlayer insulating film 9, is cleaned as described above. Get rid of it.
[0040]
Next, as shown in FIG. 4B, the entire surface including the inside of the contact holes 7a and 7b is coated with a conductive material and patterned to form source / drain electrodes 12a and 12b and signal lines (not shown). ) Are formed. That is, as shown in FIG. 4B, the source / drain electrodes 12a and 12b connected to the source / drain regions 6a and 6b are buried in the contact holes 7a and 7b. In the same step, a signal line (shown) connected to the source electrode 12a and the like are formed on the second-layer interlayer insulating film 9. As a material of the signal line, for example, a metal such as aluminum (Al), molybdenum (Mo), and titanium (Ti) is used.
[0041]
Thereafter, another interlayer insulating film (passivation film) (not shown) is deposited so as to cover the signal lines and the like. Then, a step of depositing a color transparent organic film (COA: Color Filter on Array) on the other interlayer insulating film and patterning the same, for example, three times, is performed to obtain a red, blue, and green color filter (shown in FIG. ) Are formed. A contact hole (not shown) communicating with the drain electrode 12b is formed in each of the organic films as the red, blue and green color filters. Then, a pixel electrode (not shown) electrically connected to the drain electrode 12b via the contact hole is formed on each of the red, blue and green color filters.
[0042]
In the embodiment of the present invention described above, the surface portion of the second interlayer insulating film 9 O ₂ is used ashing treatment to hydrophilic treatment, other, and UV irradiation in an O ₂ atmosphere generated It can also be obtained by an ozone treatment in which the surface portion is made hydrophilic by using ozone, or an ozone water treatment in which the surface portion is made hydrophilic by using ozone water.
[0043]
Further, in the above-described embodiment, the second interlayer insulating film 9 is formed by the CVD method, but may be formed by the coating method. As a step of forming the second interlayer insulating film 9 by this coating method, for example, first, a methylpolysiloxane solution is applied to the surface of the first interlayer insulating film 8 as shown in FIG. Apply. Next, in order to blow off the solvent in the methylpolysiloxane solution, the methylpolysiloxane solution is baked stepwise from 80 ° C to 200 ° C. Then, the thus-baked methylpolysiloxane solution is finally baked at 300 ° C., whereby the second-layer interlayer insulating film 9 is obtained.
[0044]
As described above, according to the embodiment of the present invention, a second interlayer insulating film (organic insulating film) such as a methylpolysiloxane film or an organic siloxane resin film containing a methyl group (hydrophobic substance). Since the surface portion is subjected to a hydrophilic treatment, a resist pattern can be formed on the second interlayer insulating film without forming a passivation film as in the related art. After forming a contact hole in the second interlayer insulating film 9 using this resist pattern, the surface of the second interlayer insulating film 9 containing moisture in the air in a resist pattern forming step or the like. Since the portion is removed, the dielectric constant of the second interlayer insulating film 9 does not increase. As a result, a silicon oxide film formed by a CVD method, which is widely used in the current manufacturing process of a liquid crystal display device, can be replaced with a low dielectric constant organic interlayer insulating film (second interlayer insulating film) without increasing the number of manufacturing processes. Film).
[0045]
【The invention's effect】
According to the present invention, since the resist is applied after the surface portion of the organic insulating film is subjected to the hydrophilic treatment, the resist pattern can be appropriately formed without forming the passivation film on the organic insulating film. . Further, after performing a predetermined process using this resist pattern, the surface portion of the above-mentioned hydrophilically treated organic insulating film is removed, so that the dielectric constant of the organic insulating film does not increase.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a part of a process of manufacturing a thin film transistor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a part of the process of manufacturing the thin film transistor, following FIG. 1;
FIG. 3 is a cross-sectional view showing a part of the manufacturing process of the thin film transistor, following FIG. 2;
FIG. 4 is a sectional view showing a step of manufacturing the thin film transistor, following FIG. 3;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Glass substrate 2 Undercoat layer 3 Polycrystalline silicon film 4 Silicon oxide film (gate insulating film)
5 Gate electrodes 6a, 6b Source / drain regions 7a, 7b Contact holes 8 First interlayer insulating film (silicon nitride film)
9 Second interlayer insulating film (organic interlayer insulating film)
Reference Signs List 10 Oxide layer 11 Resist pattern 12a Source electrode 12b Drain electrode

Claims

In a method for manufacturing a thin film transistor in a flat display device,
Forming an interlayer insulating film with an organic insulating film material,
Hydrophilizing the surface of the interlayer insulating film,
A resist is applied to the surface of the interlayer insulating film subjected to the hydrophilic treatment, and the resist is patterned to form a resist pattern,
After performing a predetermined process based on this resist pattern, the resist pattern is removed,
Thereafter, removing the surface portion of the interlayer insulating film subjected to the hydrophilic treatment,
A method for manufacturing a thin film transistor, comprising:

2. The method according to claim 1, wherein the predetermined step is a step of forming a contact hole leading to a semiconductor layer.

3. The method according to claim 1, wherein the surface of the interlayer insulating film is subjected to oxygen ashing as the hydrophilic treatment. 4.

3. The method for manufacturing a thin film transistor according to claim 1, wherein, as the hydrophilization treatment, ozone treatment is performed in which ozone generated by UV irradiation in an oxygen atmosphere reacts with a surface portion of the interlayer insulating film. .

3. The method for manufacturing a thin film transistor according to claim 1, wherein an ozone water treatment in which ozone contained in ozone water is reacted with a surface portion of the interlayer insulating film as the hydrophilic treatment.

The method of manufacturing a thin film transistor according to claim 1, wherein the surface portion is treated with a hydrofluoric acid solution in order to remove the surface portion of the interlayer insulating film subjected to the hydrophilic treatment.

7. The method for manufacturing a thin film transistor according to claim 1, wherein a methylpolysiloxane or an organic siloxane resin is used as the organic insulating film material.