JP2004158536A - Semiconductor device and method for manufacturing the same - Google Patents

Semiconductor device and method for manufacturing the same Download PDF

Info

Publication number
JP2004158536A
JP2004158536A JP2002320960A JP2002320960A JP2004158536A JP 2004158536 A JP2004158536 A JP 2004158536A JP 2002320960 A JP2002320960 A JP 2002320960A JP 2002320960 A JP2002320960 A JP 2002320960A JP 2004158536 A JP2004158536 A JP 2004158536A
Authority
JP
Japan
Prior art keywords
chip
layer
chips
formed
upper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002320960A
Other languages
Japanese (ja)
Inventor
Takaaki Ido
Taro Kodama
Tomoaki Kojo
Takayoshi Nakamura
孝好 中村
隆明 井戸
太郎 児玉
智章 古城
Original Assignee
Fujitsu Ltd
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd, 富士通株式会社 filed Critical Fujitsu Ltd
Priority to JP2002320960A priority Critical patent/JP2004158536A/en
Publication of JP2004158536A publication Critical patent/JP2004158536A/en
Application status is Withdrawn legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L51/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which a plurality of chips can be laminated irrespective of a chip size, and wiring efficiency in a package can be improved.
SOLUTION: An upper chip 13 is laminated by deviating a planar position so as to secure the forming region of each pad 15 in a lower chip 14. A spacer 19 is disposed corresponding to the forming region of each pad 18 in the upper chip 13 under the upper chip 13 protruding from the edge side of the chip 14.
COPYRIGHT: (C)2004,JPO

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は半導体装置及び半導体装置の製造方法に関するものである。 The present invention relates to a method of manufacturing a semiconductor device and a semiconductor device.
近年、半導体装置は高集積化及び多機能化が要求され、一つのパッケージ内に複数のチップを積層して搭載するスタック型マルチチップパッケージ(スタックMCP)技術が開発されている。 Recently, semiconductor devices highly integrated and multifunctional are required, stacked multichip package to be mounted by stacking a plurality of chips in one package (stack MCP) techniques have been developed.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来、スタックMCPとして、サイズの異なる複数のチップをそれらの外形寸法の大きさにしたがって下層から上層にかけて順次ピラミッド状に積層し、各チップの端子電極(パッド)をワイヤボンディングによって基板上の端子と接続する構成がある(例えば特許文献1,特許文献2参照)。 Conventionally, as a stack MCP, sequentially stacked in a pyramid shape from the lower layer toward the upper layer a plurality of different chips according to the size of their outer dimensions sized, and terminals on the board terminal electrodes of each chip (pad) by wire bonding is configured to be connected (for example, see Patent Document 1, Patent Document 2).
【0003】 [0003]
また、他のスタックMCPとして、サイズの如何にかかわらず複数のチップを積層することのできるパッケージ構造が提案されている(例えば特許文献3参照)。 As another stack MCP, (for example, see Patent Document 3) that the package structure is proposed which can be stacked a plurality of chips irrespective of size. 同文献に開示されたスタックMCPでは、上層のチップを下層のチップに対して平面位置をずらして積層することによって、チップサイズに影響されずに同一パッケージ内に複数のチップを積層することが可能となっている。 Stack MCP disclosed in this document, by laminating by shifting the flat position to the underlying chip layer chip, it can be stacked a plurality of chips in the same package without being affected by chip size It has become.
【0004】 [0004]
【特許文献1】 [Patent Document 1]
実開昭62−158840号公報【特許文献2】 Japanese Unexamined Utility Model Publication No. 62-158840 [Patent Document 2]
特開平6−37250号公報【特許文献3】 JP 6-37250 [Patent Document 3]
特開2001−196526号公報【0005】 Japanese Unexamined Patent Publication No. 2001-196526 Publication [0005]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところで、上記した従来技術のスタックMCPでは、以下の問題があった。 Incidentally, the stack MCP of the prior art described above, has the following problems.
特許文献1,2に開示されたパッケージ構造では、上層にあるチップが下層にあるチップよりもサイズが小さくなければならず、同一サイズのチップは積層することができない。 In the package structure disclosed in Patent Documents 1 and 2, the chip in the upper layer must be less in size than the chip in the lower layer, the same size of the chip can not be stacked. すなわち、下層のチップにおいてパッドが形成されている領域は、その上層のチップに対して必ず露出されている必要があり、積層する順位によってチップ形状が制約されるため、設計自由度が極めて小さいという問題があった。 That is, the region where the pad is formed in the lower layer of the chip, must be always exposed to the upper layer of the chip, because the chip shape is constrained by ranking laminating, design freedom is that very small there was a problem.
【0006】 [0006]
特許文献3に開示されたパッケージ構造では、チップをずらして積層することにより、同一サイズのチップであっても実装することは可能である。 In the package structure disclosed in Patent Document 3, by laminating it shifted chips, it is possible to implement even the chip of the same size. しかしながら、この従来構造では、上層のチップに設けられるパッドは、上下のチップが互いに重なる領域となる縁辺に配置される(同文献3、図1参照)。 However, in this conventional structure, pads provided on the upper layer of the chip, the upper and lower chips are arranged in edge to be the regions overlapping each other (Id. 3, see FIG. 1). このため、各チップの同一辺に配線が集中し、パッケージ内における配線を効率的に行うことができないという問題があった。 Therefore, the wiring on the same side of each chip is concentrated, there is a problem that it is not possible to perform wiring in the package efficiently. また、このような構造を用いた3段以上のチップの積層は技術的にも困難であった。 Further, lamination of such three or more chips structure using was difficult technically.
【0007】 [0007]
本発明は上記問題点を解決するためになされたものであって、その目的はチップサイズに依らずに複数のチップを積層可能とし、パッケージ内における配線効率を向上することのできる半導体装置及び半導体装置の製造方法を提供することにある。 The present invention was made to solve the above problems, a semiconductor device and a semiconductor capable of its purpose is to allow stacking a plurality of chips regardless of the chip size, to improve the wiring efficiency in a package It is to provide a method for manufacturing a device.
【0008】 [0008]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するため、請求項1に記載の発明によれば、複数のチップを積層して実装した半導体装置において、上層のチップは下層のチップに対して平面位置をずらして積層され、各チップには、それぞれのチップ同士の互いに重なり合わない領域となる辺に沿ってパッドが形成されている。 To achieve the above object, according to the invention described in claim 1, in the semiconductor device mounted by stacking a plurality of chips, the upper layer of the chip is stacked by shifting the flat position to the underlying chip, each chip, the pad along the respective chip side becomes the non-overlapping area with each other in each other are formed. そして、パッドの形成領域に対応する前記上層のチップの下には、前記下層のチップと略同厚のスペーサが配置される。 Then, under the top layer of the chip corresponding to the formation region of the pad, the lower layer of the chip substantially the same thickness of the spacer is arranged.
【0009】 [0009]
この構成では、各チップのパッドが同一辺に集中してパッケージ配線の効率が低下することが抑止される。 In this configuration, the pad of each chip efficiency package wiring concentrated in the same side is suppressed to be reduced. また、前記スペーサが配置されることにより、前記上層のチップのワイヤボンディング時に、該上層のチップはスペーサによって支持される。 Further, by the spacer is arranged, during wire bonding of the upper layer of the chip, the chip of the upper layer is supported by the spacer. このため、ワイヤボンディング時の押圧力により、上層のチップが損傷を受けるのを防止することができる。 Therefore, the pressing force at the time of wire bonding can be an upper layer of the chip can be prevented from being damaged. 従って、パッケージ内の配線効率を向上させながら、3層以上の複数段のチップを積層可能である。 Thus, while improving the wiring efficiency in the package, it is possible to stack three or more layers of multi-stage chips.
【0010】 [0010]
請求項2,5に記載の発明によれば、前記スペーサは、該スペーサの上面及び下面のうち少なくとも何れか一方の面に、その面に対向するチップのパッドと接触して電気的に接続される配線パターンが形成されてなる配線フィルムとした。 According to the invention described in claim 2 and 5, wherein the spacer is at least one of the surfaces of the upper and lower surfaces of the spacer is in contact with and electrically connected to the pads of the chip facing the surface that the wiring pattern is a wiring film formed by formed.
【0011】 [0011]
これによれば、配線パターンを形成した配線フィルムを前記スペーサとして用いることにより、各チップを積層すると同時に、それらのパッケージ配線を並行して行うことができる。 According to this, by using a wiring film formed wiring pattern as the spacer, and at the same time stacking the chips, it can be performed in parallel their package wiring. これにより、アセンブリ工程の工程数を削減してコストダウンを図ることができる。 Thus, it is possible to reduce the cost by reducing the number of steps of the assembly process.
【0012】 [0012]
請求項3に記載の発明によれば、3層以上の複数段のチップを積層する際において、前記上層のチップに形成されたパッドは、そのチップを挟む上層又は下層のチップと同層の位置に配置される前記配線フィルムに形成した配線パターンと接続される。 According to the invention described in claim 3, in the time of laminating three or more layers in a plurality of stages of chips, pads formed on the upper layer of the chip, the position of the upper or lower layer of the chip and the same layer sandwich the chip It is connected to the wiring pattern formed on the wiring film disposed on.
【0013】 [0013]
この構成では、各層のチップのパッドはその上層又は下層に配置された配線フィルムの配線パターンと接続される。 In this arrangement, each layer of the chip pads are connected to the wiring pattern of the wiring film disposed on the upper layer or the lower layer. その際、配線パターンを両面に形成した配線フィルムを用いることによって、該配線フィルムを設ける数を減らすことができるため、コストダウンを図ることができる。 At that time, by using a wiring film formed with wiring patterns on both surfaces, it is possible to reduce the number of providing a wiring film, the cost can be reduced.
【0014】 [0014]
請求項4に記載の発明によれば、3層以上の複数段のチップを積層する際において、それぞれ上層のチップは、下層のチップに対して対称的に平面位置を交互にずらして積層される。 According to the invention of claim 4, in case of laminating a plurality of stages of three or more layers chips, an upper layer of the chip, respectively, are stacked in staggered alternately symmetrically plane position relative to the lower layer chip . その際、各チップのパッドは、前記それぞれのチップ同士の互いに重なり合わない領域となる辺に形成されることから、各層のチップにおいてパッド数が制限されることはない。 At that time, the pads of each chip, from being formed on the side to be the non-overlapping area with each other between the respective chips, is not that the number of pads is limited in each layer of the chip.
【0015】 [0015]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
(第一実施形態) (First Embodiment)
以下、本発明を具体化した第一実施形態を図1に従って説明する。 Hereinafter will be described a first embodiment embodying the present invention in accordance with FIG.
【0016】 [0016]
図1は、本実施形態のスタックMCPの構造を示す概略斜視図である。 Figure 1 is a schematic perspective view showing a structure of a stack MCP of this embodiment.
このスタックMCP11は、基板12上に2つのチップ13,14が上下に積層して実装された半導体装置である。 The stack MCP11 is a semiconductor device in which two chips 13 and 14 on the substrate 12 is mounted in vertically stacked. 下層のチップ(以下、下チップ)14は基板12と接着剤により接合され、上層のチップ(以下、上チップ)13は下チップ14と接着剤により接合されている。 Lower chip (hereinafter, the lower chip) 14 is bonded by the substrate 12 adhesive layer chip (hereinafter, the upper chip) 13 are joined by a lower tip 14 adhesive.
【0017】 [0017]
上チップ13と下チップ14は、本実施形態では同一サイズであり、上チップ13は下チップ14に対して平面位置を対角線方向(図において右上45°)にずらして積層されている。 Upper chip 13 and lower chips 14, in the present embodiment are the same size, over the chip 13 is laminated by shifting the plane position with respect to the lower tip 14 in a diagonal direction (upper right 45 ° in the figure). 尚、上チップ13と下チップ14は異なるサイズであっても構わない。 The upper chip 13 and lower chips 14 may be of different sizes.
【0018】 [0018]
詳述すると、下チップ14には、互いに隣り合ういずれかの2辺(図において左側及び下側の辺)に沿って複数のパッド15が形成されており、各パッド15は、基板12上に設けられた端子16とワイヤ17を介して配線されている。 In detail, the lower chip 14 is formed with a plurality of pads 15 along the two sides of any mutually adjacent (left and lower side in the drawing), each pad 15, on the substrate 12 via the terminal 16 is provided and the wire 17 are wired. 従って、上チップ13は、前記下チップ14における各パッド15の形成領域が確保(露出)されるように平面位置をずらして積層される。 Therefore, the upper tip 13, forming regions of each pad 15 in the lower chip 14 is laminated by shifting the flat position so as to ensure (exposed).
【0019】 [0019]
尚、上記のように、各パッド15が下チップ14の互いに隣り合ういずれかの2辺に形成される場合においては、上チップ13は対角線方向にずらして積層されるが、勿論、各パッド15は下チップ14のいずれか1辺のみに形成されていてもよい。 Incidentally, as described above, in the case where the pads 15 are formed on one of two sides adjacent the lower chip 14, but over the chip 13 is laminated by shifting diagonally, of course, the pads 15 it may be formed only on either one side of the lower chip 14. この場合、上チップ13は下チップ14に対して横方向もしくは縦方向にずらして積層される。 In this case, the upper chips 13 are stacked in laterally offset or vertical direction relative to the lower chip 14.
【0020】 [0020]
反対に、上チップ13には、前記下チップ14にて各パッド15が形成される辺と対向する辺(図において右側及び上側の辺)に沿って複数のパッド18が形成されており、各パッド18は、前記と同様、基板12上に設けられた端子16とワイヤ17を介して配線されている。 Conversely, the upper chip 13, a plurality of pads 18 are formed along the (right and upper side in the drawing) sides sides facing each pad 15 is formed at the lower tip 14, each pad 18, similar to the above, are wired through the terminal 16 and wires 17 provided on the substrate 12. すなわち、上チップ13の各パッド18は、上下のチップ13,14同士が互いに重なり合わない領域となる辺に配置されている。 That is, each pad 18 of the upper tip 13, between the upper and lower chips 13 and 14 are disposed on the side to be the non-overlapping area with each other.
【0021】 [0021]
そして、前記各パッド18が形成される領域に対応する該上チップ13の直下には、スペーサ19が配置されている。 Then, the right under the upper chips 13 corresponding to the region where the pads 18 are formed, the spacer 19 is disposed.
詳述すると、このスペーサ19は、例えばポリイミド等の材質よりなるプラスチックフィルムで構成され、前記下チップ14のチップ厚と略同じ厚さで形成されている。 In detail, the spacer 19 is, for example, a plastic film made of a material such as polyimide, and is formed substantially in the same thickness as the chip thickness of the lower tip 14. また、スペーサ19は、本実施形態では、チップ13をずらすことにより該上チップ13が下チップ14の縁辺から突出される領域に対応する幅で形成されている。 The spacer 19 is, in this embodiment, the upper tip 13 is formed with a width corresponding to the region projected from edge of the lower tip 14 by shifting the chip 13.
【0022】 [0022]
このようなスペーサ19は、前記上チップ13が下チップ14の縁辺から突出される領域をあらかじめ見越して、各パッド18の形成位置に対応するように下チップ14と同層の位置に配置される。 Such spacer 19, the chip 13 is pre anticipation region protruded from edges of the bottom chip 14, it will be disposed in the lower chip 14 same layer so as to correspond to the forming positions of the respective pads 18 . 尚、スペーサ19としては、時間経過とともに硬化する充填材でもよい。 As the spacer 19 may be a filler which cures with time.
【0023】 [0023]
上記のように構成されたスタックMCP11では、基板12に実装した下チップ14に対して、それと同一サイズの上チップ13を実装することができる。 Stack MCP11 configured as described above, with respect to the lower chip 14 mounted on the substrate 12, the same can be mounted on the chip 13 of the same size.
また、このスタックMCP11では、上チップ13の各パッド18と基板12の端子16とをワイヤ17を介して配線する際、上チップ13はスペーサ19によって支持される。 Moreover, in the stack MCP 11, when the terminal 16 of each pad 18 and the substrate 12 on the chip 13 via wires 17 interconnect the upper tip 13 is supported by the spacer 19. これにより、ワイヤボンディング時に上チップ13が受ける押圧力による衝撃を緩和して、上チップ13を保護することができる。 Accordingly, to alleviate the impact caused by the pressing force on the chip 13 is subjected to wire bonding can be protected over the chip 13.
【0024】 [0024]
尚、本実施形態では、2つのチップ13,14を上下に積層する2層構造のスタックMCP11を例として説明したが、勿論、3層以上であっても積層することは可能である。 In the present embodiment, the stack MCP11 two layer structure in which two chips 13, 14 vertically has been described as an example, of course, it is possible to be three or more layers laminated.
【0025】 [0025]
例えば、3層構造の場合は、最上位の3層目のチップを、2層目のチップ(図1における上チップ13)に対して、1層目のチップ(図1における下チップ14)と同じ位置になるように対称的にずらして配置する。 For example, in the case of a three-layer structure, the third layer of the chip top level, with respect to the second layer of the chip (upper chip 13 in FIG. 1), and the first layer of the chip (lower in Fig. 1 chip 14) to be the same position staggered symmetrically. また、4層構造の場合は、最上位の4層目のチップを、上記3層目のチップに対して2層目のチップと同じ位置になるように対称的にずらして配置する。 In the case of four-layer structure, a fourth layer of the chip the uppermost and staggered symmetrically so that the same position as the second layer of the chip relative to the third layer of the chip.
【0026】 [0026]
以下同様にして、上層のチップを下層のチップに対して上記のように対称的に交互にずらしながら積層することにより複数段での実装が可能である。 In the same manner, it is possible to implement in a plurality of stages by laminating while shifting symmetrically alternating as described above with respect to the underlying chip layer chip. 尚、このように3層以上でチップを積層する場合、2層目以上に配置するスペーサとしては、上記したような充填材を用いる。 In the case of stacking the chips in this way three or more layers, as a spacer arranged above the second layer, using the filler as described above.
【0027】 [0027]
以上記述したように、本実施形態によれば、以下の効果を奏する。 As described above, the present embodiment provides the following effects.
(1)上チップ13は、下チップ14における各パッド15の形成領域が確保されるように平面位置をずらして積層され、それによって下チップ14の縁辺から突出される上チップ13の直下には、該上チップ13における各パッド18の形成領域に対応してスペーサ19が配置される。 (1) on the chip 13 is laminated by shifting the planar position as formation region of each pad 15 under the chip 14 is secured, it just below the top chip 13 is protruded from the edge of the lower tip 14 by the , spacers 19 corresponding to the formation region of each pad 18 in the upper chips 13 are disposed. このスタックMCP11では、上チップ13がワイヤボンディング時に受ける衝撃をスペーサ19により緩和することができる。 This stack MCP 11, it is possible to reduce impact on chip 13 is subjected to wire bonding by a spacer 19. 換言すれば、上チップ13の各パッド18を、下チップ14にて各パッド15が形成される辺と対向する辺に形成することができる。 In other words, each pad 18 of the upper chip 13 can be formed on the side opposite to the side where the pads 15 at the lower chip 14 is formed. これにより、各チップ13,14の同一辺に配線が集中することが抑止され、パッケージ内における配線効率を向上させることができる。 Thus, the wiring in the same side of each chip 13, 14 is suppressed to concentrate, it is possible to improve the wiring efficiency in the package.
【0028】 [0028]
(2)本実施形態では、上層のチップ13の各パッド18は、それぞれのチップ13,14同士が互いに重なり合わない領域となる辺に沿って配置され、上層のチップ13は、下層のチップ14とスペーサ19とによりほぼチップ全体にわたって支持される。 (2) In the present embodiment, each pad 18 of the upper tip 13 is disposed along a side between each chip 13, 14 becomes the non-overlapping area with each other, the upper layer of the chip 13, a lower layer of the chip 14 It is supported substantially over the entire chip by the spacer 19. その結果、チップサイズの如何にかかわらず、3層以上の複数段のチップを積層可能とするスタックMCPを実現できるとともに、また、その際に各チップにおけるパッケージ配線を各辺に分散させることができるため、配線効率を向上させることができる。 As a result, irrespective of the chip size, with a plurality of stages of three or more layers chip can realize stack MCP to enable stacking, also makes it possible to disperse the package wiring for each chip on each side when the Therefore, it is possible to improve the wiring efficiency.
【0029】 [0029]
(3)本実施形態では、3層以上の複数段のチップを積層する場合であっても各チップにそれぞれ同数のパッドを形成することが可能である。 (3) In the present embodiment, it is possible to form a respective equal number of pads in each chip a case of laminating three or more layers of multi-stage chips. このため、上層のチップにおいてパッド数が制限されることもない。 Therefore, it is the nor limit the number of pads in the upper layer of the chip.
【0030】 [0030]
(第二実施形態) (Second Embodiment)
以下、本発明を具体化した第二実施形態を図2に従って説明する。 Hereinafter will be described a second embodiment embodying the present invention in accordance with FIG.
図2は、第二実施形態のスタックMCPの構造を示す概略斜視図である。 Figure 2 is a schematic perspective view showing a structure of a stack MCP in the second embodiment.
【0031】 [0031]
このスタックMCP21は、基板22上に2つのチップ23,24が上下に積層して実装された半導体装置である。 The stack MCP21 is a semiconductor device in which two chips 23, 24 on the substrate 22 is mounted in vertically stacked. 上層のチップ(以下、上チップ)23及び下層のチップ(以下、下チップ)24は、本実施形態ではそれぞれ素子形成面を下にして基板22に対して裏向き(フリップ)に実装されている。 Layer chip (hereinafter, the upper chip) 23 and the lower layer of the chip (hereinafter, the lower chip) 24 is mounted face down (flip) each element forming surface in the present embodiment, on the substrate 22 in the lower .
【0032】 [0032]
上チップ23と下チップ24は、本実施形態では同一サイズであり、上チップ23は下チップ24に対して平面位置を対角線方向(図において右上45°)にずらして積層されている。 Upper chip 23 and lower chips 24, in the present embodiment are the same size, over the chip 23 is laminated by shifting the plane position with respect to the lower tip 24 in a diagonal direction (upper right 45 ° in the figure). 尚、上チップ23と下チップ24は異なるサイズであっても構わない。 The upper chip 23 and lower chips 24 may be of different sizes.
【0033】 [0033]
詳述すると、下チップ24の素子形成面(図において裏面)には、互いに隣り合ういずれかの2辺(図において左側及び下側の辺)に沿って複数のパッド25が形成されており、各パッド25は、基板22上に例えば銅箔にて形成される外部接続用の配線パターン26と接触して電気的に接続されている。 In detail, the element formation surface of the lower chip 24 (rear surface in the drawing), and a plurality of pads 25 are formed along the (left and lower side in the drawing) one of two sides adjacent to each other, each pad 25 is in contact with and electrically connected to the wiring pattern 26 for external connection is formed by, for example, copper foil on the substrate 22.
【0034】 [0034]
反対に、上チップ23の素子形成面(図において裏面)には、前記下チップ24にて各パッド25が形成される辺と対向する辺(図において右側及び上側の辺)に沿って複数のパッド27が形成されている。 Conversely, on the element formation surface of the upper chip 23 (rear surface in the drawing), the side facing the side pads 25 are formed at the lower tip 24 more along the (right and upper side in the drawing) pad 27 is formed.
【0035】 [0035]
すなわち、上チップ23の各パッド27は、上チップ23をずらすことにより該上チップ23が下チップ24の縁辺から突出する領域、換言すれば、上下のチップ23,24同士が互いに重なり合わない領域となる辺に沿って配置されている。 That is, each pad 27 of the upper chip 23, region upper chip 23 by shifting the upper tip 23 protrudes from edge of the bottom chip 24, in other words, between the upper and lower chips 23, 24 do not overlap each other region They are arranged along the become sides. 従って、上チップ23は、各パッド27の形成領域が確保(露出)されるように平面位置をずらして積層される。 Therefore, the upper tip 23, forming regions of each pad 27 is laminated by shifting the flat position so as to ensure (exposed).
【0036】 [0036]
尚、第一実施形態と同様、下チップ24の各パッド25は、該下チップ24のいずれか1辺のみに形成されていてもよい。 Incidentally, similarly to the first embodiment, each pad 25 of the lower chip 24 may be formed only on either one side of the lower chip 24. この場合、上チップ23は下チップ24に対して横方向もしくは縦方向にずらして積層される。 In this case, the upper chip 23 is laminated laterally offset or vertical direction with respect to the lower tip 24.
【0037】 [0037]
前記各パッド27が形成される領域に対応する上チップ23の下には、配線フィルム28が配置されている。 Wherein the bottom of the upper chip 23 corresponding to the region where the pads 27 are formed, the wiring film 28 is arranged.
詳述すると、この配線フィルム28は、第一実施形態と同様、例えばポリイミド等の材質よりなるプラスチックフィルムで構成され、前記下チップ24のチップ厚と同じ厚さあるいはそれよりも若干薄い厚さで形成されている。 In detail, the wiring film 28, as in the first embodiment, for example, a plastic film made of a material such as polyimide, the same thickness as the chip thickness of the lower chip 24 or even more in some thin It is formed. また、この配線フィルム28の上面には、例えば銅箔にてなる外部接続用の配線パターン29が形成されており、この配線パターン29に前記上チップ23の各パッド27が接触して電気的に接続されている。 On the upper surface of the wiring film 28, for example, the wiring pattern 29 for external connection made of copper foil is formed, electrically the upper contact pads 27 of the chip 23 to the wiring pattern 29 It is connected.
【0038】 [0038]
このような配線フィルム28は、上チップ23をずらすことにより該上チップ23が下チップ24の縁辺から突出される領域を見越して、各パッド27の形成位置に対応するように下チップ24と同層の位置に配置される。 Such wiring film 28, in anticipation of the area upper chip 23 by shifting the upper chip 23 is protruded from the edge of the bottom chip 24, a lower chip 24 so as to correspond to the forming positions of each pad 27 equal It will be disposed in the layer.
【0039】 [0039]
上記のように構成されたスタックMCP21では、第一実施形態と同様、基板22に実装した下チップ24に対して、それと同一サイズの上チップ23を実装することができる。 Stack MCP21 configured as described above, similarly to the first embodiment, with respect to the lower chip 24 mounted on the substrate 22, the same can be mounted on a chip 23 of the same size.
【0040】 [0040]
また、このスタックMCP21では、上チップ23の各パッド27と接続される配線パターン29を有した配線フィルム28が、あらかじめ下チップ24と同層の位置に配置される。 Moreover, in the stack MCP21, wiring film 28 having a wiring pattern 29 connected to the respective pads 27 of the upper chip 23 is positioned in advance with the lower tip 24 to the position of the same layer. これにより、上チップ23を下チップ24に対して積層する際には、それと並行して上チップ23のパッケージ配線をも同時に行うことができる。 Thus, over the chip 23 when laminated to the lower chip 24 therewith can be carried out simultaneously the package wiring on the chip 23 in parallel.
【0041】 [0041]
尚、本実施形態では、2つのチップ23,24を上下に積層する2層構造のスタックMCP21を例として説明したが、勿論、3層以上であっても実装することは可能である。 In the present embodiment, the stack MCP21 two layer structure in which two chips 23, 24 vertically has been described as an example, of course, it is possible to implement even three or more layers. すなわち、3層以上の場合には、2層目以上のチップと同層の位置に、前記と同様の配線フィルム28をそれぞれ配置し、上層のチップを下層のチップに対して、第一実施形態と同様に対称的に交互にずらしながら積層することによって実装する。 That is, in the case of three or more layers, the position of the second layer or more chips in the same layer, the same wiring film 28 is arranged, the upper layer of the chip to the underlying chip, the first embodiment implemented by laminating while shifting symmetrically alternating similarly to.
【0042】 [0042]
以上記述したように、本実施形態によれば、以下の効果を奏する。 As described above, the present embodiment provides the following effects.
(1)上チップ23は、各パッド27の形成領域が確保されるように下チップ24に対して平面位置をずらして裏向き(フリップ)に積層され、下チップ24の縁辺から突出される上チップ23の下には、前記各パッド27と接続される配線パターン29を有した配線フィルム28が配置される。 (1) on the chip 23, on formation region of each pad 27 is stacked face down (flip) by shifting the plane position with respect to the lower tip 24 to be secured, it protrudes from the edge of the lower chip 24 under the chip 23, the wiring film 28 having a wiring pattern 29 connected to the respective pads 27 are arranged. これにより、上チップ23を積層する際に、それと並行して上チップ23のパッケージ配線を同時に行うことができるため、工程数を減らすことができる。 Thus, when stacking the upper tip 23, since it is possible to package wire above the chip 23 at the same time therewith in parallel, the number of steps can be reduced. その結果、アセンブリ工程におけるコストダウンを図ることができる。 As a result, costs can be reduced in the assembly process.
【0043】 [0043]
(2)本実施形態では、上層のチップ23の各パッド27は、それぞれのチップ23,24同士が互いに重なり合わない領域となる辺に沿って配置されるため、パッケージ配線が同一辺に集中することもない。 (2) In the present embodiment, each pad 27 of the upper layer of the chip 23, since each other each chip 23, 24 are disposed along the side to be the non-overlapping area with each other, the package wiring is concentrated in the same side nor. また、第一実施形態と同様、3層以上の複数段のチップを積層する場合であっても、各チップにそれぞれ同数のパッドを形成することが可能である。 Further, similarly to the first embodiment, even when the laminating three or more layers in a plurality of stages of chips, it is possible to respectively form the same number of pads on each chip.
【0044】 [0044]
(3)本実施形態では、下層のチップ24に対して積層される上層のチップ23は、下層のチップ24とそれと同層に配置される配線フィルム28とによりほぼチップ全体にわたって支持される。 (3) In the present embodiment, the upper layer of the chip 23 to be laminated to the underlying chip 24 is supported across substantially chip by the underlying chip 24 therewith and the wiring film 28 disposed on the same layer. これによって、チップサイズの如何にかかわらず3層以上の複数段のチップであっても積層可能なスタックMCPを実現することができる。 This can be a chip how three layers or more multiple stages regardless of chip size to achieve a stackable stack MCP. また、その際には、3層目以上のチップに対するパッケージ配線を、前記と同様にして各々のチップを積層するのと同時に行うことができるため、パッケージ配線の効率化を図ることができる。 Further, in that case, the package wiring for 3-layer or more chips, said the order can be carried out at the same time stacking the respective chips in the same manner, it is possible to improve the efficiency of the packaging line.
【0045】 [0045]
(第三実施形態) (Third embodiment)
以下、本発明を具体化した第三実施形態を図3及び図4に従って説明する。 Hereinafter will be described a third embodiment embodying the present invention in accordance with FIGS.
図3は、第三実施形態のスタックMCPの構造を示す概略斜視図である。 Figure 3 is a schematic perspective view showing a structure of a stack MCP in the third embodiment. 尚、本実施形態は、第二実施形態の配線フィルム28の構成を一部変更したものを使用し、3層以上の複数段のチップを実装する場合について説明するものである。 Note that the present embodiment is that a case will be described in which use those obtained by partly changing the construction of the second embodiment of the wiring film 28, to implement a plurality of stages of three or more layers chip.
【0046】 [0046]
このスタックMCP31は、基板32上に3つのチップ33〜35が積層して実装された半導体装置である。 The stack MCP31 is a semiconductor device in which three chips 33-35 on the substrate 32 is mounted by laminating. 以下では、便宜上、基板32に対してチップ33〜35を積層する順にしたがって第1層〜第3層チップ33〜35と記す。 For convenience, it referred to as first to third layers chip 33-35 in the order of stacking the chips 33 to 35 to the substrate 32.
【0047】 [0047]
第1層チップ33は、素子形成面を上にして基板32に実装され、第2層チップ34及び第3層チップ35は、それぞれ素子形成面を下にして裏向き(フリップ)に実装される。 The first layer chip 33, and on the element forming surface mounted on a substrate 32, a second layer chip 34 and the third layer chip 35 is mounted to each element forming surface face down in the bottom (flip) .
【0048】 [0048]
各チップ33〜35は、本実施形態ではそれぞれ同一サイズであり、第2層チップ34は、第1層チップ33に対して平面位置を対角線方向(図において右上45°)にずらして積層されている。 Each chip 33 to 35 are each the same size in the present embodiment, the second layer chip 34, the plane position relative to the first layer chip 33 diagonally are laminated by shifting the (upper right 45 ° in the drawing) there. そして、第3層チップ35は、その第2層チップ34に対して平面位置を逆の対角線方向(図において第2層チップ34の積層位置から左下45°)に対称的にずらして積層されている。 The third layer chip 35, its (in Fig lower left 45 ° from the stacking position of the second layer chip 34) diagonally opposite the flat position relative to the second layer chip 34 are symmetrically staggered stacked there. つまり、第3層チップ35は、第1層チップ33と同じ位置になるように第2層チップ34に積層されている。 That is, the third layer chip 35 is stacked on the second layer chip 34 to be the same position as the first layer chip 33. 尚、各チップ33〜35はそれぞれ異なるサイズであっても構わない。 Incidentally, each chip 33 to 35 may be of different sizes, respectively.
【0049】 [0049]
前記各チップ33〜35の素子形成面には、上記各実施形態と同様にして、各チップ33〜35同士が互いに重なり合わない領域となる辺に沿ってそれぞれ複数のパッド36〜38(図4参照)が形成されている。 Wherein the element formation surface of each chip 33 to 35, similarly to the above embodiments, each along a side the respective chips 33 to 35 to each other do not overlap each other area a plurality of pads 36 to 38 (FIG. 4 see) is formed. 尚、図3では、第3層チップ35に形成される各パッド38のみを示している。 In FIG 3 shows only the pads 38 formed on the third layer chip 35.
【0050】 [0050]
第1層チップ33と同層の位置には、該第1層チップ33と略同厚であり、第一実施形態と同様な形状の配線フィルム41が配置される。 The position of the same layer as the first layer chip 33, have the same thickness substantially with the first layer chip 33, the wiring film 41 similar to the first embodiment shape is disposed. 図4に示すように、この配線フィルム41の上面には、第2層チップ34に形成された各パッド37と接触して電気的に接続される配線パターン42が形成されている。 As shown in FIG. 4, on the upper surface of the wiring film 41, the wiring patterns 42 that are in contact with and electrically connected to the respective pads 37 formed on the second layer chip 34 is formed.
【0051】 [0051]
すなわち、第2層チップ34の各パッド37は、該第2層チップ34が第1層チップ33の縁辺から突出される領域に形成されており、前記第1層チップ33に積層するのと同時に配線フィルム41上の配線パターン42と接続される。 That is, each pad 37 of the second layer chip 34, the second layer chip 34 is formed in a region projecting from the edge of the first layer chip 33, simultaneously with the lamination to the first layer chip 33 It is connected to the wiring pattern 42 on the wiring film 41.
【0052】 [0052]
第2層チップ34と同層の位置には、上記各実施形態と同様、例えばポリイミド等のプラスチックフィルムよりなる第2層チップ34と略同厚の配線フィルム43が配置される。 The position of the same layer as the second layer chip 34, similarly to the above embodiments, for example, the second layer chip 34 substantially of the same thickness wiring film 43 made of a plastic film such as polyimide is disposed. 図4に示すように、この配線フィルム43には、その両面に例えば銅箔にてなる配線パターン44,45が形成されている。 As shown in FIG. 4, the wiring film 43, the wiring patterns 44 and 45 are formed comprising at both sides thereof, for example, copper foil.
【0053】 [0053]
詳述すると、配線フィルム43の下面に形成された配線パターン44は、第1層チップ33に形成された各パッド36と接触して電気的に接続される。 In detail, the wiring pattern 44 formed on the lower surface of the wiring film 43 is in contact with and electrically connected to the respective pads 36 formed on the first layer chip 33. すなわち、第1層チップ33の各パッド36は、第2層チップ34をずらすことによってチップ表面が確保(露出)される領域に形成されており、その形成領域に対応するように配線フィルム43を配置することにより該配線フィルム43の下面の配線パターン44と接続される。 That is, each pad 36 of the first layer chip 33 is formed in a region where the chip surface is secured (exposed) by shifting the second layer chip 34, the wiring film 43 so as to correspond to the formation area It is connected to the lower surface of the wiring pattern 44 of the wiring film 43 by placing.
【0054】 [0054]
反対に、配線フィルム43の上面に形成された配線パターン45は、第3層チップ35に形成された各パッド38と接触して電気的に接続される。 Conversely, the wiring pattern 45 formed on the upper surface of the wiring film 43 is in contact with and electrically connected to the respective pads 38 formed on the third layer chip 35. すなわち、第3層チップ35の各パッド38は、該第3層チップ35が第2層チップ34の縁辺から突出される領域に形成されており、前記第2層チップ34に積層するのと同時に配線フィルム43の上面の配線パターン45と接続される。 That is, each pad 38 of the third layer chip 35, the third-layer chip 35 is formed in a region projecting from the edge of the second layer chip 34, simultaneously with the lamination to the second layer chip 34 It is connected to the upper surface of the wiring pattern 45 of the wiring film 43.
【0055】 [0055]
尚、上記各実施形態と同様、第1層〜第3層チップ33〜35の各パッド36〜38は、それぞれのチップ33〜35の互いに重なり合わない領域において、いずれか1辺のみに形成されていてもよい。 Incidentally, similarly to the above embodiments, each pad 36 to 38 of the first to third layers chips 33 to 35, in a region not overlapping each other each chip 33-35 is formed only on either one side it may be. この場合、上層のチップはそれぞれ下層のチップに対して横方向もしくは縦方向にずらして積層される。 In this case, the laminated shifted in the horizontal direction or the vertical direction with respect to each layer of the chip underlying the chip.
【0056】 [0056]
上記のように構成されたスタックMCP31では、上記各実施形態と同様、基板32に実装した第1層チップ33に対して、それと同一サイズの第2層チップ34と第3層チップ35を実装することができる。 Stack MCP31 configured as described above, similarly to the above embodiments, implemented for the first layer chip 33 mounted on the substrate 32, the same as the second layer chip 34 of the same size third layer chip 35 be able to.
【0057】 [0057]
また、このスタックMCP31では、両面に配線パターン44,45を有した配線フィルム43が第2層チップ34と同層の位置に配置される。 Moreover, in the stack MCP 31, the wiring film 43 having a wiring pattern 44, 45 on both sides will be disposed in the second layer chip 34 same layer. これにより、第2層チップ34に対して第3層チップ35を積層する際には、それと並行して該第3層チップ35のパッケージ配線をも同時に行うことができる。 Thus, when stacking the third layer chip 35 to the second layer chip 34 therewith can be performed simultaneously package wiring of the third layer chip 35 in parallel.
【0058】 [0058]
また、このように両面に配線パターン44,45を形成することにより、第1層チップ33と第3層チップ35におけるパッケージ配線を、1枚の配線フィルム43によって行うことが可能である。 Further, by forming the wiring patterns 44, 45 on both sides in this manner, the first layer chip 33 packaged wiring in the third layer chip 35, it can be performed by one of the wiring film 43.
【0059】 [0059]
尚、本実施形態では、3つのチップ33〜35を積層する3層構造のスタックMCP31を例として説明したが、勿論、4層以上であっても同様にして実装することは可能である。 In the present embodiment, the stack MCP31 three layer structure in which the three chips 33 to 35 has been described as an example, of course, it is possible to implement in a similar manner even four or more layers. この場合、上記のような両面に配線パターンを有する配線フィルムを用いることによって、配線フィルムの数を減らすことができる。 In this case, by using a wiring film having a wiring pattern on both sides as described above, it is possible to reduce the number of wiring film.
【0060】 [0060]
以上記述したように、本実施形態によれば、以下の効果を奏する。 As described above, the present embodiment provides the following effects.
(1)両面に配線パターン44,45が形成された配線フィルム43を用いることによって、第1層チップ33と第3層チップ35におけるパッケージ配線を行うことができる。 (1) By using the wiring film 43 where the wiring patterns 44 and 45 are formed on both surfaces, it is possible to package interconnect the first layer chip 33 in the third layer chip 35. すなわち、1枚の配線フィルム43によって2チップ分のパッケージ配線を行うことが可能となる。 That is, one of the wiring film 43 it is possible to perform a package wiring 2 chips. このため、3層以上の複数段のチップを積層する場合において、第二実施形態に比べて配線フィルムの数を減らすことができるとともに、工程数をさらに減らすことができる。 Therefore, in the case of laminating three or more layers in a plurality of stages of chips, it is possible to reduce the number of wiring film compared to the second embodiment, it is possible to further reduce the number of steps. その結果、アセンブリ工程におけるコストダウンをさらに図ることができる。 As a result, it is possible to further reduce the cost of the assembly process.
【0061】 [0061]
尚、上記各実施形態は、以下の態様で実施してもよい。 Incidentally, the above embodiments may be carried out in the following manner.
・上記各実施形態では、各チップ間を接続するようにしてもよい。 In the embodiments described above, it may be connected between the respective chips.
・第二及び第三実施形態において、裏向き(フリップ)に実装されているチップを、それぞれ配線パターンの形成面を考慮して配線フィルムの配置を適宜変更することによって上向きに実装してもよい。 In - the second and third embodiments, the chip mounted face down (flip), the arrangement of the wiring film respectively in consideration of the formation surface of the wiring pattern may be upwardly implemented by appropriately changing .
【0062】 [0062]
・第三実施形態において、両面に配線パターンを形成した配線フィルムを用いることにより該配線フィルムが不要となる層には、第一実施形態で用いたスペーサを併用しながら複数のチップの積層を行うようにしてもよい。 - In a third embodiment, the layer wiring film becomes unnecessary by using a wiring film formed with wiring patterns on both surfaces, perform lamination of a plurality of chips while a combination of spacer used in the first embodiment it may be so.
【0063】 [0063]
・上記各実施形態では、パッケージ基板を用いてパッケージを構成する代わりに装置のプリント基板に直付けする、いわゆるマルチベアチップ実装体に適用してもよい。 In the embodiments described above, directly attached to the printed circuit board of the device instead of configuring a package with a package substrate, it may be applied to a so-called multi-bare chip mounting body.
【0064】 [0064]
上記各実施形態の特徴をまとめると以下のようになる。 It is as of the principles of the above embodiments.
(付記1) 複数のチップを積層して実装した半導体装置であって、 A (Note 1) semiconductor device mounted by stacking a plurality of chips,
上層のチップを下層のチップに対して平面位置をずらして積層し、各チップには、それぞれのチップ同士の互いに重なり合わない領域となる辺に沿ってパッドが形成され、該パッドの形成領域に対応する前記上層のチップの下には、前記下層のチップと略同厚のスペーサが配置されることを特徴とする半導体装置。 Laminated by shifting the flat position the upper layer of the chip to the underlying chip, each chip, pads are formed along the respective chip side becomes the non-overlapping area with each other between, on the formation region of the pad under the corresponding said layer chip, the semiconductor device characterized in that the lower layer of the chip substantially the same thickness of the spacer is arranged.
(付記2) 前記スペーサは、該スペーサの上面及び下面のうち少なくとも何れか一方の面に、その面に対向するチップのパッドと接触して電気的に接続される配線パターンが形成されてなる配線フィルムであることを特徴とする付記1記載の半導体装置。 (Supplementary Note 2) The spacer is at least one of the surfaces of the upper and lower surfaces of the spacer, the wiring pattern electrically connected in contact with the pads of the chip facing the surface, which are formed wiring of Supplementary Notes 1, wherein it is a film.
(付記3) 前記複数のチップは3層以上のチップであって、 (Supplementary Note 3) said plurality of chips is a three-layer or more chips,
前記上層のチップに形成されたパッドは、そのチップを挟む上層又は下層のチップと同層の位置に配置される前記配線フィルムに形成した配線パターンと接続されることを特徴とする付記2記載の半導体装置。 The upper layer of the pads formed on the chip, according to Note 2, wherein the be connected to the wiring pattern formed on the wiring film, which will be disposed in an upper layer or a lower layer of the chip and the same layer sandwich the chip semiconductor device.
(付記4) 前記複数のチップは3層以上のチップであって、 (Supplementary Note 4) The plurality of chips is a three-layer or more chips,
それぞれ上層のチップは、下層のチップに対して対称的に平面位置を交互にずらして積層されることを特徴とする付記1乃至3の何れか一記載の半導体装置。 Layer chip respectively, lower chip semiconductor apparatus as claimed in Appendix 1 to 3, characterized in that the symmetrically planar position are stacked shifted alternately to.
(付記5) 前記上層のチップに形成されるパッドは、前記下層のチップにてパッドが形成される辺と対向する辺に配置されてなることを特徴とする付記1乃至4の何れか一記載の半導体装置。 (Supplementary Note 5) pads formed on the upper layer of the chip, any one description of Supplementary Notes 1 to 4, characterized in that are arranged in a side that the side facing the pad is formed in the lower layer of tip semiconductor device.
(付記6) 前記スペーサは、ポリイミドよりなるプラスティックフィルムにて構成されることを特徴とする付記1乃至5の何れか一記載の半導体装置。 (Supplementary Note 6) The spacer is a semiconductor apparatus as claimed in Appendix 1 to 5, characterized in that it is constituted by a plastic film made of polyimide.
(付記7) 複数のチップを積層して実装する半導体装置の製造方法であって、上層のチップを下層のチップに対してそれぞれのチップの縁辺に形成されたパッドの形成領域を確保するように平面位置をずらして積層し、前記パッドが形成された面と対向する位置には該パッドに接触して電気的に接続される配線パターンを有した配線フィルムを配置するようにしたことを特徴とする半導体装置の製造方法。 As a (Supplementary Note 7) A method of manufacturing a semiconductor device implemented by stacking a plurality of chips, to ensure the respective formation regions of the pads formed on the edge of the chip layer chip to the underlying chip laminated by shifting the flat position, in a position facing the pad is formed faces and characterized in that to arrange the wiring film having a wiring pattern electrically connected in contact with the pad the method of manufacturing a semiconductor device to be.
【0065】 [0065]
【発明の効果】 【Effect of the invention】
以上詳述したように、本発明によれば、チップサイズに依らずに複数のチップを積層可能とし、パッケージ内における配線効率を向上することのできる半導体装置及び半導体装置の製造方法を提供することができる。 As described above in detail, according to the present invention, to provide a method of manufacturing a semiconductor device and a semiconductor device capable of a plurality of chips to allow stacking irrespective of the chip size, to improve the wiring efficiency in a package can.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】第一実施形態のスタックMCPの構造を示す概略斜視図である。 1 is a schematic perspective view showing a structure of a stack MCP in the first embodiment.
【図2】第二実施形態のスタックMCPの構造を示す概略斜視図である。 Figure 2 is a schematic perspective view showing a structure of a stack MCP in the second embodiment.
【図3】第三実施形態のスタックMCPの構造を示す概略斜視図である。 Figure 3 is a schematic perspective view showing a structure of a stack MCP in the third embodiment.
【図4】配線フィルムの構造を示す一部断面図である。 4 is a partial sectional view illustrating the structure of the wiring film.
【符号の説明】 DESCRIPTION OF SYMBOLS
13,14 複数のチップとしての上チップ及び下チップ23,24 複数のチップとしての上チップ及び下チップ33〜35 複数のチップとしての第1層〜第3層チップ19 スペーサ28,41,43 配線フィルム29,42,44,45 配線パターン 13 and 14 a plurality of first to third layers chip 19 spacers 28,41,43 wiring as a chip and lower chip 33-35 plurality of chips on a as a chip and lower chip 23, 24 a plurality of chips on the as chip film 29,42,44,45 wiring pattern

Claims (5)

  1. 複数のチップを積層して実装した半導体装置であって、 A semiconductor device mounted by stacking a plurality of chips,
    上層のチップを下層のチップに対して平面位置をずらして積層し、各チップには、それぞれのチップ同士の互いに重なり合わない領域となる辺に沿ってパッドが形成され、該パッドの形成領域に対応する前記上層のチップの下には、前記下層のチップと略同厚のスペーサが配置されることを特徴とする半導体装置。 Laminated by shifting the flat position the upper layer of the chip to the underlying chip, each chip, pads are formed along the respective chip side becomes the non-overlapping area with each other between, on the formation region of the pad under the corresponding said layer chip, the semiconductor device characterized in that the lower layer of the chip substantially the same thickness of the spacer is arranged.
  2. 前記スペーサは、該スペーサの上面及び下面のうち少なくとも何れか一方の面に、その面に対向するチップのパッドと接触して電気的に接続される配線パターンが形成されてなる配線フィルムであることを特徴とする請求項1記載の半導体装置。 The spacer may be at least one of the surfaces of the upper and lower surfaces of the spacer, a wiring film on which a wiring pattern electrically connected in contact with the pads of the chip facing the surface is formed the semiconductor device according to claim 1, wherein.
  3. 前記複数のチップは3層以上のチップであって、 Wherein the plurality of chips is a three-layer or more chips,
    前記上層のチップに形成されたパッドは、そのチップを挟む上層又は下層のチップと同層の位置に配置される前記配線フィルムに形成した配線パターンと接続されることを特徴とする請求項2記載の半導体装置。 Pad formed on the upper layer of the chip, according to claim 2, characterized in that it is connected to the wiring pattern formed on the wiring film, which will be disposed in an upper layer or a lower layer of the chip and the same layer sandwich the chip semiconductor device.
  4. 前記複数のチップは3層以上のチップであって、 Wherein the plurality of chips is a three-layer or more chips,
    それぞれ上層のチップは、下層のチップに対して対称的に平面位置を交互にずらして積層されることを特徴とする請求項1乃至3の何れか一項記載の半導体装置。 Layer chip respectively, the semiconductor device of symmetrically any one of claims 1 to 3, characterized in that it is laminated by shifting the plane located alternately to the underlying chip.
  5. 複数のチップを積層して実装する半導体装置の製造方法であって、 A method of manufacturing a semiconductor device implementing by stacking a plurality of chips,
    上層のチップを下層のチップに対してそれぞれのチップの縁辺に形成されたパッドの形成領域を確保するように平面位置をずらして積層し、前記パッドが形成された面と対向する位置に該パッドに接触して電気的に接続される配線パターンを有した配線フィルムを配置するようにしたことを特徴とする半導体装置の製造方法。 The pad layer chip laminated by shifting the flat position so as to secure the formation region of the pads formed on the edge of each chip to the underlying chip, at a position opposed to the pads are formed surface the method of manufacturing a semiconductor device being characterized in that to arrange the wiring film having a wiring pattern electrically connected in contact with.
JP2002320960A 2002-11-05 2002-11-05 Semiconductor device and method for manufacturing the same Withdrawn JP2004158536A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002320960A JP2004158536A (en) 2002-11-05 2002-11-05 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002320960A JP2004158536A (en) 2002-11-05 2002-11-05 Semiconductor device and method for manufacturing the same

Publications (1)

Publication Number Publication Date
JP2004158536A true JP2004158536A (en) 2004-06-03

Family

ID=32801648

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002320960A Withdrawn JP2004158536A (en) 2002-11-05 2002-11-05 Semiconductor device and method for manufacturing the same

Country Status (1)

Country Link
JP (1) JP2004158536A (en)

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006095703A1 (en) * 2005-03-09 2006-09-14 Matsushita Electric Industrial Co., Ltd. Structure and method for mounting bare chip
JP2008011733A (en) * 2006-07-04 2008-01-24 Ajinomoto Co Inc Dried potato powder, and powdery food using the dried potato powder
JP2009123911A (en) * 2007-11-14 2009-06-04 Sanyo Electric Co Ltd Semiconductor module and imaging apparatus
JP2009141330A (en) * 2007-11-14 2009-06-25 Sanyo Electric Co Ltd Semiconductor module and imaging apparatus
JP2010534951A (en) * 2007-07-27 2010-11-11 テッセラ,インコーポレイテッド Reconstituted wafer stacking packaging with after application pad extending portion
JP2010536171A (en) * 2007-08-03 2010-11-25 テセラ・テクノロジーズ・ハンガリー・ケイエフティー Stacked package that the use of recycled wafer
JP2013522887A (en) * 2010-03-18 2013-06-13 モサイド・テクノロジーズ・インコーポレーテッド Multichip package and how to create them using an offset die stacking
US8476774B2 (en) 2006-10-10 2013-07-02 Tessera, Inc. Off-chip VIAS in stacked chips
US8513794B2 (en) 2007-08-09 2013-08-20 Tessera, Inc. Stacked assembly including plurality of stacked microelectronic elements
US8629543B2 (en) 2007-06-11 2014-01-14 Invensas Corporation Electrically interconnected stacked die assemblies
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US8680687B2 (en) 2009-06-26 2014-03-25 Invensas Corporation Electrical interconnect for die stacked in zig-zag configuration
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
US8729690B2 (en) 2004-04-13 2014-05-20 Invensas Corporation Assembly having stacked die mounted on substrate
US8884403B2 (en) 2008-06-19 2014-11-11 Iinvensas Corporation Semiconductor die array structure
US8912661B2 (en) 2009-11-04 2014-12-16 Invensas Corporation Stacked die assembly having reduced stress electrical interconnects
US8999810B2 (en) 2006-10-10 2015-04-07 Tessera, Inc. Method of making a stacked microelectronic package
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US9305862B2 (en) 2008-03-12 2016-04-05 Invensas Corporation Support mounted electrically interconnected die assembly
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US10204892B2 (en) 2016-06-14 2019-02-12 Samsung Electronics Co., Ltd. Semiconductor package

Cited By (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8729690B2 (en) 2004-04-13 2014-05-20 Invensas Corporation Assembly having stacked die mounted on substrate
US7907420B2 (en) 2005-03-09 2011-03-15 Panasonic Corporation Bare chip mounted structure and mounting method
JPWO2006095703A1 (en) * 2005-03-09 2008-08-14 松下電器産業株式会社 Mounting structure of the bare chip and how to implement
WO2006095703A1 (en) * 2005-03-09 2006-09-14 Matsushita Electric Industrial Co., Ltd. Structure and method for mounting bare chip
JP4717062B2 (en) * 2005-03-09 2011-07-06 パナソニック株式会社 Mounting structure of the bare chip and how to implement
JP2008011733A (en) * 2006-07-04 2008-01-24 Ajinomoto Co Inc Dried potato powder, and powdery food using the dried potato powder
JP4558687B2 (en) * 2006-07-04 2010-10-06 クノール食品株式会社 Powdered foods with dry potato powder and the dried potato powder
US9048234B2 (en) 2006-10-10 2015-06-02 Tessera, Inc. Off-chip vias in stacked chips
US9899353B2 (en) 2006-10-10 2018-02-20 Tessera, Inc. Off-chip vias in stacked chips
US9378967B2 (en) 2006-10-10 2016-06-28 Tessera, Inc. Method of making a stacked microelectronic package
US8999810B2 (en) 2006-10-10 2015-04-07 Tessera, Inc. Method of making a stacked microelectronic package
US8476774B2 (en) 2006-10-10 2013-07-02 Tessera, Inc. Off-chip VIAS in stacked chips
US8629543B2 (en) 2007-06-11 2014-01-14 Invensas Corporation Electrically interconnected stacked die assemblies
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US8883562B2 (en) 2007-07-27 2014-11-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
JP2010534951A (en) * 2007-07-27 2010-11-11 テッセラ,インコーポレイテッド Reconstituted wafer stacking packaging with after application pad extending portion
KR101458538B1 (en) 2007-07-27 2014-11-07 테세라, 인코포레이티드 A stacked microelectronic unit, and method of fabrication thereof
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
JP2010536171A (en) * 2007-08-03 2010-11-25 テセラ・テクノロジーズ・ハンガリー・ケイエフティー Stacked package that the use of recycled wafer
US8513794B2 (en) 2007-08-09 2013-08-20 Tessera, Inc. Stacked assembly including plurality of stacked microelectronic elements
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
US9824999B2 (en) 2007-09-10 2017-11-21 Invensas Corporation Semiconductor die mount by conformal die coating
US9252116B2 (en) 2007-09-10 2016-02-02 Invensas Corporation Semiconductor die mount by conformal die coating
JP2009141330A (en) * 2007-11-14 2009-06-25 Sanyo Electric Co Ltd Semiconductor module and imaging apparatus
JP2009123911A (en) * 2007-11-14 2009-06-04 Sanyo Electric Co Ltd Semiconductor module and imaging apparatus
US9305862B2 (en) 2008-03-12 2016-04-05 Invensas Corporation Support mounted electrically interconnected die assembly
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US9508689B2 (en) 2008-05-20 2016-11-29 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US8884403B2 (en) 2008-06-19 2014-11-11 Iinvensas Corporation Semiconductor die array structure
US8680687B2 (en) 2009-06-26 2014-03-25 Invensas Corporation Electrical interconnect for die stacked in zig-zag configuration
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
US9490230B2 (en) 2009-10-27 2016-11-08 Invensas Corporation Selective die electrical insulation by additive process
US8912661B2 (en) 2009-11-04 2014-12-16 Invensas Corporation Stacked die assembly having reduced stress electrical interconnects
JP2013522887A (en) * 2010-03-18 2013-06-13 モサイド・テクノロジーズ・インコーポレーテッド Multichip package and how to create them using an offset die stacking
US9177863B2 (en) 2010-03-18 2015-11-03 Conversant Intellectual Property Management Inc. Multi-chip package with offset die stacking and method of making same
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9666513B2 (en) 2015-07-17 2017-05-30 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9859257B2 (en) 2015-12-16 2018-01-02 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US10204892B2 (en) 2016-06-14 2019-02-12 Samsung Electronics Co., Ltd. Semiconductor package
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board

Similar Documents

Publication Publication Date Title
US6281577B1 (en) Chips arranged in plurality of planes and electrically connected to one another
JP2701802B2 (en) Bare chip mounting printed circuit board
CN100541789C (en) Stack package utilizing through vias and re-distribution lines
KR100997787B1 (en) Stacked semiconductor package and method of manufacturing the same
US7119427B2 (en) Stacked BGA packages
JP3680092B2 (en) Stack package
JP4424351B2 (en) Method for producing a three-dimensional electronic circuit device
JP4934053B2 (en) Semiconductor device and manufacturing method thereof
KR100546374B1 (en) Multi chip package having center pads and method for manufacturing the same
JP2992814B2 (en) Semiconductor package
JP5042591B2 (en) Semiconductor packages and stacked semiconductor package
KR100407472B1 (en) Chip-Stacked Package Device Having Upper Chip Provided With Corner Trenchs And Method For Manufacturing the Same
JP4703980B2 (en) Laminated ball grid array package and a manufacturing method thereof
JP6336766B2 (en) Multi-chip package in which a plurality of semiconductor chips having different sizes with the same and a semiconductor element are laminated
JP4808408B2 (en) Multi-chip package, a semiconductor device and a manufacturing method thereof are used in this
KR100830787B1 (en) Semiconductor device
JP2725954B2 (en) Semiconductor device and manufacturing method thereof
CN101128091B (en) Component-embedded multilayer printed wiring board and manufacturing method thereof
US6469376B2 (en) Die support structure
JP3768761B2 (en) Semiconductor device and manufacturing method thereof
JPH08213543A (en) Multi-die package device
JP2002110898A (en) Semiconductor device
JP2002050737A (en) Semiconductor element laminate and method of manufacturing the same, and semiconductor device
WO2005109499A2 (en) Semiconductor component provided with a rewiring substrate and method for the production thereof
JP3495305B2 (en) A semiconductor device and a semiconductor module

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060110