JP2004158536A - Semiconductor device and method for manufacturing the same - Google Patents

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隆明 井戸
Takayoshi Nakamura
孝好 中村
Taro Kodama
太郎 児玉
Tomoaki Kojo
智章 古城
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which a plurality of chips can be laminated irrespective of a chip size, and wiring efficiency in a package can be improved. <P>SOLUTION: An upper chip 13 is laminated by deviating a planar position so as to secure the forming region of each pad 15 in a lower chip 14. A spacer 19 is disposed corresponding to the forming region of each pad 18 in the upper chip 13 under the upper chip 13 protruding from the edge side of the chip 14. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及び半導体装置の製造方法に関するものである。
近年、半導体装置は高集積化及び多機能化が要求され、一つのパッケージ内に複数のチップを積層して搭載するスタック型マルチチップパッケージ（スタックＭＣＰ）技術が開発されている。
【０００２】
【従来の技術】
従来、スタックＭＣＰとして、サイズの異なる複数のチップをそれらの外形寸法の大きさにしたがって下層から上層にかけて順次ピラミッド状に積層し、各チップの端子電極（パッド）をワイヤボンディングによって基板上の端子と接続する構成がある（例えば特許文献１，特許文献２参照）。
【０００３】
また、他のスタックＭＣＰとして、サイズの如何にかかわらず複数のチップを積層することのできるパッケージ構造が提案されている（例えば特許文献３参照）。同文献に開示されたスタックＭＣＰでは、上層のチップを下層のチップに対して平面位置をずらして積層することによって、チップサイズに影響されずに同一パッケージ内に複数のチップを積層することが可能となっている。
【０００４】
【特許文献１】
実開昭６２−１５８８４０号公報
【特許文献２】
特開平６−３７２５０号公報
【特許文献３】
特開２００１−１９６５２６号公報
【０００５】
【発明が解決しようとする課題】
ところで、上記した従来技術のスタックＭＣＰでは、以下の問題があった。
特許文献１，２に開示されたパッケージ構造では、上層にあるチップが下層にあるチップよりもサイズが小さくなければならず、同一サイズのチップは積層することができない。すなわち、下層のチップにおいてパッドが形成されている領域は、その上層のチップに対して必ず露出されている必要があり、積層する順位によってチップ形状が制約されるため、設計自由度が極めて小さいという問題があった。
【０００６】
特許文献３に開示されたパッケージ構造では、チップをずらして積層することにより、同一サイズのチップであっても実装することは可能である。しかしながら、この従来構造では、上層のチップに設けられるパッドは、上下のチップが互いに重なる領域となる縁辺に配置される（同文献３、図１参照）。このため、各チップの同一辺に配線が集中し、パッケージ内における配線を効率的に行うことができないという問題があった。また、このような構造を用いた３段以上のチップの積層は技術的にも困難であった。
【０００７】
本発明は上記問題点を解決するためになされたものであって、その目的はチップサイズに依らずに複数のチップを積層可能とし、パッケージ内における配線効率を向上することのできる半導体装置及び半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、複数のチップを積層して実装した半導体装置において、上層のチップは下層のチップに対して平面位置をずらして積層され、各チップには、それぞれのチップ同士の互いに重なり合わない領域となる辺に沿ってパッドが形成されている。そして、パッドの形成領域に対応する前記上層のチップの下には、前記下層のチップと略同厚のスペーサが配置される。
【０００９】
この構成では、各チップのパッドが同一辺に集中してパッケージ配線の効率が低下することが抑止される。また、前記スペーサが配置されることにより、前記上層のチップのワイヤボンディング時に、該上層のチップはスペーサによって支持される。このため、ワイヤボンディング時の押圧力により、上層のチップが損傷を受けるのを防止することができる。従って、パッケージ内の配線効率を向上させながら、３層以上の複数段のチップを積層可能である。
【００１０】
請求項２，５に記載の発明によれば、前記スペーサは、該スペーサの上面及び下面のうち少なくとも何れか一方の面に、その面に対向するチップのパッドと接触して電気的に接続される配線パターンが形成されてなる配線フィルムとした。
【００１１】
これによれば、配線パターンを形成した配線フィルムを前記スペーサとして用いることにより、各チップを積層すると同時に、それらのパッケージ配線を並行して行うことができる。これにより、アセンブリ工程の工程数を削減してコストダウンを図ることができる。
【００１２】
請求項３に記載の発明によれば、３層以上の複数段のチップを積層する際において、前記上層のチップに形成されたパッドは、そのチップを挟む上層又は下層のチップと同層の位置に配置される前記配線フィルムに形成した配線パターンと接続される。
【００１３】
この構成では、各層のチップのパッドはその上層又は下層に配置された配線フィルムの配線パターンと接続される。その際、配線パターンを両面に形成した配線フィルムを用いることによって、該配線フィルムを設ける数を減らすことができるため、コストダウンを図ることができる。
【００１４】
請求項４に記載の発明によれば、３層以上の複数段のチップを積層する際において、それぞれ上層のチップは、下層のチップに対して対称的に平面位置を交互にずらして積層される。その際、各チップのパッドは、前記それぞれのチップ同士の互いに重なり合わない領域となる辺に形成されることから、各層のチップにおいてパッド数が制限されることはない。
【００１５】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１に従って説明する。
【００１６】
図１は、本実施形態のスタックＭＣＰの構造を示す概略斜視図である。
このスタックＭＣＰ１１は、基板１２上に２つのチップ１３，１４が上下に積層して実装された半導体装置である。下層のチップ（以下、下チップ）１４は基板１２と接着剤により接合され、上層のチップ（以下、上チップ）１３は下チップ１４と接着剤により接合されている。
【００１７】
上チップ１３と下チップ１４は、本実施形態では同一サイズであり、上チップ１３は下チップ１４に対して平面位置を対角線方向（図において右上４５°）にずらして積層されている。尚、上チップ１３と下チップ１４は異なるサイズであっても構わない。
【００１８】
詳述すると、下チップ１４には、互いに隣り合ういずれかの２辺（図において左側及び下側の辺）に沿って複数のパッド１５が形成されており、各パッド１５は、基板１２上に設けられた端子１６とワイヤ１７を介して配線されている。従って、上チップ１３は、前記下チップ１４における各パッド１５の形成領域が確保（露出）されるように平面位置をずらして積層される。
【００１９】
尚、上記のように、各パッド１５が下チップ１４の互いに隣り合ういずれかの２辺に形成される場合においては、上チップ１３は対角線方向にずらして積層されるが、勿論、各パッド１５は下チップ１４のいずれか１辺のみに形成されていてもよい。この場合、上チップ１３は下チップ１４に対して横方向もしくは縦方向にずらして積層される。
【００２０】
反対に、上チップ１３には、前記下チップ１４にて各パッド１５が形成される辺と対向する辺（図において右側及び上側の辺）に沿って複数のパッド１８が形成されており、各パッド１８は、前記と同様、基板１２上に設けられた端子１６とワイヤ１７を介して配線されている。すなわち、上チップ１３の各パッド１８は、上下のチップ１３，１４同士が互いに重なり合わない領域となる辺に配置されている。
【００２１】
そして、前記各パッド１８が形成される領域に対応する該上チップ１３の直下には、スペーサ１９が配置されている。
詳述すると、このスペーサ１９は、例えばポリイミド等の材質よりなるプラスチックフィルムで構成され、前記下チップ１４のチップ厚と略同じ厚さで形成されている。また、スペーサ１９は、本実施形態では、チップ１３をずらすことにより該上チップ１３が下チップ１４の縁辺から突出される領域に対応する幅で形成されている。
【００２２】
このようなスペーサ１９は、前記上チップ１３が下チップ１４の縁辺から突出される領域をあらかじめ見越して、各パッド１８の形成位置に対応するように下チップ１４と同層の位置に配置される。尚、スペーサ１９としては、時間経過とともに硬化する充填材でもよい。
【００２３】
上記のように構成されたスタックＭＣＰ１１では、基板１２に実装した下チップ１４に対して、それと同一サイズの上チップ１３を実装することができる。
また、このスタックＭＣＰ１１では、上チップ１３の各パッド１８と基板１２の端子１６とをワイヤ１７を介して配線する際、上チップ１３はスペーサ１９によって支持される。これにより、ワイヤボンディング時に上チップ１３が受ける押圧力による衝撃を緩和して、上チップ１３を保護することができる。
【００２４】
尚、本実施形態では、２つのチップ１３，１４を上下に積層する２層構造のスタックＭＣＰ１１を例として説明したが、勿論、３層以上であっても積層することは可能である。
【００２５】
例えば、３層構造の場合は、最上位の３層目のチップを、２層目のチップ（図１における上チップ１３）に対して、１層目のチップ（図１における下チップ１４）と同じ位置になるように対称的にずらして配置する。また、４層構造の場合は、最上位の４層目のチップを、上記３層目のチップに対して２層目のチップと同じ位置になるように対称的にずらして配置する。
【００２６】
以下同様にして、上層のチップを下層のチップに対して上記のように対称的に交互にずらしながら積層することにより複数段での実装が可能である。尚、このように３層以上でチップを積層する場合、２層目以上に配置するスペーサとしては、上記したような充填材を用いる。
【００２７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）上チップ１３は、下チップ１４における各パッド１５の形成領域が確保されるように平面位置をずらして積層され、それによって下チップ１４の縁辺から突出される上チップ１３の直下には、該上チップ１３における各パッド１８の形成領域に対応してスペーサ１９が配置される。このスタックＭＣＰ１１では、上チップ１３がワイヤボンディング時に受ける衝撃をスペーサ１９により緩和することができる。換言すれば、上チップ１３の各パッド１８を、下チップ１４にて各パッド１５が形成される辺と対向する辺に形成することができる。これにより、各チップ１３，１４の同一辺に配線が集中することが抑止され、パッケージ内における配線効率を向上させることができる。
【００２８】
（２）本実施形態では、上層のチップ１３の各パッド１８は、それぞれのチップ１３，１４同士が互いに重なり合わない領域となる辺に沿って配置され、上層のチップ１３は、下層のチップ１４とスペーサ１９とによりほぼチップ全体にわたって支持される。その結果、チップサイズの如何にかかわらず、３層以上の複数段のチップを積層可能とするスタックＭＣＰを実現できるとともに、また、その際に各チップにおけるパッケージ配線を各辺に分散させることができるため、配線効率を向上させることができる。
【００２９】
（３）本実施形態では、３層以上の複数段のチップを積層する場合であっても各チップにそれぞれ同数のパッドを形成することが可能である。このため、上層のチップにおいてパッド数が制限されることもない。
【００３０】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図２に従って説明する。
図２は、第二実施形態のスタックＭＣＰの構造を示す概略斜視図である。
【００３１】
このスタックＭＣＰ２１は、基板２２上に２つのチップ２３，２４が上下に積層して実装された半導体装置である。上層のチップ（以下、上チップ）２３及び下層のチップ（以下、下チップ）２４は、本実施形態ではそれぞれ素子形成面を下にして基板２２に対して裏向き（フリップ）に実装されている。
【００３２】
上チップ２３と下チップ２４は、本実施形態では同一サイズであり、上チップ２３は下チップ２４に対して平面位置を対角線方向（図において右上４５°）にずらして積層されている。尚、上チップ２３と下チップ２４は異なるサイズであっても構わない。
【００３３】
詳述すると、下チップ２４の素子形成面（図において裏面）には、互いに隣り合ういずれかの２辺（図において左側及び下側の辺）に沿って複数のパッド２５が形成されており、各パッド２５は、基板２２上に例えば銅箔にて形成される外部接続用の配線パターン２６と接触して電気的に接続されている。
【００３４】
反対に、上チップ２３の素子形成面（図において裏面）には、前記下チップ２４にて各パッド２５が形成される辺と対向する辺（図において右側及び上側の辺）に沿って複数のパッド２７が形成されている。
【００３５】
すなわち、上チップ２３の各パッド２７は、上チップ２３をずらすことにより該上チップ２３が下チップ２４の縁辺から突出する領域、換言すれば、上下のチップ２３，２４同士が互いに重なり合わない領域となる辺に沿って配置されている。従って、上チップ２３は、各パッド２７の形成領域が確保（露出）されるように平面位置をずらして積層される。
【００３６】
尚、第一実施形態と同様、下チップ２４の各パッド２５は、該下チップ２４のいずれか１辺のみに形成されていてもよい。この場合、上チップ２３は下チップ２４に対して横方向もしくは縦方向にずらして積層される。
【００３７】
前記各パッド２７が形成される領域に対応する上チップ２３の下には、配線フィルム２８が配置されている。
詳述すると、この配線フィルム２８は、第一実施形態と同様、例えばポリイミド等の材質よりなるプラスチックフィルムで構成され、前記下チップ２４のチップ厚と同じ厚さあるいはそれよりも若干薄い厚さで形成されている。また、この配線フィルム２８の上面には、例えば銅箔にてなる外部接続用の配線パターン２９が形成されており、この配線パターン２９に前記上チップ２３の各パッド２７が接触して電気的に接続されている。
【００３８】
このような配線フィルム２８は、上チップ２３をずらすことにより該上チップ２３が下チップ２４の縁辺から突出される領域を見越して、各パッド２７の形成位置に対応するように下チップ２４と同層の位置に配置される。
【００３９】
上記のように構成されたスタックＭＣＰ２１では、第一実施形態と同様、基板２２に実装した下チップ２４に対して、それと同一サイズの上チップ２３を実装することができる。
【００４０】
また、このスタックＭＣＰ２１では、上チップ２３の各パッド２７と接続される配線パターン２９を有した配線フィルム２８が、あらかじめ下チップ２４と同層の位置に配置される。これにより、上チップ２３を下チップ２４に対して積層する際には、それと並行して上チップ２３のパッケージ配線をも同時に行うことができる。
【００４１】
尚、本実施形態では、２つのチップ２３，２４を上下に積層する２層構造のスタックＭＣＰ２１を例として説明したが、勿論、３層以上であっても実装することは可能である。すなわち、３層以上の場合には、２層目以上のチップと同層の位置に、前記と同様の配線フィルム２８をそれぞれ配置し、上層のチップを下層のチップに対して、第一実施形態と同様に対称的に交互にずらしながら積層することによって実装する。
【００４２】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）上チップ２３は、各パッド２７の形成領域が確保されるように下チップ２４に対して平面位置をずらして裏向き（フリップ）に積層され、下チップ２４の縁辺から突出される上チップ２３の下には、前記各パッド２７と接続される配線パターン２９を有した配線フィルム２８が配置される。これにより、上チップ２３を積層する際に、それと並行して上チップ２３のパッケージ配線を同時に行うことができるため、工程数を減らすことができる。その結果、アセンブリ工程におけるコストダウンを図ることができる。
【００４３】
（２）本実施形態では、上層のチップ２３の各パッド２７は、それぞれのチップ２３，２４同士が互いに重なり合わない領域となる辺に沿って配置されるため、パッケージ配線が同一辺に集中することもない。また、第一実施形態と同様、３層以上の複数段のチップを積層する場合であっても、各チップにそれぞれ同数のパッドを形成することが可能である。
【００４４】
（３）本実施形態では、下層のチップ２４に対して積層される上層のチップ２３は、下層のチップ２４とそれと同層に配置される配線フィルム２８とによりほぼチップ全体にわたって支持される。これによって、チップサイズの如何にかかわらず３層以上の複数段のチップであっても積層可能なスタックＭＣＰを実現することができる。また、その際には、３層目以上のチップに対するパッケージ配線を、前記と同様にして各々のチップを積層するのと同時に行うことができるため、パッケージ配線の効率化を図ることができる。
【００４５】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図３及び図４に従って説明する。
図３は、第三実施形態のスタックＭＣＰの構造を示す概略斜視図である。尚、本実施形態は、第二実施形態の配線フィルム２８の構成を一部変更したものを使用し、３層以上の複数段のチップを実装する場合について説明するものである。
【００４６】
このスタックＭＣＰ３１は、基板３２上に３つのチップ３３〜３５が積層して実装された半導体装置である。以下では、便宜上、基板３２に対してチップ３３〜３５を積層する順にしたがって第１層〜第３層チップ３３〜３５と記す。
【００４７】
第１層チップ３３は、素子形成面を上にして基板３２に実装され、第２層チップ３４及び第３層チップ３５は、それぞれ素子形成面を下にして裏向き（フリップ）に実装される。
【００４８】
各チップ３３〜３５は、本実施形態ではそれぞれ同一サイズであり、第２層チップ３４は、第１層チップ３３に対して平面位置を対角線方向（図において右上４５°）にずらして積層されている。そして、第３層チップ３５は、その第２層チップ３４に対して平面位置を逆の対角線方向（図において第２層チップ３４の積層位置から左下４５°）に対称的にずらして積層されている。つまり、第３層チップ３５は、第１層チップ３３と同じ位置になるように第２層チップ３４に積層されている。尚、各チップ３３〜３５はそれぞれ異なるサイズであっても構わない。
【００４９】
前記各チップ３３〜３５の素子形成面には、上記各実施形態と同様にして、各チップ３３〜３５同士が互いに重なり合わない領域となる辺に沿ってそれぞれ複数のパッド３６〜３８（図４参照）が形成されている。尚、図３では、第３層チップ３５に形成される各パッド３８のみを示している。
【００５０】
第１層チップ３３と同層の位置には、該第１層チップ３３と略同厚であり、第一実施形態と同様な形状の配線フィルム４１が配置される。図４に示すように、この配線フィルム４１の上面には、第２層チップ３４に形成された各パッド３７と接触して電気的に接続される配線パターン４２が形成されている。
【００５１】
すなわち、第２層チップ３４の各パッド３７は、該第２層チップ３４が第１層チップ３３の縁辺から突出される領域に形成されており、前記第１層チップ３３に積層するのと同時に配線フィルム４１上の配線パターン４２と接続される。
【００５２】
第２層チップ３４と同層の位置には、上記各実施形態と同様、例えばポリイミド等のプラスチックフィルムよりなる第２層チップ３４と略同厚の配線フィルム４３が配置される。図４に示すように、この配線フィルム４３には、その両面に例えば銅箔にてなる配線パターン４４，４５が形成されている。
【００５３】
詳述すると、配線フィルム４３の下面に形成された配線パターン４４は、第１層チップ３３に形成された各パッド３６と接触して電気的に接続される。すなわち、第１層チップ３３の各パッド３６は、第２層チップ３４をずらすことによってチップ表面が確保（露出）される領域に形成されており、その形成領域に対応するように配線フィルム４３を配置することにより該配線フィルム４３の下面の配線パターン４４と接続される。
【００５４】
反対に、配線フィルム４３の上面に形成された配線パターン４５は、第３層チップ３５に形成された各パッド３８と接触して電気的に接続される。すなわち、第３層チップ３５の各パッド３８は、該第３層チップ３５が第２層チップ３４の縁辺から突出される領域に形成されており、前記第２層チップ３４に積層するのと同時に配線フィルム４３の上面の配線パターン４５と接続される。
【００５５】
尚、上記各実施形態と同様、第１層〜第３層チップ３３〜３５の各パッド３６〜３８は、それぞれのチップ３３〜３５の互いに重なり合わない領域において、いずれか１辺のみに形成されていてもよい。この場合、上層のチップはそれぞれ下層のチップに対して横方向もしくは縦方向にずらして積層される。
【００５６】
上記のように構成されたスタックＭＣＰ３１では、上記各実施形態と同様、基板３２に実装した第１層チップ３３に対して、それと同一サイズの第２層チップ３４と第３層チップ３５を実装することができる。
【００５７】
また、このスタックＭＣＰ３１では、両面に配線パターン４４，４５を有した配線フィルム４３が第２層チップ３４と同層の位置に配置される。これにより、第２層チップ３４に対して第３層チップ３５を積層する際には、それと並行して該第３層チップ３５のパッケージ配線をも同時に行うことができる。
【００５８】
また、このように両面に配線パターン４４，４５を形成することにより、第１層チップ３３と第３層チップ３５におけるパッケージ配線を、１枚の配線フィルム４３によって行うことが可能である。
【００５９】
尚、本実施形態では、３つのチップ３３〜３５を積層する３層構造のスタックＭＣＰ３１を例として説明したが、勿論、４層以上であっても同様にして実装することは可能である。この場合、上記のような両面に配線パターンを有する配線フィルムを用いることによって、配線フィルムの数を減らすことができる。
【００６０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）両面に配線パターン４４，４５が形成された配線フィルム４３を用いることによって、第１層チップ３３と第３層チップ３５におけるパッケージ配線を行うことができる。すなわち、１枚の配線フィルム４３によって２チップ分のパッケージ配線を行うことが可能となる。このため、３層以上の複数段のチップを積層する場合において、第二実施形態に比べて配線フィルムの数を減らすことができるとともに、工程数をさらに減らすことができる。その結果、アセンブリ工程におけるコストダウンをさらに図ることができる。
【００６１】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態では、各チップ間を接続するようにしてもよい。
・第二及び第三実施形態において、裏向き（フリップ）に実装されているチップを、それぞれ配線パターンの形成面を考慮して配線フィルムの配置を適宜変更することによって上向きに実装してもよい。
【００６２】
・第三実施形態において、両面に配線パターンを形成した配線フィルムを用いることにより該配線フィルムが不要となる層には、第一実施形態で用いたスペーサを併用しながら複数のチップの積層を行うようにしてもよい。
【００６３】
・上記各実施形態では、パッケージ基板を用いてパッケージを構成する代わりに装置のプリント基板に直付けする、いわゆるマルチベアチップ実装体に適用してもよい。
【００６４】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） 複数のチップを積層して実装した半導体装置であって、
上層のチップを下層のチップに対して平面位置をずらして積層し、各チップには、それぞれのチップ同士の互いに重なり合わない領域となる辺に沿ってパッドが形成され、該パッドの形成領域に対応する前記上層のチップの下には、前記下層のチップと略同厚のスペーサが配置されることを特徴とする半導体装置。
（付記２） 前記スペーサは、該スペーサの上面及び下面のうち少なくとも何れか一方の面に、その面に対向するチップのパッドと接触して電気的に接続される配線パターンが形成されてなる配線フィルムであることを特徴とする付記１記載の半導体装置。
（付記３） 前記複数のチップは３層以上のチップであって、
前記上層のチップに形成されたパッドは、そのチップを挟む上層又は下層のチップと同層の位置に配置される前記配線フィルムに形成した配線パターンと接続されることを特徴とする付記２記載の半導体装置。
（付記４） 前記複数のチップは３層以上のチップであって、
それぞれ上層のチップは、下層のチップに対して対称的に平面位置を交互にずらして積層されることを特徴とする付記１乃至３の何れか一記載の半導体装置。
（付記５） 前記上層のチップに形成されるパッドは、前記下層のチップにてパッドが形成される辺と対向する辺に配置されてなることを特徴とする付記１乃至４の何れか一記載の半導体装置。
（付記６） 前記スペーサは、ポリイミドよりなるプラスティックフィルムにて構成されることを特徴とする付記１乃至５の何れか一記載の半導体装置。
（付記７） 複数のチップを積層して実装する半導体装置の製造方法であって、上層のチップを下層のチップに対してそれぞれのチップの縁辺に形成されたパッドの形成領域を確保するように平面位置をずらして積層し、前記パッドが形成された面と対向する位置には該パッドに接触して電気的に接続される配線パターンを有した配線フィルムを配置するようにしたことを特徴とする半導体装置の製造方法。
【００６５】
【発明の効果】
以上詳述したように、本発明によれば、チップサイズに依らずに複数のチップを積層可能とし、パッケージ内における配線効率を向上することのできる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】第一実施形態のスタックＭＣＰの構造を示す概略斜視図である。
【図２】第二実施形態のスタックＭＣＰの構造を示す概略斜視図である。
【図３】第三実施形態のスタックＭＣＰの構造を示す概略斜視図である。
【図４】配線フィルムの構造を示す一部断面図である。
【符号の説明】
１３，１４ 複数のチップとしての上チップ及び下チップ
２３，２４ 複数のチップとしての上チップ及び下チップ
３３〜３５ 複数のチップとしての第１層〜第３層チップ
１９ スペーサ
２８，４１，４３ 配線フィルム
２９，４２，４４，４５ 配線パターン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
2. Description of the Related Art In recent years, high integration and multifunctional semiconductor devices have been required, and a stack type multi-chip package (stack MCP) technology for stacking and mounting a plurality of chips in one package has been developed.
[0002]
[Prior art]
Conventionally, as a stack MCP, a plurality of chips having different sizes are sequentially laminated in a pyramid shape from a lower layer to an upper layer according to the size of their outer dimensions, and terminal electrodes (pads) of each chip are connected to terminals on a substrate by wire bonding. There is a configuration for connection (for example, see Patent Documents 1 and 2).
[0003]
Further, as another stack MCP, a package structure in which a plurality of chips can be stacked regardless of the size has been proposed (for example, see Patent Document 3). In the stack MCP disclosed in the same document, it is possible to stack a plurality of chips in the same package without being affected by the chip size by stacking the upper layer chip with the plane position shifted with respect to the lower chip. It has become.
[0004]
[Patent Document 1]
Japanese Utility Model Publication No. Sho 62-158840 [Patent Document 2]
JP-A-6-37250 [Patent Document 3]
JP 2001-196526 A
[Problems to be solved by the invention]
By the way, the above-mentioned conventional stack MCP has the following problems.
In the package structures disclosed in Patent Literatures 1 and 2, the size of an upper chip must be smaller than that of a lower chip, and chips of the same size cannot be stacked. In other words, the region where the pad is formed in the lower layer chip must be exposed to the upper layer chip, and the chip shape is restricted by the stacking order, so that the degree of freedom in design is extremely small. There was a problem.
[0006]
In the package structure disclosed in Patent Literature 3, it is possible to mount chips of the same size by stacking the chips while shifting them. However, in this conventional structure, the pads provided on the upper layer chip are arranged on the edge where the upper and lower chips overlap each other (see Patent Document 3, FIG. 1). For this reason, there is a problem that wiring is concentrated on the same side of each chip, and wiring in the package cannot be efficiently performed. Moreover, it is technically difficult to stack three or more chips using such a structure.
[0007]
The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device and a semiconductor device which can stack a plurality of chips regardless of the chip size and can improve wiring efficiency in a package. An object of the present invention is to provide a method for manufacturing a device.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, according to the invention described in claim 1, in a semiconductor device in which a plurality of chips are stacked and mounted, an upper chip is stacked with a planar position shifted from a lower chip, and each chip is stacked. Pads are formed on the chip along sides that are non-overlapping regions of each chip. Then, a spacer having substantially the same thickness as that of the lower layer chip is disposed below the upper layer chip corresponding to the pad formation region.
[0009]
With this configuration, it is suppressed that the pads of each chip are concentrated on the same side and the efficiency of the package wiring is reduced. Further, by disposing the spacer, the upper layer chip is supported by the spacer during wire bonding of the upper layer chip. Therefore, it is possible to prevent the upper chip from being damaged by the pressing force at the time of wire bonding. Therefore, it is possible to stack three or more layers of chips while improving the wiring efficiency in the package.
[0010]
According to the second and fifth aspects of the present invention, the spacer is electrically connected to at least one of the upper surface and the lower surface of the spacer by contacting a pad of a chip facing the surface. A wiring film having a wiring pattern formed thereon.
[0011]
According to this, by using the wiring film on which the wiring pattern is formed as the spacer, it is possible to stack the respective chips and simultaneously perform their package wiring. As a result, the number of assembly steps can be reduced and cost can be reduced.
[0012]
According to the third aspect of the present invention, when stacking a plurality of chips of three or more layers, the pads formed on the upper layer chip are positioned on the same layer as the upper layer or lower layer chip sandwiching the chip. Is connected to a wiring pattern formed on the wiring film disposed on the substrate.
[0013]
In this configuration, the pads of the chip in each layer are connected to the wiring pattern of the wiring film disposed on the upper or lower layer. At that time, by using a wiring film having a wiring pattern formed on both sides, the number of the wiring films to be provided can be reduced, so that the cost can be reduced.
[0014]
According to the fourth aspect of the present invention, when stacking three or more layers of chips, the upper chip is stacked so that its planar position is alternately shifted symmetrically with respect to the lower chip. . At this time, since the pads of each chip are formed on the sides of the respective chips that do not overlap each other, the number of pads in each layer of chips is not limited.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIG.
[0016]
FIG. 1 is a schematic perspective view showing the structure of the stack MCP of the present embodiment.
The stack MCP 11 is a semiconductor device in which two chips 13 and 14 are vertically stacked on a substrate 12 and mounted. A lower chip (hereinafter, lower chip) 14 is bonded to the substrate 12 with an adhesive, and an upper chip (hereinafter, upper chip) 13 is bonded to the lower chip 14 with an adhesive.
[0017]
The upper chip 13 and the lower chip 14 have the same size in this embodiment, and the upper chip 13 is stacked with the lower chip 14 displaced in a diagonal direction (upper right 45 ° in the drawing). Note that the upper chip 13 and the lower chip 14 may have different sizes.
[0018]
More specifically, the lower chip 14 is formed with a plurality of pads 15 along any two sides (left and lower sides in the drawing) adjacent to each other. It is wired via the terminal 16 provided and the wire 17. Therefore, the upper chip 13 is stacked with the plane position shifted so that the formation area of each pad 15 in the lower chip 14 is secured (exposed).
[0019]
When the pads 15 are formed on any two sides adjacent to each other on the lower chip 14 as described above, the upper chips 13 are stacked while being shifted in a diagonal direction. May be formed on only one side of the lower chip 14. In this case, the upper chip 13 is stacked while being shifted in the horizontal or vertical direction with respect to the lower chip 14.
[0020]
Conversely, a plurality of pads 18 are formed on the upper chip 13 along sides (right and upper sides in the figure) opposite to the sides on which the pads 15 are formed on the lower chip 14. The pad 18 is wired via a terminal 17 and a wire 17 provided on the substrate 12 as described above. That is, each pad 18 of the upper chip 13 is arranged on a side where the upper and lower chips 13 and 14 do not overlap each other.
[0021]
A spacer 19 is disposed immediately below the upper chip 13 corresponding to a region where each of the pads 18 is formed.
More specifically, the spacer 19 is formed of a plastic film made of a material such as polyimide, for example, and has a thickness substantially equal to the chip thickness of the lower chip 14. In this embodiment, the spacer 19 is formed to have a width corresponding to a region where the upper chip 13 projects from the edge of the lower chip 14 by shifting the chip 13.
[0022]
Such spacers 19 are arranged in the same layer position as the lower chip 14 so as to correspond to the formation positions of the pads 18 in anticipation of the region where the upper chip 13 projects from the edge of the lower chip 14 in advance. . Note that the spacer 19 may be a filler that cures over time.
[0023]
In the stack MCP 11 configured as described above, the upper chip 13 having the same size as the lower chip 14 mounted on the substrate 12 can be mounted.
In the stack MCP 11, when the pads 18 of the upper chip 13 and the terminals 16 of the substrate 12 are wired via the wires 17, the upper chip 13 is supported by the spacers 19. Thereby, the impact due to the pressing force received by the upper chip 13 during wire bonding can be reduced, and the upper chip 13 can be protected.
[0024]
In this embodiment, the stack MCP 11 having a two-layer structure in which the two chips 13 and 14 are vertically stacked has been described as an example. However, three or more layers may be stacked as a matter of course.
[0025]
For example, in the case of a three-layer structure, the uppermost third-layer chip is different from the second-layer chip (upper chip 13 in FIG. 1) with the first-layer chip (lower chip 14 in FIG. 1). They are symmetrically shifted so as to be at the same position. In the case of a four-layer structure, the uppermost fourth-layer chip is symmetrically shifted from the third-layer chip so as to be at the same position as the second-layer chip.
[0026]
In the same manner, mounting in a plurality of stages is possible by laminating the upper layer chip alternately and symmetrically with respect to the lower layer chip as described above. When chips are stacked in three or more layers as described above, the above-described filler is used as a spacer arranged in the second or more layers.
[0027]
As described above, according to the present embodiment, the following effects can be obtained.
(1) The upper chip 13 is stacked with the plane position shifted so as to secure the formation area of each pad 15 in the lower chip 14, so that the upper chip 13 is directly below the upper chip 13 protruding from the edge of the lower chip 14. Spacers 19 are arranged corresponding to the regions where the pads 18 are formed on the upper chip 13. In the stack MCP 11, the impact that the upper chip 13 receives during wire bonding can be reduced by the spacer 19. In other words, each pad 18 of the upper chip 13 can be formed on the side of the lower chip 14 opposite to the side on which each pad 15 is formed. As a result, the concentration of the wiring on the same side of each of the chips 13 and 14 is suppressed, and the wiring efficiency in the package can be improved.
[0028]
(2) In the present embodiment, the pads 18 of the upper chip 13 are arranged along the side where the respective chips 13 and 14 do not overlap each other, and the upper chip 13 is And the spacer 19 supports almost the entire chip. As a result, regardless of the chip size, it is possible to realize a stacked MCP capable of stacking three or more layers of chips in a plurality of layers, and at this time, it is possible to disperse the package wiring in each chip on each side. Therefore, wiring efficiency can be improved.
[0029]
(3) In the present embodiment, the same number of pads can be formed on each chip even when three or more layers of chips are stacked. Therefore, the number of pads in the upper chip is not limited.
[0030]
(Second embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to FIG.
FIG. 2 is a schematic perspective view showing the structure of the stack MCP of the second embodiment.
[0031]
The stack MCP 21 is a semiconductor device in which two chips 23 and 24 are vertically stacked on a substrate 22 and mounted. In the present embodiment, the upper chip (hereinafter, upper chip) 23 and the lower chip (hereinafter, lower chip) 24 are mounted face down (flip) with respect to the substrate 22 with the element forming surface facing down. .
[0032]
The upper chip 23 and the lower chip 24 have the same size in the present embodiment, and the upper chip 23 is stacked with the planar position shifted from the lower chip 24 in a diagonal direction (upper right 45 ° in the figure). Note that the upper chip 23 and the lower chip 24 may have different sizes.
[0033]
More specifically, a plurality of pads 25 are formed on any two sides (left and lower sides in the drawing) adjacent to each other on the element formation surface (the back surface in the drawing) of the lower chip 24, Each pad 25 is electrically connected to a wiring pattern 26 for external connection formed on the substrate 22 by, for example, a copper foil.
[0034]
Conversely, on the element formation surface (back surface in the figure) of the upper chip 23, a plurality of sides are formed along the side (the right side and the upper side in the figure) opposite to the side on which the pads 25 are formed in the lower chip 24. A pad 27 is formed.
[0035]
That is, each pad 27 of the upper chip 23 is a region where the upper chip 23 projects from the edge of the lower chip 24 by shifting the upper chip 23, in other words, a region where the upper and lower chips 23 and 24 do not overlap each other. Are arranged along the sides of Therefore, the upper chip 23 is stacked with the plane position shifted so that the formation area of each pad 27 is secured (exposed).
[0036]
Note that, similarly to the first embodiment, each pad 25 of the lower chip 24 may be formed on only one side of the lower chip 24. In this case, the upper chip 23 is stacked while being shifted in the horizontal direction or the vertical direction with respect to the lower chip 24.
[0037]
A wiring film 28 is disposed below the upper chip 23 corresponding to a region where each pad 27 is formed.
More specifically, as in the first embodiment, the wiring film 28 is formed of a plastic film made of a material such as polyimide, and has a thickness equal to or slightly smaller than the chip thickness of the lower chip 24. Is formed. On the upper surface of the wiring film 28, a wiring pattern 29 for external connection made of, for example, copper foil is formed, and the pads 27 of the upper chip 23 come into contact with the wiring pattern 29 to be electrically connected. It is connected.
[0038]
By displacing the upper chip 23, such a wiring film 28 has the same shape as the lower chip 24 so as to correspond to the formation position of each pad 27 in anticipation of a region where the upper chip 23 projects from the edge of the lower chip 24. It is arranged at the layer position.
[0039]
In the stack MCP 21 configured as described above, the upper chip 23 having the same size as the lower chip 24 mounted on the substrate 22 can be mounted similarly to the first embodiment.
[0040]
Further, in the stack MCP 21, a wiring film 28 having a wiring pattern 29 connected to each pad 27 of the upper chip 23 is previously arranged at the same layer position as the lower chip 24. Thus, when the upper chip 23 is stacked on the lower chip 24, the package wiring of the upper chip 23 can be performed at the same time.
[0041]
In the present embodiment, the stack MCP 21 having a two-layer structure in which the two chips 23 and 24 are vertically stacked is described as an example. However, it is needless to say that the stack MCP 21 can be mounted with three or more layers. That is, in the case of three or more layers, the same wiring film 28 as described above is arranged at the same layer position as the chip of the second layer or more, and the upper chip is replaced with the lower chip by the first embodiment. In the same manner as described above, mounting is performed by laminating while alternately and symmetrically shifting.
[0042]
As described above, according to the present embodiment, the following effects can be obtained.
(1) The upper chip 23 is stacked face-down (flip) with its plane position shifted with respect to the lower chip 24 so as to secure the formation area of each pad 27, and the upper chip 23 is projected from the edge of the lower chip 24. Under the chip 23, a wiring film 28 having a wiring pattern 29 connected to each of the pads 27 is arranged. Thereby, when stacking the upper chip 23, the package wiring of the upper chip 23 can be performed simultaneously in parallel with the stacking, so that the number of steps can be reduced. As a result, costs can be reduced in the assembly process.
[0043]
(2) In this embodiment, since the pads 27 of the upper chip 23 are arranged along the side where the chips 23 and 24 do not overlap each other, the package wiring is concentrated on the same side. Not even. Further, as in the first embodiment, even in the case where three or more layers of chips are stacked, it is possible to form the same number of pads on each chip.
[0044]
(3) In the present embodiment, the upper chip 23 stacked on the lower chip 24 is supported over substantially the entire chip by the lower chip 24 and the wiring film 28 arranged on the same layer. This makes it possible to realize a stacked MCP that can stack chips of three or more layers regardless of the chip size. In this case, the package wiring for the third or higher layer chip can be performed simultaneously with the stacking of the respective chips in the same manner as described above, so that the efficiency of the package wiring can be improved.
[0045]
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to FIGS.
FIG. 3 is a schematic perspective view showing the structure of the stack MCP of the third embodiment. Note that the present embodiment describes a case where a part of the configuration of the wiring film 28 of the second embodiment is partially used and a plurality of stages of chips of three or more layers are mounted.
[0046]
The stack MCP 31 is a semiconductor device in which three chips 33 to 35 are stacked and mounted on a substrate 32. Hereinafter, for the sake of convenience, the first to third layer chips 33 to 35 will be described according to the order in which the chips 33 to 35 are stacked on the substrate 32.
[0047]
The first layer chip 33 is mounted on the substrate 32 with the element forming surface facing up, and the second layer chip 34 and the third layer chip 35 are mounted face down (flip) with the element forming surface facing down. .
[0048]
The chips 33 to 35 have the same size in the present embodiment, and the second-layer chip 34 is stacked with the planar position shifted from the first-layer chip 33 in a diagonal direction (upper right 45 ° in the drawing). I have. The third-layer chips 35 are stacked such that the plane position of the third-layer chip 35 is symmetrically shifted in the opposite diagonal direction (45 ° lower left from the stacking position of the second-layer chip 34 in the figure) with respect to the second-layer chip 34. I have. That is, the third-layer chip 35 is stacked on the second-layer chip 34 at the same position as the first-layer chip 33. Note that the chips 33 to 35 may have different sizes.
[0049]
A plurality of pads 36 to 38 (FIG. 4) are formed on the element formation surface of each of the chips 33 to 35 along the side where the chips 33 to 35 do not overlap each other in the same manner as in each of the above embodiments. Reference) is formed. FIG. 3 shows only the pads 38 formed on the third-layer chip 35.
[0050]
At a position on the same layer as the first layer chip 33, a wiring film 41 having substantially the same thickness as the first layer chip 33 and having the same shape as that of the first embodiment is arranged. As shown in FIG. 4, on the upper surface of the wiring film 41, a wiring pattern 42 that is in contact with and electrically connected to each pad 37 formed on the second layer chip 34 is formed.
[0051]
That is, each pad 37 of the second layer chip 34 is formed in a region where the second layer chip 34 protrudes from the edge of the first layer chip 33, and at the same time as being laminated on the first layer chip 33. It is connected to the wiring pattern 42 on the wiring film 41.
[0052]
As in the above-described embodiments, a wiring film 43 having substantially the same thickness as the second layer chip 34 made of a plastic film such as polyimide is disposed at the same layer position as the second layer chip 34. As shown in FIG. 4, the wiring film 43 has wiring patterns 44 and 45 made of, for example, copper foil on both surfaces thereof.
[0053]
More specifically, the wiring pattern 44 formed on the lower surface of the wiring film 43 is in contact with and electrically connected to each pad 36 formed on the first layer chip 33. That is, each pad 36 of the first layer chip 33 is formed in a region where the chip surface is secured (exposed) by shifting the second layer chip 34, and the wiring film 43 is formed so as to correspond to the formation region. By arranging, it is connected to the wiring pattern 44 on the lower surface of the wiring film 43.
[0054]
Conversely, the wiring pattern 45 formed on the upper surface of the wiring film 43 is in contact with and electrically connected to each pad 38 formed on the third layer chip 35. That is, each pad 38 of the third-layer chip 35 is formed in a region where the third-layer chip 35 protrudes from the edge of the second-layer chip 34, and is simultaneously formed on the second-layer chip 34. It is connected to the wiring pattern 45 on the upper surface of the wiring film 43.
[0055]
Note that, similarly to the above embodiments, the pads 36 to 38 of the first to third layer chips 33 to 35 are formed on only one side in a region where the respective chips 33 to 35 do not overlap each other. May be. In this case, the upper-layer chips are stacked while being shifted in the horizontal or vertical direction with respect to the lower-layer chips.
[0056]
In the stack MCP 31 configured as described above, the second layer chip 34 and the third layer chip 35 having the same size are mounted on the first layer chip 33 mounted on the substrate 32, as in the above embodiments. be able to.
[0057]
Further, in the stack MCP 31, the wiring film 43 having the wiring patterns 44 and 45 on both sides is disposed at the same layer position as the second layer chip 34. Accordingly, when the third-layer chip 35 is stacked on the second-layer chip 34, the package wiring of the third-layer chip 35 can be performed at the same time.
[0058]
In addition, by forming the wiring patterns 44 and 45 on both sides in this way, it is possible to perform package wiring in the first layer chip 33 and the third layer chip 35 with one wiring film 43.
[0059]
In the present embodiment, the stack MCP 31 having a three-layer structure in which the three chips 33 to 35 are stacked has been described as an example. However, it is needless to say that four or more layers can be similarly mounted. In this case, the number of wiring films can be reduced by using a wiring film having a wiring pattern on both surfaces as described above.
[0060]
As described above, according to the present embodiment, the following effects can be obtained.
(1) By using the wiring film 43 in which the wiring patterns 44 and 45 are formed on both surfaces, package wiring in the first layer chip 33 and the third layer chip 35 can be performed. That is, package wiring for two chips can be performed by one wiring film 43. For this reason, when stacking three or more layers of chips, the number of wiring films can be reduced as compared with the second embodiment, and the number of steps can be further reduced. As a result, costs can be further reduced in the assembly process.
[0061]
Each of the above embodiments may be implemented in the following manner.
In each of the above embodiments, each chip may be connected.
In the second and third embodiments, the chips mounted face-down (flip) may be mounted upward by appropriately changing the arrangement of the wiring film in consideration of the formation surface of the wiring pattern. .
[0062]
In the third embodiment, a plurality of chips are stacked while using the spacer used in the first embodiment on a layer where the wiring film is unnecessary by using a wiring film having a wiring pattern formed on both surfaces. You may do so.
[0063]
In each of the above embodiments, the present invention may be applied to a so-called multi-bare chip mounting body which is directly mounted on a printed circuit board of an apparatus instead of forming a package using a package substrate.
[0064]
The features of each of the above embodiments are summarized as follows.
(Supplementary Note 1) A semiconductor device in which a plurality of chips are stacked and mounted,
The upper layer chip is stacked with the plane position shifted with respect to the lower layer chip, and a pad is formed on each chip along a side which is a non-overlapping region of each chip, and a pad is formed in a region where the pad is formed. A semiconductor device, wherein a spacer having substantially the same thickness as that of the lower layer chip is arranged under the corresponding upper layer chip.
(Supplementary Note 2) The spacer is formed by forming a wiring pattern on at least one of an upper surface and a lower surface of the spacer, the wiring pattern being in contact with and electrically connected to a pad of a chip facing the surface. The semiconductor device according to claim 1, wherein the semiconductor device is a film.
(Supplementary Note 3) The plurality of chips are chips of three or more layers,
3. The pad according to claim 2, wherein the pad formed on the upper layer chip is connected to a wiring pattern formed on the wiring film disposed at the same layer position as the upper layer or lower layer chip sandwiching the chip. Semiconductor device.
(Supplementary Note 4) The plurality of chips are chips of three or more layers,
4. The semiconductor device according to any one of supplementary notes 1 to 3, wherein the upper-layer chips are stacked symmetrically with respect to the lower-layer chips so that their plane positions are alternately shifted.
(Supplementary Note 5) The pad formed on the upper-layer chip is arranged on a side of the lower-layer chip opposite to a side on which the pad is formed. Semiconductor device.
(Supplementary Note 6) The semiconductor device according to any one of Supplementary Notes 1 to 5, wherein the spacer is formed of a plastic film made of polyimide.
(Supplementary Note 7) In a method of manufacturing a semiconductor device in which a plurality of chips are stacked and mounted, an upper chip is secured to a lower chip such that a pad formation region formed on an edge of each chip is secured. It is characterized in that a wiring film having a wiring pattern that is in contact with the pad and is electrically connected to the pad is disposed at a position facing the surface on which the pad is formed, with the plane position shifted and laminated. Semiconductor device manufacturing method.
[0065]
【The invention's effect】
As described in detail above, according to the present invention, it is possible to provide a semiconductor device and a method of manufacturing a semiconductor device that can stack a plurality of chips regardless of the chip size and can improve wiring efficiency in a package. Can be.
[Brief description of the drawings]
FIG. 1 is a schematic perspective view showing a structure of a stack MCP of a first embodiment.
FIG. 2 is a schematic perspective view illustrating a structure of a stack MCP of a second embodiment.
FIG. 3 is a schematic perspective view illustrating a structure of a stack MCP of a third embodiment.
FIG. 4 is a partial cross-sectional view showing a structure of a wiring film.
[Explanation of symbols]
13, 14 Upper and lower chips 23, 24 as a plurality of chips Upper and lower chips 33 to 35 as a plurality of chips First to third layer chips 19 as a plurality of chips 19 Spacers 28, 41, 43 Wiring Film 29, 42, 44, 45 Wiring pattern

Claims (5)

複数のチップを積層して実装した半導体装置であって、
上層のチップを下層のチップに対して平面位置をずらして積層し、各チップには、それぞれのチップ同士の互いに重なり合わない領域となる辺に沿ってパッドが形成され、該パッドの形成領域に対応する前記上層のチップの下には、前記下層のチップと略同厚のスペーサが配置されることを特徴とする半導体装置。A semiconductor device in which a plurality of chips are stacked and mounted,
The upper layer chip is stacked with the plane position shifted with respect to the lower layer chip, and a pad is formed on each chip along a side which is a non-overlapping region of each chip, and a pad is formed in a region where the pad is formed. A semiconductor device, wherein a spacer having substantially the same thickness as that of the lower layer chip is arranged under the corresponding upper layer chip. 前記スペーサは、該スペーサの上面及び下面のうち少なくとも何れか一方の面に、その面に対向するチップのパッドと接触して電気的に接続される配線パターンが形成されてなる配線フィルムであることを特徴とする請求項１記載の半導体装置。The spacer is a wiring film having a wiring pattern formed on at least one of an upper surface and a lower surface of the spacer and in contact with and electrically connected to a pad of a chip facing the surface. The semiconductor device according to claim 1, wherein: 前記複数のチップは３層以上のチップであって、
前記上層のチップに形成されたパッドは、そのチップを挟む上層又は下層のチップと同層の位置に配置される前記配線フィルムに形成した配線パターンと接続されることを特徴とする請求項２記載の半導体装置。The plurality of chips are chips of three or more layers,
3. The pad formed on the upper chip is connected to a wiring pattern formed on the wiring film disposed at the same layer as the upper or lower chip sandwiching the chip. Semiconductor device. 前記複数のチップは３層以上のチップであって、
それぞれ上層のチップは、下層のチップに対して対称的に平面位置を交互にずらして積層されることを特徴とする請求項１乃至３の何れか一項記載の半導体装置。The plurality of chips are chips of three or more layers,
4. The semiconductor device according to claim 1, wherein the upper layer chips are stacked symmetrically with respect to the lower layer chip so that their plane positions are alternately shifted. 5. 複数のチップを積層して実装する半導体装置の製造方法であって、
上層のチップを下層のチップに対してそれぞれのチップの縁辺に形成されたパッドの形成領域を確保するように平面位置をずらして積層し、前記パッドが形成された面と対向する位置に該パッドに接触して電気的に接続される配線パターンを有した配線フィルムを配置するようにしたことを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device in which a plurality of chips are stacked and mounted,
The upper layer chip is stacked with the plane chip shifted from the lower layer chip so as to secure an area for forming a pad formed on an edge of each chip, and the pad is placed at a position facing the surface on which the pad is formed. A method of manufacturing a semiconductor device, comprising: arranging a wiring film having a wiring pattern that is electrically connected to a semiconductor device.
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