JP2004153433A - Crystal oscillator and semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、水晶振動子が接続された水晶発振器および半導体装置に関する。
【0002】
【従来の技術】
スーパーへテロダイン方式を採用した一般の受信機は、アンテナを介して受信した変調波信号を高周波増幅し、所定の周波数を有する中間周波信号に変換した後に復調処理を行っている。
【0003】
特に、最近では、受信周波数の設定や各種の表示制御等をデジタル処理によって行う受信機が多くなっており、このようなデジタル処理においては精度の高いクロック信号やPLL回路用の基準周波数信号を生成するために水晶振動子を用いた発振器が用いられている。
【0004】
水晶振動子が外付けされる水晶発振器では、主にそれらを接続する接続線から受信機のアンテナや高周波増幅回路や混合回路に、水晶振動子の固有振動周波数の基本成分あるいは高調波成分のノイズが回り込んでスプリアスが生じやすい。特に、最近では各種のアナログ回路を含むほとんどの部品を半導体基板上に形成して1チップ部品とすることにより小型化やコスト低減を図る手法が一般的になりつつあるが、この場合であっても水晶振動子は必ず外付け部品となるため、1チップ部品と水晶振動子とを接続するプリント配線部分が必ず存在する。このため、この配線部分から受信機のアンテナ側に水晶振動子の固有振動周波数の基本成分や高調波成分のノイズが回り込んでスプリアスが発生し、感度の抑圧や受信品質の劣化を招くことになる。
【0005】
このような水晶発振器から放出されるノイズは水晶発振器の発振パワーが大きいほど多いため、水晶発振器の発振パワーを小さくすればその分だけこのノイズも小さくなり、受信機のスプリアスも低減することができる。水晶発振器の発振パワーを小さくする従来技術としては、閾値電圧が異なる複数のMOS・FETがあらかじめ備わった水晶発振器を用い、検査工程において最適なMOS・FETを選択することにより、低消費電力化を図る手法が知られている(例えば、特許文献1参照。)。
【0006】
【特許文献1】
特開平10−213686号公報(第8−14頁、図1−図8)
【0007】
【発明が解決しようとする課題】
ところで、上述した特許文献1に開示された水晶発振器では、複数の閾値電圧を有するMOS・FETを不純物の打ち込み濃度を制御して製造する必要があり、しかも、検査工程において選択されないMOS・FETは無駄になることから、製造工程や回路構成が複雑になるという問題がある。
【0008】
本発明は、このような点に鑑みて創作されたものであり、その目的は、製造工程や回路構成の複雑化を招くことなくスプリアスの発生を低減することができる水晶発振器および半導体装置を提供することにある。
【0009】
【課題を解決するための手段】
上述した課題を解決するために、本発明の水晶発振器は、水晶振動子を含んで構成される共振回路と、共振回路の共振周波数の信号を増幅する増幅器と、増幅器に供給される電流あるいは電圧を可変することにより、起動時の所定時間が経過したときに発振パワーを減少させる制御回路とを備えている。一般に、水晶発振器において発振を開始するために必要なパワーと、一旦発振が開始した後に発振を継続するために必要なパワーとを比較すると、発振を継続するために必要なパワーの方が小さい。このため、本実施形態では、起動直後の所定時間だけ増幅器に供給する電流あるいは電圧を大きくし、その後小さくすることにより、通常の動作時における水晶発振器の発振パワーを低減しており、この水晶発振器が含まれる装置において発生するスプリアスを低減することができる。しかも、増幅器に供給する電流値や電圧値を切り替えるだけであるため、製造工程や回路構成の複雑化を最小限に抑えることができる。
【0010】
また、上述した制御回路は、起動時の所定時間を計測するタイマ回路と、タイマ回路によって計測された所定時間が経過したときに発振パワーの切り替えを行うスイッチとを有することが望ましい。これにより、電流値や電圧値を所定のタイミングで切り替えることが容易となる。
【0011】
また、上述した制御回路は、増幅器に供給する電流を、起動時の所定時間第1の電流値に設定し、所定時間が経過したときに第1の電流値よりも小さな第2の電流値に設定する電流供給回路を有することが望ましい。これにより、増幅器に供給する電流を2段階に切り替えることが容易となる。
【0012】
また、上述した制御回路は、増幅器に供給する電圧を、起動時の所定時間第1の電圧値に設定し、所定時間が経過したときに第1の電圧値よりも低い第2の電圧値に設定する電源回路を有することが望ましい。これにより、増幅器に供給する電圧を2段階に切り替えることが容易となる。
【0013】
また、上述した制御回路は、増幅器に供給する電流を、起動時の第1の時間が経過するまで第1の電流値に設定し、第1の時間が経過したときに第1の電流値よりも小さな第2の電流値に設定する電流供給回路と、増幅器に供給する電圧を、起動時の第1の時間よりも長い第2の時間が経過するまで第1の電圧値に設定し、第2の時間が経過したときに第1の電圧値よりも低い第2の電圧値に設定する電源回路とを有することが望ましい。これにより、発振の維持が可能な最小の電流値、電圧値を実現することが可能になり、この水晶発振器が含まれる装置において発生するスプリアスをさらに低減することができる。
【0014】
本発明の半導体装置は、上述した水晶発振器とその出力端に接続された負荷回路とを有し、水晶振動子以外の構成部品がMOSプロセスあるいはCMOSプロセスを用いて半導体基板上に形成されている。これにより、さらに水晶発振器の消費電力を低減することが可能になり、発振パワーの低減に伴うスプリアスの低減が可能になる。
【0015】
また、上述した負荷回路は、水晶発振器の出力信号がゲートに入力されるFETを有することが望ましい。具体的には、この負荷回路は、FETを含むソース接地回路、ソースホロワ回路あるいはインバータ回路を有することが望ましい。これにより、負荷回路の入力インピーダンスを高くすることができるため、水晶発振器から負荷回路に流れ込む電流を低減することが可能になる。したがって、起動後の所定時間が経過したときに流れる第2の電流値をさらに低減することが可能になる。
【0016】
また、上述した水晶発振器の出力端とFETのゲートとが直結されているときに、FETのゲートには、出力端以外の配線が接続されていないことが望ましい。あるいは、上述した水晶発振器の出力端とFETのゲートが直流除去用のコンデンサを介して接続されているときに、FETのゲートには、このゲートにバイアス電圧を印加するバイアス回路が別のFETを介して接続されていることが望ましい。これにより、負荷回路の入力インピーダンスをさらに高くすることが可能になり、水晶発振器の発振パワーをさらに下げることができる。
【0017】
【発明の実施の形態】
以下、本発明を適用した一実施形態の受信機について詳細に説明する。
図1は、本実施形態の受信機の構成を示す図である。図1に示す受信機は、1チップ部品10として形成された高周波増幅回路21、混合回路22、局部発振器23、中間周波フィルタ24、26、中間周波増幅器25、PLL回路27、発振器30、負荷回路40を含んで構成されている。
【0018】
なお、1チップ部品10にはその他の回路、例えば受信機の種類に応じた検波回路等を含めるようにしてもよい。また、本実施形態では、発振器30において発生するノイズを低減することを主目的としているため、1チップ部品10内に発振器30と負荷回路40とが含まれていれば十分であり、図1に示した1チップ部品10内のその他の構成については、1チップ部品10の外部に接続するようにしてもよい。
【0019】
アンテナ50によって受信した変調波信号を高周波増幅回路21によって増幅した後、局部発振器23から出力される局部発振信号を混合することにより、高周波信号から中間周波信号への変換を行う。中間周波フィルタ24、26は、中間周波増幅回路25の前段および後段に設けられており、入力される中間周波信号から所定の帯域成分のみを抽出する。中間周波増幅回路25は、中間周波フィルタ24、26を通過する一部の中間周波信号を増幅する。
【0020】
発振器30は、パッド54に接続された外付け部品としての水晶振動子52を共振回路の一部として用いており、この水晶振動子52の固有振動周波数f0(実際にはこれより若干高い共振周波数fr)で発振動作を行う。負荷回路40は、発振器30の負荷となる回路であり、例えば、発振器30の出力信号の電圧レベルを調整して後段の回路に向けて出力するドライバ回路がこれに相当する。
【0021】
PLL回路27は、局部発振器23とともに周波数シンセサイザを構成しており、発振器30から出力され負荷回路40を介して入力される信号を基準信号として用いることにより、この基準信号のN倍の周波数で局部発振器23を発振させる制御を行う。このNの値は、制御部(図示せず)によって任意に変更可能であり、Nの値を切り替えることにより局部発振器23の発振周波数の切り替えが行われる。
【0022】
上述した本実施形態の1チップ部品10は、CMOSプロセスやMOSプロセスを用いて半導体基板上に一体形成されている。
図2は、発振器30の具体的な構成例を示す回路図である。図2に示すように、発振器30は、外付けされた水晶振動子52を共振回路の一部に用いて所定の発振動作を行うクラップ発振回路であり、FET31、抵抗32、コンデンサ33、34、定電流源35を含んで構成されている。水晶振動子52とコンデンサ33、34とによってLCの並列共振回路が形成されており、これらの各素子の素子定数によって決まる共振周波数の信号をFET31(増幅器)で増幅することにより、この共振周波数で発振動作が行われる。
【0023】
ところで、発振器30は、発振が停止している初期状態においては、発振を開始するためにある程度大きな電流をFET31に流す必要がある。また、発振器30は、所定周波数で一旦発振を始めるとその後は発振しやすくなるため、FET31に流す電流を少なくしても発振状態を維持することができる。
【0024】
本実施形態では、発振開始時の所定時間の間とその後で、FET31に流す電流値を切り替えるためにスタート回路36とタイマ回路39が設けられている。スタート回路36は、直列接続された定電流源37とスイッチ38とを有しており、これらの直列回路が定電流源35に並列に接続されている。タイマ回路39は、受信機に電源が投入された直後の所定時間だけ出力をハイレベルに維持する。上述したスイッチ38は、タイマ回路39の出力がハイレベルの間だけオン状態に制御される。
【0025】
したがって、受信機に電源が投入された直後の所定時間だけタイマ回路39の出力がハイレベルになって、スタート回路36内のスイッチ38がオン状態になる。このとき、2つの定電流源35、37がともにFET31のソース側に接続されるため、これら2つの定電流源35、37によって大きな電流がFET31に供給され、発振器30による発振動作が開始される。
【0026】
一方、受信機に電源が投入されてから所定時間が経過するとタイマ回路39の出力がローレベルになって、スタート回路36内のスイッチ38がオフ状態になる。このとき、FET31に対する電源供給は、それまでと異なり定電流源35のみによって行われるため、FET31に流れる電流は少なくなる。
【0027】
上述した定電流源35、スタート回路36、タイマ回路39が制御回路、電流供給回路に対応する。
このように、本実施形態の受信機に用いられる発振器30では、受信機に電源を投入した際に2つの定電流源35、37が接続されて大きな電流がFET31に供給されるため、発振器30が発振動作を開始することができる。また、電源投入から所定時間が経過すると、一方の定電流源37が接続されたスイッチ38がオフ状態になるため、他方の定電流源35のみがFET31に接続された状態になり、発振器30において流れる電流が少なくなる。
【0028】
ところで、発振器30の発振に必要な電流を少なくすればするほどパッド54およびこのパッド54に接続された配線を介して1チップ部品10の外部に放出されるノイズが少なくなるため、このノイズによって発生するスプリアスも低減することができる。一般に、発振器30の発振に必要な最小の電流は、負荷回路40に流れ込む電流も考慮して決定する必要があり、この負荷回路40に流れ込む電流が大きいと発振器30のFET31に供給する電流も大きくなってしまう。
【0029】
そこで、本実施形態では、負荷回路40の入力段をMOS型のFETで構成して入力インピーダンスを高くすることにより、発振器30から負荷回路40に流れ込む電流値を最小にしている。なお、実際には負荷回路40を含む1チップ部品10の全体がMOSプロセスあるいはCMOSプロセスによって形成されており、コストダウンや消費電力の低減が図られている。
【0030】
図3〜図7は、負荷回路40としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
図3には、FET100と抵抗101からなるソース接地回路を入力回路として用いた負荷回路40の構成が示されている。発振器30の出力信号がFET100のゲートに直接入力されており、この入力信号と逆相の信号がFET100のドレインから出力される。
【0031】
図4には、FET110と抵抗111からなるソースホロワ回路を入力回路として用いた負荷回路40の構成が示されている。発振器30の出力信号がFET110のゲートに直接入力されており、この入力信号と同相信号がFET110のソースから出力される。
【0032】
図5には、インバータ回路を入力回路として用いた負荷回路40の構成が示されている。p型のFET120とn型のFET121とを組み合わせることによりインバータ回路が形成されており、発振器30から出力される信号の直流成分がコンデンサ125によって除去され、交流成分(振幅成分)のみがインバータ回路に入力される。また、通常インバータ回路を増幅器として用いる場合には、FET120、121の各ゲートを抵抗を介して出力端に接続してゲートのバイアス電圧をほぼVDD/2に維持するが、このようなバイアス用の抵抗を用いるとインバータ回路の入力インピーダンスが低くなってしまうため好ましくない。このため、本実施形態では、FET122、123によって別のインバータ回路を構成し、このインバータ回路の入出力端を接続してバイアス電圧を生成している。このバイアス電圧は、ゲートが接地されたp型のFET124を介してFET120、121の各ゲートに印加されている。このように、別のインバータ回路を用いてバイアス電圧を生成し、このバイアス電圧をFET124を介して供給することにより、FET120、121によって構成されるインバータ回路において入出力間に接続される抵抗が不要になるため、FET120、121によって構成されるインバータ回路の入力インピーダンスを高く設定することが可能になり、発振器30から流れ込む電流値を最小にすることができる。
【0033】
図6には、差動増幅器を入力回路として用いた負荷回路40の構成が示されている。FET130、131、抵抗132、133、定電流源139によって差動増幅器が構成されており、一方のFET130のゲートにコンデンサ137を介して発振器30の出力信号が入力される。2つの抵抗135、136は、バイアス電圧を生成するためのものであり、このバイアス電圧がFET134のソース・ドレイン間を介して一方のFET130のゲートに印加されるとともに、FET131のゲートに直接印加されている。一般にFET130のゲートに所定のバイアス電圧を印加するために、抵抗によって構成されるバイアス回路が用いられるが、FET130のゲートに抵抗を直接接続すると、FET130を入力段として用いた負荷回路40の入力インピーダンスが低くなってしまう。ところが、このような抵抗を直接接続するのではなくFET134を介してFET130のゲートにバイアス電圧を印加することにより、直接接続された抵抗を用いた場合に比べて、負荷回路40の入力インピーダンスを高くすることができる。
【0034】
図7には、差動増幅器を入力回路として用いた他の負荷回路40の構成が示されている。FET140、141、抵抗142、143、定電流源149によって差動増幅器が構成されており、一方のFET140のゲートに発振器30の出力信号が直接入力される。また、FET144、定電流源145、抵抗146は、他方のFET141に印加するバイアス電圧を生成するバイアス回路であり、発振器30内のFET31、抵抗32、定電流源35と等価な構成を有している。したがって、このバイアス回路によって、発振器30の出力信号の直流成分と同じバイアス電圧が生成される。これにより、FET140、141、抵抗142、143、定電流源149によって構成される差動増幅器では、発振器30の出力信号に含まれる交流成分のみを増幅することができる。
【0035】
このように、本実施形態の発振器30では、起動直後の所定時間だけFET31に供給する電流を増加させ、その後減少させることにより、通常の動作時における発振器30の発振パワーを低減しており、この発振器30が含まれる受信機において発生するスプリアスを低減することができる。しかも、スタート回路36を用いてFET31に供給する電流値を切り替えるだけであるため、製造工程や回路構成の複雑化を最小限に抑えることができる。
【0036】
なお、本明細書では、発振動作を開始・維持するパワーを「発振パワー」と称している。一般に、この発振パワーは発振器30に流れる電流に比例する。例えば、本実施形態では、発振器30の出力端(FET31のソース)から負荷回路40にかかる電圧をV1、負荷回路40の入力抵抗をR1としたときに、発振パワーはV12/R1で計算される。また、上述したように、本実施形態では、高い入力インピーダンスを有する負荷回路40が用いられているため、FET31のソースに現れる電圧をV2、FET31のソース抵抗をR2とすると、この発振パワーはV22/R2で計算することもできる。
【0037】
また、本実施形態では、受信機に電源が投入された直後の所定時間を計測するタイマ回路39を用いて、所定時間経過後にスイッチ38をオフ状態にすることで、発振器30の発振パワーを小さくしている。このように、タイマ回路39を用いることにより、電流値を所定のタイミングで切り替えることが容易となる。特に、この切り替え動作によって、FET31に供給する電流値を2段階に切り替えることが容易となる。
【0038】
また、本実施形態では、水晶振動子52以外の発振器30や負荷回路40を含む1チップ部品10がMOSプロセスあるいはCMOSプロセスを用いて半導体基板上に一体形成されており、バイポーラトランジスタ等を用いる場合に比べて消費電力を低減することが可能であり、発振パワーの低減に伴うスプリアスのさらなる低減が可能になる。
【0039】
また、負荷回路40は、発振器30の出力信号がゲートに入力されるFETを有している。具体的には、負荷回路40は、FETを含むソース接地回路、ソースホロワ回路あるいはインバータ回路を有しており、これにより、負荷回路40の入力インピーダンスを高くすることができるため、発振器30から負荷回路40に流れ込む電流を低減することが可能になる。したがって、起動後の所定時間が経過したときに発振器30内のFET31に流れる2の電流値をさらに低減することが可能になる。
【0040】
また、図3、図4、図7に示す例では、負荷回路40に含まれる入力段のFETのゲートが発振器30の出力端と直結されているときに、この入力段のFETのゲートには、発振器30の出力端以外の配線が接続されていない。このため、負荷回路40の入力インピーダンスをさらに高くすることが可能になり、発振器30の発振パワーをさらに下げることができる。
【0041】
また、図5、図6に示す例では、負荷回路40に含まれる入力段のFETのゲートが直流除去用のコンデンサを介して発振器30の出力端に接続されているときに、このFETのゲートには、このゲートにバイアス電圧を印加するバイアス回路が別のFETを介して接続されている。一般には、FETのゲートにバイアス電圧を供給する場合には抵抗が用いられることが多いが、このように抵抗を介してバイアス電圧を供給する代わりにFETを介してバイアス電圧を供給することにより、負荷回路40の入力インピーダンスをさらに高くすることが可能になり、発振器の発30振パワーをさらに下げることができる。
【0042】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、発振器30の後段に接続されたPLL回路27とは別に負荷回路40を設けたが、この負荷回路40をPLL回路27に含ませてもよい。この場合には、PLL回路27に含まれる入力回路を図3〜図7に示した構成によって実現すればよい。
【0043】
また、上述した実施形態では、水晶振動子52が接続された発振器30によって、PLL回路27の動作に必要な基準信号を生成するようにしたが、他の用途に用いるようにしてもよい。例えば、発振器30を用いて、プロセッサ(図示せず)の動作に必要なクロック信号を生成するようにしてもよい。
【0044】
また、上述した実施形態では、スタート回路36内のスイッチ38のオン/オフ状態をタイマ回路39の出力に応じて切り替えるようにしたが、マイクロコンピュータやその他のロジック回路から指示を出して切り替えるようにしてもよい。
【0045】
また、上述した実施形態では、2つの定電流源35、37を用いてFET31に供給する電流値を切り替えるようにしたが、これらを2つの抵抗に置き換えるとともに、起動後の所定時間が経過したときに、FET31のソースに接続された抵抗の抵抗値を高くしてFET31に流れる電流値を少なくしてもよい。
【0046】
また、定電流源35によって供給する電流よりも定電流源37によって供給される電流の方が少なくなるように設定するとともに、起動時には定電流源35による電流供給のみが有効に、その後は定電流源37による電流供給のみが有効になるように排他制御を行うようにしてもよい。
【0047】
また、上述した2つの定電流源35、37は完全に独立して設けるのではなく、一部を共通にして構成してもよい。図8は、発振器30の変形例の部分的構成を示す図であり、定電流源35とスタート回路36の機能を備える電流供給回路200の構成が示されている。電流供給回路200は、定電流I1を生成するFET201、203、204、電流源202と、FET203、204とともに第1のカレントミラー回路を構成するFET205と、FET203、204とともに第2のカレントミラー回路を構成するFET206と、第2のカレントミラー回路の動作をオン/オフするスイッチ207、208、インバータ回路209とを含んで構成されている。
【0048】
FET204、205、206は、ゲート長(チャネル長)がL、それぞれのゲート幅(チャネル幅)がW1、W2、W3に設定されている。起動時には、一方のスイッチ207が選択的にオンになるため、FET206のゲートがFET204のゲートと同電位となり、第2のカレントミラー回路による電流供給動作が有効になる。その結果、起動時には第1および第2のカレントミラー回路の両方によってFET31に大きな電流が供給される。第1のカレントミラー回路によって供給される電流I2は(W2/W1)I1、第2のカレントミラー回路によって供給される電流I3は(W3/W1)I1なので、これらを加算した合成電流I2’(=((W2+W3)/W1)I1)がFET31に供給される。また、起動後の所定時間が経過すると、他方のスイッチ208が選択的にオンになるため、FET206のゲートが接地され、第2のカレントミラー回路による電流供給動作が無効になる。その結果、起動後の所定時間が経過すると、第1のカレントミラー回路のみによってFET31に小さな電流I2(=(W2/W1)I1)が供給される。
【0049】
また、上述した実施形態では、起動時と所定時間経過後とでFET31に供給する電流値を可変したが、FET31の動作電圧の切り替えを行うようにしてもよい。
図9は、発振器の変形例を示す図である。図9に示す発振器30Aは、図2に示した発振器30に対して、FET31の動作電圧(ドレイン電圧)を生成する電源回路300を追加した点が主に異なっている。この電源回路300は、定電圧源301、FET302、スイッチ303を含んで構成されている。FET302のゲートおよびドレインは、ともに定電圧源301のプラス端子に接続されている。また、スイッチ303は、タイマ回路39Aの出力に応じて接続状態が切り替えられており、タイマ回路39Aの出力がハイレベルのときにはFET302のゲートに現れる電圧がFET31のドレインおよび抵抗32の一方端に印加され、この出力がローレベルのときにはFET302のソースに現れる電圧がFET31のドレインおよび抵抗32の一方端に印加される。
【0050】
タイマ回路39Aは、2つの出力端子を有しており、一方の出力端子から出力される信号によってスタート回路36内のスイッチ38の接続状態が切り替えられ、他方の出力端子から出力される信号によって電源回路300内のスイッチ303の接続状態が切り替えられる。起動時には、2つの出力端子から出力される信号はともにハイレベルであり、スイッチ38がオンされるとともにスイッチ303がFET302のゲート側に接続されている。したがって、FET31には2つの定電流源35、37を用いて大きな電流が供給されるとともに、電源回路300によって定電圧源301の出力電圧がそのままFET31のドレインに印加される。次に、起動後の所定時間が経過すると、タイマ回路39Aの一方の出力端子から出力される信号のみがローレベルに変化し、スイッチ38がオフ状態になってFET31に供給される電流が少なくなる。さらに、所定時間が経過すると、タイマ回路39Aの他方の出力端子から出力される信号もローレベルに変化し、スイッチ303の接続がFET302のソース側に切り替えられてFET31のドレインに印加される電圧が低くなる。
【0051】
このように、起動後の所定時間が経過した後に発振器30Aの動作電圧を発振が停止しない程度(図9に示した例ではFET302の閾値電圧分)低下させることにより、発振器30Aの発振出力の振幅を小さくして発振器30Aの発振パワーをさらに低減することが可能になり、発振器30Aが含まれる受信機において発生するスプリアスをさらに低減することができる。
【0052】
また、タイマ回路39Aを用い手動作電圧を切り替えることにより、動作電圧を所定のタイミングで切り替えることが容易となる。特に、この切り替え動作によって、FET31に印加する動作電圧を2段階に切り替えることが容易となる。
【0053】
なお、図9に示す構成では、発振器30A内にスタート回路36と電源回路300の両方を備えることにより、起動後にFET31に供給する電流を少なくするとともに動作電圧を低下させたが、電源回路300のみを備えて動作電圧を低下させる制御のみを行ってもよい。
【0054】
【発明の効果】
上述したように、本発明によれば、起動直後の所定時間だけ増幅器に供給する電流あるいは電圧を大きくし、その後小さくすることにより、通常の動作時における水晶発振器の発振パワーを低減しており、この水晶発振器が含まれる装置において発生するスプリアスを低減することができる。しかも、増幅器に供給する電流値や電圧値を切り替えるだけであるため、製造工程や回路構成の複雑化を最小限に抑えることができる。
【図面の簡単な説明】
【図1】一実施形態の受信機の構成を示す図である。
【図2】発振器の具体的な構成例を示す回路図である。
【図3】負荷回路としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
【図4】負荷回路としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
【図5】負荷回路としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
【図6】負荷回路としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
【図7】負荷回路としてドライバ回路を考えた場合の具体的な構成例を示す回路図である。
【図8】発振器の変形例の部分的構成を示す図である。
【図9】発振器の変形例を示す図である。
【符号の説明】
10 1チップ部品
21 高周波増幅回路
22 混合回路
23 局部発振器
24、26 中間周波フィルタ
25 中間周波増幅回路
27 PLL回路
30、30A 発振器
31、201、203、204、205、206、302 FET
32 抵抗
33、34 コンデンサ
35、37 定電流源
36 スタート回路
38、207、208、303 スイッチ
39、39A タイマ回路
40 負荷回路
50 アンテナ
52 水晶振動子
54 パッド
200 電流供給回路
209 インバータ回路
300 電源回路
301 定電圧源[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a crystal oscillator and a semiconductor device to which a crystal resonator is connected.
[0002]
[Prior art]
A general receiver employing the superheterodyne method performs high frequency amplification on a modulated wave signal received via an antenna, converts the signal into an intermediate frequency signal having a predetermined frequency, and then performs demodulation processing.
[0003]
In particular, recently, the number of receivers that perform reception processing such as setting of reception frequency and various display controls by digital processing is increasing. In such digital processing, a clock signal with high precision and a reference frequency signal for a PLL circuit are generated. For this purpose, an oscillator using a crystal oscillator is used.
[0004]
In the case of a crystal oscillator with an external crystal oscillator, noise from the fundamental component or harmonic component of the natural oscillation frequency of the crystal oscillator is mainly transmitted to the receiver antenna, high-frequency amplifier circuit, or mixing circuit from the connection wires connecting them. Wraps around and spurs are likely to occur. In particular, in recent years, a method of reducing the size and cost by forming almost all components including various analog circuits on a semiconductor substrate to form a one-chip component is becoming popular. Also, since the crystal oscillator is always an external component, there is always a printed wiring portion connecting the one-chip component and the crystal oscillator. For this reason, the noise of the fundamental frequency component and the harmonic component of the natural frequency of the crystal oscillator wrap around from the wiring portion to the antenna side of the receiver, causing spurious noise, which leads to suppression of sensitivity and deterioration of reception quality. Become.
[0005]
Since the noise emitted from such a crystal oscillator increases as the oscillation power of the crystal oscillator increases, this noise decreases as the oscillation power of the crystal oscillator decreases, and the spurious of the receiver can also be reduced. . As a conventional technique for reducing the oscillation power of a crystal oscillator, low power consumption is achieved by using a crystal oscillator that has multiple MOSFETs with different threshold voltages in advance and selecting the most appropriate MOSFET in the inspection process. A technique for achieving this is known (for example, see Patent Document 1).
[0006]
[Patent Document 1]
JP-A-10-21686 (pages 8 to 14, FIGS. 1 to 8)
[0007]
[Problems to be solved by the invention]
By the way, in the crystal oscillator disclosed in the above-mentioned Patent Document 1, it is necessary to manufacture a MOS-FET having a plurality of threshold voltages by controlling the implantation concentration of impurities. There is a problem that the manufacturing process and the circuit configuration are complicated because it is wasted.
[0008]
The present invention has been made in view of the above points, and an object of the present invention is to provide a crystal oscillator and a semiconductor device capable of reducing spurious generation without complicating a manufacturing process and a circuit configuration. Is to do.
[0009]
[Means for Solving the Problems]
In order to solve the above-described problems, a crystal oscillator according to the present invention includes a resonance circuit including a crystal oscillator, an amplifier for amplifying a signal having a resonance frequency of the resonance circuit, and a current or voltage supplied to the amplifier. And a control circuit for reducing the oscillation power when a predetermined time at the time of startup has elapsed. In general, when the power required to start oscillation in a crystal oscillator is compared with the power required to continue oscillation once oscillation has started, the power required to continue oscillation is smaller. For this reason, in the present embodiment, the oscillation power of the crystal oscillator during normal operation is reduced by increasing the current or voltage supplied to the amplifier only for a predetermined time immediately after startup and then decreasing the current or voltage. Can be reduced. Moreover, since only the current value and the voltage value supplied to the amplifier are switched, the complexity of the manufacturing process and the circuit configuration can be minimized.
[0010]
Further, it is preferable that the above-described control circuit includes a timer circuit for measuring a predetermined time at the time of activation, and a switch for switching the oscillation power when the predetermined time measured by the timer circuit has elapsed. This makes it easy to switch the current value or the voltage value at a predetermined timing.
[0011]
Further, the above-described control circuit sets the current supplied to the amplifier to a first current value for a predetermined time at the time of startup, and to a second current value smaller than the first current value when a predetermined time has elapsed. It is desirable to have a current supply circuit to set. This makes it easy to switch the current supplied to the amplifier in two stages.
[0012]
In addition, the above-described control circuit sets the voltage supplied to the amplifier to a first voltage value for a predetermined time at the time of startup, and to a second voltage value lower than the first voltage value when a predetermined time has elapsed. It is desirable to have a power supply circuit for setting. This makes it easy to switch the voltage supplied to the amplifier in two stages.
[0013]
Further, the above-described control circuit sets the current supplied to the amplifier to the first current value until the first time at the time of startup has elapsed, and sets the current to be less than the first current value when the first time has elapsed. A current supply circuit that sets the second current value to a small value, and sets the voltage supplied to the amplifier to the first voltage value until a second time that is longer than the first time at the time of startup elapses. It is desirable to have a power supply circuit that sets a second voltage value lower than the first voltage value when the time of 2 has elapsed. As a result, it is possible to realize the minimum current value and voltage value that can maintain the oscillation, and it is possible to further reduce the spurious generated in the device including the crystal oscillator.
[0014]
A semiconductor device according to the present invention includes the above-described crystal oscillator and a load circuit connected to an output terminal thereof, and components other than the crystal resonator are formed on a semiconductor substrate using a MOS process or a CMOS process. . As a result, it is possible to further reduce the power consumption of the crystal oscillator, and to reduce spurious due to the reduction of the oscillation power.
[0015]
Further, it is desirable that the above-described load circuit has an FET whose gate receives the output signal of the crystal oscillator. Specifically, this load circuit desirably has a common source circuit including a FET, a source follower circuit, or an inverter circuit. As a result, the input impedance of the load circuit can be increased, so that the current flowing from the crystal oscillator to the load circuit can be reduced. Therefore, it is possible to further reduce the value of the second current flowing when a predetermined time has elapsed after activation.
[0016]
Further, when the output terminal of the crystal oscillator is directly connected to the gate of the FET, it is desirable that no wiring other than the output terminal is connected to the gate of the FET. Alternatively, when the output terminal of the above-described crystal oscillator and the gate of the FET are connected via a DC removing capacitor, a bias circuit that applies a bias voltage to this gate has another FET connected to the gate of the FET. It is desirable that they be connected via a PC. As a result, the input impedance of the load circuit can be further increased, and the oscillation power of the crystal oscillator can be further reduced.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a receiver according to an embodiment of the present invention will be described in detail.
FIG. 1 is a diagram illustrating a configuration of a receiver according to the present embodiment. The receiver shown in FIG. 1 includes a high-
[0018]
The one-
[0019]
After the modulated wave signal received by the
[0020]
The
[0021]
The
[0022]
The above-described one-
FIG. 2 is a circuit diagram showing a specific configuration example of the
[0023]
By the way, in the initial state in which the oscillation is stopped, the
[0024]
In the present embodiment, a
[0025]
Therefore, the output of the
[0026]
On the other hand, when a predetermined time elapses after the power is turned on to the receiver, the output of the
[0027]
The above-described constant
As described above, in the
[0028]
By the way, as the current required for the oscillation of the
[0029]
Therefore, in the present embodiment, the current value flowing from the
[0030]
FIG. 3 to FIG. 7 are circuit diagrams showing specific configuration examples when a driver circuit is considered as the
FIG. 3 shows a configuration of a
[0031]
FIG. 4 shows a configuration of a
[0032]
FIG. 5 shows a configuration of a
[0033]
FIG. 6 shows a configuration of a
[0034]
FIG. 7 shows a configuration of another
[0035]
As described above, in the
[0036]
In this specification, the power for starting and maintaining the oscillation operation is referred to as “oscillation power”. Generally, the oscillation power is proportional to the current flowing through the
[0037]
In this embodiment, the oscillation power of the
[0038]
In the present embodiment, the one-
[0039]
Further, the
[0040]
In the examples shown in FIGS. 3, 4, and 7, when the gate of the input-stage FET included in the
[0041]
5 and 6, when the gate of the input stage FET included in the
[0042]
Note that the present invention is not limited to the above embodiment, and various modifications can be made within the scope of the present invention. For example, in the above-described embodiment, the
[0043]
In the above-described embodiment, the reference signal necessary for the operation of the
[0044]
In the above-described embodiment, the on / off state of the
[0045]
Further, in the above-described embodiment, the current value supplied to the
[0046]
In addition, the current supplied by the constant
[0047]
Further, the two constant
[0048]
Each of the
[0049]
Further, in the above-described embodiment, the value of the current supplied to the
FIG. 9 is a diagram illustrating a modification of the oscillator. The
[0050]
The
[0051]
In this way, by reducing the operating voltage of the
[0052]
Further, by switching the manual operation voltage using the
[0053]
In the configuration shown in FIG. 9, by providing both the
[0054]
【The invention's effect】
As described above, according to the present invention, the oscillation power of the crystal oscillator during normal operation is reduced by increasing the current or voltage supplied to the amplifier only for a predetermined time immediately after startup and then decreasing it. Spurious generated in a device including the crystal oscillator can be reduced. Moreover, since only the current value and the voltage value supplied to the amplifier are switched, the complexity of the manufacturing process and the circuit configuration can be minimized.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration of a receiver according to an embodiment.
FIG. 2 is a circuit diagram showing a specific configuration example of an oscillator.
FIG. 3 is a circuit diagram showing a specific configuration example when a driver circuit is considered as a load circuit.
FIG. 4 is a circuit diagram showing a specific configuration example when a driver circuit is considered as a load circuit.
FIG. 5 is a circuit diagram showing a specific configuration example when a driver circuit is considered as a load circuit.
FIG. 6 is a circuit diagram showing a specific configuration example when a driver circuit is considered as a load circuit.
FIG. 7 is a circuit diagram showing a specific configuration example when a driver circuit is considered as a load circuit.
FIG. 8 is a diagram showing a partial configuration of a modified example of the oscillator.
FIG. 9 is a diagram showing a modification of the oscillator.
[Explanation of symbols]
10 1-chip components
21 High frequency amplifier circuit
22 Mixing circuit
23 Local oscillator
24, 26 Intermediate frequency filter
25 Intermediate frequency amplifier
27 PLL circuit
30, 30A oscillator
31, 201, 203, 204, 205, 206, 302 FET
32 resistance
33, 34 capacitors
35, 37 constant current source
36 Start circuit
38, 207, 208, 303 switch
39, 39A timer circuit
40 load circuit
50 antenna
52 crystal oscillator
54 pads
200 current supply circuit
209 Inverter circuit
300 power supply circuit
301 constant voltage source
Claims (12)
前記共振回路の共振周波数の信号を増幅する増幅器と、
前記増幅器に供給される電流あるいは電圧を可変することにより、起動時の所定時間が経過したときに発振パワーを減少させる制御回路と、
を備えることを特徴とする水晶発振器。A resonance circuit including a crystal oscillator,
An amplifier for amplifying a signal having a resonance frequency of the resonance circuit;
By varying the current or voltage supplied to the amplifier, a control circuit that reduces the oscillation power when a predetermined time at the time of startup has elapsed,
A crystal oscillator comprising:
前記制御回路は、起動時の所定時間を計測するタイマ回路と、前記タイマ回路によって計測された所定時間が経過したときに前記発振パワーの切り替えを行うスイッチとを有することを特徴とする水晶発振器。In claim 1,
The crystal oscillator according to claim 1, wherein the control circuit includes a timer circuit that measures a predetermined time at the time of starting, and a switch that switches the oscillation power when the predetermined time measured by the timer circuit has elapsed.
前記制御回路は、前記増幅器に供給する電流を、起動時の所定時間第1の電流値に設定し、所定時間が経過したときに前記第1の電流値よりも小さな第2の電流値に設定する電流供給回路を有することを特徴とする水晶発振器。In claim 1 or 2,
The control circuit sets a current to be supplied to the amplifier to a first current value for a predetermined time at the time of startup, and sets a second current value smaller than the first current value when a predetermined time has elapsed. A crystal oscillator, comprising:
前記制御回路は、前記増幅器に供給する電圧を、起動時の所定時間第1の電圧値に設定し、所定時間が経過したときに前記第1の電圧値よりも低い第2の電圧値に設定する電源回路を有することを特徴とする水晶発振器。In claim 1 or 2,
The control circuit sets the voltage supplied to the amplifier to a first voltage value for a predetermined time at the time of startup, and sets the voltage to a second voltage value lower than the first voltage value when a predetermined time has elapsed. A crystal oscillator characterized by having a power supply circuit that performs the operation.
前記制御回路は、
前記増幅器に供給する電流を、起動時の第1の時間が経過するまで第1の電流値に設定し、前記第1の時間が経過したときに前記第1の電流値よりも小さな第2の電流値に設定する電流供給回路と、
前記増幅器に供給する電圧を、起動時の前記第1の時間よりも長い第2の時間が経過するまで第1の電圧値に設定し、前記第2の時間が経過したときに前記第1の電圧値よりも低い第2の電圧値に設定する電源回路と、
を有することを特徴とする水晶発振器。In claim 1 or 2,
The control circuit includes:
The current supplied to the amplifier is set to a first current value until a first time at the time of startup has elapsed, and a second current smaller than the first current value has been set when the first time has elapsed. A current supply circuit for setting a current value;
The voltage supplied to the amplifier is set to a first voltage value until a second time longer than the first time at the time of startup has elapsed, and the first voltage value has been set when the second time has elapsed. A power supply circuit for setting a second voltage value lower than the voltage value;
A crystal oscillator characterized by having:
前記負荷回路は、前記水晶発振器の出力信号がゲートに入力されるFETを有することを特徴とする半導体装置。In claim 6,
The semiconductor device according to claim 1, wherein the load circuit includes an FET for inputting an output signal of the crystal oscillator to a gate.
前記負荷回路は、前記FETを含むソース接地回路を有することを特徴とする半導体装置。In claim 7,
The semiconductor device according to claim 1, wherein the load circuit has a common source circuit including the FET.
前記負荷回路は、前記FETを含むソースホロワ回路を有することを特徴とする半導体装置。In claim 7,
The semiconductor device according to claim 1, wherein the load circuit includes a source follower circuit including the FET.
前記負荷回路は、前記FETを含むインバータ回路を有することを特徴とする半導体装置。In claim 7,
The semiconductor device according to claim 1, wherein the load circuit includes an inverter circuit including the FET.
前記水晶発振器の出力端と前記FETのゲートとが直結されているときに、前記FETのゲートには、前記出力端以外の配線が接続されていないことを特徴とする半導体装置。In any one of claims 7 to 10,
A semiconductor device, wherein when the output terminal of the crystal oscillator is directly connected to the gate of the FET, no wiring other than the output terminal is connected to the gate of the FET.
前記水晶発振器の出力端と前記FETのゲートが直流除去用のコンデンサを介して接続されているときに、前記FETのゲートには、このゲートにバイアス電圧を印加するバイアス回路が別のFETを介して接続されていることを特徴とする半導体装置。In any one of claims 7 to 10,
When the output terminal of the crystal oscillator and the gate of the FET are connected via a DC removing capacitor, a bias circuit for applying a bias voltage to the gate of the FET is connected to another FET via another FET. A semiconductor device, wherein the semiconductor device is connected to the semiconductor device.
Priority Applications (2)
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JP2002314640A JP2004153433A (en) | 2002-10-29 | 2002-10-29 | Crystal oscillator and semiconductor device |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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TW (1) | TW200414665A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007218717A (en) * | 2006-02-16 | 2007-08-30 | Matsushita Electric Ind Co Ltd | Inertial force sensor |
US9112512B2 (en) | 2012-03-27 | 2015-08-18 | Seiko Epson Corporation | Circuit device, oscillation device, and electronic apparatus |
JP2019153962A (en) * | 2018-03-05 | 2019-09-12 | ザインエレクトロニクス株式会社 | PLL circuit and CDR device |
-
2002
- 2002-10-29 JP JP2002314640A patent/JP2004153433A/en active Pending
-
2003
- 2003-10-27 TW TW92129702A patent/TW200414665A/en unknown
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