KR20010030591A

KR20010030591A - Cmos delay circuit using substrate biassing

Info

Publication number: KR20010030591A
Application number: KR1020007002633A
Authority: KR
Inventors: 메스머아드리안; 스췔러줘드제이이
Original assignee: 롤페스 요하네스 게라투스 알베르투스; 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 1998-07-14
Filing date: 1999-07-02
Publication date: 2001-04-16
Also published as: EP1016212A1; JP2002520979A; WO2000004638A1

Abstract

지연 소자(DL)를 통해 전파하는 신호를 지연에 의해 지연하며, 소스, 드레인, 게이트, 및 백-게이트(BG)를 갖는 전계 효과 트랜지스터(T₁)를 포함하는 지연 소자(DL). 백-게이트(BG)는 제어 전압(V_cntrl)을 수신하도록 배열된다. 제어 전압(V_cntrl)은 전계 효과 트랜지스터(V₁)를 통과하는 전류를 제어한다. 결과적으로, 지연은 또한 제어 전압(V_cntrl)에 의해 제어된다.A delay element DL that delays a signal propagating through the delay element DL by a delay and includes a field effect transistor T ₁ having a source, a drain, a gate, and a back-gate BG. The back-gate BG is arranged to receive the control voltage V _cntrl . The control voltage V _cntrl controls the current passing through the field effect transistor V ₁ . As a result, the delay is also controlled by the control voltage V _cntrl .

Description

CMOS delay circuit using substrate biasing {CMOS DELAY CIRCUIT USING SUBSTRATE BIASSING}

본 발명은 지연 소자를 통해 전파하는 신호를 지연에 의해 지연시키며, 소스, 드레인, 게이트, 및 백-게이트(back-gate)를 갖는 전계 효과 트랜지스터를 포함하는 지연 소자에 관한 것이다.The present invention relates to a delay element that delays a signal propagating through the delay element by a delay and includes a field effect transistor having a source, a drain, a gate, and a back-gate.

이러한 지연 소자는 유럽 특허 출원 EP 0 661 809 A1으로부터 공지된다. 지연 소자의 지연을 변경하기 위해서, 전압 제어 전류원이 전계 효과 트랜지스터의 소스 전극과 직렬로 배열된다. 전압 제어 전류원에 의해, 전계 효과 트랜지스터를 통과하는 전류가 변경될 수 있으며, 이에 따라 지연 소자의 지연을 변경시킨다. 이것이 지연 소자를 전압 제어 오실레이터에서 이용하기에 특히 적합하게 만든다.Such a delay element is known from European patent application EP 0 661 809 A1. In order to change the delay of the delay element, a voltage controlled current source is arranged in series with the source electrode of the field effect transistor. By the voltage controlled current source, the current through the field effect transistor can be changed, thus changing the delay of the delay element. This makes the delay element particularly suitable for use in voltage controlled oscillators.

공지된 지연 소자에서, 전압 제어 전류원은 공급 전압의 일부를 소모한다. 근래에 낮은 공급 전압에서 동작할 수 있는 전자회로에 대한 요구가 제기되고 있기 때문에, 공급 전압의 일부를 소모한다는 것은 이롭지 못하다.In known delay elements, the voltage controlled current source consumes a portion of the supply voltage. Because of the recent demand for electronic circuits that can operate at low supply voltages, it is not beneficial to consume part of the supply voltage.

본 발명의 목적은 전술된 단점을 제거하는 개선된 지연 소자를 제공하는 것이다.It is an object of the present invention to provide an improved delay element which eliminates the above mentioned disadvantages.

이 때문에, 본 발명에 따라, 서두에 정의된 유형의 지연 소자는 백-게이트가 지연 소자의 지연을 제어하는 제어 전압을 수신하도록 배치되는 특징이 있다. 따라서, 전계 효과 트랜지스터를 통과하는 전류는 제어 전압에 의해 변경될 수 있다.For this reason, according to the invention, a delay element of the type defined at the outset is characterized in that the back-gate is arranged to receive a control voltage which controls the delay of the delay element. Thus, the current through the field effect transistor can be changed by the control voltage.

지연 소자는 소스, 전계 효과 트랜지스터의 드레인에 연결된 드레인, 전계 효과 트랜지스터의 게이트에 연결된 게이트를 갖는 또다른 전계 효과 트랜지스터를 더 포함할 수 있다. 전계 효과 트랜지스터의 소스는 공급 전압을 제공하는 전압 공급원의 제1 터미널에 접속된다. 이 또다른 트랜지스터의 소스는 전압 공급원의 제2 터미널에 접속된다. 이렇게 함으로써, 전체 공급 전압이 지연 소자에 대해 이용될 수 있다. 이것은 공지된 지연 소자와는 대조적이다.The delay element may further comprise another field effect transistor having a source, a drain connected to the drain of the field effect transistor, and a gate connected to the gate of the field effect transistor. The source of the field effect transistor is connected to a first terminal of a voltage source providing a supply voltage. The source of this another transistor is connected to the second terminal of the voltage supply. By doing so, the entire supply voltage can be used for the delay element. This is in contrast to known delay elements.

본 발명은 또한 청구항 1,2에서 청구된 본 발명에 따른 지연 소자를 포함하는 오실레이터에 관한 것이다. 이 오실레이터의 오실레이션 주파수가 지연 소자의 지연에 의존하기 때문에, 오실레이션 주파수는 지연 소자의 지연을 제어하는 제어 전압에 의해 제어될 수 있다. 오실레이션 주파수는 매우 넓은 주파수 범위에 대한 제어 전압에 관해 실제로 선형이다.The invention also relates to an oscillator comprising a delay element according to the invention as claimed in claims 1,2. Since the oscillation frequency of this oscillator depends on the delay of the delay element, the oscillation frequency can be controlled by the control voltage controlling the delay of the delay element. The oscillation frequency is actually linear with respect to the control voltage over a very wide frequency range.

본 발명은 청구항 4항에서 청구되는 본 발명에 따른 전술된 오실레이터를 포함하는 위상 동기 루프(PLL) 회로에 관한 것이다. 따라서, 공급 전압을 국부적으로 증가시키는 d.c./d.c. 업-컨버터(up-converter)를 필요로하지 않는 저전압 위상 동기 루프 회로가 획득된다. 이것은 본 발명에 따른 위상 동기 루프 회로가 간략화되는 이점을 갖는다. 위상 동기 루프 회로가 집적 회로에 통합되는 경우의 또다른 이점은 상대적으로 적은 칩 면적만을 요구한다는 것이다.The invention relates to a phase locked loop (PLL) circuit comprising the aforementioned oscillator according to the invention as claimed in claim 4. Thus, d.c./d.c. Which locally increases the supply voltage. A low voltage phase locked loop circuit is obtained that does not require an up-converter. This has the advantage that the phase locked loop circuit according to the invention is simplified. Another advantage of integrating phase locked loop circuits into integrated circuits is that they only require relatively small chip area.

본 발명은 수반하는 도면을 참조하여 보다 상세히 개시될 것이다.The invention will be described in more detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 지연 소자의 실시예에 대한 회로도,1 is a circuit diagram of an embodiment of a delay element according to the present invention;

도 2는 본 발명에 따른 지연 소자의 또다른 실시예에 대한 회로도,2 is a circuit diagram of another embodiment of a delay element according to the present invention;

도 3은 본 발명에 따른 지연 소자를 포함하는 오실레이터의 회로도.3 is a circuit diagram of an oscillator including a delay element according to the present invention.

이들 도면에서, 동일 함수 또는 목적을 갖는 부품이나 소자들은 동일 인용 기호를 갖는다.In these figures, parts or elements having the same function or purpose have the same reference signs.

도 1은 입력 터미널(IP), 출력 터미널(OP), 및 제어 터미널(CNTRL)을 갖는 지연 소자(DL)를 도시한다. 지연 소자(DL)는 제1 공급 터미널(SVT) 및 제2 공급 터미널(RF)을 갖는 전압 공급원(SV)에 의해 전력을 공급받는다. 지연 소자(DL)는 제1 공급 터미널(SVT)에 접속된 소스, 출력 터미널(OP)에 접속된 드레인, 입력 터미널(IP)에 접속된 게이트, 및 제어 터미널(CNTRL)에 접속된 백-게이트(BG)를 갖는 전계 효과 트랜지스터(T₁)를 포함한다. 로드 임피던스(Z)는 출력 터미널(OP)과 제2 공급 터미널(RF) 사이에 접속된다. 입력 신호(U_i)는 입력 터미널(IP)과 제2 공급 터미널(RF) 사이에 인가되어, 지연 소자(DL)를 통해 전파하여, 출력 터미널(OP)과 제2 공급 터미널(RF) 사이에 출력 신호(U_O)를 제공한다. 도1에 도시된 지연 소자(DL)가 입력 신호(U_i)를 반전 출력 신호(U_O)로 전환하는 것과는 별도로, 지연 소자(DL)는 또한 입력 신호(U_i)를 지연시킨다. 지연은 특히 전계 효과 트랜지스터(T₁)를 통해 흐르는 전류에 의존한다. 제어 전압(V_cntrl)을 전계 효과 트랜지스터(T₁)의 소스와 백-게이트(BG) 사이에 인가함으로써, 전계 효과 트랜지스터(T₁)를 통과하는 전류와 그에 따른 지연이 제어 전압(V_cntrl)을 변경하여 변경될 수 있다. 로드 임피던스는, 예컨대 저항일 수 있지만, 대안으로 트랜지스터와 같은 다른 부품들이 적용될 수 있다.1 shows a delay element DL having an input terminal IP, an output terminal OP and a control terminal CNTRL. The delay element DL is powered by a voltage supply SV having a first supply terminal SVT and a second supply terminal RF. The delay element DL includes a source connected to the first supply terminal SVT, a drain connected to the output terminal OP, a gate connected to the input terminal IP, and a back-gate connected to the control terminal CNTRL. A field effect transistor T ₁ having (BG) is included. The load impedance Z is connected between the output terminal OP and the second supply terminal RF. The input signal U _i is applied between the input terminal IP and the second supply terminal RF, propagates through the delay element DL, and between the output terminal OP and the second supply terminal RF. Provide the output signal (U _O ). Apart from the delay element DL shown in FIG. 1 converting the input signal U _i to the inverted output signal U _O , the delay element DL also delays the input signal U _i . The delay depends in particular on the current flowing through the field effect transistor T ₁ . By applying the control voltage V _cntrl between the source of the field effect transistor T ₁ and the back-gate BG, the current passing through the field effect transistor T ₁ and the corresponding delay is controlled by the control voltage V _cntrl . It can be changed by changing. The load impedance can be, for example, a resistor, but alternatively other components such as transistors can be applied.

도2는 본 발명에 따른 지연 소자의 또다른 실시예에 대한 회로도를 도시한다. 로드 임피던스(Z)(도1 참조)는 또다른 전계 효과 트랜지스터(T₂)에 의해 형성된다. 이 또다른 전계 효과 트랜지스터(T₂)는 출력 터미널(OP)에 접속된 드레인, 제2 공급 터미널(RF)에 접속된 소스, 입력 터미널(IP)에 접속된 게이트를 갖는다. 전계 효과 트랜지스터(T₁) 및 또다른 전계 효과 트랜지스터(T₂)는 인버터(및 지연 소자)의 지연이 제어 전압(V_cntrl)에 의해 변경될 수 있는 특별한 특징을 갖는 인버터단을 함께 형성한다. 전계 효과 트랜지스터(T₁)의 백-게이트(BG)에 인가되는 대신에, 제어 전압(V_cntrl)은 이 또다른 전계 효과 트랜지스터(T₂)의 백-게이트에 인가될 수 있다. 대안으로, 전계 효과 트랜지스터(T₁)의 백케이트(BG) 및 이 또다른 전계 효과 트랜지스터(T₂)의 백-게이트는 제어 전압들에 의해 제어될 수 있다. 이것은 보다 큰 지연 범위을 갖는 이점이 있다. (그러나, 많은 IC CMOS 프로세스들에서, 제어 전압을 PMOST 및 N-MOST에 적용하는 것은 가능하지 않다).Figure 2 shows a circuit diagram of another embodiment of a delay element according to the present invention. The load impedance Z (see Fig. 1) is formed by another field effect transistor T ₂ . This another field effect transistor T ₂ has a drain connected to the output terminal OP, a source connected to the second supply terminal RF, and a gate connected to the input terminal IP. The field effect transistor T ₁ and another field effect transistor T ₂ together form an inverter stage having a special characteristic in which the delay of the inverter (and delay element) can be changed by the control voltage V _cntrl . Instead of being applied to the back-gate BG of the field effect transistor T ₁ , the control voltage V _cntrl can be applied to the back-gate of this another field effect transistor T ₂ . Alternatively, the back of a field effect transistor (T ₁₎ back Kate (BG) and another field effect transistor (T ₂₎ of the gate may be controlled by the control voltage. This has the advantage of having a larger delay range. (However, in many IC CMOS processes, it is not possible to apply control voltages to PMOST and N-MOST).

도3은 본 발명에 따른 지연 소자들(DL)을 포함하는 오실레이터(OSC)에 대한 회로도를 도시한다. 예제에 의해, 5개의 지연 소자들(DL)은 마지막 지연 소자의 출력 터미널이 직렬 소자들의 제1 지연 소자의 입력 터미널에 접속되는 이른바 링 오실레이터을 형성하도록 직렬로 배치된다. 제어 전압(V_cntrl)을 변경함으로써, 전계 효과 트랜지스터들을 통과하는 전류가 변경되며, 그에따라 각 지연 소자(DL)의 지연이 변경된다. 오실레이터의 오실레이션 주파수가 지연이 증가함에 따라 감소하기 때문에, 오실레이션 주파수는 제어 전압(V_cntrl)에 의해 제어될 수 있다.Figure 3 shows a circuit diagram for an oscillator OSC comprising delay elements DL according to the invention. By way of example, the five delay elements DL are arranged in series to form a so-called ring oscillator where the output terminal of the last delay element is connected to the input terminal of the first delay element of the series elements. By changing the control voltage V _cntrl , the current through the field effect transistors is changed, and accordingly the delay of each delay element DL is changed. Since the oscillation frequency of the oscillator decreases with increasing delay, the oscillation frequency can be controlled by the control voltage V _cntrl .

Claims

A delay element DL, which delays a signal propagating through the delay element DL by a delay and includes a field effect transistor T ₁ having a source, a drain, a gate, and a back-gate BG,

And the back-gate (BG) is arranged to receive a control voltage (V _cntrl ) which controls the delay time of the delay element (DL).

The method of claim 1,

The delay element (DL) is a further source, the field-effect transistor (T ₁₎ the drain, and the field-effect transistor (T ₁₎ another field effect transistor (T ₂₎ having a gate coupled to the gate of connected to the drain of Delay element comprising a.

The method of claim 2,

The source electrode of the field effect transistor T ₁ is connected to the first terminal SVT of the voltage source SV, and the source electrode of the another transistor T ₂ is connected to the second terminal of the supply voltage source SV. A delay element connected to (RF).

An oscillator (OSC) comprising a delay element (DL) as claimed in claim 1.

A phase locked loop circuit comprising an oscillator (DL) as claimed in claim 4.