KR100521311B1 - semiconductor device with oscillating circuit capable of controlling its gain - Google Patents

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
    • H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator

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Abstract

본 발명의 반도체 장치는 제 1 및 제 2 클럭 핀들 사이에 접속되며, 소정의 주파수 대역을 갖는 발진 신호를 발생하는 수정 발진자와; 상기 클럭 핀들 사이에 접속되며, 상기 발진 신호를 증폭하기 위한 증폭기 및; 상기 클럭 핀들 사이에 접속되며, 제어 신호에 응답하여 상기 증폭기에 의해서 증폭된 상기 발진 신호의 이득을 조정하기 위한 이득 조정 회로를 포함한다.The semiconductor device of the present invention comprises a crystal oscillator connected between the first and second clock pins and generating an oscillation signal having a predetermined frequency band; An amplifier connected between said clock pins and for amplifying said oscillating signal; A gain adjustment circuit connected between the clock pins and adjusting a gain of the oscillation signal amplified by the amplifier in response to a control signal.

Description

이득 조정이 가능한 발진 회로를 구비한 반도체 장치{semiconductor device with oscillating circuit capable of controlling its gain}Semiconductor device with oscillating circuit capable of controlling its gain

본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 이득 조정이 가능한 발진 회로 및 이것을 이용한 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an oscillation circuit capable of gain adjustment and a semiconductor device using the same.

온-칩 발진기 (ON-CHIP oscillator)는 반도체 칩의 외부에 장착하는 발진기보다 부품수가 적고 구조가 간단하기 때문에 그 사용이 점점 증가하는 추세로서 근래 들어서는 안정된 발진을 하는 수정 발진기를 주로 사용하고 있다. 그리고, CMOS IC에서 가격을 낮추기 위하여 외부에 공진 소자와 다수 개의 수동 소자를 이용한 수정 발진기의 채용이 보편화되어 있다. 상기 수정 발진기의 장점은 온도 및 전압, 그리고 공정에 대한 주파수의 의존도가 매우 낮으며, 발진을 위한 회로 구성이 매우 쉽다는 것이다.On-chip oscillators (ON-CHIP oscillator) has a smaller number of parts and simpler structure than the oscillator mounted on the outside of the semiconductor chip, and its use is increasing. Recently, a crystal oscillator which uses a stable oscillator is mainly used. In order to reduce the price in CMOS ICs, crystal oscillators using a resonator element and a plurality of passive elements are widely used. The advantage of the crystal oscillator is that the temperature and voltage, and the frequency dependence on the process are very low, and the circuit configuration for oscillation is very easy.

도 1은 종래 기술에 따른 반도체 장치의 발진 회로를 보여주는 회로도이다.1 is a circuit diagram showing an oscillation circuit of a semiconductor device according to the prior art.

도 1을 참조하면, 반도체 장치는 발진 회로 (10) 및 상기 발진 회로 (10)로 부터 발생된 발진 신호 (OSC)가 요구되는 회로들 (14)로 구성된다. 상기 발진 회로 (10)는 소정의 주파수 대역 (예를들면, 1㎒∼100㎒)을 갖는 발진 신호 (OSC)를 발생하기 위한 수정 발진자 (crystal oscillator : X-tal) 및 클럭 핀들 (X0) 및 (X1) 사이에 접속되며, 상기 수정 발진자 (X-tal)로부터의 신호를 증폭하기 위한 증폭기 (12)을 포함한다. 상기 증폭기 (12)는 PMOS 트랜지스터 (ME1) 및 NMOS 트랜지스터 (ME2)로 구성된다. 상기 트랜지스터들 (ME1) 및 (ME2)의 전류 통로들은 전원 전압 (VDD)과 접지 전위 (GND) 사이에 직렬로 형성되며, 그것들의 게이트들은 상기 클럭 핀 (X0)에 공통 접속되어 있다. 아울러, 상기 발진 신호 (OSC)가 출력되는 출력 단자 (N1)가 상기 트랜지스터들 (ME1) 및 (ME2) 사이에 접속된 상기 클럭 핀 (X1)과 공통으로 접속된다.Referring to FIG. 1, a semiconductor device is composed of an oscillation circuit 10 and circuits 14 for which an oscillation signal OSC generated from the oscillation circuit 10 is required. The oscillator circuit 10 includes a crystal oscillator (X-tal) and clock pins (X0) for generating an oscillation signal (OSC) having a predetermined frequency band (for example, 1 MHz to 100 MHz) and Connected between (X1) and includes an amplifier (12) for amplifying the signal from the crystal oscillator (X-tal). The amplifier 12 is composed of a PMOS transistor ME1 and an NMOS transistor ME2. The current paths of the transistors ME1 and ME2 are formed in series between the power supply voltage VDD and the ground potential GND, and their gates are commonly connected to the clock pin X0. In addition, an output terminal N1 to which the oscillation signal OSC is output is commonly connected to the clock pin X1 connected between the transistors ME1 and ME2.

칩을 제작한 후 하나의 발진기를 이용하여 여러 주파수 대역을 포괄하려할 때 가장 높은 주파수에 맞추어 상기 발진기를 설계하게 된다. 이러한 경우 상기한 바와같은 발진 회로 (10)을 낮은 주파수에서 동작시킬 때 전력 소비가 많아지며, 그로인해 노이즈 방출이 증가하는 단점이 있다. 따라서, 1㎒∼100㎒의 주파수 대역을 커버하는 발진 회로를 1㎒에서 동작되도록 하면 상기 발진 회로 (10)의 측면에서만 볼 때, 수십배에 해당하는 전력 소모와 전원 및 EMI 노이즈를 감수해야만 한다. 또한, 공정과 전원 전압 (VDD) 그리고 온도의 영향에 따라 전압 이득의 변화가 크기 때문에 이를 개선하기 위해 충분한 마진을 주게 된다. 그 결과, 다른 주파수 모드로의 전이가 일어나기 쉽다.After fabricating the chip, when one oscillator is intended to cover several frequency bands, the oscillator is designed for the highest frequency. In this case, power consumption increases when operating the oscillation circuit 10 as described above at a low frequency, thereby increasing the noise emission. Therefore, when the oscillation circuit covering the frequency band of 1 MHz to 100 MHz is operated at 1 MHz, only the side of the oscillation circuit 10 must bear several tens of times of power consumption and power and EMI noise. In addition, there is a large variation in voltage gain under the influence of process, supply voltage (VDD), and temperature, giving ample margin to improve. As a result, transition to another frequency mode is likely to occur.

따라서 본 발명의 목적은 전력 소모가 적은 발진 회로 및 그것을 이용한 반도체 장치를 제공하는 것이다.It is therefore an object of the present invention to provide an oscillation circuit with low power consumption and a semiconductor device using the same.

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 제 1 및 제 2 클럭 핀들을 구비한 반도체 장치에 있어서, 상기 제 1 및 제 2 클럭 핀들 사이에 접속되며, 소정의 주파수 대역을 갖는 발진 신호를 발생하는 수정 발진자와; 상기 클럭 핀들 사이에 접속되며, 상기 발진 신호를 증폭하기 위한 증폭 수단 및; 상기 클럭 핀들 사이에 접속되며, 제어 신호에 응답하여 상기 증폭 수단에 의해서 증폭된 상기 발진 신호의 이득을 조정하기 위한 수단을 포함하며; 상기 이득 조정 수단은 상기 제어 신호의 전압 레벨이 제 1 전압 레벨일 때 비활성화되고 상기 제어 신호의 레벨이 제 2 전압 레벨일 때 활성화되어 상기 발진 신호의 이득을 조정하는 것을 특징으로 한다.According to one aspect of the present invention for achieving the above object, in a semiconductor device having first and second clock pins, connected between the first and second clock pins, a predetermined frequency band A crystal oscillator for generating an oscillation signal having; Amplifying means connected between said clock pins, for amplifying said oscillating signal; Means connected to said clock pins, said means for adjusting a gain of said oscillating signal amplified by said amplifying means in response to a control signal; The gain adjusting means is deactivated when the voltage level of the control signal is the first voltage level and is activated when the level of the control signal is the second voltage level to adjust the gain of the oscillation signal.

이 실시예에 있어서, 상기 증폭 수단은, 전원 전압이 인가되는 전원 단자와; 접지 전위가 인가되는 접지 단자와; 상기 전원 단자와 상기 제 2 클럭 핀 사이에 형성되는 전류 통로 및 상기 제 1 클럭 핀에 접속된 게이트를 갖는 제 1 PMOS 트랜지스터 및; 상기 제 2 클럭 핀과 상기 접지 단자 사이에 형성되는 전류 통로 및 상기 제 1 클럭 핀에 접속된 게이트를 갖는 제 1 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.In this embodiment, the amplifying means comprises: a power supply terminal to which a power supply voltage is applied; A ground terminal to which a ground potential is applied; A first PMOS transistor having a current path formed between said power supply terminal and said second clock pin and a gate connected to said first clock pin; And a first NMOS transistor having a current path formed between the second clock pin and the ground terminal and a gate connected to the first clock pin.

이 실시예에 있어서, 상기 이득 조정 수단은, 상기 접지 단자에 접속되며, 상기 제어 신호의 레벨에 따라 소정 전류를 흘려주기 위한 전류원과; 상기 전원 단자와 상기 전류원 사이에 형성되는 전류 통로 및 상기 전류원에 접속되는 게이트를 갖는 제 2 PMOS 트랜지스터와; 상기 제 2 PMOS 트랜지스터의 게이트에 접속된 게이트 및 상기 전원 단자에 접속된 소오스를 갖는 제 3 PMOS 트랜지스터와; 상기 제 2 PMOS 트랜지스터의 드레인과 상기 접지 단자 사이에 형성되는 전류 통로 및 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 게이트를 갖는 제 2 NMOS 트랜지스터와; 상기 제 3 PMOS 트랜지스터의 게이트와 공통 접속된 게이트 및 상기 전원 단자에 접속된 소오스를 갖는 제 4 PMOS 트랜지스터와; 상기 제 4 PMOS 트랜지스터의 드레인에 접속된 소오스, 상기 제 2 클럭 핀에 접속된 드레인 및 상기 제 1 클럭 핀에 접속된 게이트를 갖는 제 5 PMOS 트랜지스터와; 상기 제 2 클럭 핀에 접속된 드레인 및 상기 제 1 클럭 핀에 접속된 게이트를 갖는 제 3 NMOS 트랜지스터 및; 상기 제 3 NMOS 트랜지스터의 소오스와 상기 접지 단자 사이에 형성된 전류 통로 및 상기 제 2 NMOS 트랜지스터의 게이트와 공통 접속된 게이트를 갖는 제 4 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.In this embodiment, the gain adjusting means includes: a current source connected to the ground terminal for flowing a predetermined current according to the level of the control signal; A second PMOS transistor having a current path formed between the power supply terminal and the current source and a gate connected to the current source; A third PMOS transistor having a gate connected to the gate of the second PMOS transistor and a source connected to the power supply terminal; A second NMOS transistor having a current path formed between the drain of the second PMOS transistor and the ground terminal and a gate connected to the drain of the second PMOS transistor; A fourth PMOS transistor having a gate commonly connected to the gate of the third PMOS transistor and a source connected to the power supply terminal; A fifth PMOS transistor having a source connected to the drain of the fourth PMOS transistor, a drain connected to the second clock pin, and a gate connected to the first clock pin; A third NMOS transistor having a drain connected to the second clock pin and a gate connected to the first clock pin; And a fourth NMOS transistor having a current path formed between the source of the third NMOS transistor and the ground terminal and a gate commonly connected to the gate of the second NMOS transistor.

이 실시예에 있어서, 상기 제 1 전압 레벨은 상기 접지 전위에 해당하는 레벨인 것을 특징으로 한다.In this embodiment, the first voltage level is characterized in that the level corresponding to the ground potential.

이 실시예에 있어서, 상기 제 2 전압 레벨은 상기 접지 전위와 상기 전원 전압 사이의 전압에 해당하는 레벨인 것을 특징으로 한다.In this embodiment, the second voltage level is characterized in that the level corresponding to the voltage between the ground potential and the power supply voltage.

본 발명의 다른 특징에 의하면, 소정의 주파수 대역을 갖는 발진 신호를 발생하는 수정 발진자와; 상기 수정 발진자 사이에 접속되며, 상기 발진 신호를 증폭하기 위한 증폭 수단 및; 상기 수정 발진자 사이에 접속되며, 제어 신호에 응답하여 상기 증폭 수단에 의해서 증폭된 상기 발진 신호의 이득을 조정하기 위한 수단을 포함한다.According to another aspect of the invention, the crystal oscillator for generating an oscillation signal having a predetermined frequency band; Amplification means connected between the crystal oscillator and amplifying the oscillation signal; Connected between the crystal oscillator and means for adjusting the gain of the oscillation signal amplified by the amplification means in response to a control signal.

이 실시예에 있어서, 상기 이득 조정 수단은 상기 제어 신호의 레벨이 제 1 전압 레벨일 때 비활성화되고 상기 제어 신호의 레벨이 제 2 전압 레벨일 때 활성화되어 상기 발진 신호의 이득을 조정한다.In this embodiment, the gain adjusting means is deactivated when the level of the control signal is the first voltage level and is activated when the level of the control signal is the second voltage level to adjust the gain of the oscillation signal.

이 실시예에 있어서, 상기 증폭 수단은, 전원 전압이 인가되는 전원 단자와; 접지 전위가 인가되는 접지 단자와; 상기 전원 단자와 상기 수정 발진자의 일단 사이에 형성되는 전류 통로 및 상기 수정 발진자의 타단에 접속된 게이트를 갖는 제 1 PMOS 트랜지스터 및; 상기 수정 발진자의 일단과 상기 접지 단자 사이에 형성되는 전류 통로 및 상기 수정 발진자의 타단에 접속된 게이트를 갖는 제 1 NMOS 트랜지스터를 포함한다.In this embodiment, the amplifying means comprises: a power supply terminal to which a power supply voltage is applied; A ground terminal to which a ground potential is applied; A first PMOS transistor having a current path formed between the power supply terminal and one end of the crystal oscillator and a gate connected to the other end of the crystal oscillator; And a first NMOS transistor having a current path formed between one end of the crystal oscillator and the ground terminal and a gate connected to the other end of the crystal oscillator.

이 실시예에 있어서, 상기 이득 조정 수단은, 상기 접지 단자에 접속되며, 상기 제어 신호의 레벨에 따라 소정 전류를 흘려주기 위한 전류원과; 상기 전원 단자와 상기 전류원 사이에 형성되는 전류 통로 및 상기 전류원에 접속되는 게이트를 갖는 제 2 PMOS 트랜지스터와; 상기 제 2 PMOS 트랜지스터의 게이트에 접속된 게이트 및 상기 전원 단자에 접속된 소오스를 갖는 제 3 PMOS 트랜지스터와; 상기 제 2 PMOS 트랜지스터의 드레인과 상기 접지 단자 사이에 형성되는 전류 통로 및 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 게이트를 갖는 제 2 NMOS 트랜지스터와; 상기 제 3 PMOS 트랜지스터의 게이트와 공통 접속된 게이트 및 상기 전원 단자에 접속된 소오스를 갖는 제 4 PMOS 트랜지스터와; 상기 제 4 PMOS 트랜지스터의 드레인에 접속된 소오스, 상기 수정 발진자의 일단에 접속된 드레인 및 상기 수정 발진자의 타단에 접속된 게이트를 갖는 제 5 PMOS 트랜지스터와; 상기 수정 발진자의 일단에 접속된 드레인 및 상기 수정 발진자의 타단에 접속된 게이트를 갖는 제 3 NMOS 트랜지스터 및; 상기 제 3 NMOS 트랜지스터의 소오스와 상기 접지 단자 사이에 형성된 전류 통로 및 상기 제 2 NMOS 트랜지스터의 게이트와 공통 접속된 게이트를 갖는 제 4 NMOS 트랜지스터를 포함한다.In this embodiment, the gain adjusting means includes: a current source connected to the ground terminal for flowing a predetermined current according to the level of the control signal; A second PMOS transistor having a current path formed between the power supply terminal and the current source and a gate connected to the current source; A third PMOS transistor having a gate connected to the gate of the second PMOS transistor and a source connected to the power supply terminal; A second NMOS transistor having a current path formed between the drain of the second PMOS transistor and the ground terminal and a gate connected to the drain of the second PMOS transistor; A fourth PMOS transistor having a gate commonly connected to the gate of the third PMOS transistor and a source connected to the power supply terminal; A fifth PMOS transistor having a source connected to the drain of the fourth PMOS transistor, a drain connected to one end of the crystal oscillator and a gate connected to the other end of the crystal oscillator; A third NMOS transistor having a drain connected to one end of the crystal oscillator and a gate connected to the other end of the crystal oscillator; And a fourth NMOS transistor having a current path formed between the source of the third NMOS transistor and the ground terminal and a gate commonly connected to the gate of the second NMOS transistor.

이와같은 장치 및 회로에 의해서, 동작 주파수에 따라 최적의 전류를 흘려줌으로써 증폭기 이득을 조정할 수 있게 되었다.Such a device and a circuit allow the amplifier gain to be adjusted by flowing an optimum current according to the operating frequency.

이하 본 발명의 실시예에 따른 참조도면 도 2에 의거하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIG. 2.

도 2를 참조하면, 본 발명의 신규한 반도체 장치는 소정의 주파수 대역 (예를들면, 1㎒∼100㎒)을 갖는 발진 신호를 발생하는 수정 발진자 (X-tal), 수정 발진자 (X-tal)로부터의 신호를 증폭하기 위한 증폭기 (110) 및 제어 신호 (Vctrl)에 응답하여 상기 증폭기 (110)에 의해서 증폭된 상기 발진 신호 (OSC)의 이득을 조정하기 위한 이득 조정 회로 (120)를 제공한다. 이로써, 상기 증폭기 (110)의 이득 및 지연을 조정하여 동작 주파수에 따른 최적의 전류를 흘려줌으로써 동작이 안정되고, 노이즈의 방출이 감소되며 전력 소비가 적은 발진이 가능하다.Referring to Fig. 2, the novel semiconductor device of the present invention includes a crystal oscillator (X-tal) and a crystal oscillator (X-tal) for generating an oscillation signal having a predetermined frequency band (for example, 1 MHz to 100 MHz). A gain adjustment circuit 120 for adjusting the gain of the oscillation signal OSC amplified by the amplifier 110 in response to an amplifier 110 for amplifying a signal from do. Thus, by adjusting the gain and delay of the amplifier 110 to flow the optimum current according to the operating frequency, the operation is stable, emission of noise is reduced, and oscillation with low power consumption is possible.

도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치의 발진 회로를 보여주는 회로도이다.2 is a circuit diagram illustrating an oscillation circuit of a semiconductor device according to a preferred embodiment of the present invention.

도 2를 참조하면, 본 발명에 따른 반도체 장치는 수정 발진자 (X-tal), 증폭기 (110) 및 이득 조정 회로 (120)를 구비한 발진 회로 (100) 및 상기 발진 회로(100)로부터 출력되는 발진 신호 (OSC)가 요구되는 회로들 (14)로 구성된다. 상기 수정 발진자 (X-tal)은 제 1 및 제 2 클럭 핀들 (X0) 및 (X1) 사이에 접속되며, 소정의 주파수 대역 (예를들면, 1㎒∼100㎒)을 갖는 신호를 발생한다. 그리고, 상기 증폭기 (110)는 상기 클럭 핀들 (X0) 및 (X1) 사이에 접속되며, 상기 소정의 주파수 대역을 갖는 신호를 증폭하기 위한 것이다. 그리고, 상기 이득 조정 회로(120)는 상기 클럭 핀들 (X0) 및 (X1) 사이에 접속되며, 제어 신호 (Vctrl)에 응답하여 상기 증폭기 (110)에 의해서 증폭되는 신호의 이득 및 지연을 조정하기 위한 것이다. 여기서, 상기 이득 조정 회로 (120)는 상기 제어 신호 (Vctrl)의 전압 레벨이 그라운드 전위 (GND)에 해당하는 레벨일 때 비활성화되고 상기 제어 신호(Vctrl)의 레벨이 그라운드 전위에 해당하는 레벨과 전원 전압 (VDD)에 해당하는 레벨 사이의 레벨일 때 활성화되어 동작 주파수에 따른 신호의 이득을 조정하게 된다.Referring to FIG. 2, a semiconductor device according to the present invention is output from an oscillation circuit 100 having a crystal oscillator (X-tal), an amplifier 110, and a gain adjustment circuit 120 and the oscillation circuit 100. It consists of circuits 14 in which an oscillation signal OSC is required. The crystal oscillator X-tal is connected between the first and second clock pins X0 and X1 and generates a signal having a predetermined frequency band (for example, 1 MHz to 100 MHz). The amplifier 110 is connected between the clock pins X0 and X1 to amplify a signal having the predetermined frequency band. The gain adjusting circuit 120 is connected between the clock pins X0 and X1 to adjust the gain and delay of the signal amplified by the amplifier 110 in response to a control signal Vctrl. It is for. Here, the gain adjusting circuit 120 is deactivated when the voltage level of the control signal Vctrl is a level corresponding to the ground potential GND, and the level and power supply where the level of the control signal Vctrl corresponds to the ground potential. When the level is between the levels corresponding to the voltage (VDD) is activated to adjust the gain of the signal according to the operating frequency.

상기 증폭기 (110)는 PMOS 트랜지스터 (ME1)와 NMOS 트랜지스터 (ME2)로 구성되며, 도 1의 증폭기 (12)와 동일한 구성을 갖기 때문에 여기서 그것들에 대한 설명은 생략된다.The amplifier 110 is composed of a PMOS transistor ME1 and an NMOS transistor ME2, and since the amplifier 110 has the same configuration as the amplifier 12 of FIG. 1, the description thereof is omitted here.

상기 이득 조정 회로 (120)은 4 개의 PMOS 트랜지스터들 (M1), (M2), (M5) 및 (M7), 3 개의 NMOS 트렌지스터들 (M3), (M4) 및 (M6), 그리고 전류원 (current source, 122)을 포함한다. 상기 전류원 (122)는The gain adjustment circuit 120 comprises four PMOS transistors M1, M2, M5 and M7, three NMOS transistors M3, M4 and M6, and a current source. source, 122). The current source 122 is

상기 접지 전위 (GND)에 접속되며, 상기 제어 신호 (Vctrl)의 전압 레벨에 따라, 즉 동작 주파수에 따라 최적의 전류를 흘려주기 위한 것이다. 즉, 상기 제어 신호 (Vctrl)의 전압 레벨이 그라운드 전위 (GND)에 해당하는 레벨일 때 상기 전류원 (122)은 비활성화되고 상기 제어 신호 (Vctrl)의 레벨이 그라운드 전위에 해당하는 레벨과 전원 전압 (VDD)에 해당하는 레벨 사이의 레벨일 때 상기 전류원(122)은 활성화되어 동작 주파수에 따른 최적의 전류를 흘려주게 된다.It is connected to the ground potential GND, and is for flowing an optimal current according to the voltage level of the control signal Vctrl, that is, according to the operating frequency. That is, when the voltage level of the control signal Vctrl is a level corresponding to the ground potential GND, the current source 122 is deactivated, and the level at which the level of the control signal Vctrl corresponds to the ground potential and the power supply voltage ( When the level is between the levels corresponding to VDD), the current source 122 is activated to flow the optimal current according to the operating frequency.

상기 트랜지스터들 (M1)∼(M4)의 전류 통로들은 상기 전원 전압 (VDD)과 상기 접지 전위 (GND) 사이에 직렬로 형성되고, 상기 트랜지스터들 (M2) 및 (M3)의 게이트들은 상기 클럭 핀 (X0)에 공통 연결된다. 상기 트랜지스터들 (M5) 및 (M6)의 전류 통로들은 상기 전원 전압 (VDD)과 상기 접지 전위 (GND) 사이에 직렬로 형성되고, 상기 트랜지스터 (M5)의 게이트는 상기 트랜지스터 (M1)의 게이트와 공통 접속된다. 그리고, 게이트와 드레인이 상호 접속된 상기 트랜지스터 (M6)의 게이트는 상기 트랜지스터 (M4)의 게이트와 공통으로 접속된다. 상기 트랜지스터 (M7)의 소오스는 상기 전원 전압 (VDD)에 연결되고, 그것의 게이트 및 드레인은 상기 트랜지스터들 (M1) 및 (M5)의 게이트들과 공통 접속되어 상기 전류원 (122)에 연결된다. 여기서, 상기 트랜지스터들 (M2) 및 (M3)의 전류 통로들이 접속되는 영역은 상기 클럭 핀 (X1)에 접속된다.Current paths of the transistors M1 to M4 are formed in series between the power supply voltage VDD and the ground potential GND, and gates of the transistors M2 and M3 are connected to the clock pin. Commonly connected to (X0). Current paths of the transistors M5 and M6 are formed in series between the power supply voltage VDD and the ground potential GND, and the gate of the transistor M5 is connected to the gate of the transistor M1. Common connection. The gate of the transistor M6 having the gate and the drain connected to each other is commonly connected to the gate of the transistor M4. The source of the transistor M7 is connected to the power supply voltage VDD, and its gate and drain are connected in common with the gates of the transistors M1 and M5 and connected to the current source 122. Here, the region where the current paths of the transistors M2 and M3 are connected is connected to the clock pin X1.

본 발명에 따른 발진 회로의 동작이 이하 설명된다. 제어 신호 (Vctrl)의 전압 레벨이 그라운드 전위 (GND)에 해당하는 OV일 때, 전류원 (122)은 비활성화되기 때문에 전류 (Ictrl)는 흐르지 않게 된다. 이에 따라, 트랜지스터 (M7)을 통해 흐르는 전류 역시 없기 때문에 상기 트랜지스터 (M7)의 게이트 전압은 전원 전압(VDD)이 된다. 그 결과, 트랜지스터들 (M1) 및 (M5) 역시 턴-오프 상태에 있기 때문에 그것들을 통해 전류가 흐르지 않게 된다. 최종적으로, 트랜지스터들 (M4) 및 (M6)은 턴-오프 상태에 있게 된다. 이때, 상기 발진 회로 (100)의 이득은 단지 상기 증폭기 (110)에 의해서 결정된다.The operation of the oscillation circuit according to the invention is described below. When the voltage level of the control signal Vctrl is OV corresponding to the ground potential GND, the current Ictrl does not flow because the current source 122 is deactivated. Accordingly, since there is no current flowing through the transistor M7, the gate voltage of the transistor M7 becomes the power supply voltage VDD. As a result, transistors M1 and M5 are also turned off so that no current flows through them. Finally, transistors M4 and M6 are in a turn-off state. At this time, the gain of the oscillation circuit 100 is only determined by the amplifier 110.

만약, 상기 제어 신호 (Vctrl)의 전압 레벨이 증가함에 따라 상기 전류원(122)은 점차적으로 전류를 흘려줄 수 있는 상태가 된다. 이에 따라, 상기 트랜지스터 (M7)의 게이트 전압이 낮아져 상기 트랜지스터들 (M1), (M5), (M4), 그리고 (M6)을 통해 전류가 흐르게 된다. 이때, 발진 회로 (100)의 이득은 상기 트랜지스터 (M4)을 통해 흐르는 전류의 양 만큼 증가한다.If the voltage level of the control signal Vctrl is increased, the current source 122 is in a state capable of gradually flowing current. Accordingly, the gate voltage of the transistor M7 is lowered so that current flows through the transistors M1, M5, M4, and M6. At this time, the gain of the oscillation circuit 100 increases by the amount of current flowing through the transistor M4.

상기 제어 신호 (Vctrl)의 전압 레벨이 상기 전원 전압 (VDD)의 레벨까지 증가하게 되면 상기 트랜지스터 (M7)은 완전히 턴-온되고, 이때 상기 트랜지스터 (M7)의 게이트 전압과 출력 신호 (OSC)의 전압이 전원 전압 (VDD)의 절반에 해당하는 레벨이 되도록 상기 트랜지스터들 (M1)∼(M7)의 크기를 정하게 되면 출력 DC 전압은 제어 신호 (Vctrl)의 전압 레벨에 별다른 영향을 받지 않는다. 이와 같이 발진 회로 (100)의 증폭기 (110)의 이득을 공정, 전원 전압, 온도에 무관하게하여 안정된 동작 특성을 갖는 발진 회로를 얻을 수 있다.When the voltage level of the control signal Vctrl is increased to the level of the power supply voltage VDD, the transistor M7 is turned on completely, and at this time, the gate voltage of the transistor M7 and the output signal OSC When the transistors M1 to M7 are sized such that the voltage is at a level corresponding to half of the power supply voltage VDD, the output DC voltage is not significantly affected by the voltage level of the control signal Vctrl. In this manner, the gain of the amplifier 110 of the oscillation circuit 100 can be obtained regardless of the process, power supply voltage, and temperature to obtain an oscillation circuit having stable operating characteristics.

상기한 바와같이, 제어 신호의 전압 레벨에 따라 증폭기의 이득을 조정하여 발진 회로의 최적 동작 주파수를 얻을 수 있다.As described above, the optimum operating frequency of the oscillation circuit can be obtained by adjusting the gain of the amplifier according to the voltage level of the control signal.

도 1은 종래 기술에 따른 발진 회로의 증폭기를 보여주는 회로도;1 is a circuit diagram showing an amplifier of an oscillation circuit according to the prior art;

도 2는 본 발명에 따른 발진 회로의 증폭기를 보여주는 회로도,2 is a circuit diagram showing an amplifier of the oscillation circuit according to the present invention;

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

10, 100 : 발진 회로 12, 110 : 증폭기 회로10, 100: oscillation circuit 12, 110: amplifier circuit

14 : 내부 회로들 120 : 이득 조정 회로14: internal circuits 120: gain adjustment circuit

Claims (9)

제 1 및 제 2 클럭 핀들 (X0) 및 (X1)을 구비한 반도체 장치에 있어서,A semiconductor device having first and second clock pins (X0) and (X1), 상기 제 1 및 제 2 클럭 핀들 사이에 접속되며, 소정의 주파수 대역을 갖는 발진 신호를 발생하는 수정 발진자와;A crystal oscillator connected between the first and second clock pins and generating an oscillation signal having a predetermined frequency band; 상기 클럭 핀들 사이에 접속되며, 상기 발진 신호를 증폭하기 위한 증폭 수단 및;Amplifying means connected between said clock pins, for amplifying said oscillating signal; 상기 클럭 핀들 사이에 접속되며, 출력 주파수에 비례하는 전압 레벨을 가지는 제어 신호에 응답하여 상기 증폭 수단에 의해서 증폭된 상기 발진 신호의 이득을 조정하기 위한 수단을 포함하며;Means for adjusting a gain of the oscillating signal amplified by the amplifying means in response to a control signal connected between the clock pins and having a voltage level proportional to an output frequency; 상기 이득 조정 수단은 상기 제어 신호의 전압 레벨이 제 1 전압 레벨일 때 비활성화되고 상기 제어 신호의 전압 레벨이 제 2 전압 레벨일 때 활성화되어 상기 발진 신호의 이득을 조정하는 것을 특징으로 하는 반도체 장치.And the gain adjusting means is deactivated when the voltage level of the control signal is the first voltage level and is activated when the voltage level of the control signal is the second voltage level to adjust the gain of the oscillation signal. 제 1 항에 있어서,The method of claim 1, 상기 증폭 수단은,The amplification means, 전원 전압이 인가되는 전원 단자와;A power supply terminal to which a power supply voltage is applied; 접지 전위가 인가되는 접지 단자와;A ground terminal to which a ground potential is applied; 상기 전원 단자와 상기 제 2 클럭 핀 사이에 형성되는 전류 통로 및 상기 제 1 클럭 핀에 접속된 게이트를 갖는 제 1 PMOS 트랜지스터 및;A first PMOS transistor having a current path formed between said power supply terminal and said second clock pin and a gate connected to said first clock pin; 상기 제 2 클럭 핀과 상기 접지 단자 사이에 형성되는 전류 통로 및 상기 제 1 클럭 핀에 접속된 게이트를 갖는 제 1 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.And a first NMOS transistor having a current path formed between the second clock pin and the ground terminal and a gate connected to the first clock pin. 제 1 항에 있어서,The method of claim 1, 상기 이득 조정 수단은,The gain adjusting means, 상기 접지 단자에 접속되며, 상기 제어 신호의 레벨에 따라 소정 전류를 흘려주기 위한 전류윈과;A current window connected to the ground terminal for flowing a predetermined current according to the level of the control signal; 상기 전원 단자와 상기 전류원 사이에 형성되는 전류 통로 및 상기 전류원에 접속되는 게이트를 갖는 제 2 PMOS 트랜지스터와;A second PMOS transistor having a current path formed between the power supply terminal and the current source and a gate connected to the current source; 상기 제 2 PMOS 트랜지스터의 게이트에 접속된 게이트 및 상기 전원 단자에 접속된 소오스를 갖는 제 3 PMOS 트랜지스터와;A third PMOS transistor having a gate connected to the gate of the second PMOS transistor and a source connected to the power supply terminal; 상기 제 2 PMOS 트랜지스터의 드레인과 상기 접지 단자 사이에 형성되는 전류 통로 및 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 게이트를 갖는 제 2 NMOS 트랜지스터와;A second NMOS transistor having a current path formed between the drain of the second PMOS transistor and the ground terminal and a gate connected to the drain of the second PMOS transistor; 상기 제 3 PMOS 트랜지스터의 게이트와 공통 접속된 게이트 및 상기 전원 단자에 접속된 소오스를 갖는 제 4 PMOS 트랜지스터와;A fourth PMOS transistor having a gate commonly connected to the gate of the third PMOS transistor and a source connected to the power supply terminal; 상기 제 4 PMOS 트랜지스터의 드레인에 접속된 소오스, 상기 제 2 클럭 핀에 접속된 드레인 및 상기 제 1 클럭 핀에 접속된 게이트를 갖는 제 5 PMOS 트랜지스터와;A fifth PMOS transistor having a source connected to the drain of the fourth PMOS transistor, a drain connected to the second clock pin, and a gate connected to the first clock pin; 상기 제 2 클럭 핀에 접속된 드레인 및 상기 제 1 클럭 핀에 접속된 게이트를 갖는 제 3 NMOS 트랜지스터 및;A third NMOS transistor having a drain connected to the second clock pin and a gate connected to the first clock pin; 상기 제 3 NMOS 트랜지스터의 소오스와 상기 접지 단자 사이에 형성된 전류 통로 및 상기 제 2 NMOS 트랜지스터의 게이트와 공통 접속된 게이트를 갖는 제 4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.And a fourth NMOS transistor having a current path formed between the source of the third NMOS transistor and the ground terminal and a gate commonly connected to the gate of the second NMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전압 레벨은 상기 접지 전위에 해당하는 레벨인 것을 특징으로 하는 반도체 장치.And the first voltage level is a level corresponding to the ground potential. 제 1 항에 있어서,The method of claim 1, 상기 제 2 전압 레벨은 상기 접지 전위와 상기 전원 전압 사이의 전압에 해당하는 레벨인 것을 특징으로 하는 반도체 장치.And the second voltage level is a level corresponding to a voltage between the ground potential and the power supply voltage. 소정의 주파수 대역을 갖는 발진 신호를 발생하는 수정 발진자와;A crystal oscillator for generating an oscillation signal having a predetermined frequency band; 상기 수정 발진자 사이에 접속되며, 상기 발진 신호를 증폭하기 위한 증폭 수단 및;Amplification means connected between the crystal oscillator and amplifying the oscillation signal; 상기 수정 발진자 사이에 접속되며, 출력 주파수에 비례하는 전압 레벨을 가지는 제어 신호에 응답하여 상기 증폭 수단에 의해서 증폭된 상기 발진 신호의 이득을 조정하기 위한 수단을 포함하는 발진 회로.Means for adjusting the gain of the oscillation signal amplified by the amplification means in response to a control signal connected between the crystal oscillators and having a voltage level proportional to an output frequency. 제 6 항에 있어서,The method of claim 6, 상기 이득 조정 수단은 상기 제어 신호의 레벨이 제 1 전압 레벨일 때 비활성화되고 상기 제어 신호의 레벨이 제 2 전압 레벨일 때 활성화되어 상기 발진 신호의 이득을 조정하는 발진 회로.The gain adjusting means is inactivated when the level of the control signal is a first voltage level and is activated when the level of the control signal is a second voltage level to adjust the gain of the oscillation signal. 제 6 항에 있어서,The method of claim 6, 상기 증폭 수단은,The amplification means, 전원 전압이 인가되는 전원 단자와;A power supply terminal to which a power supply voltage is applied; 접지 전위가 인가되는 접지 단자와;A ground terminal to which a ground potential is applied; 상기 전원 단자와 상기 수정 발진자의 일단 사이에 형성되는 전류 통로 및 상기 수정 발진자의 타단에 접속된 게이트를 갖는 제 1 PMOS 트랜지스터 및;A first PMOS transistor having a current path formed between the power supply terminal and one end of the crystal oscillator and a gate connected to the other end of the crystal oscillator; 상기 수정 발진자의 일단과 상기 접지 단자 사이에 형성되는 전류 통로 및 상기 수정 발진자의 타단에 접속된 게이트를 갖는 제 1 NMOS 트랜지스터를 포함하는 발진 회로.And a first NMOS transistor having a current path formed between one end of the crystal oscillator and the ground terminal and a gate connected to the other end of the crystal oscillator. 제 7 항에 있어서,The method of claim 7, wherein 상기 이득 조정 수단은,The gain adjusting means, 상기 접지 단자에 접속되며, 상기 제어 신호의 레벨에 따라 소정 전류를 흘려주기 위한 전류원과;A current source connected to the ground terminal for flowing a predetermined current according to the level of the control signal; 상기 전원 단자와 상기 전류원 사이에 형성되는 전류 통로 및 상기 전류원에 접속되는 게이트를 갖는 제 2 PMOS 트랜지스터와;A second PMOS transistor having a current path formed between the power supply terminal and the current source and a gate connected to the current source; 상기 제 2 PMOS 트랜지스터의 게이트에 접속된 게이트 및 상기 전원 단자에 접속된 소오스를 갖는 제 3 PMOS 트랜지스터와;A third PMOS transistor having a gate connected to the gate of the second PMOS transistor and a source connected to the power supply terminal; 상기 제 2 PMOS 트랜지스터의 드레인과 상기 접지 단자 사이에 형성되는 전류 통로 및 상기 제 2 PMOS 트랜지스터의 드레인에 접속된 게이트를 갖는 제 2 NMOS 트랜지스터와;A second NMOS transistor having a current path formed between the drain of the second PMOS transistor and the ground terminal and a gate connected to the drain of the second PMOS transistor; 상기 제 3 PMOS 트랜지스터의 게이트와 공통 접속된 게이트 및 상기 전원 단자에 접속된 소오스를 갖는 제 4 PMOS 트랜지스터와;A fourth PMOS transistor having a gate commonly connected to the gate of the third PMOS transistor and a source connected to the power supply terminal; 상기 제 4 PMOS 트랜지스터의 드레인에 접속된 소오스, 상기 수정 발진자의 일단에 접속된 드레인 및 상기 수정 발진자의 타단에 접속된 게이트를 갖는 제 5 PMOS 트랜지스터와;A fifth PMOS transistor having a source connected to the drain of the fourth PMOS transistor, a drain connected to one end of the crystal oscillator and a gate connected to the other end of the crystal oscillator; 상기 수정 발진자의 일단에 접속된 드레인 및 상기 수정 발진자의 타단에 접속된 게이트를 갖는 제 3 NMOS 트랜지스터 및;A third NMOS transistor having a drain connected to one end of the crystal oscillator and a gate connected to the other end of the crystal oscillator; 상기 제 3 NMOS 트랜지스터의 소오스와 상기 접지 단자 사이에 형성된 전류 통로 및 상기 제 2 NMOS 트랜지스터의 게이트와 공통 접속된 게이트를 갖는 제 4 NMOS 트랜지스터를 포함하는 발진 회로.And a fourth NMOS transistor having a current path formed between the source of the third NMOS transistor and the ground terminal and a gate commonly connected to the gate of the second NMOS transistor.
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