JP2004152825A

JP2004152825A - Ｍｉｓ型半導体装置の製造方法及び半導体製造装置

Info

Publication number: JP2004152825A
Application number: JP2002313778A
Authority: JP
Inventors: Kazuo Iwai; 計夫岩井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-10-29
Filing date: 2002-10-29
Publication date: 2004-05-27

Abstract

【課題】トランジスタのゲート絶縁膜の劣化を防止し信頼性ある低抵抗のサリサイドプロセスを実現する半導体装置の製造方法及び半導体製造装置を提供する。
【解決手段】ゲート電極１３上部及びソース／ドレインの高濃度領域１７を覆うように全面にシリサイド化に寄与する第１の金属膜（Ｃｏ）１８を堆積する。このときの基板温度は５０℃〜２５０℃の範囲の中から選択される所定の温度、例えばおよそ１００℃に設定され、Ｃｏのスパッタリングが実施される。次に耐酸化性の第２の金属膜１９を被覆する。金属膜１９は例えばＴｉＮであり、スパッタ法を利用して堆積する。このときの基板温度は２０℃〜１００℃の範囲の中から選択される所定の温度、例えばおよそ５０℃に設定され、ＴｉＮの被覆形成が実施される。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、より微細化された半導体素子、特にゲート、ソース／ドレイン表面を自己整合的にシリサイド化するＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型（特にＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型）半導体装置を含んだ、ＭＩＳ型半導体装置の製造方法及びシリサイド化のための金属をスパッタする半導体製造装置に関する。
【０００２】
【従来の技術】
微細化、高速化が要求される近年の半導体集積回路では、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）の微細化、高速化は必須条件である。ＭＯＳＦＥＴでは、ソース／ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化する、いわゆるサリサイドプロセスが用いられる。これにより、素子の寄生抵抗を低減する。
【０００３】
サリサイドプロセスは、次のように実現される。ＭＯＳＦＥＴのポリシリコンゲート電極の両側はＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造、すなわちソース／ドレインのエクステンション領域を形成するためのスペーサ（サイドウォール）が設けられる。そこでゲート電極上部のシリサイド化に伴ない、スペーサが分離領域になりソース／ドレインのＳｉ基板上にも自己整合的に高融点金属薄膜形成→シリサイド化→低抵抗シリサイド層形成が可能である。このようなサリサイドプロセスは、低抵抗化、性能向上を図るＭＯＳＦＥＴとして周知技術である。
【０００４】
ゲート長が０．１８μｍの世代においては、サリサイドプロセスに用いられる高融点金属としてＣｏの利用が知られている。Ｃｏの他、シリサイドを形成し得る金属はＷ，Ｔｉ，Ｍｏ，Ｎｉなど様々あるが、浅い不純物拡散層に低抵抗のシリサイドを、リークを防ぎつつ形成するのはＣｏが好ましいとされている。
【０００５】
【発明が解決しようとする課題】
図８（ａ），（ｂ）は、それぞれ従来のＭＯＳＦＥＴの製造方法を工程順に示す断面図である。ソース／ドレイン領域上及びゲート電極上部がＣｏを用いてシリサイド化されるコバルトサリサイドプロセスが示されている。
【０００６】
図８（ａ）に示すように、Ｓｉ基板６１に図示しない素子分離領域を形成しウェル等を形成した後、基板６１上にゲート酸化膜６２及びポリシリコンゲート電極６３を形成する。ゲート側部にはシリコン酸化膜、シリコン窒化膜等のサイドウォール６４を形成する。ソース／ドレイン領域６５は、ＬＤＤ構造、いわゆる低濃度のエクステンション領域を有する。すなわち、基板６１にはポリシリコンゲート電極６３をマスクに低濃度、さらに、サイドウォール６４をマスクに高濃度の不純物がイオン注入される。このような構成において、全面に例えばＣｏ膜６６をスパッタ法にて形成する。さらに、このＣｏ膜６６を覆うキャップ金属膜６７をスパッタ法にて形成する。キャップ金属膜６７はＣｏ膜６６の酸化防止のために形成するものであり、例えばＴｉＮ膜を採用する。
【０００７】
次に、図８（ｂ）に示すように、Ｃｏ膜６６に対してシリサイド化のための熱処理を行う。その後、キャップ金属膜６７及び未反応のＣｏを除去して再度熱処理を行うことによって安定な低抵抗のシリサイド層６８を形成する。サイドウォール６４はポリシリコンゲート電極６３側部のシリサイド化を抑え、ソース／ドレイン領域６５との短絡を防止する。
【０００８】
上記構成は、プロセスにもよるが、Ｃｏ膜６６は、基板温度は１００℃程度で１０ｎｍ前後スパッタ堆積する。キャップ金属膜６７としてのＴｉＮ膜は、プロセスの安定性を優先して基板温度は３００℃程度で５〜１０ｎｍ程度堆積するようにしている。
【０００９】
ところで、キャップ金属膜６７としてのＴｉＮ膜をＣｏ膜６６上にスパッタ形成する場合、Ｃｏ膜６６に窒化進行の膜ストレスが直接加わる。これにより、ゲート酸化膜６２の性能が劣化する原因になる。具体的にはゲート酸化膜６２の電界強度が許容範囲を超えて悪化するものが、ウェハ基板周辺に多く現われる。
【００１０】
本発明は上記のような事情を考慮してなされたもので、トランジスタのゲート絶縁膜の劣化を防止し、信頼性ある低抵抗のサリサイドプロセスを実現するＭＩＳ型半導体装置の製造方法及び半導体製造装置を提供しようとするものである。
【００１１】
【課題を解決するための手段】
本発明のＭＩＳ型半導体装置の製造方法は、
基板上のゲート絶縁膜、ポリシリコン層でなるゲート側部に絶縁膜スペーサーを配しゲート及びソース／ドレイン領域上を自己整合的にシリサイド化するＭＩＳ型半導体装置の製造方法であって、
前記シリサイド化のための第１金属膜を基板全面にスパッタ形成する工程と、
前記金属膜上に耐酸化性の第２金属膜をスパッタ形成する工程と、
を具備し、
前記第２金属膜を形成するときの基板温度は前記第１金属膜形成時のするときの基板温度以下に制御されることを特徴とする。
【００１２】
上記本発明に係るＭＩＳ型半導体装置の製造方法によれば、耐酸化性の第２金属膜の膜ストレスが大幅に低減される。これにより、ゲート絶縁膜の劣化が起こり難くなる。電界強度が許容範囲内に納まるゲート絶縁膜が基板全面内均一的に得られ、素子の信頼性向上、歩留りの向上に寄与する。
【００１３】
また、本発明に係るＭＩＳ型半導体装置の製造方法において、前記第２金属膜は少なくとも基板温度を１００℃以下の所定温度でスパッタ形成されることを特徴とする。さらに好ましくは、前記第１金属膜は、少なくとも基板温度が５０℃〜２５０℃のうちの所定温度でスパッタ形成され、前記第２金属膜は、少なくとも基板温度が２０℃〜１００℃のうちの所定温度でスパッタ形成されることを特徴とする。
【００１４】
さらに、上述の本発明に係るＭＩＳ型半導体装置の製造方法において、
前記第１、第２金属膜が被覆された状態で熱処理し、暫定的なシリサイド層を形成する第１次熱処理工程と、
前記第２金属膜及び未反応の前記第１金属膜の部分を除去する工程と、
前記暫定的なシリサイド層を熱処理しさらに低抵抗のシリサイド層を形成する第２次熱処理工程と、
を具備したことを特徴とする。
【００１５】
また、これら本発明に係るＭＩＳ型半導体装置の製造方法において、前記第１金属膜はＣｏ、前記第２金属膜はＴｉＮを含むことを特徴とする。Ｃｏは微細加工、低抵抗化に適し、ＴｉＮは酸化に対するバリア性に富む。
【００１６】
本発明に係る半導体製造装置は、
基板上の素子形成工程で金属膜をスパッタ形成する半導体製造装置であって、
スパッタする金属のターゲットを配し真空中で少なくとも放電用ガス供給及び排気がなされる処理チャンバと、
前記放電用ガスの供給された前記処理チャンバ内にプラズマを発生させるスパッタ電源と、
前記ターゲットに対向するように設けられ、スパッタ形成において前記基板の温度が少なくとも２０℃〜１００℃のうちの所定温度で制御される基板温度制御機構を有した基板支持部と、
を具備したことを特徴とする。
【００１７】
上記本発明に係る半導体製造装置によれば、基板温度制御機構を設けたことにより、スパッタ形成に対する適切な基板温度設定ができるようになっている。素子の信頼性が得られ、歩留りの向上に寄与する。
【００１８】
なお、前記ターゲットの背後に磁石を配備したマグネットユニットが装備されていることを特徴とする。磁界を利用したマグネトロン放電によりプラズマ密度を上げてスパッタを行うマグネトロンスパッタは、低電圧、大電流の理想的な放電特性が得られスパッタリング効率が良く、高速の膜形成が可能である。また、電子はターゲット近傍に閉じ込められ基板への電子衝突が減るため基板の温度上昇が抑えられ、低温での膜形成が可能となる。
【００１９】
【発明の実施の形態】
図１〜図３は、それぞれ本発明の一実施形態に係るＭＩＳ型半導体装置の製造方法の要部を工程順に示す断面図である。
まず、図１に示すように、所定の不純物濃度で構成されるＳｉ基板１１上の素子領域に、ゲート酸化膜１２、ポリシリコン層を順次形成してゲート電極１３をパターニングする。その後、ゲート電極１３を後酸化（熱酸化）し、後酸化膜１５を形成する。このようなゲート電極１３の領域をマスクに、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造いわゆるエクステンション領域のためのソース／ドレインの低濃度領域１４を不純物イオン注入により形成する。
【００２０】
次に、ＣＶＤ法によりゲート電極１３上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のサイドウォール１６を形成する。次に、ゲート電極１３の領域及びサイドウォール１６をマスクにしてソース／ドレインの高濃度領域１７を不純物イオン注入により形成する。
【００２１】
次に、ゲート電極１３上部及びソース／ドレインの高濃度領域１７を覆うように全面にシリサイド化に寄与する第１の金属膜１８を堆積する。金属膜１８は例えばＣｏであり、スパッタ法を利用して堆積する。すなわち、Ｃｏをターゲット電極とする真空チャンバー内でＡｒ（アルゴン）ガスを供給しプラズマを発生させ、Ｃｏのスパッタ現象を現出することにより達成する。このときの基板温度は５０℃〜２５０℃の範囲の中から選択される所定の温度、例えばおよそ１００℃に設定され、Ｃｏのスパッタリングが実施される。
【００２２】
上記金属膜（ここではＣｏ）１８の厚みは、後にソース／ドレインの高濃度領域１７に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクションリークの原因を与えないよう厚みを制御すべきである。ここではソース／ドレインの高濃度領域１７の拡散深さが１５０〜２００ｎｍとしてだいたいＣｏの厚さは１０ｎｍ前後である。
【００２３】
次に、金属膜（Ｃｏ）１８上に耐酸化性の第２の金属膜１９を被覆する。金属膜１９は例えばＴｉＮであり、スパッタ法を利用して堆積する。すなわち、Ｔｉをターゲット電極とする真空チャンバー内でＮ_２（窒素）ガスを供給しプラズマを発生させ、Ｔｉのスパッタ現象を現出することにより達成する。このときの基板温度は２０℃〜１００℃の範囲の中から選択される所定の温度、例えばおよそ５０℃に設定され、ＴｉＮの被覆形成が実施される。金属膜（ここではＴｉＮ）１９の厚みは、後でシリサイド層を形成する熱工程へ移行するまでＣｏ表面が酸化されないようにするために５〜１０ｎｍの厚さがあればよい。
【００２４】
次に、図２に示すように、上記構成に対するシリサイド化を促す熱処理、いわゆる第１次アニール工程を経る。これは、５００℃程度で３０秒くらいの熱処理（ランプアニール）であり、これにより、少なくともゲート電極１３上部及びソース／ドレイン領域１７上部には暫定的なシリサイド層２０が形成される。このシリサイド層２０は高抵抗のＣｏＳｉ膜（Ｃｏ_２Ｓｉ膜も含む）で構成される。
【００２５】
次に、図３に示すように、未反応の金属、すなわち金属膜（ＴｉＮ）１９及び金属膜（Ｃｏ）１８の不要な膜が除去される。この除去工程はウェットエッチングであり、例えばウェハは硫酸＋過酸化水素水を含む溶液に所定時間漬浸される。ウェハ洗浄及び乾燥後、再度アニール処理することにより、シリサイド層２０を安定させる（第２次アニール工程の実施）。これは、８５０℃程度で３０秒くらいの熱処理（ランプアニール）であり、これにより、所望の領域にのみ低抵抗のシリサイド層（ＣｏＳｉ_２膜）２１を形成することができる。
【００２６】
上記実施形態の方法によれば、金属膜（ＴｉＮ）１９の膜ストレスが大幅に低減される。これにより、ゲート酸化膜１２の劣化が起こり難くなる。これにより、電界強度が許容範囲内に納まるゲート酸化膜１２がウェハ全面内均一的に得られ、素子の信頼性向上及び歩留りの向上に寄与する。
【００２７】
図４〜図６は、それぞれシリコンウェハ面内均一的に散在させた所定のスクエア領域に形成したＭＯＳキャパシタの電界強度に対する不良確率分布を示す特性図である。各図中○印は、上記所定のスクエア領域においてストライプ状の島領域にゲート酸化膜を形成したＣｏシリサイドゲート電極を形成したものである。各図中×印は、上記所定のスクエア領域において全面にゲート酸化膜を形成したＣｏシリサイドゲート電極を形成したものである。
【００２８】
各図は異なる条件として、図４は、基板温度１００℃で厚さ１０ｎｍ（１００オングストローム）のＴｉＮキャップ膜の形成工程を経たものである。図５は、基板温度３００℃で厚さ１０ｎｍ（１００オングストローム）のＴｉＮキャップ膜の形成工程を経たものである。図６は、基板温度３００℃で厚さ５ｎｍ（５０オングストローム）のＴｉＮキャップ膜の形成工程を経たものである。その他は全て同一条件で形成されている。
【００２９】
各図によれば、図４の条件がウェハ面内均一的な電界強度を実現していることが分かる。これにより、ＴｉＮキャップ膜形成時の基板温度が少なくとも１００℃以下であることが望ましい。上記実施形態では第２金属膜（ＴｉＮ）１９を、基板温度５０℃程度にして形成したが、ウェハ面内均一的な電界強度が得られることは同様にいえる。基板温度５０℃以下（下限はだいたい２０℃が適当である）に制御するようにしてもよい。
【００３０】
図７は、本発明の一実施形態に係る半導体製造装置を示す概観図である。基板上の素子形成工程で金属膜をスパッタ形成するスパッタ装置の一構成例である。処理チャンバ５０は、真空チャンバとして内部に半導体ウェハ、ガラス基板などの基板Ｗａｆを収容し、少なくとも放電ガスの供給系５１及び排気系５２が繋がる。
【００３１】
処理チャンバ５０内にはターゲット（陰極）５３が設けられる。ターゲット５３は背後に支持板、いわゆるバッキングプレート（冷却用銅板等）５４が接合されている。さらにその背後には磁石を配備したマグネットユニット５５が装備されている。
【００３２】
スパッタ電源５６は、バッキングプレート５４を介してターゲット５３に放電用の電圧を与え、放電用ガスの供給された処理チャンバ５０内にプラズマを発生させる。マグネットユニット５５は、スパッタリング処理時において回転する回転式のものと、回転しない固定式のものとがある。
【００３３】
マグネットユニット５５の装備は、ターゲット５３表面の電界と直交する磁界によってマグネトロン放電を起こし、ターゲット５３近傍で多量のイオンを発生させるよう作用する。磁界を利用したマグネトロン放電によりプラズマ密度を上げてスパッタを行うマグネトロンスパッタは、低電圧、大電流の理想的な放電特性が得られスパッタリング効率が良く、高速の膜形成が可能である。また、電子はターゲット近傍に閉じ込められ基板への電子衝突が減るため基板の温度上昇が抑えられ、低温での膜形成が可能となる。
【００３４】
基板支持部５７は上記ターゲット５３に対向するように設けられ、基板Ｗａｆを支持する。基板支持部５７は、スパッタ形成において基板Ｗａｆの温度を少なくとも２０℃〜１００℃のうちの所定温度で制御する基板温度制御機構５７０を装備している。基板温度制御機構５７０は、加熱機構５７１及び冷却機構５７２が含まれる。加熱機構５７１としてはヒーターやハロゲンランプ等の配備が考えられる。冷却機構５７２としては冷却水または冷媒ガス等の導管の配備が考えられる。さらに基板支持部５７表面に温度センサ５７３が設けられている。温度センサ５７３の温度検出に応じて制御部５７４が加熱機構５７１または冷却機構５７２を駆動制御する。これにより、スパッタ処理中、基板Ｗａｆの温度を少なくとも１００℃以下（例えば５０℃以下）の所定温度範囲に制御する。
【００３５】
上記本発明に係る半導体製造装置によれば、基板温度制御機構５７０を設けたことにより、スパッタ形成に対する適切な基板温度設定ができるようになっている。前記図１に示す金属膜（Ｃｏ）１８、金属膜（ＴｉＮ）１９のスパッタ形成において、適切な基板温度を設定することができる。特に金属膜（ＴｉＮ）１９のスパッタ形成においては膜ストレスが大幅に低減され、ゲート酸化膜１２の劣化が起こり難くなる。これにより、電界強度が許容範囲内に納まるゲート酸化膜１２がウェハ全面内均一的に得られ、素子の信頼性向上及び歩留りの向上に寄与する。
【００３６】
なお、上記実施形態で示した方法及び装置は、ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）に限らず、ＭＩＳ（ＭＯＳ）キャパシタ、シリサイド化する導電線などに適用可能である。また、スパッタ形成に係る金属膜は上記以外にも適用可能な金属があれば適宜、上記実施形態で示した方法及び装置を利用すればよい。
【００３７】
以上説明したように本発明によれば、ゲート絶縁膜、シリサイド化のための第１金属膜に対し耐酸化性の第２金属膜の膜ストレスが大幅に低減される。これにより、ゲート絶縁膜の劣化が起こり難くなる。電界強度が許容範囲内に納まるゲート絶縁膜が基板全面内均一的に得られ、素子の信頼性向上、歩留りの向上に寄与する。この結果、トランジスタのゲート絶縁膜の劣化を防止し、信頼性ある低抵抗のサリサイドプロセスを実現するＭＩＳ型半導体装置の製造方法及び半導体製造装置を提供することができる。
【図面の簡単な説明】
【図１】本発明のＭＩＳ型半導体装置の製造方法を示す第１の断面図。
【図２】図１に続く第２の断面図。
【図３】図２に続く第３の断面図。
【図４】ＭＯＳキャパシタの電界強度不良確率分布を示す第１の特性図。
【図５】ＭＯＳキャパシタの電界強度不良確率分布を示す第２の特性図。
【図６】ＭＯＳキャパシタの電界強度不良確率分布を示す第３の特性図。
【図７】本発明の一実施形態に係る半導体製造装置を示す概観図。
【図８】それぞれ従来のＭＯＳＦＥＴの製造方法を工程順に示す断面図。
【符号の説明】
１１，６１…Ｓｉ基板、１２，６２…ゲート酸化膜、１３，６３…ゲート電極（ポリシリコンゲート電極）、１４…ソース／ドレイン領域（低濃度領域）、１６，６４…サイドウォール、１７，６５…ソース／ドレイン領域（高濃度領域）、１８…第１の金属膜（Ｃｏ）、１９…第２の金属膜（ＴｉＮ）、２０，２１，６８…シリサイド層、６６…Ｃｏ膜、６７…キャップ金属膜、５０…処理チャンバ、５１…放電ガス供給系、５２…排気系、５３…ターゲット（陰極）、５４…支持板（バッキングプレート）、５５…マグネットユニット、５６…スパッタ電源、５７…基板支持部、５７０…基板温度制御機構、５７１…加熱機構、５７２…冷却機構、５７３…温度センサ、５７４…制御部。

Claims

基板上のゲート絶縁膜、ポリシリコン層でなるゲート側部に絶縁膜スペーサーを配しゲート及びソース／ドレイン領域上を自己整合的にシリサイド化するＭＩＳ型半導体装置の製造方法であって、
前記シリサイド化のための第１金属膜を基板全面にスパッタ形成する工程と、
前記第１金属膜上に耐酸化性の第２金属膜をスパッタ形成する工程と、
を具備し、
前記第２金属膜を形成するときの基板温度は前記第１金属膜形成時の基板温度以下に制御されることを特徴とするＭＩＳ型半導体装置の製造方法。
前記第２金属膜は、少なくとも基板温度が１００℃以下の所定温度でスパッタ形成されることを特徴とする請求項１記載のＭＩＳ型半導体装置の製造方法。
前記第１金属膜は、少なくとも基板温度が５０℃〜２５０℃のうちの所定温度でスパッタ形成され、前記第２金属膜は、少なくとも基板温度が２０℃〜１００℃のうちの所定温度でスパッタ形成されることを特徴とする請求項１記載のＭＩＳ型半導体装置の製造方法。
前記第１、第２金属膜が被覆された状態で熱処理し、暫定的なシリサイド層を形成する第１次熱処理工程と、
前記第２金属膜及び未反応の前記第１金属膜の部分を除去する工程と、
前記暫定的なシリサイド層を熱処理しさらに低抵抗のシリサイド層を形成する第２次熱処理工程と、
を具備したことを特徴とする請求項１〜３いずれか一つに記載のＭＩＳ型半導体装置の製造方法。
前記第１金属膜はＣｏ、前記第２金属膜はＴｉＮを含むことを特徴とする請求項１〜４いずれか一つに記載のＭＩＳ型半導体装置の製造方法。
基板上の素子形成工程で金属膜をスパッタ形成する半導体製造装置であって、
スパッタする金属のターゲットを配し真空中で少なくとも放電用ガス供給及び排気がなされる処理チャンバと、
前記放電用ガスの供給された前記処理チャンバ内にプラズマを発生させるスパッタ電源と、
前記ターゲットに対向するように設けられ、スパッタ形成において前記基板の温度が少なくとも２０℃〜１００℃のうちの所定温度で制御される基板温度制御機構を有した基板支持部と、
を具備したことを特徴とする半導体製造装置。
前記ターゲットの背後に磁石を配備したマグネットユニットが装備されていることを特徴とする請求項６記載の半導体製造装置。