JP2004146424A

JP2004146424A - Group iii nitride semiconductor element, its manufacturing method and light emitting diode

Info

Publication number: JP2004146424A
Application number: JP2002306722A
Authority: JP
Inventors: Takashi Udagawa; 宇田川　隆
Original assignee: Showa Denko KK
Current assignee: Resonac Holdings Corp
Priority date: 2002-10-22
Filing date: 2002-10-22
Publication date: 2004-05-20
Anticipated expiration: 2022-10-22
Also published as: TWI250663B; TW200414569A; JP3779255B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a group III nitride semiconductor element having a low contact resistance and an ohmic electrode without local breakdown voltage defects. <P>SOLUTION: The group III nitride semiconductor element 1 includes a conductive group III nitride semiconductor (Al<SB>X</SB>Ga<SB>Y</SB>In<SB>1-(X+Y)</SB>N: 0≤X<1, 0<Y≤1 and 0<X+Y≤1) crystal layer vapor grown on a crystal substrate, and the ohmic electrode. In this element 1, a conductive boron phosphide crystal layer is provided between the group III nitride semiconductor crystal layer and the ohmic electrode, and the ohmic electrode 107 is brought into contact with the boron phosphide crystal layer. Since the boron phosphide crystal layer 103 is provided between the group III nitride semiconductor crystal layer and the ohmic electrode 107, the dislocation propagated from the group III nitride semiconductor crystal layer can be prevented, and the dislocation can be absorbed. Accordingly, the local defective breakdown is reduced and the ohmic electrode having a low contact resistance can be formed by providing the ohmic electrode in contact with the boron phosphide crystal layer, and the group III nitride semiconductor light emitting element 1 having excellent withstand voltage characteristics is obtained. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、結晶基板上にＩＩＩ族窒化物半導体（Ａｌ_ＸＧａ_ＹＩｎ_{１−（Ｘ＋Ｙ）}Ｎ：０≦Ｘ＜１，０＜Ｙ≦１、及び０＜Ｘ＋Ｙ≦１）結晶層を有し、接触抵抗の小さいオーミック電極を備えたＩＩＩ族窒化物半導体素子に関する。
【０００２】
【従来の技術】
ＩＩＩ族窒化物半導体素子の一例として、従来より、窒化ガリウム（ＧａＮ）系発光ダイオード（ＬＥＤ）やレーザダイオード（ＬＤ）、並びにショットキー（Ｓｃｈｏｔｔｋｙ）接触型電界効果型トランジスタ（ＭＥＳＦＥＴ）が知られている（例えば、特許文献１参照）。これらの素子は、窒化アルミニウム・ガリウム・インジウム（Ａｌ_ａＧａ_ｂＩｎ_ｃＮ：０≦ａ，ｂ，ｃ≦１、ａ＋ｂ＋ｃ＝１）混晶等からなる機能層を備えた積層構造体を基に構成されている（例えば、特許文献２参照）。例えば、室温での禁止帯幅を約３．４ｅＶとするＧａＮを含む窒化ガリウム・インジウム混晶（Ｇａ_ｂＩｎ_ｃＮ：０＜ｂ，ｃ＜１、ｂ＋ｃ＝１）は短波長ＬＥＤまたはＬＤ用途の発光層として利用されている（例えば、特許文献３参照）。積層構造体をなす一部の機能層には、オーミック性接触するオーミック電極を設けて素子が形成されている。例えば、ｎ形の窒化ガリウム（ＧａＮ）電子供給層の表面上にチタン（Ｔｉ）・アルミニウム（Ａｌ）を重層させたオーミック性ソース（ｓｏｕｒｃｅ）及びドレイン（ｄｒａｉｎ）電極を設けて高移動度型の電界効果型トランジスタが形成されている（例えば、非特許文献１参照）。
【０００３】
また、上記の如くのＩＩＩ族窒化物半導体素子を構成するＡｌ_ａＧａ_ｂＩｎ_ｃＮ（０≦ａ、ｂ，ｃ≦１、ａ＋ｂ＋ｃ＝１）混晶層は、従来、サファイア（α−Ａｌ_２Ｏ_３）を基板として堆積されている（例えば、特許文献４参照）。しかし、サファイアとＡｌ_ａＧａ_ｂＩｎ_ｃＮ（０≦ａ、ｂ，ｃ≦１、ａ＋ｂ＋ｃ＝１）混晶等との格子のミスマッチ（ｍｉｓｍａｔｃｈ）は大きい。例えば、サファイアとウルツ鉱（Ｗｕｒｔｚｉｔｅ）結晶型ＧａＮとの格子ミスマッチ度は約１６％と大である（非特許文献２参照）。このため、例えば、サファイア基板上に成長させた窒化ガリウム層の内部には、両者間の大きな格子ミスマッチに起因して、約１×１０^５個／ｃｍ^２程度の多量の転位が含まれるに至っている（非特許文献３参照）。
【０００４】
【特許文献１】
米国特許第６，０６９，０２１号明細書
【特許文献２】
特開平１０−５６２０２号公報
【特許文献３】
特公昭５５−３８３４号公報
【特許文献４】
特開平１０−１０７３１５号公報
【非特許文献１】
赤崎勇編著、「アドバンスト・エレクトロニクスＩ−２１　ＩＩＩ族窒化物半導体」、初版、（株）培風館、１９９９年１２月８日、ｐ．２８８−２８９
【非特許文献２】
イサム・アカザキ、ヒロシ・アマノ、ヤスオ・コイデ、カズマサ・ヒラマツ、ノブヒコ・サワキ（Ｉｓａｍｕ　ＡＫＡＳＡＫＩ，　Ｈｉｒｏｓｈｉ　ＡＭＡＮＯ，　Ｙａｓｕｏ　ＫＯＩＤＥ，　Ｋａｚｕｍａｓａ　ＨＩＲＡＭＡＴＳＵ，　ａｎｄ　Ｎｏｂｕｈｉｋｏ　ＳＡＷＡＫＩ）、「エフェクツ　オブ　ＡｌＮ　バッファー　レイヤー　オン　クリスタログラフィック　ストラクチャー　アンドオン　エレクトリカル　アンド　オプティカル　プロパティーズ　オブ　ＧａＮ　アンド　Ｇａｌ−ＸＡｌＸＮ（０＜Ｘ≦０．４）　フィルムズ　グロウン　オン　サファイア　サブストレート　バイ　ＭＯＶＰＥ．（ＥＦＦＥＣＴＳ　ＯＦ　ＡｌＮ　ＢＵＦＦＥＲ　ＬＡＹＥＲ　ＯＮ　ＣＲＹＳＴＡＬＬＯＧＲＡＰＨＩＣ　ＳＴＲＵＣＴＵＲＥ　ＡＮＤ　ＯＮ　ＥＬＥＣＴＲＩＣＡＬ　ＡＮＤ　ＯＰＴＩＣＡＬ　ＰＲＯＰＥＲＴＩＥＳ　ＯＦ　ＧａＮ　ＡＮＤ　Ｇａ１−ＸＡｌＸＮ（０＜Ｘ≦０．４）　ＦＩＬＭＳ　ＧＲＯＷＮ　ＯＮ　ＳＡＰＰＨＩＲＥ　ＳＵＢＳＴＲＡＴＥ　ＢＹ　ＭＯＶＰＥ）」、ジャーナル・オブ・クリスタル・グロース（Ｊｏｕｒｎａｌ　ｏｆ　Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ）、　１９８９年、（オランダ）、第９８巻、ｐ．２０９−２１９
【非特許文献３】
赤崎勇編著、「アドバンスト・エレクトロニクスＩ−２１　ＩＩＩ族窒化物半導体」、初版、（株）培風館、１９９９年１２月８日、ｐ．２１１−２１３
【０００５】
【発明が解決しようとする課題】
しかしながら、例えば、六方晶ウルツ鉱結晶型のＧａＮの室温での禁止帯幅が約３．４ｅＶと高い様に、オーミック性接触電極を設ける必要のあるＩＩＩ族窒化物半導体（Ａｌ_ａＧａ_ｂＩｎ_ｃＮ：０≦ａ、ｂ，ｃ≦１、ａ＋ｂ＋ｃ＝１）混晶層は一般に禁止帯幅が高い。
このため、接触抵抗（ｃｏｎｔａｃｔ　ｒｅｓｉｓｔａｎｃｅ）の充分に低いオーミック電極を得ることが困難であった。さらに、サファイア基板上に成長させたＡｌ_ａＧａ_ｂＩｎ_ｃＮ結晶層では、結晶内に高密度で存在する転位を介して素子動作電流の短絡が発生するため、耐圧特性に優れるオーミック電極を形成できない問題点があった。
【０００６】
本発明は、かかる従来技術の問題点に鑑みてなされたものであり、接触抵抗が低く、局所的な耐圧不良を伴わないオーミック電極を備えたＩＩＩ族窒化物半導体素子を提供することを課題とする。
【０００７】
【課題を解決するための手段】
本発明者らは、上記の課題を解決すべく鋭意検討した結果、ＩＩＩ族窒化物半導体結晶層上に低転位密度で結晶性に優れるリン化硼素結晶層を設け、該リン化硼素結晶層の表面に接触させてオーミック電極を配置することによって、上記課題を解決することを見出し、本発明を完成するに至った。
【０００８】
すなわち、本発明は、（１）結晶基板と、同結晶基板上に気相成長された導電性のＩＩＩ族窒化物半導体（Ａｌ_ＸＧａ_ＹＩｎ_{１−（Ｘ＋Ｙ）}Ｎ：０≦Ｘ＜１，０＜Ｙ≦１、及び０＜Ｘ＋Ｙ≦１）結晶層と、オーミック電極とを具備するＩＩＩ族窒化物半導体素子であって、前記ＩＩＩ族窒化物半導体結晶層と前記オーミック電極との中間に、導電性のリン化硼素結晶層が設けられ、該リン化硼素結晶層に接触させてオーミック電極が備えられていることを特徴とするＩＩＩ族窒化物半導体素子、（２）前記ＩＩＩ族窒化物半導体結晶層と前記リン化硼素結晶層との中間に、硼素とリンとを含む非晶質層が設けられていることを特徴とする上記（１）に記載のＩＩＩ族窒化物半導体素子、（３）前記リン化硼素結晶層が、不純物を故意に添加していないアンドープの導電層から構成されており、且つ前記ＩＩＩ族窒化物半導体層と同一の伝導形を呈することを特徴とする上記（１）または（２）に記載のＩＩＩ族窒化物半導体素子、（４）前記ＩＩＩ族窒化物半導体結晶層の｛０．０．０．１．｝−結晶面側に、前記リン化硼素結晶層が設けられており、該リン化硼素結晶層が導電性の｛１１１｝−結晶層であることを特徴とする上記（１）乃至（３）の何れか１項に記載のＩＩＩ族窒化物半導体素子、（５）前記リン化硼素結晶層の内部に、リン化硼素結晶層の＜１１１＞−結晶方位に積層欠陥、または｛１１１｝−結晶面を双晶面とする双晶が含まれていることを特徴とする上記（１）乃至（４）の何れか１項に記載のＩＩＩ族窒化物半導体素子、（６）前記リン化硼素結晶層の内部の貫通転位及びミスフィット転位の合計の密度が１×１０^４個／ｃｍ^２以下であることを特徴とする上記（１）乃至（５）の何れか１項に記載のＩＩＩ族窒化物半導体素子、（７）前記結晶基板上に、前記ＩＩＩ族窒化物半導体結晶層と前記リン化硼素結晶層とを、有機金属化学的気相堆積法により形成させることを特徴とする上記（１）乃至（６）に記載のＩＩＩ族窒化物半導体素子の製造方法、（８）ｐｎ接合型のダブルへテロ接続構造であることを特徴とする上記（１）乃至（６）に記載のＩＩＩ族窒化物半導体素子からなる発光ダイオード、を提供する。
【０００９】
【発明の実施の形態】
以下、図を参照しつつ、本発明の実施形態を説明する。なお、この実施形態は本発明の要旨を説明するためのものであり、特に限定のない限り本発明を限定するものではない。
図１は、本発明に係るＩＩＩ族窒化物半導体素子の一実施形態の断面図を示したものである。
【００１０】
図１に示すように，本実施形態のＩＩＩ族窒化物半導体素子１は、略立方体状の基板１０１上に、積層構造体１１が積層されて構成されている。基板１０１としては、｛０．０．０．１｝結晶面を表面とするサファイア結晶が使用されている。積層構造体１１は、ｎ型ＧａＮからなる下部クラッド層１０２、ｎ型リン化硼素層１０３、ｎ型Ｇａ_０．９０Ｉｎ_０．１０Ｎからなる発光層１０４、ｐ型ＧａＮ層からなる上部クラッド層１０５、及びｐ型リン化硼素層１０６が順次積層されて構成されている。また、発光層１０４、上部クラッド層１０５、及びｐ型リン化硼素層１０６のそれぞれ一部が連続して除去され、露出されたｎ型リン化硼素層１０３の表面の一部に接触させてｎ型オーミック電極１０７が設けられている。また、ｐ型リン化硼素層１０６の表面に接触させてｐ型オーミック電極１０８が設けられている。
以上のように、ＩＩＩ族窒化物半導体素子１は下部クラッド層１０２、ｎ型リン化硼素層１０３及びｎ型オーミック電極１０７からなるｎ型下層部２１と、発光層１０４と、上部クラッド層１０５、ｐ型リン化硼素層１０６及びｐ型オーミック電極１０８からなるｐ型上層部２０とから構成されている。
上述のような構成のＩＩＩ族窒化物半導体素子１は、ｐｎ接合型２重ヘテロ（ＤＨ）構造のＬＥＤとなっている。
【００１１】
本実施形態のＩＩＩ族窒化物半導体素子１は、特に、ＩＩＩ族窒化物半導体との格子ミスマッチの大きな単結晶を基板１０１とし、ＩＩＩ族窒化物半導体結晶層である下部クラッド層１０２を成長させる場合に好適に用いられる。従って、ＩＩＩ族窒化物半導体結晶層を成膜させるための基板として、従来の砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、立方晶または六方晶の炭化珪素（ＳｉＣ）、サファイア（α−Ａｌ_２Ｏ_３単結晶）等の酸化物単結晶、及び珪素（Ｓｉ）単結晶（シリコン）等を利用する場合に特に効果的である。ＩＩＩ族窒化物半導体結晶層を成長するに好適な温度は一般に高温であるため、耐熱性に優れるＳｉＣ、α−Ａｌ_２Ｏ_３、Ｓｉ結晶等は基板として好ましい。
【００１２】
また、基板１０１としては、例えば、｛１００｝−或いは｛１１０｝−結晶面を表面とする立方晶閃亜鉛鉱結晶型の単結晶を用いることが好ましい。このような基板１０１を用いると、表面の面方位を｛０．０．０．１．｝または｛１．１．−２．０．｝とするＩＩＩ族窒化物半導体結晶層を基板上に堆積させることができる。｛０．０．０．１．｝または｛１．１．−２．０．｝結晶面を表面とするＩＩＩ族窒化物半導体層は、後述するリン化硼素層を堆積させるために好適に用いることができる。
【００１３】
また、ＩＩＩ族窒化物半導体素子１の特徴は、ｎ形またはｐ形のＩＩＩ族窒化物半導体層１０２，１０５の双方にリン化硼素層１０３，１０６を各々、接触させて設けていることにある。リン化硼素層１０３、１０６は、接触抵抗の特に低いオーミック電極１０７、１０８を設けるための導電層として機能する。接触抵抗の低いｎ形またはｐ形のオーミック電極を形成するためには、電極を設ける半導体層は、キャリア濃度が１×１０^１８ｃｍ^−３、更に好ましくは１×１０^１９ｃｍ^−３以上である低抵抗結晶層であること、及び基板或いはＩＩＩ族窒化物層からの転位の伝搬を回避して低い転位密度の結晶層であることが望まれる。リン化硼素（ＢＰ）や砒化硼素（ＢＡｓ）等のようなイオン結合性が殆ど無い、共有結晶性の半導体結晶を用いると、キャリア濃度が高いｎ形及びｐ形の低抵抗の導電層を形成することができる。しかも、これらの化合物半導体結晶では、不純物を故意に添加しないアンドープ（ｕｎｄｏｐｅ）状態でも、この様な高キャリア濃度の半導体層を形成することができる。
特に、本実施形態のＩＩＩ族窒化物半導体素子１の如く、発光層１０４からの発光を外部に取り出す方向（図１に例示するＩＩＩ族窒化物半導体素子１にあっては、発光層１０４より上部クラッド層１０５に向かう方向である。）に在るオーミック電極１０８を設ける結晶層１０６は、発光を吸収せずに外部に充分に透過できる禁止帯の大きな結晶層、すなわちリン化硼素結晶層により構成されるのが最善である。さらに、ＬＥＤにおいては、外部への発光透過層としての作用を得るためには、より禁止帯幅の大きなリン化硼素は好適な構成材料である。
【００１４】
上述のＩＩＩ族窒化物半導体素子１は、以下のようにして製造することができる。まず、基板１０１の表面上に、例えば、有機金属化学的気相堆積法（ＭＯＣＶＤ）手段に依り窒化ガリウム（ＧａＮ）等のＩＩＩ族窒化物半導体層を堆積し、下部クラッド層１０２とする。基板表面上にＩＩＩ族窒化物半導体層を成長させるための別の手段には、ハロゲン（ｈａｌｏｇｅｎ）法、ハイドライド（ｈｙｄｒｉｄｅ）法や分子線エピタキシャル（ＭＢＥ）手段を挙げられる。その後、ｎ型リン化硼素層１０３、ｎ型Ｇａ_０．９０Ｉｎ_０．１０Ｎからなる発光層１０４、ｐ型ＧａＮ層からなる上部クラッド層１０５、及びｐ型リン化硼素層１０６を順次同一の成長手段で形成する。各層１０２〜１０６を同一の成長手段で形成すると、省力的に簡便に積層構造体を形成することができる。積層構造体１１の形成を終了した後、その一部である発光層１０４、上部クラッド層１０５、及びｐ型リン化硼素層１０６のそれぞれ一部を連続して除去してｎ形リン化硼素層１０３の表面を露出させる。その後、露出させたｎ形リン化硼素層１０３の一部領域上にｎ形オーミック電極１０７を設け、上部クラッド層１０５上のｐ形リン化硼素層１０６の表面に接触させてｐ形オーミック電極１０８を配置して、ｐｎ接合型２重ヘテロ（ＤＨ）構造のＬＥＤであるＩＩＩ族窒化物半導体素子１を製造する。
【００１５】
リン化硼素層１０３及び１０６は、上述の気相成長手段により形成できる。例えば、トリエチエル硼素（分子式：（Ｃ_２Ｈ_５）_３Ｂ）／ホスフィン（分子式：ＰＨ_３）を原料とし、常圧（略大気圧）または減圧ＭＯＣＶＤ手段により形成できる。具体的には、常圧ＭＯＣＶＤ手段に依れば、基板温度を約１０００℃〜１２００℃の温度とし、且つ成長反応系へ供給する原料の濃度比率（ＰＨ_３／（Ｃ_２Ｈ_５）_３Ｂ）、所謂、Ｖ／ＩＩＩ比率を例えば、約１０００とすれば、アンドープでｐ形のリン化硼素層を形成できる。基板温度を７５０℃〜約１０００℃とすれば、アンドープでｎ形のリン化硼素層を得るに好都合となる。伝導形にかかわらず、ＧａＮ等のＩＩＩ族窒化物半導体層上に形成されたリン化硼素層は、ＧａＮ等のＩＩＩ族窒化物半導体層に内在するミスフィット転位或いは貫通転位の上層への伝搬を防止する効果がある。
【００１６】
上述のＩＩＩ族窒化物半導体層に内在するミスフィット転位は、例えば、基板１０１、下部クラッド層１０２、及びリン化硼素層１０３を含む部分の断面ＴＥＭ（透過電子顕微鏡）像により観察することができる。サファイア基板１０１との格子ミスマッチに起因して、基板１０１と下部クラッド層１０２を構成するＧａＮ層との接合界面１０１ａには、多量のミスフィット転位が発生している。ＧａＮ層の層厚の増加に伴い、ミスフィット転位の単位面積あたりの数、所謂、転位密度は減少するものの、リン化硼素層１０３との接合界面１０２ａの直下の領域では依然、約１×１０^５個／ｃｍ^２と高密度である。しかし、転位の延在は、リン化硼素層１０３との接合界面１０２ａで阻止されている。従って、リン化硼素層１０３の内部へは転位の侵入、伝搬は認められない。即ち、ＩＩＩ族窒化物半導体層にヘテロ（異種）接合させたリン化硼素層は、ＩＩＩ族窒化物半導体層からの転位の伝搬を阻止する能力を発揮する。
一般に、耐圧不良を顕著に発生させないためには、転位密度を１×１０^４個／ｃｍ^２とすることが好ましいが，本実施形態のＩＩＩ族窒化物半導体素子１によると、上述のように転位密度が１×１０^４個／ｃｍ^２以下である低転位密度のリン化硼素層を形成することができる。
【００１７】
また、下部クラッド層１０２及び／又は上部クラッド層１０５に用いられる、例えば，ＧａＮのようなＩＩＩ族窒化物半導体結晶層の｛０．０．０．１．｝−結晶面に接して，｛１１１｝−リン化硼素結晶層をリン化硼素結晶層１０３及び／又は１０６として設けることが好ましい。
リン化硼素結晶層に好適に成長される閃亜鉛鉱結晶単量体のリン化硼素の格子定数は０．４５８ｎｍである。その｛１１０｝−格子面の間隔は、ウルツ鉱結晶型ＧａＮのａ軸格子定数（０．３１９ｎｍ）と略一致する。また、リン化硼素結晶の｛１１１｝−格子面の間隔は、ウルツ鉱結晶型ＧａＮのｃ軸格子定数（０．５２９ｎｍ）の半値と略一致する。従って、ＧａＮの｛０．０．０．１．｝−結晶表面上に形成される｛１１１｝−リン化硼素結晶層は、特に、格子のミスマッチに起因するミスフィット転位の少ない良質な結晶層となる。
【００１８】
更に、＜１１１＞−結晶方位に沿って積層欠陥（ｓｔａｃｋｉｎｇ　ｆａｕｌｔ）を含むリン化硼素層は、特にミスフィット転位の少ない良質のリン化硼素結晶層として利用できる。また、｛１１１｝−結晶面を双晶面とする｛１１１｝−双晶を含むリン化硼素層も好適に使用できる。積層欠陥或いは双晶がミスフィット転位を吸収する作用を有するため、リン化硼素層の内部には、転位は殆ど発生せず、局所的な耐圧不良（ｌｏｃａｌ　ｂｒｅａｋｄｏｗｎ）を起こさないオーミック電極を形成することができる。積層欠陥或いは双晶を含むリン化硼素層は、７５０℃〜１２００℃の基板温度範囲で、それを成長させる速度（成長速度）を、毎分１０ｎｍ以上に設定するのが好適である。
【００１９】
なお、本実施形態には設けられていないが、ＩＩＩ族窒化物半導体結晶層とリン化硼素結晶層の中間に、硼素とリンとを含む非晶質層を設けることができる。硼素とリンとを含む非晶質層を設けることにより、連続性のあるリン化硼素層を得ることができる。非晶質層を構成する硼素やリンが、リン化硼素結晶層を形成するに際し、「成長核」を提供することとなり、リン化硼素結晶層の円滑な成長促進に貢献できるからである。このとき、非晶質層の層厚は、２〜５０ｎｍであることが好ましい。層厚が５０ｎｍを超えると単結晶のリン化硼素結晶層の形成が阻害され好ましくない。また、２ｎｍ未満の層厚では、ＩＩＩ族窒化物半導体層の表面の全面を均等に被覆するに至らず、即ち、ＩＩＩ族窒化物半導体層の表面に均一に「成長核」を形成できす、連続性のある平坦な表面のリン化硼素層を安定して得ることができないため好ましくない。硼素とリンとを含む非晶質層は、例えば、ＭＯＣＶＤ手段により、温度２５０℃〜１２００℃の範囲に於いて、Ｖ／ＩＩＩ比率を２〜５０の低比率とすることにより得られる。非晶質層であるか否かは、Ｘ線または電子線回折法等に依り調査できる。また、その層厚は例えば、断面ＴＥＭ技法等に依り正確に実測できる。
【００２０】
オーミック電極を設置して設けるリン化硼素層の伝導形は、リン化硼素層に接合するＩＩＩ族窒化物半導体層の伝導形と同一とする。例えば、ｎ形ＩＩＩ族窒化物半導体層に接合させて設けたｎ形リン化硼素層に接触させてｎ形オーミック電極を設ける。
【００２１】
次に，第二実施形態を示す。本実施形態では上層部２０が図２に示すような構成となっている。具体的には、ｎ形のＩＩＩ族窒化物半導体層１１２上に設けられたｐ形リン化硼素層１１１に接合し、且つｎ形のＩＩＩ族窒化物半導体層１１２にも接合する様に設けられたｎ形リン化硼素層１１０に接触させて、ｎ形オーミック電極１０７が設けられている。
この構成では、ｐ形リン化硼素層１１１とｎ形リン化硼素層１１０とのｐｎ接合に依り、ｎ形オーミック電極１０７から、直下のｎ形ＩＩＩ族窒化物半導体層１１２への素子動作電流の短絡的な流通が阻止され、ｎ形ＩＩＩ族窒化物半導体層１１２の広範囲に亘り、平面的に動作電流を拡散できる利点がある。この様なｐ形及びｎ形リン化硼素層との接合構成に依る電流狭窄構造を備えたオーミック電極１０７は、ＩＩＩ族窒化物半導体ＬＤを構成するに優位に利用できる。低接触抵抗のオーミック電極や電流狭窄作用を発揮させるには、リン化硼素層の層厚は５０ｎｍ以上が好ましい。また、５００ｎｍ以下とするのが好ましい。
また、リン化硼素層１１１、リン化硼素層１１０、オーミック電極１０７、及びＩＩＩ族窒化物半導体層１１２の伝導形は本実施形態と逆になっていてもよい。
【００２２】
【実施例】
以下本発明の実施例を説明するが、本発明の範囲はこれらの実施例に限定されるものではない。
【００２３】
（第１実施例）
本実施例では、窒化ガリウム（ＧａＮ）層とリン化硼素層とのヘテロ接合を備えたＬＥＤを製造した。図３に、本実施例のＬＥＤ２の断面模式図を示す。図３に於いて、図１または図２に記載したのと同一の構成要素については、同一の符号を振って掲示してある。
【００２４】
基板１０１として、（０．０．０．１．）−結晶面を表面とするサファイア単結晶を用い、（０．０．０．１．）表面上に、トリメチルガリウム（（ＣＨ_３）_３Ｇａ）／アンモニア（ＮＨ_３）原料系常圧ＭＯＣＶＤ手段に依り、ｎ形ＧａＮ層である下部クラッド層１０２を堆積した。これにより、｛０．０．０．１．｝−結晶面を表面とする窒化ガリウム（ＧａＮ）層が得られた。下部クラッド層１０２の層厚は２．８×１０^−４ｃｍ（＝２．８μｍ）で、キャリア濃度は２×１０^１８ｃｍ^−３であった。
【００２５】
下部クラッド層１０２上には、硼素とリンとを含むアンドープの非晶質層１０９を堆積した。非晶質層１０９は、（Ｃ_２Ｈ_５）_３Ｂ／ＰＨ_３／Ｈ_２系常圧ＭＯＣＶＤ手段を用いて１０２５℃で堆積した。層厚は１２ｎｍとした。非晶質層１０９上には、（Ｃ_２Ｈ_５）_３Ｂ／ＰＨ_３／Ｈ_２系常圧ＭＯＣＶＤ手段を用いてリン化硼素結晶層１０３を１０２５℃で堆積した。リン化硼素層１０３は、アンドープでキャリア濃度を２×１０^１９ｃｍ^−３とするｎ形層で、その層厚は１５０ｎｍとした。
【００２６】
リン化硼素層１０３上には、（ＣＨ_３）_３Ｇａ／トリメチルインジウム（分子式：（ＣＨ_３）_３Ｉｎ）／ＮＨ_３／Ｈ_２系常圧ＭＯＣＶＤ手段に依り、Ｇａ_０．９０Ｉｎ_０．１０Ｎからなる発光層１０４を８５０℃で気相成長させた。その層厚は５０ｎｍとし、キャリア濃度は約３×１０^１８ｃｍ^−３とした。発光層１０４上には、上記の（ＣＨ_３）_３Ｇａ／ＮＨ_３／Ｈ_２常圧ＭＯＣＶＤ手段でｐ形ＧａＮからなる上部クラッド層１０５を気相成長させた。上部クラッド層１０５の層厚は１５０ｎｍとした。上部クラッド層１０５をなすＧａＮ層のキャリア濃度は約６×１０^１７ｃｍ^−３とした。
【００２７】
上部クラッド層１０５の成長を終了した後、積層体を構成する下部クラッド層１０２、非晶質層１０９、リン化硼素層１０３、及び発光層１０４の内部の結晶学的構造を断面ＴＥＭ技法に依り調査した。制限視野電子線回折技法から、基板１０１の（０．０．０．１．）−サファイア結晶面上に設けた下部クラッド層１０２（ＧａＮ層）は｛０．０．０．１．｝−結晶層であり、また、下部クラッド層１０２（ＧａＮ層）上のリン化硼素層１０３は、｛１１１｝−結晶層であった。また、高分解能明視野コントラスト像では、サファイア基板１０１との接合界面１０１ａの近傍の下部クラッド層１０２には、約５×１０^１１個／ｃｍ^２の多量のミスフィット転位が存在しているのを示した。下部クラッド層１０２の非晶質層１０９との接合界面１０２ａの近傍の領域では、転位密度は約５×１０^９個／ｃｍ^２に減少していた。また、下部クラッド層１０２からの転位は、非晶質層１０９との接合界面１０２ａで、非晶質層１０９及びリン化硼素層１０３の内部への侵入を阻止されていた。このため、リン化硼素層１０３にはミスフィット転位は殆ど認められなかった。一方で、リン化硼素層１０３の内部には、｛１１１｝−結晶方位に沿った積層欠陥或いは双晶が存在した。これらの積層欠陥または双晶は、下部クラッド層１０２との接合界面１０２ａから発生していた。これらの積層欠陥或いは双晶に因り転位が吸収されるため、リン化硼素層１０３の内部には転位が殆ど無くなるものと判断された。
【００２８】
また、リン化硼素層１０３の積層欠陥または双晶は一部、上層のＧａ_０．９０Ｉｎ_０．１０Ｎ発光層１０４の内部に侵入していた。しかし、｛１１１｝−リン化硼素層１０３の表面に交差する｛１１０｝−結晶面の格子面間隔と、発光層１０４をなすＧａ_０．９０Ｉｎ_０．１０Ｎのａ軸格子定数との整合性の良好さから、発光層１０４の内部には転位の存在は殆ど認められなかった。
【００２９】
次に、上部クラッド層１０５をなすＧａＮ層と発光層１０４の一部の領域を選択パターニング技術及びプラズマエッチング技術を利用して削除した。これより、ｎ形リン化硼素層１０３の表面を露出させた。次に、露出させたｎ形リン化硼素層１０３の表面に、金・ゲルマニウム合金（Ａｕ９５重量％・Ｇｅ５重量％）からなるｎ形オーミック電極１０７を配置した。Ａｕ・Ｇｅオーミック電極１０７の接触抵抗は約６×１０^−６Ω／ｃｍ^２に低減された。因みに、同様のキャリア濃度のｎ形ＧａＮ層に直接、接触して設けたＡｕ・Ｇｅオーミック電極の接触抵抗は大凡、１０^−３Ω／ｃｍ^２程度であった。一方、残置させた上部クラッド層１０５の表面には、酸化ニッケル（ＮｉＯ）／金（Ａｕ）重層構造のｐ形オーミック電極１０８を設けて、ｐｎ接合型ＤＨ構造のＬＥＤ２を構成した。
【００３０】
ｎ形及びｐ形のオーミック電極１０７、１０８との間に順方向に２０ミリアンペア（ｍＡ）の動作電流を通流して、一辺が約３．５×１０^−２ｃｍの正方形に裁断したＬＥＤチップ２の発光特性を確認した。以下に得られた発光特性を纏める。
（１）発光色：青紫
（２）発光中心波長：約４３０（ｎｍ）
（３）輝度（チップ状態）：約７（ｍｃｄ）
（４）順方向電圧：約３．８（Ｖ）（但し、順方向電流を２０ｍＡとした場合）（５）逆方向電圧：１２Ｖ（但し、逆方向電流を１０μＡとした場合）
また、ｎ形オーミック電極１０７を低い転位密度のリン化硼素層１０３に接触させて設けたため、下部のＧａＮ層への短絡的な動作電流の流通が回避され、動作電流を下部クラッド層１０２に広範囲に拡散できた。このため、ＬＥＤ２では、発光層１０４の略全面から発光がもたらされているのが近視野発光像からも確認された。
【００３１】
（第２実施例）
本実施例では，ｎ形及びｐのオーミック電極の双方をリン化硼素層上に配置してＬＥＤを製造した。
図４に本実施例のＬＥＤ３の断面模式図を示す。図１乃至３の何れかに記載の構成要素と同一の構成要素については、同一の符号を付して掲示する。
【００３２】
第１実施例の記載と同一の条件で、（０．０．０．１．）−サファイア基板１０１上に、第１実施例に記載の各層１０２〜１０５を順次、堆積した。然る後、ｐ形上部クラッド層１０５上に、アンドープでｎ形のリン化硼素層１１０を堆積した。ｎ形リン化硼素層１１０は、（Ｃ_２Ｈ_５）_３Ｂ／ＰＨ_３／Ｈ_２系常圧ＭＯＣＶＤ手段を用いて８５０℃で堆積した。キャリア濃度は１×１０^１９ｃｍ^−３とし、層厚は１２０ｎｍとした。ｎ形リン化硼素層１１０の成長を終了した後、ｐ形オーミック電極１０８を形成する予定の直下の領域に限り、ｎ形リン化硼素層１１０を円形に残存させた。残存させたｎ形リン化硼素層１１０の平面積は、円形のｐ形オーミック電極１０８の底面積に対して１．２倍とした。ｐ形オーミック電極１０８を形成する予定の領域外のｎ形リン化硼素層１１０はプラズマエッチング手段により除去し、下層のｐ形上部クラッド層１０５の表面を露出させた。
【００３３】
その後、残存させたｎ形リン化硼素層１１０及び露出させたｐ形上部クラッド層１０５の表面を被覆する様に、アンドープのｐ形リン化硼素層１１１を堆積した。ｐ形リン化硼素層１１１も上記と同一のＭＯＣＶＤ手段により１０２５℃で成長させた。ｐ形リン化硼素層１１１のキャリア濃度は２×１０^１９ｃｍ^−３とし、層厚は２００ｎｍとした。
【００３４】
次いで、ｎ形オーミック電極１０８を形成する予定の領域に限りｐ形リン化硼素層１１１，上部クラッド層１０５、及び発光層１０４を選択パターニング技術及びプラズマエッチング技術に依り除去した。除去した後、露出させたｎ形リン化硼素層１０３の表面にＡｕ・Ｇｅ合金のｎ形オーミック電極１０７を設けた。また、残置させたｎ形リン化硼素層１１０の上方には、ｐ形リン化硼素層１１１の表面に接触させて金・ベリリウム合金（Ａｕ９９重量％・Ｂｅ１重量％）からなる直径が１．３×１０^−２ｃｍ（＝１３０μｍ）の円形のｐ形オーミック電極１０８を設けた。円形ｐ形オーミック電極１０８は、残存させたｎ形リン化硼素層１１０の中心に一致させて設けた。これより、ｐｎ接合型ＤＨ構造のＬＥＤ３を構成した。ｐ形オーミック電極１０８の接触抵抗は５×１０^−６Ω／ｃｍ^２となった。
【００３５】
電子線回折法及び断面ＴＥＭ技法を利用した観察に依れば、上部クラッド層１０５をなすｐ形ＧａＮ層の表面に接合させて設けたｎ形リン化硼素層１１０、ｎ形リン化硼素層１１０に接合させたｐ形リン化硼素層１１１の内部には、ミスフィット転位は殆ど認められず、転位密度は明らかに１×１０^４個／ｃｍ^２以下であった。一方で、リン化硼素の＜１１１＞−結晶方向に平行に積層欠陥（ｓｔａｃｋｉｎｇ　ｆａｕｌｔ）や双晶の存在していた。従って、ｎ形及びｐ形オーミック電極１０７，１０８は、ミスフィット転位の極めて低いリン化硼素層１０３，１１１に形成されるものとなった。
【００３６】
ｎ形及びｐ形のオーミック電極１０７、１０８との間に順方向に２０ミリアンペア（ｍＡ）の動作電流を通流して、一辺を約４．０×１０^−２ｃｍとする正方形のＬＥＤチップ３の発光特性を確認した。以下に得られた発光特性を纏める。（１）発光色：青紫
（２）発光中心波長：約４４０（ｎｍ）
（３）輝度（チップ状態）：約９（ｍｃｄ）
（４）順方向電圧：約３．６（Ｖ）（但し、順方向電流を２０ｍＡとした場合）（５）逆方向電圧：１５Ｖ（但し、逆方向電流を１０μＡとした場合）
【００３７】
ｎ形及びｐ形オーミック電極１０７，１０８の双方を低転位密度のリン化硼素層１０３、１１１に接触させて設ける構成としたので、ＬＥＤ３は局所的な耐圧不良も発生させない特に、耐圧特性に優れるものとなった。また、ｐ形オーミック電極１０８の下方には、ｎ形及びｐ形のリン化硼素層１１０、１１１からなるｐｎ接合構造を埋設する構成としたので、ｐ形オーミック電極１０８から直下の上部クラッド層１０５への短絡的な流通が回避され、併せて、ｐ形クラッド層１０５の略全面に敷設したｐ形リン化硼素層１１１を介して動作電流は上部クラッド層１０５の略全面に拡散できた。このため、ＬＥＤ３の発光層１０４の略全面から発光が得られることとなった。更に、ｐ形オーミック電極１０８を設けるリン化硼素層１１１は、室温で約３．０ｅＶの禁止帯幅を有するため、発光層１０４からの発光を遮蔽せず、外部に充分に透過するに効果的であった。
【００３８】
【発明の効果】
以上説明したように，本発明のＩＩＩ族窒化物半導体素子には、ＩＩＩ族窒化物半導体結晶層とオーミック電極の中間に、リン化硼素結晶層が設けられているため、ＩＩＩ族窒化物半導体結晶層から伝搬する転位の侵入を阻止したり、或いは転位を吸収したりすることができる。従って，リン化硼素結晶層に接触させてオーミック電極を設けることにより、局所的な耐圧不良が少なく、且つ接触抵抗の低いオーミック電極が形成でき、耐圧特性に優れるＩＩＩ族窒化物半導体発光素子を提供することができる。
【図面の簡単な説明】
【図１】本発明のＩＩＩ族窒化物半導体素子の一実施形態を示す断面図である。
【図２】本発明のＩＩＩ族窒化物半導体素子の上層部の第二実施形態を示す断面図である。
【図３】第１実施例に記載の発光ダイオードの断面模式図である。
【図４】第２実施例に記載の発光ダイオードの断面模式図である。
【符号の説明】
１・・・ＩＩＩ族窒化物半導体素子、１１・・・積層構造体、２０・・・上層部、２１・・・下層部、１０１・・・基板、１０２・・・下部クラッド層、１０３，１０６，１１０，１１１・・・リン化硼素層、１０４・・・発光層、１０５・・・上部クラッド層、１０７，１０８・・・オーミック電極、１０９・・・非晶質層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention provides a method for forming a group III nitride semiconductor (Al _X Ga _Y In _{1- (X + Y)} N: 0 ≦ X <1, 0 <Y ≦ 1, and 0 <X + Y ≦ 1) The present invention relates to a group III nitride semiconductor device having a crystal layer and having an ohmic electrode with low contact resistance.
[0002]
[Prior art]
Gallium nitride (GaN) based light emitting diodes (LEDs), laser diodes (LDs), and Schottky contact field effect transistors (MESFETs) have been known as examples of group III nitride semiconductor devices. (For example, see Patent Document 1). These devices are made of aluminum gallium indium (Al _a Ga _b In _c N: 0 ≦ a, b, c ≦ 1, a + b + c = 1) It is configured based on a laminated structure provided with a functional layer made of a mixed crystal or the like (for example, see Patent Document 2). For example, a gallium-indium nitride mixed crystal (Ga) containing GaN having a band gap at room temperature of about 3.4 eV is used. _b In _c N: 0 <b, c <1, b + c = 1) is used as a light-emitting layer for short-wavelength LEDs or LDs (for example, see Patent Document 3). An element is formed on some of the functional layers constituting the laminated structure by providing an ohmic electrode in ohmic contact. For example, an ohmic source electrode and a drain electrode in which titanium (Ti) and aluminum (Al) are stacked on the surface of an n-type gallium nitride (GaN) electron supply layer are provided to provide a high mobility type. A field-effect transistor is formed (for example, see Non-Patent Document 1).
[0003]
In addition, Al constituting the group III nitride semiconductor device as described above _a Ga _b In _c Conventionally, a mixed crystal layer of N (0 ≦ a, b, c ≦ 1, a + b + c = 1) is made of sapphire (α-Al ₂ O ₃ ) As a substrate (for example, see Patent Document 4). However, sapphire and Al _a Ga _b In _c Mismatch of lattice with N (0 ≦ a, b, c ≦ 1, a + b + c = 1) mixed crystal or the like is large. For example, the degree of lattice mismatch between sapphire and wurtzite crystalline GaN is as large as about 16% (see Non-Patent Document 2). For this reason, for example, the inside of a gallium nitride layer grown on a sapphire substrate has a size of about 1 × 10 5 due to a large lattice mismatch between the two. ⁵ Pieces / cm ² A large amount of dislocations has been included (see Non-Patent Document 3).
[0004]
[Patent Document 1]
U.S. Pat. No. 6,069,021
[Patent Document 2]
JP-A-10-56202
[Patent Document 3]
JP-B-55-3834
[Patent Document 4]
JP-A-10-107315
[Non-patent document 1]
Edited by Isamu Akasaki, "Advanced Electronics I-21 Group III Nitride Semiconductor", First Edition, Baifukan Co., Ltd., December 8, 1999, p. 288-289
[Non-patent document 2]
Isamu Akazaki, Hiroshi Amano, Yasuko Koide, Kazumasa Hiramatsu, Nobuhiko Sawaki Optical Properties of GaN and Gal-XAlXN (0 <X ≦ 0.4) Films Grow on Sapphire Substrate by MOVPE. PROPERTIES OF GaN AND Ga1-XAlXN (0 <X ≦ 0.4) FILMS GROWN ON SAPPHIRE SUBSTRATE BY MOVPE ”, Journal of Crystal Growth, The Netherlands, Vol. 1989, 1989. , P. 209-219
[Non-Patent Document 3]
Edited by Isamu Akasaki, "Advanced Electronics I-21 Group III Nitride Semiconductor", First Edition, Baifukan Co., Ltd., December 8, 1999, p. 211-213
[0005]
[Problems to be solved by the invention]
However, for example, a group III nitride semiconductor (Al) that needs to be provided with an ohmic contact electrode such that the bandgap at room temperature of hexagonal wurtzite crystal type GaN is as high as about 3.4 eV. _a Ga _b In _c N: 0 ≦ a, b, c ≦ 1, a + b + c = 1) Generally, the mixed crystal layer has a large band gap.
For this reason, it has been difficult to obtain an ohmic electrode having sufficiently low contact resistance. Furthermore, Al grown on a sapphire substrate _a Ga _b In _c In the N crystal layer, there is a problem that an ohmic electrode having excellent withstand voltage characteristics cannot be formed because a short circuit of an element operating current occurs through dislocations existing in the crystal at high density.
[0006]
The present invention has been made in view of the problems of the related art, and has an object to provide a group III nitride semiconductor device including an ohmic electrode having low contact resistance and not causing local withstand voltage failure. I do.
[0007]
[Means for Solving the Problems]
The present inventors have conducted intensive studies to solve the above problems, and as a result, provided a boron phosphide crystal layer having a low dislocation density and excellent crystallinity on a group III nitride semiconductor crystal layer, By arranging the ohmic electrode in contact with the surface, it has been found that the above-mentioned problem is solved, and the present invention has been completed.
[0008]
That is, the present invention relates to (1) a crystal substrate and a conductive group III nitride semiconductor (Al _X Ga _Y In _{1- (X + Y)} N: 0 ≦ X <1, 0 <Y ≦ 1, and 0 <X + Y ≦ 1) A group III nitride semiconductor device including a crystal layer and an ohmic electrode, wherein the group III nitride semiconductor crystal layer A group III nitride semiconductor device, wherein a conductive boron phosphide crystal layer is provided between the ohmic electrode and an ohmic electrode in contact with the boron phosphide crystal layer; 2) The III as described in (1) above, wherein an amorphous layer containing boron and phosphorus is provided between the group III nitride semiconductor crystal layer and the boron phosphide crystal layer. A group III nitride semiconductor device, (3) the boron phosphide crystal layer is composed of an undoped conductive layer to which no impurity is intentionally added, and exhibits the same conductivity type as the group III nitride semiconductor layer. Characterized by the above (1). Group III nitride semiconductor device according to the (2), (4) of the Group III nitride semiconductor crystal layer {0.0.0.1. The above-mentioned (1) to (3), wherein the boron phosphide crystal layer is provided on the {-crystal face side, and the boron phosphide crystal layer is a conductive {111} -crystal layer. The group III nitride semiconductor device according to any one of the above, (5) a stacking fault in the <111> -crystal orientation of the boron phosphide crystal layer, or {111} -crystal inside the boron phosphide crystal layer. The group III nitride semiconductor device according to any one of the above (1) to (4), wherein a twin crystal having a plane as a twin plane is included, and (6) the boron phosphide crystal. The total density of threading dislocations and misfit dislocations inside the layer is 1 × 10 ⁴ Pieces / cm ² The group III nitride semiconductor device according to any one of the above (1) to (5), wherein: (7) the group III nitride semiconductor crystal layer on the crystal substrate; The method for manufacturing a group III nitride semiconductor device according to any one of the above (1) to (6), wherein the boron phosphide crystal layer is formed by a metalorganic chemical vapor deposition method, (8) a pn junction. A light emitting diode comprising the group III nitride semiconductor device according to any one of the above (1) to (6), which has a double-hetero connection structure.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that this embodiment is for explaining the gist of the present invention, and does not limit the present invention unless otherwise limited.
FIG. 1 is a sectional view showing one embodiment of a group III nitride semiconductor device according to the present invention.
[0010]
As shown in FIG. 1, the group III nitride semiconductor device 1 of the present embodiment is configured by stacking a multilayer structure 11 on a substantially cubic substrate 101. As the substrate 101, a sapphire crystal having a {0.0.0.1} crystal plane as a surface is used. The laminated structure 11 includes a lower cladding layer 102 made of n-type GaN, an n-type boron phosphide layer 103, and an n-type Ga _0.90 In _0.10 A light emitting layer 104 made of N, an upper cladding layer 105 made of a p-type GaN layer, and a p-type boron phosphide layer 106 are sequentially laminated. Further, a part of each of the light emitting layer 104, the upper cladding layer 105, and the p-type boron phosphide layer 106 is continuously removed, and the n-type boron phosphide layer 103 is brought into contact with a part of the exposed surface of the n-type boron phosphide layer 103. A type ohmic electrode 107 is provided. Further, a p-type ohmic electrode 108 is provided in contact with the surface of the p-type boron phosphide layer 106.
As described above, the group III nitride semiconductor device 1 includes the lower cladding layer 102, the n-type lower layer portion 21 including the n-type boron phosphide layer 103 and the n-type ohmic electrode 107, the light emitting layer 104, the upper cladding layer 105, and a p-type upper layer portion 20 including a p-type boron phosphide layer 106 and a p-type ohmic electrode 108.
The group III nitride semiconductor device 1 having the above configuration is an LED having a pn junction type double hetero (DH) structure.
[0011]
The group III nitride semiconductor device 1 of the present embodiment is particularly suitable for a case where a single crystal having a large lattice mismatch with the group III nitride semiconductor is used as the substrate 101 and the lower cladding layer 102 which is a group III nitride semiconductor crystal layer is grown. It is suitably used. Therefore, as a substrate for forming a group III nitride semiconductor crystal layer, conventional gallium arsenide (GaAs), gallium phosphide (GaP), cubic or hexagonal silicon carbide (SiC), sapphire (α-Al) ₂ O ₃ This is particularly effective when an oxide single crystal such as a single crystal) and a silicon (Si) single crystal (silicon) are used. Since the temperature suitable for growing the group III nitride semiconductor crystal layer is generally high, SiC, α-Al ₂ O ₃ , Si crystal and the like are preferable as the substrate.
[0012]
Further, as the substrate 101, for example, it is preferable to use a cubic zinc blende single crystal having a {100}-or {110} -crystal plane as a surface. When such a substrate 101 is used, the plane orientation of the surface is set to {0.0.0.1. ｝ Or ｛1.1. -2.0. A group III nitride semiconductor crystal layer, which is referred to as｝, can be deposited on the substrate. {0.0.0.1. ｝ Or ｛1.1. -2.0. ＩＩＩ A group III nitride semiconductor layer having a crystal plane as a surface can be suitably used for depositing a boron phosphide layer described later.
[0013]
A feature of the group III nitride semiconductor device 1 is that boron phosphide layers 103 and 106 are provided in contact with both n-type or p-type group III nitride semiconductor layers 102 and 105, respectively. . The boron phosphide layers 103 and 106 function as conductive layers for providing ohmic electrodes 107 and 108 having particularly low contact resistance. In order to form an n-type or p-type ohmic electrode having a low contact resistance, a semiconductor layer provided with an electrode has a carrier concentration of 1 × 10 4 ¹⁸ cm ^-3 , More preferably 1 × 10 ¹⁹ cm ^-3 It is desired that the crystal layer be a low-resistance crystal layer as described above and be a crystal layer having a low dislocation density while avoiding the propagation of dislocations from the substrate or the group III nitride layer. When a covalent crystalline semiconductor crystal having almost no ionic bond, such as boron phosphide (BP) or boron arsenide (BAs), is used, an n-type and p-type low-resistance conductive layer having a high carrier concentration is formed. can do. In addition, with these compound semiconductor crystals, a semiconductor layer having such a high carrier concentration can be formed even in an undoped state in which impurities are not intentionally added.
In particular, as in the group III nitride semiconductor device 1 of the present embodiment, the direction in which light emitted from the light emitting layer 104 is extracted to the outside (in the case of the group III nitride semiconductor device 1 illustrated in FIG. The crystal layer 106 provided with the ohmic electrode 108 in the direction toward the cladding layer 105 is formed of a crystal layer having a large forbidden band capable of sufficiently transmitting light without absorbing light emission, that is, a boron phosphide crystal layer. It is best to be. Further, in the LED, boron phosphide having a larger band gap is a suitable constituent material in order to obtain the function as a light emitting / transmitting layer to the outside.
[0014]
The above-described group III nitride semiconductor device 1 can be manufactured as follows. First, a group III nitride semiconductor layer such as gallium nitride (GaN) is deposited on the surface of the substrate 101 by, for example, metal organic chemical vapor deposition (MOCVD) to form a lower cladding layer 102. Other means for growing the group III nitride semiconductor layer on the substrate surface include a halogen method, a hydride method, and a molecular beam epitaxial (MBE) method. Thereafter, the n-type boron phosphide layer 103 and the n-type Ga _0.90 In _0.10 A light emitting layer 104 made of N, an upper cladding layer 105 made of a p-type GaN layer, and a p-type boron phosphide layer 106 are sequentially formed by the same growth means. When each of the layers 102 to 106 is formed by the same growth means, a laminated structure can be easily formed in a labor-saving manner. After the formation of the multilayer structure 11, the light emitting layer 104, the upper cladding layer 105, and the p-type boron phosphide layer 106, which are parts thereof, are successively removed to remove the n-type boron phosphide layer. The surface of 103 is exposed. Thereafter, an n-type ohmic electrode 107 is provided on a part of the exposed n-type boron phosphide layer 103, and is brought into contact with the surface of the p-type boron phosphide layer 106 on the upper cladding layer 105 to form a p-type ohmic electrode 108. To manufacture the group III nitride semiconductor device 1 which is an LED having a pn junction type double hetero (DH) structure.
[0015]
The boron phosphide layers 103 and 106 can be formed by the above-described vapor phase growth means. For example, triethyl boron (molecular formula: (C ₂ H ₅ ) ₃ B) / phosphine (molecular formula: PH ₃ ) As a raw material, and can be formed by normal pressure (substantially atmospheric pressure) or reduced pressure MOCVD means. Specifically, according to the atmospheric pressure MOCVD means, the substrate temperature is set to about 1000 ° C. to 1200 ° C., and the concentration ratio (PH) of the raw material supplied to the growth reaction system is adjusted. ₃ / (C ₂ H ₅ ) ₃ B) If the so-called V / III ratio is, for example, about 1000, an undoped p-type boron phosphide layer can be formed. When the substrate temperature is 750 ° C. to about 1000 ° C., it is convenient to obtain an undoped n-type boron phosphide layer. Regardless of the conduction type, the boron phosphide layer formed on the group III nitride semiconductor layer such as GaN can propagate the misfit dislocation or threading dislocation inherent in the group III nitride semiconductor layer such as GaN to the upper layer. It has the effect of preventing.
[0016]
The above-described misfit dislocations inherent in the group III nitride semiconductor layer can be observed, for example, by a cross-sectional TEM (transmission electron microscope) image of a portion including the substrate 101, the lower cladding layer 102, and the boron phosphide layer 103. . Due to the lattice mismatch with the sapphire substrate 101, a large amount of misfit dislocations are generated at the junction interface 101a between the substrate 101 and the GaN layer forming the lower cladding layer 102. As the thickness of the GaN layer increases, the number of misfit dislocations per unit area, the so-called dislocation density, decreases, but is still about 1 × 10 5 in the region immediately below the bonding interface 102 a with the boron phosphide layer 103. ⁵ Pieces / cm ² And high density. However, the extension of the dislocation is prevented at the bonding interface 102a with the boron phosphide layer 103. Therefore, dislocations do not penetrate or propagate into the boron phosphide layer 103. That is, the boron phosphide layer hetero-bonded to the group III nitride semiconductor layer exerts the ability to block the propagation of dislocations from the group III nitride semiconductor layer.
Generally, in order not to cause remarkable withstand voltage failure, the dislocation density is set to 1 × 10 ⁴ Pieces / cm ² However, according to the group III nitride semiconductor device 1 of the present embodiment, the dislocation density is 1 × 10 ⁴ Pieces / cm ² The following low dislocation density boron phosphide layer can be formed.
[0017]
In addition, for example, a group III nitride semiconductor crystal layer such as GaN used for the lower cladding layer 102 and / or the upper cladding layer 105 of {0.0.0.1. It is preferable to provide a {111} -boron phosphide crystal layer as the boron phosphide crystal layer 103 and / or 106 in contact with the {-crystal plane.
The lattice constant of boron phosphide, a zinc blende crystal monomer suitably grown on the boron phosphide crystal layer, is 0.458 nm. The spacing between the {110} -lattice planes substantially matches the a-axis lattice constant (0.319 nm) of the wurtzite crystal GaN. Further, the spacing between the {111} -lattice planes of the boron phosphide crystal substantially matches the half value of the c-axis lattice constant (0.529 nm) of the wurtzite crystal GaN. Therefore, the GaN {0.0.0.1. The {111} -boron phosphide crystal layer formed on the {-crystal surface is a high-quality crystal layer with few misfit dislocations due to lattice mismatch.
[0018]
Furthermore, a boron phosphide layer containing a stacking fault along the <111> -crystal orientation can be used as a high-quality boron phosphide crystal layer with less misfit dislocations. Further, a boron phosphide layer containing {111} -twin having a {111} -twin plane as a twin plane can also be preferably used. Since stacking faults or twins have the effect of absorbing misfit dislocations, dislocations hardly occur inside the boron phosphide layer, and an ohmic electrode that does not cause local breakdown failure is formed. be able to. It is preferable that the growth rate (growth rate) of the boron phosphide layer containing stacking faults or twins is set to 10 nm or more per minute in a substrate temperature range of 750 ° C. to 1200 ° C.
[0019]
Although not provided in this embodiment, an amorphous layer containing boron and phosphorus can be provided between the group III nitride semiconductor crystal layer and the boron phosphide crystal layer. By providing an amorphous layer containing boron and phosphorus, a continuous boron phosphide layer can be obtained. This is because boron and phosphorus constituting the amorphous layer provide “growth nuclei” when forming the boron phosphide crystal layer, and can contribute to promoting the smooth growth of the boron phosphide crystal layer. At this time, the thickness of the amorphous layer is preferably 2 to 50 nm. If the thickness exceeds 50 nm, the formation of a single crystal boron phosphide crystal layer is hindered, which is not preferable. Further, with a layer thickness of less than 2 nm, the entire surface of the group III nitride semiconductor layer cannot be uniformly covered, that is, a "growth nucleus" can be uniformly formed on the surface of the group III nitride semiconductor layer. It is not preferable because a boron phosphide layer having a continuous flat surface cannot be stably obtained. The amorphous layer containing boron and phosphorus can be obtained by, for example, setting the V / III ratio to a low ratio of 2 to 50 at a temperature of 250 ° C. to 1200 ° C. by MOCVD. Whether or not the layer is an amorphous layer can be determined by X-ray or electron beam diffraction. Further, the layer thickness can be accurately measured, for example, by a cross-sectional TEM technique or the like.
[0020]
The conductivity type of the boron phosphide layer provided with the ohmic electrode is the same as the conductivity type of the group III nitride semiconductor layer bonded to the boron phosphide layer. For example, an n-type ohmic electrode is provided in contact with an n-type boron phosphide layer provided in contact with the n-type group III nitride semiconductor layer.
[0021]
Next, a second embodiment will be described. In the present embodiment, the upper layer portion 20 has a configuration as shown in FIG. Specifically, it is provided so as to be bonded to the p-type boron phosphide layer 111 provided on the n-type group III nitride semiconductor layer 112 and also to the n-type group III nitride semiconductor layer 112. An n-type ohmic electrode 107 is provided in contact with the n-type boron phosphide layer 110.
In this configuration, the device operating current from the n-type ohmic electrode 107 to the n-type group III nitride semiconductor layer 112 immediately below is determined by the pn junction between the p-type boron phosphide layer 111 and the n-type boron phosphide layer 110. Short-circuit flow is prevented, and there is an advantage that the operating current can be diffused in a planar manner over a wide range of the n-type group III nitride semiconductor layer 112. The ohmic electrode 107 having such a current confinement structure based on the junction structure with the p-type and n-type boron phosphide layers can be advantageously used for forming a group III nitride semiconductor LD. The thickness of the boron phosphide layer is preferably 50 nm or more in order to exhibit an ohmic electrode having a low contact resistance and a current confining effect. Further, the thickness is preferably 500 nm or less.
Further, the conductivity types of the boron phosphide layer 111, the boron phosphide layer 110, the ohmic electrode 107, and the group III nitride semiconductor layer 112 may be opposite to those of the present embodiment.
[0022]
【Example】
Hereinafter, examples of the present invention will be described, but the scope of the present invention is not limited to these examples.
[0023]
(First embodiment)
In this example, an LED having a heterojunction of a gallium nitride (GaN) layer and a boron phosphide layer was manufactured. FIG. 3 shows a schematic cross-sectional view of the LED 2 of the present embodiment. 3, the same components as those shown in FIG. 1 or FIG. 2 are denoted by the same reference numerals.
[0024]
As the substrate 101, a sapphire single crystal having a (0.0.0.1.)-Crystal plane as a surface is used, and trimethylgallium ((CH ₃ ) ₃ Ga) / ammonia (NH ₃ 2.) A lower cladding layer 102, which is an n-type GaN layer, was deposited by a source-type atmospheric pressure MOCVD means. Thereby, {0.0.0.1. A gallium nitride (GaN) layer having a｝ -crystal plane as a surface was obtained. The layer thickness of the lower cladding layer 102 is 2.8 × 10 ^-4 cm (= 2.8 μm) and the carrier concentration is 2 × 10 ¹⁸ cm ^-3 Met.
[0025]
An undoped amorphous layer 109 containing boron and phosphorus was deposited on the lower cladding layer 102. The amorphous layer 109 has (C ₂ H ₅ ) ₃ B / PH ₃ / H ₂ Deposition was performed at 1025 ° C. using a system normal pressure MOCVD means. The layer thickness was 12 nm. On the amorphous layer 109, (C ₂ H ₅ ) ₃ B / PH ₃ / H ₂ A boron phosphide crystal layer 103 was deposited at 1025 ° C. using a system normal pressure MOCVD means. The boron phosphide layer 103 is undoped and has a carrier concentration of 2 × 10 ¹⁹ cm ^-3 The layer thickness was 150 nm.
[0026]
On the boron phosphide layer 103, (CH ₃ ) ₃ Ga / trimethylindium (molecular formula: (CH ₃ ) ₃ In) / NH ₃ / H ₂ By means of normal atmospheric pressure MOCVD, Ga _0.90 In _0.10 The light emitting layer 104 made of N was vapor-phase grown at 850 ° C. The layer thickness is 50 nm, and the carrier concentration is about 3 × 10 ¹⁸ cm ^-3 And On the light emitting layer 104, the above (CH ₃ ) ₃ Ga / NH ₃ / H ₂ The upper cladding layer 105 made of p-type GaN was vapor-phase grown by atmospheric pressure MOCVD means. The layer thickness of the upper cladding layer 105 was 150 nm. The carrier concentration of the GaN layer forming the upper cladding layer 105 is about 6 × 10 ¹⁷ cm ^-3 And
[0027]
After the growth of the upper cladding layer 105 is completed, the internal crystallographic structures of the lower cladding layer 102, the amorphous layer 109, the boron phosphide layer 103, and the light emitting layer 104 constituting the laminated body are determined by a cross-sectional TEM technique. investigated. From the selected area electron diffraction technique, the lower cladding layer 102 (GaN layer) provided on the (0.0.0.1.)-Sapphire crystal plane of the substrate 101 has a thickness of {0.0.0.1. It was a {-} crystal layer, and the boron phosphide layer 103 on the lower cladding layer 102 (GaN layer) was a {111} -crystal layer. In the high-resolution bright-field contrast image, the lower cladding layer 102 near the bonding interface 101a with the sapphire substrate 101 has about 5 × 10 ¹¹ Pieces / cm ² Showed that a large amount of misfit dislocations were present. In the region near the bonding interface 102a of the lower cladding layer 102 with the amorphous layer 109, the dislocation density is about 5 × 10 ⁹ Pieces / cm ² Was decreasing. In addition, dislocations from the lower cladding layer 102 were prevented from penetrating into the amorphous layer 109 and the boron phosphide layer 103 at the junction interface 102 a with the amorphous layer 109. Therefore, misfit dislocations were hardly observed in the boron phosphide layer 103. On the other hand, stacking faults or twins along the {111} -crystal orientation were present inside the boron phosphide layer 103. These stacking faults or twins occurred from the junction interface 102 a with the lower cladding layer 102. Since dislocations are absorbed due to these stacking faults or twins, it was determined that the dislocations were almost eliminated inside the boron phosphide layer 103.
[0028]
In addition, the stacking faults or twins of the boron phosphide layer 103 are partially part of the upper Ga _0.90 In _0.10 It had penetrated into the N light emitting layer 104. However, the lattice spacing between the {110} -crystal planes intersecting the surface of the {111} -boron phosphide layer 103 and the Ga _0.90 In _0.10 Due to the good matching of N with the a-axis lattice constant, the existence of dislocations was hardly recognized inside the light emitting layer 104.
[0029]
Next, a partial region of the GaN layer forming the upper cladding layer 105 and a part of the light emitting layer 104 were removed by using a selective patterning technique and a plasma etching technique. Thus, the surface of the n-type boron phosphide layer 103 was exposed. Next, on the exposed surface of the n-type boron phosphide layer 103, an n-type ohmic electrode 107 made of a gold-germanium alloy (Au 95% by weight / Ge 5% by weight) was arranged. The contact resistance of the Au / Ge ohmic electrode 107 is about 6 × 10 ^-6 Ω / cm ² Was reduced to Incidentally, the contact resistance of the Au.Ge ohmic electrode provided in direct contact with the n-type GaN layer having the same carrier concentration is approximately 10%. ^-3 Ω / cm ² It was about. On the other hand, a p-type ohmic electrode 108 having a nickel oxide (NiO) / gold (Au) multilayer structure was provided on the surface of the remaining upper cladding layer 105 to constitute an LED 2 having a pn junction DH structure.
[0030]
An operating current of 20 milliamperes (mA) is passed between the n-type and p-type ohmic electrodes 107 and 108 in the forward direction, and one side is about 3.5 × 10 ^-2 The light emission characteristics of the LED chip 2 cut into a square of cm were confirmed. The emission characteristics obtained are summarized below.
(1) Emission color: blue purple
(2) Emission center wavelength: about 430 (nm)
(3) Luminance (chip state): about 7 (mcd)
(4) Forward voltage: about 3.8 (V) (provided that the forward current is 20 mA) (5) Reverse voltage: 12 V (provided that the reverse current is 10 μA)
Further, since the n-type ohmic electrode 107 is provided in contact with the boron phosphide layer 103 having a low dislocation density, a short-circuiting operation current is prevented from flowing to the lower GaN layer, and the operation current is transmitted to the lower cladding layer 102 over a wide range. Was able to spread. For this reason, it was confirmed from the near-field emission image that the LED 2 emitted light from substantially the entire surface of the light emitting layer 104.
[0031]
(Second embodiment)
In this example, an LED was manufactured by disposing both n-type and p-type ohmic electrodes on the boron phosphide layer.
FIG. 4 shows a schematic cross-sectional view of the LED 3 of this embodiment. The same components as those described in any of FIGS. 1 to 3 are indicated by the same reference numerals.
[0032]
The layers 102 to 105 described in the first embodiment were sequentially deposited on the (0.0.0.1.)-Sapphire substrate 101 under the same conditions as those described in the first embodiment. Thereafter, an undoped n-type boron phosphide layer 110 was deposited on the p-type upper cladding layer 105. The n-type boron phosphide layer 110 is (C ₂ H ₅ ) ₃ B / PH ₃ / H ₂ Deposition was performed at 850 ° C. using a system normal pressure MOCVD means. Carrier concentration is 1 × 10 ¹⁹ cm ^-3 And the layer thickness was 120 nm. After the growth of the n-type boron phosphide layer 110 was completed, the n-type boron phosphide layer 110 was left in a circular shape only in a region immediately below where the p-type ohmic electrode 108 was to be formed. The plane area of the remaining n-type boron phosphide layer 110 was 1.2 times the bottom area of the circular p-type ohmic electrode 108. The n-type boron phosphide layer 110 outside the region where the p-type ohmic electrode 108 was to be formed was removed by plasma etching to expose the surface of the lower p-type upper cladding layer 105.
[0033]
Thereafter, an undoped p-type boron phosphide layer 111 was deposited so as to cover the surfaces of the remaining n-type boron phosphide layer 110 and the exposed p-type upper cladding layer 105. The p-type boron phosphide layer 111 was also grown at 1025 ° C. by the same MOCVD method as described above. The carrier concentration of the p-type boron phosphide layer 111 is 2 × 10 ¹⁹ cm ^-3 And the layer thickness was 200 nm.
[0034]
Next, the p-type boron phosphide layer 111, the upper cladding layer 105, and the light-emitting layer 104 were removed only in a region where the n-type ohmic electrode 108 was to be formed by a selective patterning technique and a plasma etching technique. After the removal, an Au-Ge alloy n-type ohmic electrode 107 was provided on the exposed surface of the n-type boron phosphide layer 103. Above the remaining n-type boron phosphide layer 110, a diameter of a gold-beryllium alloy (99% by weight of Au, 1% by weight of Be) of 1.3 is brought into contact with the surface of the p-type boron phosphide layer 111. × 10 ^-2 A circular p-type ohmic electrode 108 of cm (= 130 μm) was provided. The circular p-type ohmic electrode 108 was provided so as to coincide with the center of the remaining n-type boron phosphide layer 110. Thus, an LED 3 having a pn junction type DH structure was formed. The contact resistance of the p-type ohmic electrode 108 is 5 × 10 ^-6 Ω / cm ² It became.
[0035]
According to the observation using the electron beam diffraction method and the cross-sectional TEM technique, an n-type boron phosphide layer 110 and an n-type boron phosphide layer 110 provided on the surface of the p-type GaN layer forming the upper cladding layer 105 are provided. Almost no misfit dislocations were observed inside the p-type boron phosphide layer 111 bonded to ⁴ Pieces / cm ² It was below. On the other hand, there were stacking faults and twins parallel to the <111> -crystal direction of boron phosphide. Therefore, the n-type and p-type ohmic electrodes 107 and 108 are formed on the boron phosphide layers 103 and 111 having extremely low misfit dislocations.
[0036]
An operating current of 20 milliamperes (mA) is passed between the n-type and p-type ohmic electrodes 107 and 108 in the forward direction, and one side is approximately 4.0 × 10 ^-2 The light emission characteristics of the square LED chip 3 having a diameter of cm were confirmed. The emission characteristics obtained are summarized below. (1) Emission color: blue purple
(2) Emission center wavelength: about 440 (nm)
(3) Luminance (chip state): about 9 (mcd)
(4) Forward voltage: about 3.6 (V) (provided that the forward current is 20 mA) (5) Reverse voltage: 15 V (provided that the reverse current is 10 μA)
[0037]
Since both the n-type and p-type ohmic electrodes 107 and 108 are provided so as to be in contact with the low dislocation density boron phosphide layers 103 and 111, the LED 3 has excellent withstand voltage characteristics, in particular, not causing local withstand voltage failure. It became something. In addition, since the pn junction structure including the n-type and p-type boron phosphide layers 110 and 111 is buried below the p-type ohmic electrode 108, the upper cladding layer 105 immediately below the p-type ohmic electrode 108 is formed. Short-circuit flow to the upper cladding layer 105 was avoided, and at the same time, the operating current could be diffused to almost the entire upper cladding layer 105 via the p-type boron phosphide layer 111 laid almost on the entire surface of the p-type cladding layer 105. Therefore, light emission was obtained from substantially the entire surface of the light emitting layer 104 of the LED 3. Further, since the boron phosphide layer 111 on which the p-type ohmic electrode 108 is provided has a band gap of about 3.0 eV at room temperature, it does not block light emission from the light emitting layer 104 and is effective in sufficiently transmitting the light to the outside. Met.
[0038]
【The invention's effect】
As described above, in the group III nitride semiconductor device of the present invention, the boron phosphide crystal layer is provided between the group III nitride semiconductor crystal layer and the ohmic electrode. Intrusion of dislocations propagating from the layer can be prevented or dislocations can be absorbed. Therefore, by providing an ohmic electrode in contact with the boron phosphide crystal layer, it is possible to form an ohmic electrode having a low local withstand voltage defect and a low contact resistance, and to provide a group III nitride semiconductor light emitting device having excellent withstand voltage characteristics. can do.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing one embodiment of a group III nitride semiconductor device of the present invention.
FIG. 2 is a sectional view showing a second embodiment of the upper layer of the group III nitride semiconductor device of the present invention.
FIG. 3 is a schematic cross-sectional view of the light emitting diode described in the first embodiment.
FIG. 4 is a schematic sectional view of a light emitting diode according to a second embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Group III nitride semiconductor element, 11 ... Laminated structure, 20 ... Upper layer part, 21 ... Lower layer part, 101 ... Substrate, 102 ... Lower clad layer, 103,106 , 110, 111: boron phosphide layer, 104: light emitting layer, 105: upper cladding layer, 107, 108: ohmic electrode, 109: amorphous layer

Claims

Crystal substrate, and a conductive group III nitride semiconductor (Al _X Ga _Y In _{1- (X + Y)} N ₎ grown in vapor phase on the crystal substrate, where 0 ≦ X <1, 0 <Y ≦ 1, and 0 < X + Y ≦ 1) A group III nitride semiconductor device including a crystal layer and an ohmic electrode, wherein a conductive boron phosphide crystal layer is provided between the group III nitride semiconductor crystal layer and the ohmic electrode. A group III nitride semiconductor device provided with an ohmic electrode in contact with the boron phosphide crystal layer.

2. The group III nitride according to claim 1, wherein an amorphous layer containing boron and phosphorus is provided between the group III nitride semiconductor crystal layer and the boron phosphide crystal layer. Semiconductor element.

2. The boron phosphide crystal layer is composed of an undoped conductive layer to which no impurity is intentionally added, and has the same conductivity type as the group III nitride semiconductor layer. 3. The group III nitride semiconductor device according to item 2.

The group III nitride semiconductor crystal layer of {0.0.0.1. The boron phosphide crystal layer is provided on the {-crystal face side, and the boron phosphide crystal layer is a conductive {111} -crystal layer. Item 3. The group III nitride semiconductor device according to item 1.

The boron phosphide crystal layer contains stacking faults in the <111> -crystal orientation of the boron phosphide crystal layer or twins having a {111} -crystal plane as a twin plane. The group III nitride semiconductor device according to any one of claims 1 to 4, wherein

The III according to any one of claims 1 to 5, wherein the total density of threading dislocations and misfit dislocations inside the boron phosphide crystal layer is 1 x 10 ⁴ / cm ² or less. Group nitride semiconductor device.

7. The group III according to claim 1, wherein the group III nitride semiconductor crystal layer and the boron phosphide crystal layer are formed on the crystal substrate by a metal organic chemical vapor deposition method. A method for manufacturing a nitride semiconductor device.

7. The light emitting diode comprising a group III nitride semiconductor device according to claim 1, wherein the light emitting diode has a pn junction type double hetero connection structure.