JP2004140660A - 電荷転送素子及び撮像装置 - Google Patents
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Abstract
【課題】ＣＣＤ固体撮像素子を用いた撮像装置において、ＣＣＤ固体撮像素子の出力アンプの消費電力を低減させる。
【解決手段】出力アンプの駆動電圧としてバッテリ５０の出力電圧ＶＢをそのまま用いる。ＣＣＤ固体撮像素子の基板Ｎｓｕｂ８には、電圧ＶＢを昇圧回路５４で昇圧した昇圧電圧を基に生成された基板クロックφｓｕｂを印加する。リセットドレイン１８へは、Ｎｓｕｂ８に印加する基板クロックφｓｕｂを分圧回路１１０で分圧した電圧をＶＲＤとして印加する。このとき、ＶＲＤはＶＢより大きくなるように、抵抗素子１００，１０２の分圧比を設定する。
【選択図】 図２
【解決手段】出力アンプの駆動電圧としてバッテリ５０の出力電圧ＶＢをそのまま用いる。ＣＣＤ固体撮像素子の基板Ｎｓｕｂ８には、電圧ＶＢを昇圧回路５４で昇圧した昇圧電圧を基に生成された基板クロックφｓｕｂを印加する。リセットドレイン１８へは、Ｎｓｕｂ８に印加する基板クロックφｓｕｂを分圧回路１１０で分圧した電圧をＶＲＤとして印加する。このとき、ＶＲＤはＶＢより大きくなるように、抵抗素子１００，１０２の分圧比を設定する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤ固体撮像素子（電荷転送素子）を用いた撮像装置に関し、特にＣＣＤ固体撮像素子の出力アンプの低消費電力化に関する。
【０００２】
【従来の技術】
図３は、従来の撮像装置における要部の構成を示す説明図である。図には、ＣＣＤ固体撮像素子の水平ＣＣＤレジスタ（Ｈ−ＲＥＧ）の出力端近傍と出力部の一部をなすリセットトランジスタとの断面、及び出力部の回路構成等が示されている。
【０００３】
Ｎ型のシリコン基板２には、イオン注入及び拡散処理によって、基板表面に位置するＮ型不純物層であるＮウェル４と、その下に位置するＰ型不純物層であるＰウェル６とが形成され、これらと基板本来のＮ型不純物層（Ｎｓｕｂ）８とが基板深さ方向にＮＰＮ構造を構成する。
【０００４】
このＮＰＮ構造により、基板表面に設けられた撮像部等における不要な電荷を基板深部に排出する縦型オーバーフロードレインが構成される。縦型オーバーフロードレイン構造では、Ｎｓｕｂ８にＮｓｕｂパルス信号φｓｕｂとして正電圧が印加され、Ｐウェル６とＮウェル４との間が逆バイアス状態とされる。基板２の表面にて電位井戸の蓄積容量を超える情報電荷が発生した場合には、余剰電荷がＰウェル６によるポテンシャル障壁を越えて基板深部に排出される。これによりブルーミングが抑制される。基板２にはブルーミングを抑制する電圧として例えば＋５Ｖが印加される。
【０００５】
また、ＮＰＮ構造により電子シャッタ動作が実現される。例えば、電子シャッタ動作時にはＮｓｕｂ８に印加する基板クロックφｓｕｂを＋８Ｖ（Ｈレベル）に立ち上げて、それに同期して垂直ＣＣＤレジスタの転送電極に印加するパルス信号を、例えば−５Ｖ（Ｌレベル）に立ち下げる。これにより、Ｐウェル６のポテンシャル障壁が消滅されて、それらの領域に蓄積されている情報電荷を瞬時に一括して基板深部に排出することができる。
【０００６】
ＣＣＤ固体撮像素子の出力部には、垂直ＣＣＤレジスタ及び水平ＣＣＤレジスタを介して転送出力された情報電荷を受けるキャパシタとしてのフローディングディフュージョン１４がＮ＋拡散層で形成される。フローディングディフュージョン１４が設けられる。このフローディングディフュージョン１４に隣接するリセットゲート１６をオンすると、フローディングディフュージョン１４の電位はリセットドレイン１８の電位ＶＲＤに設定される。このフローディングディフュージョン１４に水平ＣＣＤレジスタから出力ゲート１２下を経由して情報電荷パケットを転送すると、その電荷量に応じてフローディングディフュージョン１４の電位が変動する。この電位変動は、出力アンプ３０で検出及び増幅され、出力アンプの出力ＶＯＵＴがＣＣＤ出力となる。
【０００７】
第１の出力アンプ３０は、ソースフォロワ回路を例えば３段接続して構成される。各ソースフォロワ回路は、入力信号をゲートに受ける駆動トランジスタとしてＭＯＳトランジスタ３２を有し、この駆動トランジスタにＭＯＳトランジスタ３４が負荷トランジスタとして接続されて構成される。各ソースフォロワ回路の出力信号は駆動トランジスタ３２と負荷トランジスタ３４との中間点から取り出される。この出力アンプ３０も基板２上に形成される。これら各ＭＯＳトランジスタ３２，３４は、デプレッション型で構成されている。第１の出力アンプ３０を構成する各ＭＯＳトランジスタ３２，３４は、ＣＣＤ固体撮像素子と同一の半導体基板上に形成することができる。
【０００８】
第１の出力アンプ３０からの出力信号Ｙ（ｔ）は、エミッタフォロワ回路で構成される第２の出力アンプ４０に入力される。エミッタフォロワ回路は、ベースにＹ（ｔ）を入力されるバイポーラトランジスタ４２と、そのエミッタに接続された抵抗素子４４とから構成され、エミッタから出力信号Ｙ’（ｔ）が取り出される。
【０００９】
これら第１及び第２の出力アンプ３０，４０は駆動電圧ＶＪを供給され動作する。すなわち、第１及び第２の出力アンプ３０，４０を構成するソースフォロワ回路、エミッタフォロワ回路は駆動電圧ＶＪと接地電位との間に接続される。例えば、駆動電圧ＶＪとして＋５Ｖが用いられている。
【００１０】
デジタルカメラ等の撮像装置は、上述のＣＣＤ固体撮像素子の他、信号処理回路を備え、それら各部がバッテリ５０（出力電圧ＶＢ）を電源電圧ＶＤとして受けて駆動される。最近は撮像装置の小型化に応じてバッテリ５０も小型化し、これに伴ってバッテリの出力電圧ＶＢも低電圧化し、例えば出力電圧ＶＢが＋２．９Ｖといったバッテリが用いられる。例えば、第１及び第２の出力アンプ３０，４０の駆動電圧ＶＪは上述のようにＶＢより高い＋５Ｖを要し、Ｎｓｕｂ８に印加される電子シャッタ動作のためのパルスφｓｕｂの電圧もＶＢより高い＋８Ｖを要する。そのため、従来の撮像装置はバッテリの出力電圧ＶＢより高い電圧を生成する第１及び第２の昇圧回路５２，５４を備える。第１の昇圧回路５２はバッテリの出力電圧ＶＢを昇圧して、例えば＋５Ｖの電圧を生成し、出力アンプ３０，４０にＶＪとして供給する。第２の昇圧回路５４は、第１の昇圧回路５２と同様にバッテリの出力電圧ＶＢを昇圧して、例えば＋８Ｖの電圧を生成し、Ｎｓｕｂ８への印加電圧及びパルスを生成する基板クロック生成回路５６に供給する。リセットドレイン１８に印加する電圧ＶＲＤとしては、電源回路を共通化することによる回路構成の簡素化のため、出力アンプを駆動する駆動電源ＶＪがそのまま用いられる。
【００１１】
【発明が解決しようとする課題】
近年、例えばデジタルカメラや写真撮影機能付き携帯電話といった、ＣＣＤ固体撮像素子を用いた小型軽量の機器が開発されている。上述のように小型軽量の機器ではバッテリも小型化される。それに応じて、その容量も小さくなるため、消費電力の低減が望まれる。ＣＣＤ固体撮像素子では、出力アンプの駆動に比較的大きな電流を必要とし、この部分での消費電力が大きい。ここで、出力アンプの消費電力は、駆動電圧ＶＫを低下させることにより、低減することが可能である。従来は、回路構成の簡素化のため、リセットドレイン１８に印加する電圧ＶＲＤとしてＶＫが用いられるため、出力アンプの低消費電力化に伴い、リセットドレイン１８の電位、フローディングディフュージョン１４におけるリセット電位も低下する。
【００１２】
しかし、リセットドレイン電圧ＶＲＤが所定の範囲を越えて低下すると、リセットトランジスタの特性ばらつきが顕著になり、撮像装置の画質が装置間でばらつくという問題があった。これは、ＣＣＤ固体撮像素子の製造の面からは、リセットトランジスタの特性が複数のＣＣＤ固体撮像素子間で均質になるように作ることが難しく、歩留まりが低下するという問題となる。また、ＶＲＤを低下させると、リセットドレイン１８のポテンシャルが浅くなり、これに伴って、フローディングディフュージョン１４のポテンシャルが浅くなる。このため、出力ゲート１２下のポテンシャルとフローディングディフュージョン１４のポテンシャルとの差が縮小され、フローディングディフュージョン１４に蓄積できる情報電荷量が低減し、ＣＣＤ固体撮像素子の出力信号のダイナミックレンジが低下するという問題があった。
【００１３】
本発明は上記問題点を解決するためになされたもので、電力消費を低減しつつ、リセットトランジスタの製造ばらつきの影響が小さく、装置間での画質のばらつきが抑制される撮像装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するための本発明は、情報電荷をパケット単位でキャパシタへ蓄積すると共に、前記キャパシタに蓄積された情報電荷をリセットドレインに排出し、前記蓄積動作及び前記排出動作を繰り返しながら、前記キャパシタの電位変化を出力アンプで取り出して画像信号を出力する電荷転送素子において、当該電荷転送素子の基板側へ印加される電圧を分圧した分圧電圧を生成する分圧回路を有し、前記分圧電圧を前記リセットドレインへ印加することを特徴とする。
【００１５】
さらに、上記電荷転送素子において、前記電荷転送素子の基板側へ印加される電圧として基板クロックを前記分圧回路に供給し、前記分圧回路は、前記基板クロックの交流成分を平滑化するコンデンサを有することがより好適である。
【００１６】
また、上記電荷転送素子において、前記コンデンサは、前記電荷転送素子と同一基板上に形成されても良いし、前記電荷転送素子の外部に配置されても良い。
【００１７】
上記課題を解決するための本発明の別の形態は、情報電荷をパケット単位でキャパシタに蓄積すると共に、前記キャパシタに蓄積された情報電荷をリセットドレインに排出し、前記蓄積動作及び前記排出動作を繰り返しながら、前記キャパシタの電位変化を出力アンプで取り出して画像信号を出力する電荷転送素子と、前記出力アンプへ供給される電源電位を昇圧して昇圧電圧を生成する昇圧回路と、前記昇圧回路の出力を分圧して分圧電圧を生成し、この分圧電圧を前記電荷転送素子のリセットドレインへ印加する分圧回路とを備えたことを特徴とする。
【００１８】
さらに、上記撮像装置において、前記昇圧回路の出力を取り込んで基板クロックを生成し、この基板クロックを前記電荷転送素子の基板側及び前記分圧回路へ供給する基板クロック生成回路を更に有し、前記分圧回路は、前記基板クロックの交流成分を平滑化するコンデンサを含み、前記基板クロックを分圧して前記分圧電圧を生成することが好適である。
【００１９】
また、上記撮像装置において、前記コンデンサは、前記電荷転送素子と同一基板上に形成されても良いし、前記電荷転送素子の外部に配置されても良い。
【００２０】
本発明によれば、リセットドレインには、出力アンプの駆動電圧より高い分圧電圧が印加される。よって、出力アンプの駆動電圧を低下して、消費電力の低減を図りつつ、リセットドレインには、所定の電圧値を有する電圧を別途供給することができる。このため、素子の特性ばらつきの影響を回避することができる。また、このとき、リセットドレインに印加される分圧電圧は、出力アンプの駆動電圧より高い基板クロックを用いて生成されるので、当該分圧電圧のためだけに昇圧回路を設ける必要がない。
【００２１】
また、上記撮像装置において、前記出力アンプは、前記電源電圧と接地電圧との間に駆動トランジスタ及び負荷トランジスタが直列に接続されたソースフォロア回路を多段接続して構成され、初段のソースフォロア回路の駆動トランジスタがエンハンスメント型であり、最終段のソースフォロア回路の駆動トランジスタがデプレッション型であることが好適である。
【００２２】
さらに、上記撮像装置において、前記出力アンプは、前記ソースフォロア回路を少なくとも３段接続して構成され、前記初段のソースフォロア回路と前記最終段のソースフォロア回路との間のソースフォロア回路の駆動トランジスタが、前記初段のソースフォロア回路の駆動トランジスタと前記最終段のソースフォロア回路の駆動トランジスタとの間の閾値電圧を有することが好適である。
【００２３】
本発明によれば、出力アンプの駆動電圧より、キャパシタのリセット電位が高くなる。すなわち、出力アンプの初段の駆動トランジスタへの入力信号が出力アンプの駆動電圧より高くなる。このように高いゲート電圧では、デプレッション型ＭＯＳトランジスタのチャネル抵抗が小さくなる。そのため、初段の駆動トランジスタをデプレッション型で構成する従来の出力アンプでは、初段の駆動トランジスタのドレイン−ソース間での電圧降下が小さく、出力の動作点が駆動電圧近傍となり、出力信号のリニアリティが劣化する。そこで、本発明では、初段の駆動トランジスタをエンハンスメント型ＭＯＳトランジスタで構成し、初段の出力の動作点電圧を低下させ、リニアリティを確保する。一方、全ての段の駆動トランジスタをエンハンスメント型とすると、出力アンプの最終段の出力信号電圧が低下し過ぎ、後続の信号処理に不都合を生じる。この出力アンプには通常、さらにエミッタフォロワ回路の出力アンプが接続される。このエミッタフォロワ回路への入力電圧が低くなると、エミッタフォロワ回路の負荷抵抗を小さくして電流を大きくしなければ、入出力特性のリニアリティが低下する。これはリニアリティを確保するためには消費電力を大きくしなければならないという不都合を生じる。そこで本発明では、最終段ソースフォロワ回路の駆動トランジスタはデプレッション型ＭＯＳトランジスタで構成し、出力アンプの最終段の出力電圧の低下を抑制する。
【００２４】
また、３段構成のソースフォロワ回路の各段にて、出力動作点を駆動電圧より低くしてリニアリティを確保すると同時に、不必要に出力動作点が低くなることが防止される。
【００２５】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。以下、上述の従来の装置と同様の構成要素には同一の符号を付す。図１は、本発明の実施形態に係る、フレーム転送方式のＣＣＤ固体撮像素子を用いた撮像装置の構成を示すブロック図である。この撮像装置は、バッテリ５０、ＣＣＤ固体撮像素子６０、昇圧回路５４，６２、レギュレート回路６４、垂直ドライバ回路６６、水平ドライバ回路６８、タイミング制御回路７０、及び基板電圧Ｖｓｕｂ制御回路から構成される。
【００２６】
フレーム転送方式のＣＣＤ固体撮像素子６０は、撮像部６０ｉ、蓄積部６０ｓ、水平転送部６０ｈ及び出力部６０ｄを有する。撮像部６０ｉは、垂直方向に延在し、互いに平行に配列された複数のＣＣＤシフトレジスタからなり、各ＣＣＤシフトレジスタの各ビットがフォトダイオードとして機能し受光画素を構成する。蓄積部６０ｓは、撮像部６０ｉのＣＣＤシフトレジスタに連続する遮光された複数のＣＣＤシフトレジスタからなり、各ＣＣＤシフトレジスタの各ビットが蓄積画素を構成する。水平転送部６０ｈは、水平方向に延在する単一のＣＣＤシフトレジスタからなり、各ビットに蓄積部６０ｓのＣＣＤシフトレジスタの出力が接続される。出力部６０ｄは、水平転送部６０ｈから転送出力される電荷を一時的に蓄積するキャパシタ及びそのキャパシタに蓄積された電荷を排出するリセットトランジスタを含む。これにより、撮像部６０ｉの各受光画素に蓄積される情報電荷は、各画素毎に独立して蓄積部６０ｓの蓄積画素へ転送された後、１行ずつ蓄積部６０ｓから水平転送部６０ｈへ転送され、さらに、１画素単位で水平転送部６０ｈから出力部６０ｄへ転送される。そして、出力部６０ｄで１画素毎の電荷量が電圧値に変換され、その電圧値の変化が画像信号Ｙ（ｔ）として外部回路へ供給される。
【００２７】
図２は、本発明の実施形態の撮像装置における要部の構成を示す説明図である。図２には、ＣＣＤ固体撮像素子６０の水平ＣＣＤレジスタ（Ｈ−ＲＥＧ）の出力端近傍と出力部６０ｄの一部をなすリセットトランジスタとの断面、及び出力部の回路構成等が示されている。この図を用いてＣＣＤ固体撮像素子６０に関して説明する。
【００２８】
Ｎ型のシリコン基板２には、イオン注入及び拡散処理によって、基板表面に位置するＮ型不純物層であるＮウェル（Ｎウェル）４と、その下に位置するＰ型不純物層であるＰウェル（Ｐウェル）６とが形成され、これらと基板本来のＮ型不純物層（Ｎｓｕｂ）８とが基板深さ方向にＮＰＮ構造を構成する。
【００２９】
このＮＰＮ構造により、基板表面に設けられた撮像部等における不要な電荷を基板深部に排出する縦型オーバーフロードレインが構成される。縦型オーバーフロードレイン構造では、基板には正電圧Ｖｓｕｂが印加され、Ｐウェル６の領域にポテンシャル障壁が形成される。このポテンシャル障壁は、通常動作時において、Ｎウェル４に形成されるポテンシャル井戸に蓄積される情報電荷が基板深部へ移動することを妨げる。一方、ポテンシャル井戸の蓄積容量を超える情報電荷が発生した場合には、余剰電荷がＰウェル６のポテンシャル障壁を越えて基板深部に排出される。これにより余剰電荷が周辺画素に溢れるいわゆるブルーミングが抑制される。Ｎｓｕｂ８にはブルーミングを抑制する電圧として例えば＋５Ｖが印加される。
【００３０】
また、ＣＣＤ固体撮像素子６０では、通常動作時に、Ｎｓｕｂ８にブルーミングを抑制する電圧を印加する一方で、さらに正電圧のパルスを重畳して、電子シャッタ動作を行うことができる。例えば、電子シャッタ動作時には、Ｎｓｕｂ８に印加する電圧を例えば＋８Ｖ（Ｈレベル）に立ち上げて、それに同期して垂直ＣＣＤレジスタの転送電極に印加するパルス信号を例えば−５Ｖ（Ｌレベル）に立ち下げる。これにより、Ｐウェル６のポテンシャル障壁が引き下げられて、それらの領域に蓄積されている情報電荷を瞬時に一括して基板深部に排出して、撮像部６０ｉに蓄積した情報電荷をリセットすることができる。
【００３１】
水平ＣＣＤレジスタにおいて、情報電荷は基板表面に配置された転送電極１０の下のＮウェル４に形成されるポテンシャル井戸を順次、左方向に転送され、出力ゲート（ＯＧ）１２下を経由してフローディングディフュージョン１４に転送される。
【００３２】
フローディングディフュージョン１４はＮ＋拡散層であり、水平ＣＣＤレジスタから転送出力された情報電荷を蓄積するキャパシタを形成し、またフローディングディフュージョン１４、リセットドレイン（ＲＤ）１８及びリセットゲート（ＲＧ）１６がリセットトランジスタを構成する。リセットドレイン１８はＮ＋拡散層で形成され、一定の正電位ＶＲＤが印加される。リセットゲート１６に印加されるリセットクロックφＲによってリセットゲート１６がオンされて、リセットゲート１６下のチャネルが形成されると、フローディングディフュージョン１４に蓄積された情報電荷がリセットドレイン１８に転送されて排出される。リセットゲート１６がオフされた状態では、フローティングディフュージョン１４及びこれに接合されたＰウェル６のＰＮ接合は電気的にフローティング（浮遊状態）になる。ここでＨ−ＲＥＧから情報電荷をフローディングディフュージョン１４に移動させると、その情報電荷はＰＮ接合容量に一時的に蓄積され、その電荷量に応じてフローディングディフュージョン１４の電位が変動する。この電位変動は出力アンプ８０で検出及び増幅され、出力アンプの出力ＶＯＵＴが画像信号Ｙ（ｔ）となる。
【００３３】
第１の出力アンプ８０は、ＣＣＤ固体撮像素子６０の基板２に形成されるＭＯＳトランジスタ８２，８４を用いて、例えば３段ソースフォロワ回路で構成される。各ソースフォロワ回路には、バッテリ５０からの電圧ＶＢが電源電圧ＶＤＤとして直接印加され、各ソースフォロア回路は電源電圧ＶＤＤと接地電位ＶＧＮＤとの間に直列接続され、各々がＮチャネル型を有するＭＯＳトランジスタ８２，８４から構成される。ＭＯＳトランジスタ８２は、フローディングディフュージョン１４の電位又は前段のソースフォロワ回路の出力信号をゲートに入力される駆動トランジスタであり、ＭＯＳトランジスタ８４は定電流源として機能する負荷トランジスタである。ＭＯＳトランジスタ８２のソース電位が各ソースフォロワ回路の出力信号電圧となる。最終段である３段目のソースフォロワ回路の出力が、第１の出力アンプ８０の出力信号Ｙ（ｔ）となり、これはエミッタフォロワ回路で構成される第２の出力アンプ４０に入力される。エミッタフォロワ回路は、バッテリ５０からの電源電圧ＶＤＤと接地電位ＶＧＮＤとの間に直列接続されたバイポーラトランジスタ４２と抵抗素子４４とから構成される。バイポーラトランジスタ４２のベースに出力アンプ８０の出力信号Ｙ（ｔ）が入力される。またバイポーラトランジスタ４２のエミッタに抵抗素子４４が接続され、このエミッタから出力信号Ｙ’（ｔ）が取り出される。
【００３４】
第１の出力アンプ８０のＭＯＳトランジスタ８２，８４のドレイン、ソースは、基板２の表面に形成されたＮ＋拡散層で構成され、それらの間の基板半導体領域に形成されるチャネルは、ゲート酸化膜上にポリシリコン電極層で形成されたゲート電極を用いて制御される。出力アンプ８０の初段ソースフォロワ回路のＭＯＳトランジスタ８２−１，８４−１はそれぞれエンハンスメント型トランジスタで構成され、２段目のソースフォロワ回路のＭＯＳトランジスタ８２−２，８４−２はそれぞれサーフェス型トランジスタで構成され、３段目のソースフォロワ回路のＭＯＳトランジスタ８２−３，８４−３はそれぞれデプレッション型トランジスタで構成される。ここで、Ｎチャネル型ＭＯＳトランジスタの場合、Ｎウェル４に形成されたエンハンスメント型トランジスタは閾値電圧が正であり、デプレッション型トランジスタは閾値電圧が負である。サーフェス型トランジスタは、チャネルに電位コントロールのための不純物注入を行っていないトランジスタである。２段目の駆動トランジスタを構成するサーフェス型トランジスタ８２−２は、エンハンスメント型であるトランジスタ８２−１とデプレッション型トランジスタであるトランジスタ８２−３との中間の閾値電圧を有する。第１の出力アンプ８０を構成する各ＭＯＳトランジスタ８２，８４は、ＣＣＤ固体撮像素子と同一の半導体基板上に形成することができる。
【００３５】
次に、本撮像装置のＣＣＤ固体撮像素子６０以外の主要部について説明する。本撮像装置は、各部の動作に必要な電力を供給するバッテリ５０の他、上述のＣＣＤ固体撮像素子６０を駆動するための回路として、図１に示す昇圧回路５４，６２、基板クロック生成回路５６、レギュレート回路６４、垂直ドライバ回路６６、水平ドライバ回路６８及びタイミング制御回路７０を備え、また、出力信号Ｙ’（ｔ）を処理する信号処理回路（図示せず）を備える。
【００３６】
昇圧回路５４，６２は、例えば、チャージポンプ方式を採用するものである。昇圧回路５４は、正電圧チャージポンプを含んで構成され、バッテリ５０から供給される電源電圧ＶＢを昇圧して、正側の昇圧電圧ＶＯＨを生成する。ＶＯＨとして例えば＋５Ｖが生成される。昇圧電圧ＶＯＨは、基板クロック生成回路５６に供給される。
【００３７】
昇圧回路６２は負電圧チャージポンプを含んで構成され、バッテリ５０から供給される電源電圧ＶＢを昇圧して、負側の昇圧電圧ＶＯＬを生成する。昇圧電圧ＶＯＬは、垂直ドライバ回路６６に供給される。
【００３８】
基板クロック生成回路５６は、昇圧回路５４から供給される昇圧電圧ＶＯＨに基づいて、Ｎｓｕｂ８に印加する基板クロックφｓｕｂを生成する。この基板クロックφｓｕｂは、基準状態では、例えば＋５Ｖ（Ｌレベル）を維持し、電子シャッタ動作に連動して間欠的に、より高い電圧、例えば＋８Ｖ（Ｈレベル）に立ち上げられる。基板クロック生成回路５６では、電子シャッタタイミングに合わせて、例えば０Ｖ（Ｌレベル）と＋３Ｖ（Ｈレベル）との間で変動する排出タイミング信号ＢＴをクランプして基板クロックφｓｕｂを生成する。具体的には、排出タイミング信号ＢＴがＯＶ（Ｌレベル）のとき、排出タイミング信号ＢＴを昇圧回路５４から供給される昇圧電圧ＶＯＨでクランプすることによって、＋５Ｖと＋８Ｖとの間で変位する基板クロックφｓｕｂを生成する。本装置では、この基板クロックφｓｕｂは、本来の縦型オーバーフロードレイン構造及び電子シャッタ動作のために用いられるだけでなく、後述するように、リセットドレイン１８に印加されるＶＲＤを生成するためにも利用される。
【００３９】
垂直ドライバ回路６６は、昇圧回路６２から出力される昇圧電圧ＶＯＬを受けて動作し、フレーム転送クロックφｆ及び垂直転送クロックφｖを生成して、撮像部６０ｉ及び蓄積部６０ｓへ出力する。垂直ドライバ回路６６は、フレーム転送クロックφｆ及び垂直転送クロックφｖを、タイミング制御回路７０で生成される垂直同期信号ＶＴ及び水平同期信号ＨＴに同期して生成する。
【００４０】
レギュレート回路６４は、バッテリ５０から供給される電源電圧ＶＢに基づいて、所定の調整電圧を生成し、出力ＶＫとして水平ドライバ回路６８へ供給する。このレギュレート回路６４では、供給される電源電圧ＶＢを抵抗分割した分圧電圧と所定の基準電圧ＶＲとを比較器にて比較し、比較器の出力に基づいて調整電圧を生成するようにしている。レギュレート回路６４では、水平ドライバ回路６８の動作電圧に合わせて調整電圧の電圧値が設定されており、電圧ＶＢを水平ドライバ回路６８の動作電圧まで降圧するような形で出力ＶＫの調整がなされる。
【００４１】
水平ドライバ回路６８は、レギュレート回路６４から出力される調整電圧ＶＫを受けて動作し、水平転送クロックφｈ、出力転送クロックφｏ及びリセットクロックφｒを生成して水平転送部６０ｈ及び出力部６０ｄへ出力する。水平ドライバ回路６６は、水平転送クロックφｈ、出力クロックφｏ及びリセットクロックφｒを水平同期信号ＨＴに同期して生成する。
【００４２】
タイミング制御回路７０は、一定周期の基準クロックＣＫをカウントする複数のカウンタから構成され、基準クロックＣＫを所定の比率で分周して垂直同期信号ＶＴ及び水平同期信号ＨＴを生成する。また、タイミング制御回路７０は、電子シャッタタイミングを決定する排出タイミング信号ＢＴを生成する。この排出タイミング信号ＢＴは、例えば、１画面分の画像信号の積分値が、ＣＣＤ固体撮像素子６０の適正露光量に合わせて設定された所定の範囲内に収まるように決定される。例えば、積分値が適正範囲の上限を上回る場合、排出タイミング信号ＢＴの立ち上がりタイミングを遅らせて、ＣＣＤ固体撮像素子６０の情報電荷蓄積時間が短くなるように制御する。逆に、適正範囲の下限を下回る場合には、排出タイミング信号ＢＴの立ち上がりを早めて、ＣＣＤ固体撮像素子６０の情報電荷蓄積時間が長くなるように制御する。このようにして、ＣＣＤ固体撮像素子６０の露光量が適正となるように、情報電荷蓄積時間が伸縮制御される。また、タイミング制御回路７０は、ＣＣＤ固体撮像素子６０からの出力信号に対して所定の信号処理を施す信号処理回路（図示せず）や上述の昇圧回路５４，６２及びレギュレート回路６４にもタイミング信号を供給しており、各回路の動作をＣＣＤ固体撮像素子６０の動作タイミングに同期させるようにしている。
【００４３】
さて、図２に戻って、本装置におけるリセットドレイン電圧ＶＲＤの生成について説明する。基板クロック生成回路５６にて生成された基板クロックφｓｕｂは、分圧回路１１０に入力される。分圧回路１１０は、基板クロック生成回路５６と接地点との間に直列接続された抵抗素子１００，１０２から構成され、抵抗素子１００と抵抗素子１０２によって、基板クロックφｓｕｂが抵抗分割されて分圧電圧が取り出される。上述のように基板クロックφｓｕｂは間欠的に発生する電子シャッタ動作に応じて電圧値が変動する。このため、抵抗素子と並列にコンデンサを接続し、基板クロックφｓｕｂの電圧変動に起因する交流成分を平滑化する。なお、このコンデンサ１０４は、ＣＣＤ固体撮像素子６０と同一基板に形成されても良いし、ＣＣＤ固体撮像素子６０に対して外付けされても良い。平滑化され得られた直流電圧がＶＲＤとしてリセットドレイン１８に印加される。抵抗素子１００，１０２の比は、生成されるＶＲＤがバッテリ５０からの電圧ＶＢより高い所定電圧となるように定められる。その所定電圧は、複数のＣＣＤ固体撮像素子６０間でのリセットトランジスタの特性ばらつきが抑制されることに基づいて決定されるものであり、例えば＋３．５Ｖに設定される。分圧回路１１０を構成する抵抗素子１００，１０２及びコンデンサ１０４は、ＣＣＤ固体撮像素子と同一の半導体基板上に形成することができる。すなわち、抵抗１００，１０２は基板２上に不純物を拡散して形成することができる。また、コンデンサ１０４は、例えば、ＣＣＤ固体撮像素子６０の端子に外付けするように構成することもできる。
【００４４】
このようにＶＢ＝＋２．９Ｖ、ＶＲＤ＝＋３．５Ｖとする場合の第１の出力アンプ８０の動作点の一実施例を以下に示す。初段のソースフォロワ回路は、駆動トランジスタ８２−１がエンハンスメント型で構成され、ゲートにフローディングディフュージョン１４のリセット電位“＋３．５Ｖ”を印加されたときの出力電位が“＋２．０Ｖ”となるようにトランジスタサイズや閾値電圧が調整されて形成される。２段目のソースフォロワ回路は、駆動トランジスタ８２−２がサーフェス型で構成され、ゲートに初段ソースフォロワ回路の出力電位“＋２．０Ｖ”を印加されたときの出力電位が“＋２．０Ｖ”となるように形成される。３段目のソースフォロワ回路は、駆動トランジスタ８２−３がデプレッション型で構成され、ゲートに２段目のソースフォロワ回路の出力電位“＋２．０Ｖ”を印加されたときの出力電位が“＋２．９Ｖ”となるように形成される。
【００４５】
第２の出力アンプ４０のトランジスタ４２のベース−エミッタ間の接合電位差は例えば０．６Ｖであり、エミッタフォロワ回路は、ベースに出力アンプ８０の出力電位“＋２．９Ｖ”を印加されたときの出力電位として“＋２．３Ｖ”を確保することができる。
【００４６】
例えば、フローディングディフュージョン１４に情報電荷を蓄積したときの信号電位はリセット電位に対して−１．４Ｖ程度の電位差を有し、これに対応して第１の出力アンプ８０の出力での信号電位は“＋１．５Ｖ”程度となる。よって、トランジスタ４２の出力端では“＋０．９Ｖ”の電位を確保することができ、このように出力信号Ｙ’（ｔ）の振幅が比較的高い電圧範囲に位置するので、第２の出力アンプ４０のエミッタフォロワに流す電流を抑制しつつ出力信号のリニアリティを確保することができる。
【００４７】
なお、本実施形態においては、基板クロック生成回路５６が出力する基板クロックφｓｕｂを分圧回路１１０で分圧する構成としたが、これに限られるものではない。例えば、基板クロックφｓｕｂのために生成される昇圧電圧を、昇圧回路５４から分圧回路１１０に直接供給し、昇圧電圧を分圧した電圧をリセットドレイン１８に供給する構成としても良い。
【００４８】
【発明の効果】
本発明の撮像装置によれば、出力アンプの駆動電圧を下げて消費電力を低減させると共に、出力部のリセットトランジスタの製造ばらつきの影響が小さく、装置間での画質のばらつきが抑制される。また、フローディングディフュージョンに蓄積できる情報電荷量を確保できるので、画像信号のダイナミックレンジを確保することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の撮像装置における要部の構成を示す説明図である。
【図２】本発明の実施形態に係る、フレーム転送方式のＣＣＤ固体撮像素子を用いた撮像装置の構成を示すブロック図である。
【図３】従来の撮像装置における要部の構成を示す説明図である。
【符号の説明】
１ シリコン基板、４ Ｎウェル、６ Ｐウェル、８ Ｎｓｕｂ、１０ 転送電極、１２ 出力ゲート、１４ 浮遊拡散層、１６ リセットゲート、１８ リセットドレイン、４０，８０ 出力アンプ、４２ バイポーラトランジスタ、４４，１００，１０２ 抵抗素子、５０ メインバッテリ、５４ 昇圧回路、５６ 基板クロック生成回路、６０ ＣＣＤ固体撮像素子、８２，８４ ＭＯＳトランジスタ、１０４ コンデンサ。
【発明の属する技術分野】
本発明は、ＣＣＤ固体撮像素子（電荷転送素子）を用いた撮像装置に関し、特にＣＣＤ固体撮像素子の出力アンプの低消費電力化に関する。
【０００２】
【従来の技術】
図３は、従来の撮像装置における要部の構成を示す説明図である。図には、ＣＣＤ固体撮像素子の水平ＣＣＤレジスタ（Ｈ−ＲＥＧ）の出力端近傍と出力部の一部をなすリセットトランジスタとの断面、及び出力部の回路構成等が示されている。
【０００３】
Ｎ型のシリコン基板２には、イオン注入及び拡散処理によって、基板表面に位置するＮ型不純物層であるＮウェル４と、その下に位置するＰ型不純物層であるＰウェル６とが形成され、これらと基板本来のＮ型不純物層（Ｎｓｕｂ）８とが基板深さ方向にＮＰＮ構造を構成する。
【０００４】
このＮＰＮ構造により、基板表面に設けられた撮像部等における不要な電荷を基板深部に排出する縦型オーバーフロードレインが構成される。縦型オーバーフロードレイン構造では、Ｎｓｕｂ８にＮｓｕｂパルス信号φｓｕｂとして正電圧が印加され、Ｐウェル６とＮウェル４との間が逆バイアス状態とされる。基板２の表面にて電位井戸の蓄積容量を超える情報電荷が発生した場合には、余剰電荷がＰウェル６によるポテンシャル障壁を越えて基板深部に排出される。これによりブルーミングが抑制される。基板２にはブルーミングを抑制する電圧として例えば＋５Ｖが印加される。
【０００５】
また、ＮＰＮ構造により電子シャッタ動作が実現される。例えば、電子シャッタ動作時にはＮｓｕｂ８に印加する基板クロックφｓｕｂを＋８Ｖ（Ｈレベル）に立ち上げて、それに同期して垂直ＣＣＤレジスタの転送電極に印加するパルス信号を、例えば−５Ｖ（Ｌレベル）に立ち下げる。これにより、Ｐウェル６のポテンシャル障壁が消滅されて、それらの領域に蓄積されている情報電荷を瞬時に一括して基板深部に排出することができる。
【０００６】
ＣＣＤ固体撮像素子の出力部には、垂直ＣＣＤレジスタ及び水平ＣＣＤレジスタを介して転送出力された情報電荷を受けるキャパシタとしてのフローディングディフュージョン１４がＮ＋拡散層で形成される。フローディングディフュージョン１４が設けられる。このフローディングディフュージョン１４に隣接するリセットゲート１６をオンすると、フローディングディフュージョン１４の電位はリセットドレイン１８の電位ＶＲＤに設定される。このフローディングディフュージョン１４に水平ＣＣＤレジスタから出力ゲート１２下を経由して情報電荷パケットを転送すると、その電荷量に応じてフローディングディフュージョン１４の電位が変動する。この電位変動は、出力アンプ３０で検出及び増幅され、出力アンプの出力ＶＯＵＴがＣＣＤ出力となる。
【０００７】
第１の出力アンプ３０は、ソースフォロワ回路を例えば３段接続して構成される。各ソースフォロワ回路は、入力信号をゲートに受ける駆動トランジスタとしてＭＯＳトランジスタ３２を有し、この駆動トランジスタにＭＯＳトランジスタ３４が負荷トランジスタとして接続されて構成される。各ソースフォロワ回路の出力信号は駆動トランジスタ３２と負荷トランジスタ３４との中間点から取り出される。この出力アンプ３０も基板２上に形成される。これら各ＭＯＳトランジスタ３２，３４は、デプレッション型で構成されている。第１の出力アンプ３０を構成する各ＭＯＳトランジスタ３２，３４は、ＣＣＤ固体撮像素子と同一の半導体基板上に形成することができる。
【０００８】
第１の出力アンプ３０からの出力信号Ｙ（ｔ）は、エミッタフォロワ回路で構成される第２の出力アンプ４０に入力される。エミッタフォロワ回路は、ベースにＹ（ｔ）を入力されるバイポーラトランジスタ４２と、そのエミッタに接続された抵抗素子４４とから構成され、エミッタから出力信号Ｙ’（ｔ）が取り出される。
【０００９】
これら第１及び第２の出力アンプ３０，４０は駆動電圧ＶＪを供給され動作する。すなわち、第１及び第２の出力アンプ３０，４０を構成するソースフォロワ回路、エミッタフォロワ回路は駆動電圧ＶＪと接地電位との間に接続される。例えば、駆動電圧ＶＪとして＋５Ｖが用いられている。
【００１０】
デジタルカメラ等の撮像装置は、上述のＣＣＤ固体撮像素子の他、信号処理回路を備え、それら各部がバッテリ５０（出力電圧ＶＢ）を電源電圧ＶＤとして受けて駆動される。最近は撮像装置の小型化に応じてバッテリ５０も小型化し、これに伴ってバッテリの出力電圧ＶＢも低電圧化し、例えば出力電圧ＶＢが＋２．９Ｖといったバッテリが用いられる。例えば、第１及び第２の出力アンプ３０，４０の駆動電圧ＶＪは上述のようにＶＢより高い＋５Ｖを要し、Ｎｓｕｂ８に印加される電子シャッタ動作のためのパルスφｓｕｂの電圧もＶＢより高い＋８Ｖを要する。そのため、従来の撮像装置はバッテリの出力電圧ＶＢより高い電圧を生成する第１及び第２の昇圧回路５２，５４を備える。第１の昇圧回路５２はバッテリの出力電圧ＶＢを昇圧して、例えば＋５Ｖの電圧を生成し、出力アンプ３０，４０にＶＪとして供給する。第２の昇圧回路５４は、第１の昇圧回路５２と同様にバッテリの出力電圧ＶＢを昇圧して、例えば＋８Ｖの電圧を生成し、Ｎｓｕｂ８への印加電圧及びパルスを生成する基板クロック生成回路５６に供給する。リセットドレイン１８に印加する電圧ＶＲＤとしては、電源回路を共通化することによる回路構成の簡素化のため、出力アンプを駆動する駆動電源ＶＪがそのまま用いられる。
【００１１】
【発明が解決しようとする課題】
近年、例えばデジタルカメラや写真撮影機能付き携帯電話といった、ＣＣＤ固体撮像素子を用いた小型軽量の機器が開発されている。上述のように小型軽量の機器ではバッテリも小型化される。それに応じて、その容量も小さくなるため、消費電力の低減が望まれる。ＣＣＤ固体撮像素子では、出力アンプの駆動に比較的大きな電流を必要とし、この部分での消費電力が大きい。ここで、出力アンプの消費電力は、駆動電圧ＶＫを低下させることにより、低減することが可能である。従来は、回路構成の簡素化のため、リセットドレイン１８に印加する電圧ＶＲＤとしてＶＫが用いられるため、出力アンプの低消費電力化に伴い、リセットドレイン１８の電位、フローディングディフュージョン１４におけるリセット電位も低下する。
【００１２】
しかし、リセットドレイン電圧ＶＲＤが所定の範囲を越えて低下すると、リセットトランジスタの特性ばらつきが顕著になり、撮像装置の画質が装置間でばらつくという問題があった。これは、ＣＣＤ固体撮像素子の製造の面からは、リセットトランジスタの特性が複数のＣＣＤ固体撮像素子間で均質になるように作ることが難しく、歩留まりが低下するという問題となる。また、ＶＲＤを低下させると、リセットドレイン１８のポテンシャルが浅くなり、これに伴って、フローディングディフュージョン１４のポテンシャルが浅くなる。このため、出力ゲート１２下のポテンシャルとフローディングディフュージョン１４のポテンシャルとの差が縮小され、フローディングディフュージョン１４に蓄積できる情報電荷量が低減し、ＣＣＤ固体撮像素子の出力信号のダイナミックレンジが低下するという問題があった。
【００１３】
本発明は上記問題点を解決するためになされたもので、電力消費を低減しつつ、リセットトランジスタの製造ばらつきの影響が小さく、装置間での画質のばらつきが抑制される撮像装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するための本発明は、情報電荷をパケット単位でキャパシタへ蓄積すると共に、前記キャパシタに蓄積された情報電荷をリセットドレインに排出し、前記蓄積動作及び前記排出動作を繰り返しながら、前記キャパシタの電位変化を出力アンプで取り出して画像信号を出力する電荷転送素子において、当該電荷転送素子の基板側へ印加される電圧を分圧した分圧電圧を生成する分圧回路を有し、前記分圧電圧を前記リセットドレインへ印加することを特徴とする。
【００１５】
さらに、上記電荷転送素子において、前記電荷転送素子の基板側へ印加される電圧として基板クロックを前記分圧回路に供給し、前記分圧回路は、前記基板クロックの交流成分を平滑化するコンデンサを有することがより好適である。
【００１６】
また、上記電荷転送素子において、前記コンデンサは、前記電荷転送素子と同一基板上に形成されても良いし、前記電荷転送素子の外部に配置されても良い。
【００１７】
上記課題を解決するための本発明の別の形態は、情報電荷をパケット単位でキャパシタに蓄積すると共に、前記キャパシタに蓄積された情報電荷をリセットドレインに排出し、前記蓄積動作及び前記排出動作を繰り返しながら、前記キャパシタの電位変化を出力アンプで取り出して画像信号を出力する電荷転送素子と、前記出力アンプへ供給される電源電位を昇圧して昇圧電圧を生成する昇圧回路と、前記昇圧回路の出力を分圧して分圧電圧を生成し、この分圧電圧を前記電荷転送素子のリセットドレインへ印加する分圧回路とを備えたことを特徴とする。
【００１８】
さらに、上記撮像装置において、前記昇圧回路の出力を取り込んで基板クロックを生成し、この基板クロックを前記電荷転送素子の基板側及び前記分圧回路へ供給する基板クロック生成回路を更に有し、前記分圧回路は、前記基板クロックの交流成分を平滑化するコンデンサを含み、前記基板クロックを分圧して前記分圧電圧を生成することが好適である。
【００１９】
また、上記撮像装置において、前記コンデンサは、前記電荷転送素子と同一基板上に形成されても良いし、前記電荷転送素子の外部に配置されても良い。
【００２０】
本発明によれば、リセットドレインには、出力アンプの駆動電圧より高い分圧電圧が印加される。よって、出力アンプの駆動電圧を低下して、消費電力の低減を図りつつ、リセットドレインには、所定の電圧値を有する電圧を別途供給することができる。このため、素子の特性ばらつきの影響を回避することができる。また、このとき、リセットドレインに印加される分圧電圧は、出力アンプの駆動電圧より高い基板クロックを用いて生成されるので、当該分圧電圧のためだけに昇圧回路を設ける必要がない。
【００２１】
また、上記撮像装置において、前記出力アンプは、前記電源電圧と接地電圧との間に駆動トランジスタ及び負荷トランジスタが直列に接続されたソースフォロア回路を多段接続して構成され、初段のソースフォロア回路の駆動トランジスタがエンハンスメント型であり、最終段のソースフォロア回路の駆動トランジスタがデプレッション型であることが好適である。
【００２２】
さらに、上記撮像装置において、前記出力アンプは、前記ソースフォロア回路を少なくとも３段接続して構成され、前記初段のソースフォロア回路と前記最終段のソースフォロア回路との間のソースフォロア回路の駆動トランジスタが、前記初段のソースフォロア回路の駆動トランジスタと前記最終段のソースフォロア回路の駆動トランジスタとの間の閾値電圧を有することが好適である。
【００２３】
本発明によれば、出力アンプの駆動電圧より、キャパシタのリセット電位が高くなる。すなわち、出力アンプの初段の駆動トランジスタへの入力信号が出力アンプの駆動電圧より高くなる。このように高いゲート電圧では、デプレッション型ＭＯＳトランジスタのチャネル抵抗が小さくなる。そのため、初段の駆動トランジスタをデプレッション型で構成する従来の出力アンプでは、初段の駆動トランジスタのドレイン−ソース間での電圧降下が小さく、出力の動作点が駆動電圧近傍となり、出力信号のリニアリティが劣化する。そこで、本発明では、初段の駆動トランジスタをエンハンスメント型ＭＯＳトランジスタで構成し、初段の出力の動作点電圧を低下させ、リニアリティを確保する。一方、全ての段の駆動トランジスタをエンハンスメント型とすると、出力アンプの最終段の出力信号電圧が低下し過ぎ、後続の信号処理に不都合を生じる。この出力アンプには通常、さらにエミッタフォロワ回路の出力アンプが接続される。このエミッタフォロワ回路への入力電圧が低くなると、エミッタフォロワ回路の負荷抵抗を小さくして電流を大きくしなければ、入出力特性のリニアリティが低下する。これはリニアリティを確保するためには消費電力を大きくしなければならないという不都合を生じる。そこで本発明では、最終段ソースフォロワ回路の駆動トランジスタはデプレッション型ＭＯＳトランジスタで構成し、出力アンプの最終段の出力電圧の低下を抑制する。
【００２４】
また、３段構成のソースフォロワ回路の各段にて、出力動作点を駆動電圧より低くしてリニアリティを確保すると同時に、不必要に出力動作点が低くなることが防止される。
【００２５】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。以下、上述の従来の装置と同様の構成要素には同一の符号を付す。図１は、本発明の実施形態に係る、フレーム転送方式のＣＣＤ固体撮像素子を用いた撮像装置の構成を示すブロック図である。この撮像装置は、バッテリ５０、ＣＣＤ固体撮像素子６０、昇圧回路５４，６２、レギュレート回路６４、垂直ドライバ回路６６、水平ドライバ回路６８、タイミング制御回路７０、及び基板電圧Ｖｓｕｂ制御回路から構成される。
【００２６】
フレーム転送方式のＣＣＤ固体撮像素子６０は、撮像部６０ｉ、蓄積部６０ｓ、水平転送部６０ｈ及び出力部６０ｄを有する。撮像部６０ｉは、垂直方向に延在し、互いに平行に配列された複数のＣＣＤシフトレジスタからなり、各ＣＣＤシフトレジスタの各ビットがフォトダイオードとして機能し受光画素を構成する。蓄積部６０ｓは、撮像部６０ｉのＣＣＤシフトレジスタに連続する遮光された複数のＣＣＤシフトレジスタからなり、各ＣＣＤシフトレジスタの各ビットが蓄積画素を構成する。水平転送部６０ｈは、水平方向に延在する単一のＣＣＤシフトレジスタからなり、各ビットに蓄積部６０ｓのＣＣＤシフトレジスタの出力が接続される。出力部６０ｄは、水平転送部６０ｈから転送出力される電荷を一時的に蓄積するキャパシタ及びそのキャパシタに蓄積された電荷を排出するリセットトランジスタを含む。これにより、撮像部６０ｉの各受光画素に蓄積される情報電荷は、各画素毎に独立して蓄積部６０ｓの蓄積画素へ転送された後、１行ずつ蓄積部６０ｓから水平転送部６０ｈへ転送され、さらに、１画素単位で水平転送部６０ｈから出力部６０ｄへ転送される。そして、出力部６０ｄで１画素毎の電荷量が電圧値に変換され、その電圧値の変化が画像信号Ｙ（ｔ）として外部回路へ供給される。
【００２７】
図２は、本発明の実施形態の撮像装置における要部の構成を示す説明図である。図２には、ＣＣＤ固体撮像素子６０の水平ＣＣＤレジスタ（Ｈ−ＲＥＧ）の出力端近傍と出力部６０ｄの一部をなすリセットトランジスタとの断面、及び出力部の回路構成等が示されている。この図を用いてＣＣＤ固体撮像素子６０に関して説明する。
【００２８】
Ｎ型のシリコン基板２には、イオン注入及び拡散処理によって、基板表面に位置するＮ型不純物層であるＮウェル（Ｎウェル）４と、その下に位置するＰ型不純物層であるＰウェル（Ｐウェル）６とが形成され、これらと基板本来のＮ型不純物層（Ｎｓｕｂ）８とが基板深さ方向にＮＰＮ構造を構成する。
【００２９】
このＮＰＮ構造により、基板表面に設けられた撮像部等における不要な電荷を基板深部に排出する縦型オーバーフロードレインが構成される。縦型オーバーフロードレイン構造では、基板には正電圧Ｖｓｕｂが印加され、Ｐウェル６の領域にポテンシャル障壁が形成される。このポテンシャル障壁は、通常動作時において、Ｎウェル４に形成されるポテンシャル井戸に蓄積される情報電荷が基板深部へ移動することを妨げる。一方、ポテンシャル井戸の蓄積容量を超える情報電荷が発生した場合には、余剰電荷がＰウェル６のポテンシャル障壁を越えて基板深部に排出される。これにより余剰電荷が周辺画素に溢れるいわゆるブルーミングが抑制される。Ｎｓｕｂ８にはブルーミングを抑制する電圧として例えば＋５Ｖが印加される。
【００３０】
また、ＣＣＤ固体撮像素子６０では、通常動作時に、Ｎｓｕｂ８にブルーミングを抑制する電圧を印加する一方で、さらに正電圧のパルスを重畳して、電子シャッタ動作を行うことができる。例えば、電子シャッタ動作時には、Ｎｓｕｂ８に印加する電圧を例えば＋８Ｖ（Ｈレベル）に立ち上げて、それに同期して垂直ＣＣＤレジスタの転送電極に印加するパルス信号を例えば−５Ｖ（Ｌレベル）に立ち下げる。これにより、Ｐウェル６のポテンシャル障壁が引き下げられて、それらの領域に蓄積されている情報電荷を瞬時に一括して基板深部に排出して、撮像部６０ｉに蓄積した情報電荷をリセットすることができる。
【００３１】
水平ＣＣＤレジスタにおいて、情報電荷は基板表面に配置された転送電極１０の下のＮウェル４に形成されるポテンシャル井戸を順次、左方向に転送され、出力ゲート（ＯＧ）１２下を経由してフローディングディフュージョン１４に転送される。
【００３２】
フローディングディフュージョン１４はＮ＋拡散層であり、水平ＣＣＤレジスタから転送出力された情報電荷を蓄積するキャパシタを形成し、またフローディングディフュージョン１４、リセットドレイン（ＲＤ）１８及びリセットゲート（ＲＧ）１６がリセットトランジスタを構成する。リセットドレイン１８はＮ＋拡散層で形成され、一定の正電位ＶＲＤが印加される。リセットゲート１６に印加されるリセットクロックφＲによってリセットゲート１６がオンされて、リセットゲート１６下のチャネルが形成されると、フローディングディフュージョン１４に蓄積された情報電荷がリセットドレイン１８に転送されて排出される。リセットゲート１６がオフされた状態では、フローティングディフュージョン１４及びこれに接合されたＰウェル６のＰＮ接合は電気的にフローティング（浮遊状態）になる。ここでＨ−ＲＥＧから情報電荷をフローディングディフュージョン１４に移動させると、その情報電荷はＰＮ接合容量に一時的に蓄積され、その電荷量に応じてフローディングディフュージョン１４の電位が変動する。この電位変動は出力アンプ８０で検出及び増幅され、出力アンプの出力ＶＯＵＴが画像信号Ｙ（ｔ）となる。
【００３３】
第１の出力アンプ８０は、ＣＣＤ固体撮像素子６０の基板２に形成されるＭＯＳトランジスタ８２，８４を用いて、例えば３段ソースフォロワ回路で構成される。各ソースフォロワ回路には、バッテリ５０からの電圧ＶＢが電源電圧ＶＤＤとして直接印加され、各ソースフォロア回路は電源電圧ＶＤＤと接地電位ＶＧＮＤとの間に直列接続され、各々がＮチャネル型を有するＭＯＳトランジスタ８２，８４から構成される。ＭＯＳトランジスタ８２は、フローディングディフュージョン１４の電位又は前段のソースフォロワ回路の出力信号をゲートに入力される駆動トランジスタであり、ＭＯＳトランジスタ８４は定電流源として機能する負荷トランジスタである。ＭＯＳトランジスタ８２のソース電位が各ソースフォロワ回路の出力信号電圧となる。最終段である３段目のソースフォロワ回路の出力が、第１の出力アンプ８０の出力信号Ｙ（ｔ）となり、これはエミッタフォロワ回路で構成される第２の出力アンプ４０に入力される。エミッタフォロワ回路は、バッテリ５０からの電源電圧ＶＤＤと接地電位ＶＧＮＤとの間に直列接続されたバイポーラトランジスタ４２と抵抗素子４４とから構成される。バイポーラトランジスタ４２のベースに出力アンプ８０の出力信号Ｙ（ｔ）が入力される。またバイポーラトランジスタ４２のエミッタに抵抗素子４４が接続され、このエミッタから出力信号Ｙ’（ｔ）が取り出される。
【００３４】
第１の出力アンプ８０のＭＯＳトランジスタ８２，８４のドレイン、ソースは、基板２の表面に形成されたＮ＋拡散層で構成され、それらの間の基板半導体領域に形成されるチャネルは、ゲート酸化膜上にポリシリコン電極層で形成されたゲート電極を用いて制御される。出力アンプ８０の初段ソースフォロワ回路のＭＯＳトランジスタ８２−１，８４−１はそれぞれエンハンスメント型トランジスタで構成され、２段目のソースフォロワ回路のＭＯＳトランジスタ８２−２，８４−２はそれぞれサーフェス型トランジスタで構成され、３段目のソースフォロワ回路のＭＯＳトランジスタ８２−３，８４−３はそれぞれデプレッション型トランジスタで構成される。ここで、Ｎチャネル型ＭＯＳトランジスタの場合、Ｎウェル４に形成されたエンハンスメント型トランジスタは閾値電圧が正であり、デプレッション型トランジスタは閾値電圧が負である。サーフェス型トランジスタは、チャネルに電位コントロールのための不純物注入を行っていないトランジスタである。２段目の駆動トランジスタを構成するサーフェス型トランジスタ８２−２は、エンハンスメント型であるトランジスタ８２−１とデプレッション型トランジスタであるトランジスタ８２−３との中間の閾値電圧を有する。第１の出力アンプ８０を構成する各ＭＯＳトランジスタ８２，８４は、ＣＣＤ固体撮像素子と同一の半導体基板上に形成することができる。
【００３５】
次に、本撮像装置のＣＣＤ固体撮像素子６０以外の主要部について説明する。本撮像装置は、各部の動作に必要な電力を供給するバッテリ５０の他、上述のＣＣＤ固体撮像素子６０を駆動するための回路として、図１に示す昇圧回路５４，６２、基板クロック生成回路５６、レギュレート回路６４、垂直ドライバ回路６６、水平ドライバ回路６８及びタイミング制御回路７０を備え、また、出力信号Ｙ’（ｔ）を処理する信号処理回路（図示せず）を備える。
【００３６】
昇圧回路５４，６２は、例えば、チャージポンプ方式を採用するものである。昇圧回路５４は、正電圧チャージポンプを含んで構成され、バッテリ５０から供給される電源電圧ＶＢを昇圧して、正側の昇圧電圧ＶＯＨを生成する。ＶＯＨとして例えば＋５Ｖが生成される。昇圧電圧ＶＯＨは、基板クロック生成回路５６に供給される。
【００３７】
昇圧回路６２は負電圧チャージポンプを含んで構成され、バッテリ５０から供給される電源電圧ＶＢを昇圧して、負側の昇圧電圧ＶＯＬを生成する。昇圧電圧ＶＯＬは、垂直ドライバ回路６６に供給される。
【００３８】
基板クロック生成回路５６は、昇圧回路５４から供給される昇圧電圧ＶＯＨに基づいて、Ｎｓｕｂ８に印加する基板クロックφｓｕｂを生成する。この基板クロックφｓｕｂは、基準状態では、例えば＋５Ｖ（Ｌレベル）を維持し、電子シャッタ動作に連動して間欠的に、より高い電圧、例えば＋８Ｖ（Ｈレベル）に立ち上げられる。基板クロック生成回路５６では、電子シャッタタイミングに合わせて、例えば０Ｖ（Ｌレベル）と＋３Ｖ（Ｈレベル）との間で変動する排出タイミング信号ＢＴをクランプして基板クロックφｓｕｂを生成する。具体的には、排出タイミング信号ＢＴがＯＶ（Ｌレベル）のとき、排出タイミング信号ＢＴを昇圧回路５４から供給される昇圧電圧ＶＯＨでクランプすることによって、＋５Ｖと＋８Ｖとの間で変位する基板クロックφｓｕｂを生成する。本装置では、この基板クロックφｓｕｂは、本来の縦型オーバーフロードレイン構造及び電子シャッタ動作のために用いられるだけでなく、後述するように、リセットドレイン１８に印加されるＶＲＤを生成するためにも利用される。
【００３９】
垂直ドライバ回路６６は、昇圧回路６２から出力される昇圧電圧ＶＯＬを受けて動作し、フレーム転送クロックφｆ及び垂直転送クロックφｖを生成して、撮像部６０ｉ及び蓄積部６０ｓへ出力する。垂直ドライバ回路６６は、フレーム転送クロックφｆ及び垂直転送クロックφｖを、タイミング制御回路７０で生成される垂直同期信号ＶＴ及び水平同期信号ＨＴに同期して生成する。
【００４０】
レギュレート回路６４は、バッテリ５０から供給される電源電圧ＶＢに基づいて、所定の調整電圧を生成し、出力ＶＫとして水平ドライバ回路６８へ供給する。このレギュレート回路６４では、供給される電源電圧ＶＢを抵抗分割した分圧電圧と所定の基準電圧ＶＲとを比較器にて比較し、比較器の出力に基づいて調整電圧を生成するようにしている。レギュレート回路６４では、水平ドライバ回路６８の動作電圧に合わせて調整電圧の電圧値が設定されており、電圧ＶＢを水平ドライバ回路６８の動作電圧まで降圧するような形で出力ＶＫの調整がなされる。
【００４１】
水平ドライバ回路６８は、レギュレート回路６４から出力される調整電圧ＶＫを受けて動作し、水平転送クロックφｈ、出力転送クロックφｏ及びリセットクロックφｒを生成して水平転送部６０ｈ及び出力部６０ｄへ出力する。水平ドライバ回路６６は、水平転送クロックφｈ、出力クロックφｏ及びリセットクロックφｒを水平同期信号ＨＴに同期して生成する。
【００４２】
タイミング制御回路７０は、一定周期の基準クロックＣＫをカウントする複数のカウンタから構成され、基準クロックＣＫを所定の比率で分周して垂直同期信号ＶＴ及び水平同期信号ＨＴを生成する。また、タイミング制御回路７０は、電子シャッタタイミングを決定する排出タイミング信号ＢＴを生成する。この排出タイミング信号ＢＴは、例えば、１画面分の画像信号の積分値が、ＣＣＤ固体撮像素子６０の適正露光量に合わせて設定された所定の範囲内に収まるように決定される。例えば、積分値が適正範囲の上限を上回る場合、排出タイミング信号ＢＴの立ち上がりタイミングを遅らせて、ＣＣＤ固体撮像素子６０の情報電荷蓄積時間が短くなるように制御する。逆に、適正範囲の下限を下回る場合には、排出タイミング信号ＢＴの立ち上がりを早めて、ＣＣＤ固体撮像素子６０の情報電荷蓄積時間が長くなるように制御する。このようにして、ＣＣＤ固体撮像素子６０の露光量が適正となるように、情報電荷蓄積時間が伸縮制御される。また、タイミング制御回路７０は、ＣＣＤ固体撮像素子６０からの出力信号に対して所定の信号処理を施す信号処理回路（図示せず）や上述の昇圧回路５４，６２及びレギュレート回路６４にもタイミング信号を供給しており、各回路の動作をＣＣＤ固体撮像素子６０の動作タイミングに同期させるようにしている。
【００４３】
さて、図２に戻って、本装置におけるリセットドレイン電圧ＶＲＤの生成について説明する。基板クロック生成回路５６にて生成された基板クロックφｓｕｂは、分圧回路１１０に入力される。分圧回路１１０は、基板クロック生成回路５６と接地点との間に直列接続された抵抗素子１００，１０２から構成され、抵抗素子１００と抵抗素子１０２によって、基板クロックφｓｕｂが抵抗分割されて分圧電圧が取り出される。上述のように基板クロックφｓｕｂは間欠的に発生する電子シャッタ動作に応じて電圧値が変動する。このため、抵抗素子と並列にコンデンサを接続し、基板クロックφｓｕｂの電圧変動に起因する交流成分を平滑化する。なお、このコンデンサ１０４は、ＣＣＤ固体撮像素子６０と同一基板に形成されても良いし、ＣＣＤ固体撮像素子６０に対して外付けされても良い。平滑化され得られた直流電圧がＶＲＤとしてリセットドレイン１８に印加される。抵抗素子１００，１０２の比は、生成されるＶＲＤがバッテリ５０からの電圧ＶＢより高い所定電圧となるように定められる。その所定電圧は、複数のＣＣＤ固体撮像素子６０間でのリセットトランジスタの特性ばらつきが抑制されることに基づいて決定されるものであり、例えば＋３．５Ｖに設定される。分圧回路１１０を構成する抵抗素子１００，１０２及びコンデンサ１０４は、ＣＣＤ固体撮像素子と同一の半導体基板上に形成することができる。すなわち、抵抗１００，１０２は基板２上に不純物を拡散して形成することができる。また、コンデンサ１０４は、例えば、ＣＣＤ固体撮像素子６０の端子に外付けするように構成することもできる。
【００４４】
このようにＶＢ＝＋２．９Ｖ、ＶＲＤ＝＋３．５Ｖとする場合の第１の出力アンプ８０の動作点の一実施例を以下に示す。初段のソースフォロワ回路は、駆動トランジスタ８２−１がエンハンスメント型で構成され、ゲートにフローディングディフュージョン１４のリセット電位“＋３．５Ｖ”を印加されたときの出力電位が“＋２．０Ｖ”となるようにトランジスタサイズや閾値電圧が調整されて形成される。２段目のソースフォロワ回路は、駆動トランジスタ８２−２がサーフェス型で構成され、ゲートに初段ソースフォロワ回路の出力電位“＋２．０Ｖ”を印加されたときの出力電位が“＋２．０Ｖ”となるように形成される。３段目のソースフォロワ回路は、駆動トランジスタ８２−３がデプレッション型で構成され、ゲートに２段目のソースフォロワ回路の出力電位“＋２．０Ｖ”を印加されたときの出力電位が“＋２．９Ｖ”となるように形成される。
【００４５】
第２の出力アンプ４０のトランジスタ４２のベース−エミッタ間の接合電位差は例えば０．６Ｖであり、エミッタフォロワ回路は、ベースに出力アンプ８０の出力電位“＋２．９Ｖ”を印加されたときの出力電位として“＋２．３Ｖ”を確保することができる。
【００４６】
例えば、フローディングディフュージョン１４に情報電荷を蓄積したときの信号電位はリセット電位に対して−１．４Ｖ程度の電位差を有し、これに対応して第１の出力アンプ８０の出力での信号電位は“＋１．５Ｖ”程度となる。よって、トランジスタ４２の出力端では“＋０．９Ｖ”の電位を確保することができ、このように出力信号Ｙ’（ｔ）の振幅が比較的高い電圧範囲に位置するので、第２の出力アンプ４０のエミッタフォロワに流す電流を抑制しつつ出力信号のリニアリティを確保することができる。
【００４７】
なお、本実施形態においては、基板クロック生成回路５６が出力する基板クロックφｓｕｂを分圧回路１１０で分圧する構成としたが、これに限られるものではない。例えば、基板クロックφｓｕｂのために生成される昇圧電圧を、昇圧回路５４から分圧回路１１０に直接供給し、昇圧電圧を分圧した電圧をリセットドレイン１８に供給する構成としても良い。
【００４８】
【発明の効果】
本発明の撮像装置によれば、出力アンプの駆動電圧を下げて消費電力を低減させると共に、出力部のリセットトランジスタの製造ばらつきの影響が小さく、装置間での画質のばらつきが抑制される。また、フローディングディフュージョンに蓄積できる情報電荷量を確保できるので、画像信号のダイナミックレンジを確保することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の撮像装置における要部の構成を示す説明図である。
【図２】本発明の実施形態に係る、フレーム転送方式のＣＣＤ固体撮像素子を用いた撮像装置の構成を示すブロック図である。
【図３】従来の撮像装置における要部の構成を示す説明図である。
【符号の説明】
１ シリコン基板、４ Ｎウェル、６ Ｐウェル、８ Ｎｓｕｂ、１０ 転送電極、１２ 出力ゲート、１４ 浮遊拡散層、１６ リセットゲート、１８ リセットドレイン、４０，８０ 出力アンプ、４２ バイポーラトランジスタ、４４，１００，１０２ 抵抗素子、５０ メインバッテリ、５４ 昇圧回路、５６ 基板クロック生成回路、６０ ＣＣＤ固体撮像素子、８２，８４ ＭＯＳトランジスタ、１０４ コンデンサ。
Claims (10)
- 情報電荷をパケット単位でキャパシタへ蓄積すると共に、前記キャパシタに蓄積された情報電荷をリセットドレインに排出し、前記蓄積動作及び前記排出動作を繰り返しながら、前記キャパシタの電位変化を出力アンプで取り出して画像信号を出力する電荷転送素子において、
当該電荷転送素子の基板側へ印加される電圧を分圧した分圧電圧を生成する分圧回路を有し、
前記分圧電圧を前記リセットドレインへ印加することを特徴とする電荷転送素子。 - 請求項１に記載の電荷転送素子において、
前記電荷転送素子の基板側へ印加される電圧として基板クロックを前記分圧回路に供給し、
前記分圧回路は、前記基板クロックの交流成分を平滑化するコンデンサを有することを特徴とする電荷転送素子。 - 請求項２に記載の電荷転送素子において、
前記コンデンサは、前記電荷転送素子と同一基板上に形成されることを特徴とする電荷転送素子。 - 請求項２に記載の電荷転送素子において、
前記コンデンサは、前記電荷転送素子の外部に配置されることを特徴とする電荷転送素子。 - 情報電荷をパケット単位でキャパシタに蓄積すると共に、前記キャパシタに蓄積された情報電荷をリセットドレインに排出し、前記蓄積動作及び前記排出動作を繰り返しながら、前記キャパシタの電位変化を出力アンプで取り出して画像信号を出力する電荷転送素子と、
前記出力アンプへ供給される電源電位を昇圧して昇圧電圧を生成する昇圧回路と、
前記昇圧回路の出力を分圧して分圧電圧を生成し、この分圧電圧を前記電荷転送素子のリセットドレインへ印加する分圧回路と、
を備えたことを特徴とする撮像装置。 - 請求項５に記載の撮像装置において、
前記昇圧回路の出力を取り込んで基板クロックを生成し、この基板クロックを前記電荷転送素子の基板側及び前記分圧回路へ供給する基板クロック生成回路を、更に有し、
前記分圧回路は、前記基板クロックの交流成分を平滑化するコンデンサを含み、前記基板クロックを分圧して前記分圧電圧を生成することを特徴とする撮像装置。 - 請求項６に記載の撮像装置において、
前記コンデンサは、前記電荷転送素子と同一基板上に形成されることを特徴とする撮像装置。 - 請求項６に記載の撮像装置において、
前記コンデンサは、前記電荷転送素子の外部に配置されることを特徴とする撮像装置。 - 請求項５に記載の撮像装置において、
前記出力アンプは、前記電源電圧と接地電圧との間に駆動トランジスタ及び負荷トランジスタが直列に接続されたソースフォロア回路を多段接続して構成され、
初段のソースフォロア回路の駆動トランジスタがエンハンスメント型であり、最終段のソースフォロア回路の駆動トランジスタがデプレッション型であることを特徴とする撮像装置。 - 請求項９に記載の撮像装置において、
前記出力アンプは、前記ソースフォロア回路を少なくとも３段接続して構成され、
前記初段のソースフォロア回路と前記最終段のソースフォロア回路との間のソースフォロア回路の駆動トランジスタが、前記初段のソースフォロア回路の駆動トランジスタと前記最終段のソースフォロア回路の駆動トランジスタとの間の閾値電圧を有することを特徴とする撮像装置。
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| JP2002304338A JP2004140660A (ja) | 2002-10-18 | 2002-10-18 | 電荷転送素子及び撮像装置 |
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| JP2021150846A (ja) * | 2020-03-19 | 2021-09-27 | 株式会社東芝 | 固体撮像装置 |
-
2002
- 2002-10-18 JP JP2002304338A patent/JP2004140660A/ja active Pending
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