JP2004120564A - Operational amplifier - Google Patents
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Abstract
Description
【０００１】
【発明の属する技術分野】
この発明は、高速動作を要求される演算増幅器に関する。
【０００２】
【従来の技術】
近年、集積回路の微細化、高速化に伴い、演算増幅器にも同様の機能向上が求められてきている。
【０００３】
特に、アナログ信号の高速化は、ＣＤ−Ｒ／ＲＷドライブ装置、ＤＶＤドライブ装置の高倍速化等によってますます重要な技術になってきている。
【０００４】
本来、演算増幅器は負帰還信号が同位相で増幅されて入力に帰還された場合に発振をするが、その発振を防止するために、ミラー効果を利用した位相補償容量が内部に組み込まれているのが一般的である（例えば、特許文献１参照。）。
【０００５】
ところがその位相補償をするための容量が大きい場合、高速化の妨げとなる。そのため、発振しない範囲でのできるだけ小さな位相補償容量と、その容量によって発生する極をキャンセルするために、位相補償容量と直列に抵抗が接続されているのが一般的である。
【０００６】
図１に、位相補償容量と、この容量によって発生する極をキャンセルする抵抗とを直列に接続した一般的なＮチャネル（Ｎ−ｃｈ）入力の演算増幅器を示す。図１において、ＮＭＯＳトランジスタＭ３のソースとＮＭＯＳトランジスタＭ４のソースとが接続される。ＮＭＯＳトランジスタＭ３のソースとＮＭＯＳトランジスタＭ４のソースとの接続点がＮＭＯＳトランジスタＭ５のドレインに接続される。ＮＭＯＳトランジスタＭ５のソースが接地ラインＧＮＤに接続される。ＮＭＯＳトランジスタＭ３のゲートが入力端子ＶＩＮ−に接続される。ＮＭＯＳトランジスタＭ４のゲートが入力端子ＶＩＮ＋に接続される。
【０００７】
また、ＮＭＯＳトランジスタＭ３のドレインがＰＭＯＳトランジスタＭ１のドレイン及びゲートに接続される。これと共に、ＮＭＯＳトランジスタＭ３のドレインがＰＭＯＳトランジスタＭ２のゲートに接続される。ＮＭＯＳトランジスタＭ４のドレインとＰＭＯＳトランジスタＭ２のドレインが接続される。そして、ＰＭＯＳトランジスタＭ１及びＭ２のソースが電源ラインＶＣＣに接続される。
【０００８】
ＮＭＯＳトランジスタＭ５のゲートには所定のバイアス電位が付与される。ＰＭＯＳトランジスタＭ２のドレインとＮＭＯＳトランジスタＭ４のドレインとの接続点がＰＭＯＳトランジスタＭ６のゲートに接続される。ＰＭＯＳトランジスタＭ６のソースが電源ラインＶＣＣに接続される。
【０００９】
ＰＭＯＳトランジスタＭ６のドレインとＮＭＯＳトランジスタＭ７のドレインが接続される。ＮＭＯＳトランジスタＭ７のソースが接地ラインＧＮＤに接続される。これと共に、ＮＭＯＳトランジスタＭ７のゲートには所定のバイアス電位が付与される。
【００１０】
ＰＭＯＳトランジスタＭ６のドレインとＮＭＯＳトランジスタＭ７のドレインとの接続点がＮＭＯＳトランジスタＭ８のゲートに接続される。ＮＭＯＳトランジスタＭ８のドレインが電源ラインＶＣＣに接続される。
【００１１】
ＮＭＯＳトランジスタＭ８のソースとＮＭＯＳトランジスタＭ９のドレインが接続される。ＮＭＯＳトランジスタＭ９のソースが接地ラインＧＮＤに接続される。これと共に、ＮＭＯＳトランジスタＭ９のゲートには所定のバイアス電位が付与される。ＮＭＯＳトランジスタＭ８とＮＭＯＳトランジスタＭ９の接続点が出力端子となる。
【００１２】
一方、ＰＭＯＳトランジスタＭ２のドレインとＮＭＯＳトランジスタＭ４のドレインとの接続点と、ＰＭＯＳトランジスタＭ６のドレインとＮＭＯＳトランジスタＭ７のドレインとの接続点との間に位相補償容量Ｃ１と抵抗Ｒ１が直列に接続される。
【００１３】
図１に示す構成において、ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４とから差動回路が構成される。
【００１４】
ＮＭＯＳトランジスタＭ３のドレインと、ＮＭＯＳトランジスタＭ４のドレインに、ＰＭＯＳトランジスタＭ１、Ｍ２のドレインがそれぞれ接続され、負荷回路として動作する。
【００１５】
ＮＭＯＳトランジスタＭ３のゲート及びＮＭＯＳトランジスタＭ４のゲートからは、入力端子ＶＩＮ−及びＶＩＮ＋が導出されており、ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４とからなる差動回路に対する入力は、入力端子ＶＩＮ−及びＶＩＮ＋から与えられる。
【００１６】
上記した容量Ｃ１は位相補償容量として働き、また、抵抗Ｒ１はこの位相補償容量Ｃ１によって発生する極キャンセルするとともに、極とゼロ点を極力一致させるために組み込まれている。
【００１７】
また、この位相補償容量Ｃ１はＮＭＯＳトランジスタＭ２、Ｍ４のドレイン電流の差によって充放電され、実質この充放電速度によって、この演算増幅器のスルーレートが決まっており、この容量Ｃ１が小さければ小さいほどスルーレートは高くなり、演算増幅器の高速化が計れる。逆に、カットオフ周波数を小さくし、発振を防止するためにこの容量値を大きくとりすぎると、高速化の妨げになる。
【００１８】
しかし、一般的な演算増幅器では、発振防止のため、この位相余裕が製造プロセスの変動なども考慮し余裕のあるものになっている場合が多い。
【００１９】
【特許文献１】
特開２０００−９１８５７号公報（第２頁、図３等）
【発明が解決しようとする課題】
上記したように、演算増幅器は負帰還信号が同位相で増幅されて入力に帰還された場合に発振をするが、その発振を防止するために、ミラー効果を利用した位相補償容量が内部に組み込まれている。
【００２０】
ところが、その位相補償をするための容量が大きい場合、高速化の妨げとなる。
そのため、発振しない範囲でのできるだけ小さな位相補償容量と、その容量によって発生する極をキャンセルするために、位相補償容量と直列に抵抗が接続されている。
【００２１】
従来、上記した位相補償容量と抵抗のそれぞれの容量値と抵抗値は設計時のシミュレーションにより決定している。しかしながら、それぞれの値にばらつきが有り、最適化することは極めて困難であるという問題があった。
【００２２】
この発明は、上記した従来の問題点に鑑みなされたものにして、演算増幅器のレイアウト面積を増やすことなく、外部より位相補償抵抗を調整可能にし、発振防止と高速化の両立を図る演算増幅器の回路構成を実現することを目的としている。
【００２３】
【課題を解決するための手段】
この発明は、位相補償用容量とこの容量による極をキャンセルするための抵抗手段とを有する演算増幅器において、前記抵抗手段は抵抗値が演算増幅器の外部より変更可能に構成されていることを特徴とする。
【００２４】
上記のように構成すれば、演算増幅器ができあがった後に、発振をしにくい抵抗値を選択することにより、発振に対してマージンのある回路構成を形成することができる。
【００２５】
また、前記抵抗手段として、トランジスタサイズを調整したスイッチを複数用い、そのスイッチのオンオフを演算増幅器の外部から制御し、オン抵抗値を演算増幅器の外部から調整するように構成することができる。
【００２６】
上記のように、抵抗手段の抵抗値をスイッチのＯＮ抵抗を用いることにより、演算増幅器のレイアウト面積を増やすことなく、外部より位相補償抵抗を調整可能にし、発振防止と高速化の両立を図る演算増幅器の回路構成を実現することができる。
【００２７】
さらに、容量値の異なる位相補償用容量を複数個備え、位相補償容量値を演算器外部から調整できるように構成してもよい。
【００２８】
上記のように、位相容量値も切り替え可能にすることによって、発振防止とさらなる高速化の両立を図る演算増幅器の回路構成を実現することができる。
【００２９】
【発明の実施の形態】
以下、この発明の実施形態につき図面を参照して説明する。尚、従来例と同一部分には同一符号を付し、説明の重複を避けるためにここではその説明を割愛する。
【００３０】
図２は、この発明の第１の実施形態を示す回路図である。図１に示す演算増幅器と同様に、発振しない範囲でのできるだけ小さな位相補償容量Ｃ１と、その容量によって発生する極をキャンセルするとともに極とゼロ点を極力一致させるために、位相補償容量と直列に抵抗が接続されている。この抵抗は位相補償容量による極をキャンセルし、ゲインが一次的に落ちるようにして発振しにくくなるように用いられるが、実際、製造プロセスでの変動やシミュレーション精度上、この抵抗値を精度よく、一義的に決めることは難しい。位相補償容量Ｃ１は高速化のためのスルーレート向上のため、極力小さくする。すなわち、発振の危険性も大きくなっている。
【００３１】
そこで、この発明においては、発振防止と高速化の観点から位相補償容量Ｃ１と直列につなぐ抵抗の抵抗値を可変に構成する。このため、この第１の実施形態においては、位相補償容量Ｃ１とＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ７の接続点の間に３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３を並べて直列に接続し、それを選択スイッチＳ１、Ｓ２により外部から選択できるように構成する。例えば、抵抗Ｒ１１の抵抗値２／３ｋΩ、抵抗Ｒ１２の抵抗値を１／３ｋΩ、抵抗Ｒ１３の抵抗値を１ｋΩとすると、外部よりスイッチＳ１をオンさせ、スイッチＳ２をオフさせた場合には、抵抗値が２／３ｋΩ、スイッチＳ１をオフさせ、スイッチＳ２をオンさせた場合には、抵抗値が１ｋΩ、スイッチＳ１、スイッチＳ２ともオフさせた場合には、抵抗値が２ｋΩと、外部からの設定により３種類の抵抗値設定ができるようになる。
【００３２】
上記したように、位相補償容量と直列に接続される抵抗の抵抗値を精度よく、一義的に決めることは難しい。図２に示す回路構成であれば、この演算増幅器ができあがった後に、スイッチのオンオフを制御して最も発振をしにくい抵抗値を選択することにより、発振に対してマージンのある回路構成を形成することができる。
【００３３】
上記した図２に示す第１の実施形態では抵抗を並べて、それをスイッチで選択して抵抗値を変化できるようにする構成しているが、この実施形態では抵抗部分、及びそれを選択するスイッチが必要なため、従来の図１の構造に比べ、レイアウト面積が増大するという難点がある。この発明の第２の実施形態においては、この難点を解決し、演算増幅器のレイアウトの増加をなくすように構成したものであるを考慮したものである。
【００３４】
図３に示すように、この第２の実施形態は、トランジスタサイズを調整した３つのスイッチＳＥＬ０、１、２を並列に並べて容量Ｃ１と接続したものである。このスイッチＳＥＬ０、１、２のオン（ＯＮ）抵抗を利用して、図１での抵抗Ｒ１の代わりに用いるものである。
【００３５】
スイッチＳＥＬ０、１、２のオン／オフ（ＯＮ／ＯＦＦ）切り替え信号は演算増幅器の外部に出ており、外部から任意に設定できる。
【００３６】
例えば、スイッチＳＥＬ０、１、２のＯＮ抵抗値を全て２ｋΩのものを使用したとすれば、外部からの設定により２／３ｋΩ、１ｋΩ、２ｋΩの３種類の抵抗値設定ができるようになる。
【００３７】
図３に示す回路構成であれば、この演算増幅器ができあがった後に、最も発振をしにくい抵抗値を選択することにより、発振に対してマージンのある回路構成を形成することができる。
【００３８】
また、このスイッチはそれぞれＯＮ抵抗値を変えたものを用意しても、また数を増やすことも可能である。
【００３９】
例えば、ＳＥＬ０に１ｋΩ、ＳＥＬ１に２ｋΩ、ＳＥＬ２に３ｋΩのＯＮ抵抗を持つスイッチを同様に３個並列に並べると、最小は６／１１ｋΩから最大３ｋΩまで８段階の抵抗値の調整ができるようになり、より調整がきめ細かくできるようになる。
【００４０】
次に、この演算増幅器でのレイアウト面積を考える。上記図３に示す第２の実施形態では、ＳＥＬ０、１、２にトランジスタのＯＮ抵抗を用いている。これに対して、図２に示す実施形態のように、抵抗を並べて、それを選択できるようにする構成すると、抵抗部分及びそれを選択するスイッチが必要なため、従来の図１の構造に比べ、レイアウト面積が増大してしまう。
【００４１】
そこで、この第２の実施形態では、選択スイッチと抵抗部分を兼ねるようトランジスタのＯＮ抵抗を利用する。例えば、図１の抵抗Ｒ１の抵抗値を２ｋΩとする。この抵抗をシート抵抗３０Ωのポリシリコンで幅１．４μｍで形成した場合、約１３０μｍ２の面積が必要になる。
【００４２】
一方、ＯＮ抵抗２ｋΩのトランジスタサイズは、例えばＰＭＯＳであれば、Ｌ／Ｗ＝０．６／６、ＮＭＯＳであれば、Ｌ／Ｗ＝０．６／３程度で実現でき、上記１３０μｍ２にこのトランジスタサイズのスイッチ３個を形成することは充分可能である。すなわち、図３におけるこの発明の第２の実施形態によるレイアウト面積の増加はない。
【００４３】
図４にこの発明の第３の実施形態の演算増幅器を示す。図４に示す実施形態は、２つの位相補償容量Ｃ１、Ｃ２をスイッチＳＥＬ１０、ＳＥＬ１４によって選択可能にし、さらに極のキャンセル抵抗をスイッチＳＥＬ１１、ＳＥＬ１２、ＳＥＬ１３のＯＮ抵抗で選択可能にした例である。
【００４４】
高速化のためには位相補償容量は小さい方がよいが、その分、カットオフ周波数が大きくなり、また極の発生等により発振の危険性も大きくなる。これらを両立させるために、位相補償容量は極力小さく、極とゼロ点は極力一致することが求められる。
【００４５】
図４においては、例えば容量Ｃ２は容量Ｃ１より小さい容量値のものを用意しておき、ＳＥＬ１１、１２、１３の調整で極のキャンセルを図り、発振しなければ容量Ｃ２のルートを使うようにすれば、容量Ｃ１のルートよりは高速な演算増幅器になる。万一発振すれば容量Ｃ１のルートを使用するようにすればよい。
【００４６】
図４の例では、位相補償容量はＣ１、Ｃ２の２つ、極、ゼロ点キャンセル抵抗は各々２つの例を示したが、この数を増やしたり、抵抗値を変えることにより、調整できる範囲は広がる。
【００４７】
この第３の実施形態におけるこの回路構成は図１の回路より、レイアウト面積は大きくなるというデメリットは存在する。
【００４８】
なお、上述の例では、演算増幅器をＭＯＳで構成しているが、勿論、バイポーラトランジスタで構成することも可能である。
【００４９】
【発明の効果】
以上説明したように、この発明によれば、演算増幅器ができあがった後に、発振をしにくい抵抗値を選択することにより、発振に対してマージンのある回路構成を形成することができる。
【００５０】
また、極キャンセル用の抵抗手段として、トランジスタサイズを調整したスイッチを複数用い、そのスイッチのオンオフを演算増幅器の外部から制御回路構成を変更することによるレイアウト面積をほとんど増やすことなく、位相補償容量による極の発生を精度よくキャンセルできるため、高速化による発振の危険性を低減することができる。
【００５１】
さらに、位相補償容量も調整できるように構成することで、より高精度な高速化の調整が可能になる。また通常演算増幅器を用いた回路を設計する際、シミュレーションで発振しないことの確認を行うが、製造プロセス変動や寄生容量の影響などにより、万一発振してしまった場合のスケープゴートにもなりえる。
【図面の簡単な説明】
【図１】位相補償容量と、この容量によって発生する極をキャンセルする抵抗とを直列に接続した一般的なＮチャネル（Ｎ−ｃｈ）入力の演算増幅器を示す回路図である。
【図２】この発明の第１の実施形態にかかる演算増幅器を示す回路図である。
【図３】この発明の第２の実施形態にかかる演算増幅器を示す回路図である。
【図４】この発明の第３の実施形態にかかる演算増幅器を示す回路図である。
【符号の説明】
Ｃ１、Ｃ２ 位相補償容量
Ｒ１ 極キャンセル用抵抗
Ｒ１１、Ｒ１２、Ｒ１３ 抵抗
ＳＥＬ０〜ＳＥＬ２、ＳＥＬ１０〜ＳＥＬ１３ スイッチ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an operational amplifier that requires high-speed operation.
[0002]
[Prior art]
In recent years, with the miniaturization and speeding-up of integrated circuits, operational amplifiers have been required to have similar functions.
[0003]
In particular, increasing the speed of analog signals has become an increasingly important technology due to the increase in the speed of CD-R / RW drive devices and DVD drive devices.
[0004]
Originally, an operational amplifier oscillates when a negative feedback signal is amplified in phase and fed back to the input, but in order to prevent the oscillation, a phase compensation capacitor using the Miller effect is built in. (See, for example, Patent Document 1).
[0005]
However, if the capacity for compensating the phase is large, it will hinder speeding up. For this reason, it is common that a resistor is connected in series with the phase compensation capacitor in order to cancel the phase compensation capacitor as small as possible within the range where oscillation does not occur and the pole generated by the capacitor.
[0006]
FIG. 1 shows a general N-channel (N-ch) input operational amplifier in which a phase compensation capacitor and a resistor for canceling a pole generated by the capacitor are connected in series. In FIG. 1, the source of the NMOS transistor M3 and the source of the NMOS transistor M4 are connected. A connection point between the source of the NMOS transistor M3 and the source of the NMOS transistor M4 is connected to the drain of the NMOS transistor M5. The source of the NMOS transistor M5 is connected to the ground line GND. The gate of the NMOS transistor M3 is connected to the input terminal VIN-. The gate of the NMOS transistor M4 is connected to the input terminal VIN +.
[0007]
The drain of the NMOS transistor M3 is connected to the drain and the gate of the PMOS transistor M1. At the same time, the drain of the NMOS transistor M3 is connected to the gate of the PMOS transistor M2. The drain of the NMOS transistor M4 and the drain of the PMOS transistor M2 are connected. Then, the sources of the PMOS transistors M1 and M2 are connected to the power supply line VCC.
[0008]
A predetermined bias potential is applied to the gate of the NMOS transistor M5. A connection point between the drain of the PMOS transistor M2 and the drain of the NMOS transistor M4 is connected to the gate of the PMOS transistor M6. The source of the PMOS transistor M6 is connected to the power supply line VCC.
[0009]
The drain of the PMOS transistor M6 and the drain of the NMOS transistor M7 are connected. The source of the NMOS transistor M7 is connected to the ground line GND. At the same time, a predetermined bias potential is applied to the gate of the NMOS transistor M7.
[0010]
A connection point between the drain of the PMOS transistor M6 and the drain of the NMOS transistor M7 is connected to the gate of the NMOS transistor M8. The drain of the NMOS transistor M8 is connected to the power supply line VCC.
[0011]
The source of the NMOS transistor M8 and the drain of the NMOS transistor M9 are connected. The source of the NMOS transistor M9 is connected to the ground line GND. At the same time, a predetermined bias potential is applied to the gate of the NMOS transistor M9. The connection point between the NMOS transistor M8 and the NMOS transistor M9 becomes the output terminal.
[0012]
On the other hand, a phase compensation capacitor C1 and a resistor R1 are connected in series between a connection point between the drain of the PMOS transistor M2 and the drain of the NMOS transistor M4 and a connection point between the drain of the PMOS transistor M6 and the drain of the NMOS transistor M7. You.
[0013]
In the configuration shown in FIG. 1, a differential circuit is formed by the NMOS transistor M3 and the NMOS transistor M4.
[0014]
The drains of the PMOS transistors M1 and M2 are connected to the drain of the NMOS transistor M3 and the drain of the NMOS transistor M4, respectively, and operate as a load circuit.
[0015]
Input terminals VIN− and VIN + are derived from the gate of the NMOS transistor M3 and the gate of the NMOS transistor M4, and the input to the differential circuit including the NMOS transistor M3 and the NMOS transistor M4 is input from the input terminals VIN− and VIN +. Given.
[0016]
The above-mentioned capacitance C1 functions as a phase compensation capacitance, and the resistor R1 is incorporated to cancel the pole generated by the phase compensation capacitance C1 and to make the pole coincide with the zero point as much as possible.
[0017]
The phase compensation capacitance C1 is charged and discharged by the difference between the drain currents of the NMOS transistors M2 and M4. The slew rate of the operational amplifier is determined by the charging and discharging speed. The smaller the capacitance C1, the smaller the slew rate. The rate increases, and the speed of the operational amplifier can be increased. Conversely, if the capacitance value is set too large in order to reduce the cutoff frequency and prevent oscillation, it will hinder speeding up.
[0018]
However, in general operational amplifiers, in order to prevent oscillation, the phase margin often has a margin in consideration of fluctuations in the manufacturing process.
[0019]
[Patent Document 1]
JP-A-2000-91857 (page 2, FIG. 3, etc.)
[Problems to be solved by the invention]
As described above, the operational amplifier oscillates when the negative feedback signal is amplified in phase and fed back to the input, but in order to prevent the oscillation, a phase compensation capacitor utilizing the Miller effect is built in. Have been.
[0020]
However, if the capacity for compensating the phase is large, speeding up is hindered.
Therefore, a phase compensation capacitor is connected in series with the phase compensation capacitor in order to cancel the phase compensation capacitor as small as possible within the range where oscillation does not occur and the pole generated by the capacitor.
[0021]
Conventionally, the capacitance value and the resistance value of the phase compensation capacitance and the resistance are determined by simulation at the time of design. However, there is a problem that the values vary and it is extremely difficult to optimize.
[0022]
SUMMARY OF THE INVENTION The present invention has been made in consideration of the above-described conventional problems, and has been made in consideration of the above-mentioned problems. Accordingly, an operational amplifier capable of externally adjusting a phase compensation resistance without increasing a layout area of the operational amplifier and achieving both oscillation prevention and high speed operation is provided. It is intended to realize a circuit configuration.
[0023]
[Means for Solving the Problems]
The present invention provides an operational amplifier having a phase compensating capacitor and a resistor for canceling a pole formed by the capacitor, wherein the resistor is configured so that a resistance value can be changed from outside the operational amplifier. I do.
[0024]
With the above-described configuration, a circuit configuration having a margin for oscillation can be formed by selecting a resistance value that makes oscillation difficult after the completion of the operational amplifier.
[0025]
In addition, a plurality of switches whose transistor size is adjusted may be used as the resistance means, and the on / off of the switches may be controlled from outside the operational amplifier, and the on-resistance value may be adjusted from outside the operational amplifier.
[0026]
As described above, by using the ON resistance of the switch as the resistance value of the resistance means, it is possible to adjust the phase compensation resistance from the outside without increasing the layout area of the operational amplifier, and to achieve both oscillation prevention and high speed operation. The circuit configuration of the amplifier can be realized.
[0027]
Further, a plurality of phase compensation capacitors having different capacitance values may be provided so that the phase compensation capacitance value can be adjusted from outside the arithmetic unit.
[0028]
As described above, by making the phase capacitance value switchable, it is possible to realize a circuit configuration of an operational amplifier that achieves both oscillation prevention and higher speed.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The same parts as those in the conventional example are denoted by the same reference numerals, and the description thereof is omitted here to avoid duplication of the description.
[0030]
FIG. 2 is a circuit diagram showing the first embodiment of the present invention. Similar to the operational amplifier shown in FIG. 1, a phase compensation capacitor C1 as small as possible in a range where oscillation does not occur, and a phase compensation capacitor connected in series with the phase compensation capacitor in order to cancel the pole generated by the capacitor and make the pole and the zero point as close as possible. A resistor is connected. This resistor is used to cancel the pole due to the phase compensation capacitance and reduce the gain temporarily to make it difficult to oscillate.In fact, due to fluctuations in the manufacturing process and simulation accuracy, this resistor value is It is difficult to decide uniquely. The phase compensation capacitance C1 is made as small as possible in order to improve the slew rate for speeding up. That is, the danger of oscillation is increasing.
[0031]
Therefore, in the present invention, the resistance value of the resistor connected in series with the phase compensation capacitor C1 is variably configured from the viewpoint of preventing oscillation and increasing the speed. Therefore, in the first embodiment, three resistors R11, R12, and R13 are arranged in series between the connection point of the phase compensation capacitor C1 and the PMOS transistor M6 and the NMOS transistor M7, and are connected in series. , S2 so that it can be selected from outside. For example, assuming that the resistance value of the resistor R11 is 2/3 kΩ, the resistance value of the resistor R12 is 1/3 kΩ, and the resistance value of the resistor R13 is 1 kΩ, when the switch S1 is turned on from the outside and the switch S2 is turned off, When the value is 2/3 kΩ, the switch S1 is turned off and the switch S2 is turned on, the resistance value is 1 kΩ, and when both the switch S1 and the switch S2 are turned off, the resistance value is 2 kΩ. Thus, three types of resistance values can be set.
[0032]
As described above, it is difficult to accurately and uniquely determine the resistance value of the resistor connected in series with the phase compensation capacitor. With the circuit configuration shown in FIG. 2, after this operational amplifier is completed, a circuit configuration having a margin for oscillation is formed by controlling the on / off of the switch and selecting a resistance value that is most difficult to oscillate. be able to.
[0033]
In the first embodiment shown in FIG. 2 described above, the resistors are arranged and the switches are used to select the resistors so that the resistance value can be changed. In this embodiment, however, a resistor portion and a switch for selecting the resistors are provided. Therefore, there is a problem that the layout area is increased as compared with the conventional structure of FIG. The second embodiment of the present invention is designed to solve this difficulty and eliminate the increase in the layout of the operational amplifier.
[0034]
As shown in FIG. 3, in the second embodiment, three switches SEL0, SEL1 and SEL2 whose transistor sizes are adjusted are arranged in parallel and connected to a capacitor C1. This switch is used in place of the resistor R1 in FIG. 1 by using the ON resistance of the switches SEL0, SEL1, and SEL2.
[0035]
The on / off (ON / OFF) switching signal for the switches SEL0, SEL1, and SEL2 is output outside the operational amplifier, and can be arbitrarily set from the outside.
[0036]
For example, assuming that all the switches SEL0, SEL1, and SEL2 have ON resistance values of 2 kΩ, three types of resistance values of ／ kΩ, 1 kΩ, and 2 kΩ can be set by external setting.
[0037]
With the circuit configuration shown in FIG. 3, after the completion of this operational amplifier, a circuit configuration having a margin for oscillation can be formed by selecting a resistance value that is least likely to oscillate.
[0038]
Further, this switch can be prepared by changing the ON resistance value, or the number of switches can be increased.
[0039]
For example, if three switches having ON resistances of 1 kΩ for SEL0, 2 kΩ for SEL1, and 3 kΩ for SEL2 are similarly arranged in parallel, the resistance can be adjusted in eight steps from a minimum of 6/11 kΩ to a maximum of 3 kΩ. , Which allows for finer adjustments.
[0040]
Next, the layout area of this operational amplifier will be considered. In the second embodiment shown in FIG. 3, the ON resistance of the transistor is used for SEL0, SEL2. On the other hand, when a configuration is adopted in which the resistors are arranged and can be selected as in the embodiment shown in FIG. 2, a resistor portion and a switch for selecting the resistor are required. This increases the layout area.
[0041]
Therefore, in the second embodiment, the ON resistance of the transistor is used so as to also serve as a selection switch and a resistance portion. For example, assume that the resistance value of the resistor R1 in FIG. 1 is 2 kΩ. When this resistor is formed of polysilicon having a sheet resistance of 30Ω and a width of 1.4 μm, an area of about 130 μm 2 is required.
[0042]
On the other hand, the transistor size of the ON resistance 2 k.OMEGA, if for example PMOS, if L / W = 0.6 / 6, NMOS, can be achieved at about L / W = 0.6 / 3, the above 130 .mu.m 2 It is quite possible to form three switches of transistor size. That is, there is no increase in the layout area according to the second embodiment of the present invention in FIG.
[0043]
FIG. 4 shows an operational amplifier according to a third embodiment of the present invention. The embodiment shown in FIG. 4 is an example in which two phase compensation capacitors C1 and C2 are made selectable by switches SEL10 and SEL14, and the cancel resistance of the pole is made selectable by the ON resistance of switches SEL11, SEL12 and SEL13.
[0044]
The smaller the phase compensation capacitance is, the higher the speed is. However, the cutoff frequency is increased and the risk of oscillation is increased due to the occurrence of poles. In order to make these compatible, it is required that the phase compensation capacity be as small as possible and the poles and the zero point coincide as much as possible.
[0045]
In FIG. 4, for example, a capacitor C2 having a smaller capacitance value than the capacitor C1 is prepared, the poles are canceled by adjusting the SELs 11, 12, and 13, and if no oscillation occurs, the route of the capacitor C2 is used. For example, the operational amplifier is faster than the route of the capacitor C1. If oscillation occurs, the route of the capacitance C1 may be used.
[0046]
In the example of FIG. 4, two examples of the phase compensation capacitance C1 and C2 and two poles and two zero-point canceling resistors are shown. However, the range that can be adjusted by increasing the number or changing the resistance value is as follows. spread.
[0047]
This circuit configuration in the third embodiment has a disadvantage that the layout area is larger than that of the circuit of FIG.
[0048]
In the above-described example, the operational amplifier is constituted by a MOS, but it is needless to say that the operational amplifier can be constituted by a bipolar transistor.
[0049]
【The invention's effect】
As described above, according to the present invention, a circuit configuration having a margin for oscillation can be formed by selecting a resistance value that makes oscillation difficult after the completion of the operational amplifier.
[0050]
In addition, a plurality of switches whose transistor sizes are adjusted are used as the resistance means for pole cancellation, and the on / off of the switches is changed by the phase compensation capacitance without increasing the layout area by changing the control circuit configuration from outside the operational amplifier. Since the occurrence of poles can be canceled with high accuracy, the risk of oscillation due to high speed can be reduced.
[0051]
Furthermore, by configuring so that the phase compensation capacitance can also be adjusted, it is possible to adjust the speed more accurately. Also, when designing a circuit using an operational amplifier, it is confirmed by simulation that oscillation does not occur, but it can also be a scapegoat in the event that oscillation occurs due to the influence of manufacturing process fluctuations and parasitic capacitance. .
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a general N-channel (N-ch) input operational amplifier in which a phase compensation capacitor and a resistor for canceling a pole generated by the capacitor are connected in series.
FIG. 2 is a circuit diagram showing an operational amplifier according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram showing an operational amplifier according to a second embodiment of the present invention.
FIG. 4 is a circuit diagram showing an operational amplifier according to a third embodiment of the present invention.
[Explanation of symbols]
C1, C2 Phase compensation capacitance R1 Pole canceling resistors R11, R12, R13 Resistors SEL0-SEL2, SEL10-SEL13 Switches
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