JP3839779B2

JP3839779B2 - Common-mode feedback circuit

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Publication number: JP3839779B2
Application number: JP2003029637A
Authority: JP
Inventors: 秀樹石田; 清彦菊地
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-02-06
Filing date: 2003-02-06
Publication date: 2006-11-01
Anticipated expiration: 2023-02-06
Also published as: JP2004242078A

Description

【０００１】
【発明の属する技術分野】
本発明は、差動増幅器の同相帰還回路に関し、特にＣＭＯＳモノリシック集積回路化に適した差動増幅器の同相帰還回路に関する。
【０００２】
【従来の技術】
近年、ＣＭＯＳモノリシック集積回路等の半導体集積回路は高速な動作が求められており、高速動作時における電子回路の特性を高精度化することが求められている。このため、半導体集積回路に用いられる差動増幅回路においても、高速動作時の出力特性を安定化させることが必要である。
【０００３】
図５は、従来の同相帰還回路の一例を示す。図５に示した同相帰還回路１０は、バイアス回路部１２を含む差動増幅回路部１４と、帰還回路１６を含む帰還回路部とから構成される。
【０００４】
バイアス回路部１２は、定電流源Ｉ１と、Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ３とを含む。定電流源Ｉ１は一端が電源電圧Ｖｄｄに接続され、他端がＮ型ＭＯＳトランジスタＮ３のドレイン端子に接続されている。Ｎ型ＭＯＳトランジスタＮ３は、ダイオード接続した構成をもち、ソース端子が接地端子に接続されている。定電流源Ｉ１からの電流値に応じたバイアス電圧が、Ｎ型ＭＯＳトランジスタＮ３を介し差動増幅回路部１４へ供給される。
【０００５】
差動増幅回路部１４は、一対のＰ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｐ１及びＰ２と、一対のＮ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ１及びＮ２と、Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ４とを含む。Ｐ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のソース端子側は電源電圧Ｖｄｄにそれぞれ接続され、ドレイン端子側はＮ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のドレイン端子にそれぞれ接続され、かつ、Ｐ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のゲート端子同士が互いに接続されている。Ｎ型ＭＯＳトランジスタＮ４は、バイアス回路部１２からのバイアス電圧が入力されるゲート端子を有し、ソース端子が接地端子ＧＮＤに接続され、ドレイン端子がＮ型ＭＯＳトランジスタ対Ｎ１，Ｎ２の各ソース端子に接続されている。Ｎ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のゲート端子には入力電圧Ｖｉｎ＋，Ｖｉｎ−がそれぞれ入力され、Ｎ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のドレイン端子はＰ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のドレイン端子にそれぞれ接続されている。差動増幅回路部１４は、入力電圧Ｖｉｎ＋，Ｖｉｎ−の電位差を増幅した出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−を後段の回路（図示なし）に出力する。
【０００６】
図５の同相帰還回路１０の帰還回路部は、帰還回路１６（ＣＭＦＢ；ｃｏｍｍｏｎ−ｍｏｄｅ＿ｆｅｅｄｂａｃｋ）と、一対の抵抗Ｒ１及びＲ２を含む。抵抗Ｒ１と抵抗Ｒ２は同じ抵抗値をもち、出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の出力端子間に直列に接続されている。帰還回路１６は、基準電圧Ｖｒｅｆが入力される第１の入力端子と、差動増幅回路部１４内の抵抗Ｒ１及びＲ２の抵抗分圧によって生成された出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の中心電圧が入力される第２の入力端子とを有する。帰還回路１６の出力端子は、差動増幅回路部１４内のＰ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のゲート端子間に接続されている。
【０００７】
図５の同相帰還回路１０において、バイアス回路部１２は定電流源Ｉ１からの電流値に応じたバイアス電圧を発生し、差動増幅回路部１４のＮ型ＭＯＳトランジスタＮ４のゲート端子に供給する。差動増幅回路部１４は、非反転入力端子Ｖｉｎ＋と反転入力端子Ｖｉｎ−の入力電圧の電位差を増幅した出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−を後段の回路へ出力する。差動増幅回路部１４内のＰ型ＭＯＳトランジスタＰ１，Ｐ２、及びＮ型ＭＯＳトランジスタＮ１，Ｎ２は、それぞれ同じ特性をもつ回路素子である。帰還回路１６は、差動増幅回路部１４内の抵抗Ｒ１及びＲ２の抵抗分圧によって生成された中心電圧と、基準電圧Ｖｒｅｆとから、帰還電圧ＦＢを生成して、差動増幅回路部１４内のＰ型ＭＯＳトランジスタＰ１，Ｐ２の入力電圧を制御する。一連の回路動作により、帰還回路１６からの帰還電圧ＦＢが差動増幅回路部１４の出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の中心電圧を一定に保持する働きをするため、出力電圧は、差動増幅回路部１４に入力される入力電圧の電位差に依存しない。
【０００８】
なお、本発明に関連する従来の技術として、特開昭５１−６２９５７号公報には、負帰還回路を有する増幅器の前段に同相帰還用の増幅器を接続する方式が示されている。また、特開平１０−２５６８４６号公報には、入力段の差動増幅器のトランジスタ対のコレクタ電流を中間段の差動増幅器から出力される帰還信号により同一値となるように制御する方式が示されている。
【０００９】
【特許文献１】
特開昭５１−６２９５７号公報
【００１０】
【特許文献２】
特開平１０−２５６８４６号公報
【００１１】
【発明が解決しようとする課題】
上述した従来の同相帰還回路１０においては、Ｐ型ＭＯＳトランジスタＰ１及びＰ２に同じ帰還電圧ＦＢを供給するため、工程上の問題でＰ型ＭＯＳトランジスタ対の特性にばらつきが生じた場合に、正常な帰還動作が行われないという欠点がある。
【００１２】
また、レイアウト設計を行う場合、Ｐ型ＭＯＳトランジスタＰ１及びＰ２と抵抗Ｒ１及びＲ２の間に寄生容量が発生し、高速な帰還動作を行う際に悪影響を及ぼす。また、差動増幅回路に帰還動作を行うには、Ｐ型ＭＯＳトランジスタのスイッチング動作が必要となるため、差動増幅回路内の回路素子に発生する寄生容量が、帰還動作を高速化する上で大きな障害となってしまう。
【００１３】
本発明は、上記の点に鑑みてなされたものであり、差動増幅回路内の回路素子のばらつき等に影響されずに、高速な帰還動作を安定的に行うことを可能とする同相帰還回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る同相帰還回路は、定電流源からの電流に応じたバイアス電圧が入力される第１のトランジスタ、及び前記第１のトランジスタの端子と接地端子間に挿入した抵抗を含み、入力電圧の電位差を増幅した出力電圧を出力する差動増幅回路と、前記差動増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、第２のトランジスタを介して前記帰還電圧を前記差動増幅回路内の前記トランジスタの前記端子と前記抵抗間へ出力する帰還回路とを備えることを特徴とする。
【００１５】
本発明の同相帰還回路によれば、従来の同相帰還回路のようにＰ型ＭＯＳトランジスタ対のゲート端子に帰還電圧を返すのではなく、差動増幅回路内のバイアス電圧が供給されるトランジスタのソース端子とバイアス抵抗間に帰還電圧を返すことによって、差動増幅回路内のＰ型ＭＯＳトランジスタ対のばらつき等に影響されずに、高速な帰還動作を安定的に行うことができる。
【００１６】
また、上記課題を解決するため、本発明に係るシングルエンデッド増幅回路は、定電流源からの電流に応じたバイアス電圧が入力される第１のトランジスタ、前記第１のトランジスタと接続した第２のトランジスタ、及び前記第２のトランジスタの端子と接地端子間に挿入したバイアス抵抗を含み、前記第１及び第２のトランジスタに入力される入力電圧を増幅した出力電圧を出力する増幅回路と、前記増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、第３のトランジスタを介して前記帰還電圧を前記増幅回路内の前記第２のトランジスタの前記端子と前記バイアス抵抗間へ出力する帰還回路とを備えることを特徴とする。
【００１７】
本発明の同相帰還方式をシングルエンデッドの増幅器にも応用することができる。本発明のシングルエンデッド増幅回路では、帰還回路が、増幅回路内のバイアス電圧が供給される第１のトランジスタと一対に接続される、第２のトランジスタのソース端子とバイアス抵抗間に帰還電圧を返すことによって、増幅回路内のトランジスタ対のばらつき等に影響されずに、高速な帰還動作を安定的に行うことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００１９】
図１は、本発明に係る同相帰還回路の実施の一形態を示す回路図である。本発明の同相帰還回路は、オフセット電圧を安定的、かつ高速に調整することができる増幅器に関する。
【００２０】
図１に示した同相帰還回路２０は、バイアス回路部１２を含む差動増幅回路部２４と、帰還回路２６を含む帰還回路部とから構成される。
【００２１】
バイアス回路部１２は、図５のバイアス回路部１２と同一であり、定電流源Ｉ１と、Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ３とを含む。定電流源Ｉ１は一端が電源電圧Ｖｄｄに接続され、他端がＮ型ＭＯＳトランジスタＮ３のドレイン端子に接続されている。Ｎ型ＭＯＳトランジスタＮ３は、ダイオード接続した構成をもち、ソース端子が接地端子ＧＮＤに接続されている。定電流源Ｉ１からの電流値に応じたバイアス電圧が、Ｎ型ＭＯＳトランジスタＮ３を介し差動増幅回路部２４へ供給される。
【００２２】
差動増幅回路部２４は、一対のＰ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｐ１及びＰ２と、一対のＮ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ１及びＮ２と、Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ４とを含む。Ｐ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のソース端子側は電源電圧Ｖｄｄにそれぞれ接続され、ドレイン端子側はＮ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のドレイン端子にそれぞれ接続されている。Ｐ型ＭＯＳトランジスタ対Ｐ１，Ｐ２はそれぞれダイオード接続にしてあり、Ｐ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のゲート端子同士は互いに接続されていない。
【００２３】
また、図１の差動増幅回路部２４において、Ｎ型ＭＯＳトランジスタＮ４は、バイアス回路部１２からのバイアス電圧が入力されるゲート端子を有し、ソース端子がバイアス抵抗ＲＢＩＡＳを介して接地端子ＧＮＤに接続され、ドレイン端子がＮ型ＭＯＳトランジスタ対Ｎ１，Ｎ２の各ソース端子に接続されている。Ｎ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のゲート端子には入力電圧Ｖｉｎ＋，Ｖｉｎ−がそれぞれ入力され、Ｎ型ＭＯＳトランジスタ対Ｎ１，Ｎ２のドレイン端子はＰ型ＭＯＳトランジスタ対Ｐ１，Ｐ２のドレイン端子にそれぞれ接続されている。差動増幅回路部２４は、入力電圧Ｖｉｎ＋，Ｖｉｎ−の電位差を増幅した出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−を後段の回路（図示なし）に出力する。
【００２４】
図１の同相帰還回路２０において、帰還回路部は、帰還回路２６（ＣＭＦＢ；ｃｏｍｍｏｎ−ｍｏｄｅ＿ｆｅｅｄｂａｃｋ）と、一対の抵抗Ｒ１及びＲ２と、Ｐ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｐ３と、バイアス抵抗ＲＢＩＡＳとを含む。
【００２５】
バイアス抵抗ＲＢＩＡＳは一端が接地端子ＧＮＤと接続され、他端がＮ型ＭＯＳトランジスタＮ４のソース端子と接続されている。抵抗Ｒ１と抵抗Ｒ２は同じ抵抗値をもち、出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の出力端子間に直列接続にて挿入してある。
【００２６】
帰還回路２６は、基準電圧Ｖｒｅｆが入力される第１の入力端子と、差動増幅回路部２４内の抵抗Ｒ１及びＲ２の抵抗分圧によって生成される、出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の中心電圧が入力される第２の入力端子とを有する増幅器によって構成される。帰還回路２６の出力端子は、Ｐ型ＭＯＳトランジスタＰ３を介して差動増幅回路部２４へ接続してある。すなわち、帰還回路２６の出力端子はＰ型ＭＯＳトランジスタＰ３のゲート端子に接続され、Ｐ型ＭＯＳトランジスタＰ３のソース端子は電源電圧Ｖｄｄに接続され、かつ、Ｐ型ＭＯＳトランジスタＰ３のドレイン端子は差動増幅回路部２４内のＮ型ＭＯＳトランジスタＮ４のソース端子とバイアス抵抗ＲＢＩＡＳ間に接続されている。
【００２７】
図１の同相帰還回路２０において、バイアス回路部１２は、定電流源Ｉ１からの電流値に応じたバイアス電圧を生成し、差動増幅回路部２４内のＮ型ＭＯＳトランジスタＮ４のゲート端子に供給する。差動増幅回路部２４は、非反転入力端子Ｖｉｎ＋と反転入力端子Ｖｉｎ−の入力電圧の電位差を増幅した出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−を出力する。
【００２８】
差動増幅回路部２４内のＰ型ＭＯＳトランジスタＰ１，Ｐ２、及びＮ型ＭＯＳトランジスタＮ１，Ｎ２は、それぞれ同じ特性をもつ回路素子である。Ｐ型ＭＯＳトランジスタＰ１及びＰ２はダイオード接続であるため、従来の同相帰還回路１０のように帰還電圧ＦＢに依存せず、ゲート−ドレイン間電圧Ｖｇｄが一定の抵抗特性を示す。したがって、図１の同相帰還回路２０によれば、差動増幅回路部２４内のＰ型ＭＯＳトランジスタ対の工程（プロセス）上のばらつきやノイズの影響を受け易かった従来の同相帰還回路１０に比較して、工程上のばらつき等の影響を受けにくく、高速な帰還動作を安定的に行うことができる。
【００２９】
また、図１の同相帰還回路２０において、帰還回路２６は、差動増幅回路部１４内の抵抗Ｒ１及びＲ２の抵抗分圧によって生成された中心電圧と、基準電圧Ｖｒｅｆとから、帰還電圧ＦＢを生成して、差動増幅回路部１４内のＰ型ＭＯＳトランジスタＰ１，Ｐ２の入力電圧を制御する。一連の回路動作により、帰還回路１６からの帰還電圧ＦＢが差動増幅回路部１４の出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の中心電圧を一定に保持する働きをするため、出力電圧は、差動増幅回路部１４に入力される入力電圧の電位差に依存しない。
【００３０】
帰還回路２６は、差動増幅回路部２４内の抵抗Ｒ１及びＲ２の抵抗分圧によって生成された出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−の中心電圧と基準電圧Ｖｒｅｆとから帰還電圧ＦＢを生成して、その帰還電圧ＦＢをＰ型ＭＯＳトランジスタＰ３を介して、差動増幅回路部２４内のＮ型ＭＯＳトランジスタＮ４のソース端子とバイアス抵抗ＲＢＩＡＳ間に供給するため、定電流源Ｉ１から入力される電流を一定値に調整する。これにより、差動増幅回路部２４内のＰ型ＭＯＳトランジスタＰ１，Ｐ２、及びＮ型ＭＯＳトランジスタＮ１，Ｎ２に、それぞれ同じ帰還を行うので、安定した帰還動作を行うことができる。
【００３１】
図２は、本発明に係る同相帰還回路の実施の別の形態を示す回路図である。図２において、図１の同相帰還回路２０の対応の回路要素と同じ回路要素には同一の参照符号を付し、重複する説明は省略する。
【００３２】
図２に示した同相帰還回路２０Ａは、バイアス回路部１２を含む差動増幅回路部２４Ａと、帰還回路２６を含む帰還回路部とから構成される。
【００３３】
図２の同相帰還回路２０Ａは、図１の同相帰還回路２０における、一対のダイオード接続したＰ型ＭＯＳトランジスタＰ１，Ｐ２を、一対の抵抗Ｒ３，Ｒ４で置き換えた構成としている。その他の構成は、図１の同相帰還回路２０と同一である。
【００３４】
抵抗はＰ型ＭＯＳトランジスタと比較して寄生素子が少ないため、図２の同相帰還回路２０Ａによれば、図１の同相帰還回路２０の帰還動作よりもさらに高速化が可能である。また、図１の同相帰還回路２０と同様に、帰還電圧ＦＢを、差動増幅回路部２４内の、バイアス電圧が供給されるトランジスタＮ４のソース端子とバイアス抵抗ＲＢＩＡＳ間に返すことによって、差動増幅回路部２４内のＰ型ＭＯＳトランジスタ対の工程（プロセス）上のばらつき等の影響を受けにくく、高速な帰還動作を安定的に行うことができる。
【００３５】
図３は、本発明に係る同相帰還回路の実施の別の形態を示す回路図である。図３において、図２の同相帰還回路２０Ａの対応する回路要素と基本的に同一の回路要素には同じ参照符号を付し、その重複する説明は省略する。
【００３６】
図３に示した同相帰還回路２０Ｂは、バイアス回路部１２を含む差動増幅回路部２４Ａと、帰還回路２６を含む帰還回路部とから構成される。
【００３７】
図３の同相帰還回路２０Ｂは、図２の同相帰還回路２０Ａにおける、帰還回路部内のＰ型ＭＯＳトランジスタＰ３をＮ型ＭＯＳトランジスタＮ５に置き換えた構成としている。その他の構成は、図２の同相帰還回路２０Ａと同一である。
【００３８】
抵抗はＰ型ＭＯＳトランジスタと比較して寄生素子が少ないため、図３の同相帰還回路２０Ｂによれば、図１の同相帰還回路２０の帰還動作よりもさらに高速化が可能である。また、図１の同相帰還回路２０と同様に、帰還電圧ＦＢを、差動増幅回路部２４内の、バイアス電圧が供給されるトランジスタＮ４のソース端子とバイアス抵抗ＲＢＩＡＳ間に返すことによって、差動増幅回路部２４内のＰ型ＭＯＳトランジスタ対の工程（プロセス）上のばらつき等の影響を受けにくく、高速な帰還動作を安定的に行うことができる。さらに、Ｐ型ＭＯＳトランジスタＰ３をＮ型ＭＯＳトランジスタＮ５に置き換えたことで、Ｐ型ＭＯＳトランジスタの工程（プロセス）上のばらつき等の影響を受けにくく、帰還動作をより安定的に行うことができる。
【００３９】
図４は、本発明の同相帰還回路を適用したシングルエンデッド増幅回路の一例を示す回路図である。
【００４０】
図４に示したシングルエンデッド増幅回路３０は、増幅回路部３２と帰還回路部３４とから構成される。本発明の同相帰還回路を応用することによりシングルエンデッド増幅回路３０においても、同相帰還を行うことが可能となる。
【００４１】
図４のシングルエンデッド増幅回路３０において、増幅回路部３２は、定電流源Ｉ１と、Ｐ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｐ１と、Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）Ｎ１と、バイアス抵抗ＲＢＩＡＳとを含む。定電流源Ｉ１は一端が電源電圧Ｖｄｄに接続され、他端がＰ型ＭＯＳトランジスタＰ１のソース端子に接続されている。定電流源Ｉ１からの電流値に応じたバイアス電圧が、Ｐ型ＭＯＳトランジスタＰ１のソース端子に入力される。Ｐ型ＭＯＳトランジスタＰ１のドレイン端子は、Ｎ型ＭＯＳトランジスタＮ１のドレイン端子に接続されている。Ｎ型ＭＯＳトランジスタＮ１のソース端子は、バイアス抵抗ＲＢＩＡＳを介して接地端子ＧＮＤに接続されている。Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１の各ゲート端子には入力電圧Ｖｉｎが入力され、増幅回路部３２は、入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｕｔを、Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１のドレイン端子間の出力端子より帰還回路部３４を経由して後段の回路（図示なし）へ出力する。
【００４２】
帰還回路部３４は、増幅回路部３２からの出力電圧Ｖｏｕｔの出力端子と接続させた抵抗Ｒ３と、この抵抗Ｒ３の他端と接地端子ＧＮＤ間に挿入した容量Ｃ１と、Ｐ型ＭＯＳトランジスタＰ３とを含む。Ｐ型ＭＯＳトランジスタＰ３は、抵抗Ｒ３と容量Ｃ１間に接続させたゲート端子と、電源電圧Ｖｄｄと接続させたソース端子と、増幅回路部３２内のＮ型ＭＯＳトランジスタＮ１のソース端子とバイアス抵抗ＲＢＩＡＳ間に接続させたドレイン端子とを有する。
【００４３】
図４のシングルエンデッド増幅回路３０において、帰還回路部３４には、帰還動作による発振を防止するために容量Ｃ１が付加されており、増幅回路の動作を安定化している。帰還回路３４は、増幅回路部３２からの出力電圧Ｖｏｕｔから帰還電圧ＦＢを生成して、その帰還電圧ＦＢを増幅回路部３２内のＮ型ＭＯＳトランジスタＮ１のソース端子とバイアス抵抗ＲＢＩＡＳ間へ出力するため、定電流源Ｉ１から入力される電流を一定値に調整する。このため、増幅回路部３２内のＰ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１にそれぞれ同じ帰還を行うので、安定した帰還動作を行うことができる。
【００４４】
（付記１）
定電流源からの電流に応じたバイアス電圧が入力されるトランジスタ、及び前記トランジスタの端子と接地端子間に挿入した抵抗を含み、入力電圧の電位差を増幅した出力電圧を出力する差動増幅回路と、前記差動増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、前記帰還電圧を前記差動増幅回路内の前記トランジスタの前記ソース端子と前記抵抗間へ出力する帰還回路とを備えることを特徴とする同相帰還回路。
【００４５】
（付記２）
前記差動増幅回路は、電源電圧が入力される端子と前記出力電圧の出力端子間に一対のダイオード接続したＰ型ＭＯＳトランジスタを挿入した構成としたことを特徴とする付記１記載の同相帰還回路。
【００４６】
（付記３）
前記差動増幅回路は、電源電圧が入力される端子と前記出力電圧の出力端子間に一対の抵抗を挿入した構成としたことを特徴とする付記１記載の同相帰還回路。
【００４７】
（付記４）
前記帰還回路は、前記帰還電圧を前記差動増幅回路へ出力する端子を有するＰ型ＭＯＳトランジスタを含む構成としたことを特徴とする付記１記載の同相帰還回路。
【００４８】
（付記５）
前記帰還回路は、前記帰還電圧を前記差動増幅回路へ出力する端子を有するＮ型ＭＯＳトランジスタを含む構成としたことを特徴とする付記３３記載の同相帰還回路。
【００４９】
（付記６）
前記帰還回路は、基準電圧が入力される第１の入力端子と、前記差動増幅回路から出力される前記出力電圧の中心電圧が入力される第２の入力端子とを有する増幅器を含む構成としたことを特徴とする付記１記載の同相帰還回路。
【００５０】
（付記７）
定電流源からの電流に応じたバイアス電圧が入力される第１のトランジスタ、前記第１のトランジスタと接続した第２のトランジスタ、及び前記第２のトランジスタの端子と接地端子間に挿入したバイアス抵抗を含み、前記第１及び第２のトランジスタに入力される入力電圧を増幅した出力電圧を出力する増幅回路と、前記増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、前記帰還電圧を前記増幅回路内の前記第２のトランジスタの前記端子と前記バイアス抵抗間へ出力する帰還回路とを備えることを特徴とするシングルエンデッド増幅回路。
【００５１】
（付記８）
前記帰還回路は、前記出力電圧が出力される出力端子に接続させた抵抗と、前記抵抗と接地端子間に挿入した容量とを含む構成としたことを特徴とする付記７記載のシングルエンデッド増幅回路。
【００５２】
（付記９）
前記トランジスタは電界効果型ＭＯＳトランジスタであることを特徴とする付記１記載の同相帰還回路。
【００５３】
（付記１０）
前記第１のトランジスタ及び前記第２のトランジスタは電界効果型ＭＯＳトランジスタであることを特徴とする付記７記載のシングルエンデッド増幅回路。
【００５４】
【発明の効果】
以上説明したように、本発明の同相帰還回路によれば、差動増幅回路内のＰ型ＭＯＳトランジスタ対のばらつき等に影響されずに、高速な同相帰還動作を安定的に行うことができる。差動増幅回路内のＰ型ＭＯＳトランジスタ対を抵抗対に置き換えることで、コストの低減及び処理時間の短縮に寄与することができる。抵抗に置き換えることが可能となり、高速動作が可能な同相帰還回路を実現できる。また、寄生素子の影響を受けにくい同相帰還回路を実現できる。さらに、本発明の同相帰還回路はシングルエンデッド増幅器の同相帰還にも応用できる。
【００５５】
【図面の簡単な説明】
【図１】本発明に係る同相帰還回路の実施の一形態を示す回路図である。
【図２】本発明に係る同相帰還回路の実施の一形態を示す回路図である。
【図３】本発明に係る同相帰還回路の実施の一形態を示す回路図である。
【図４】本発明の同相帰還回路を適用したシングルエンデッド増幅回路の一例を示す回路図である。
【図５】従来の同相帰還回路の一例を示す回路図である。
【符号の説明】
１０従来の同相帰還回路
１２バイアス回路部
１４差動増幅回路部
１６帰還回路（ＣＭＦＢ）
２０、２０Ａ、２０Ｂ本発明の同相帰還回路
２４、２４Ａ差動増幅回路部
２６帰還回路（ＣＭＦＢ）
３０シングルエンデッド増幅回路
３２増幅回路部
３４帰還回路部
Ｖｄｄ電源電圧
ＧＮＤ接地端子
Ｉ１定電流源
ＦＢ帰還電圧
Ｖｉｎ入力電圧
Ｖｏｕｔ出力電圧
Ｖｒｅｆ基準電圧
ＲＢＩＡＳバイアス抵抗
Ｐ１，Ｐ２，Ｐ３Ｐ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５Ｎ型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）
Ｒ１，Ｒ２，Ｒ３抵抗
Ｃ１容量[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a common-mode feedback circuit of a differential amplifier, and more particularly to a common-mode feedback circuit of a differential amplifier suitable for CMOS monolithic integrated circuit implementation.
[0002]
[Prior art]
In recent years, semiconductor integrated circuits such as CMOS monolithic integrated circuits are required to operate at high speed, and it is required to improve the characteristics of electronic circuits during high-speed operation. For this reason, it is necessary to stabilize the output characteristics during high-speed operation even in a differential amplifier circuit used in a semiconductor integrated circuit.
[0003]
FIG. 5 shows an example of a conventional common-mode feedback circuit. The common-mode feedback circuit 10 illustrated in FIG. 5 includes a differential amplifier circuit unit 14 including a bias circuit unit 12 and a feedback circuit unit including a feedback circuit 16.
[0004]
The bias circuit unit 12 includes a constant current source I1 and an N-type MOS transistor (MOSFET) N3. One end of the constant current source I1 is connected to the power supply voltage Vdd, and the other end is connected to the drain terminal of the N-type MOS transistor N3. The N-type MOS transistor N3 has a diode-connected configuration, and the source terminal is connected to the ground terminal. A bias voltage corresponding to the current value from the constant current source I1 is supplied to the differential amplifier circuit section 14 via the N-type MOS transistor N3.
[0005]
The differential amplifier circuit unit 14 includes a pair of P-type MOS transistors (MOSFETs) P1 and P2, a pair of N-type MOS transistors (MOSFETs) N1 and N2, and an N-type MOS transistor (MOSFET) N4. The source terminal side of the P-type MOS transistor pair P1, P2 is connected to the power supply voltage Vdd, the drain terminal side is connected to the drain terminal of the N-type MOS transistor pair N1, N2, respectively, and the P-type MOS transistor pair P1, P2 The gate terminals of P2 are connected to each other. The N-type MOS transistor N4 has a gate terminal to which the bias voltage from the bias circuit unit 12 is input, the source terminal is connected to the ground terminal GND, and the drain terminal is each source terminal of the N-type MOS transistor pair N1, N2. It is connected to the. Input voltages Vin + and Vin− are input to the gate terminals of the N-type MOS transistor pair N1 and N2, respectively. The drain terminals of the N-type MOS transistor pair N1 and N2 are connected to the drain terminals of the P-type MOS transistor pair P1 and P2, respectively. Has been. The differential amplifier circuit unit 14 outputs output voltages Vout + and Vout− obtained by amplifying the potential difference between the input voltages Vin + and Vin− to a circuit (not shown) in the subsequent stage.
[0006]
The feedback circuit unit of the common-mode feedback circuit 10 of FIG. 5 includes a feedback circuit 16 (CMFB; common-mode_feedback) and a pair of resistors R1 and R2. The resistor R1 and the resistor R2 have the same resistance value and are connected in series between the output terminals of the output voltages Vout + and Vout−. The feedback circuit 16 receives the first input terminal to which the reference voltage Vref is input and the center voltages of the output voltages Vout + and Vout− generated by the resistance voltage division of the resistors R1 and R2 in the differential amplifier circuit section 14. A second input terminal. The output terminal of the feedback circuit 16 is connected between the gate terminals of the P-type MOS transistor pair P1 and P2 in the differential amplifier circuit section 14.
[0007]
In the common-mode feedback circuit 10 of FIG. 5, the bias circuit unit 12 generates a bias voltage corresponding to the current value from the constant current source I1, and supplies the bias voltage to the gate terminal of the N-type MOS transistor N4 of the differential amplifier circuit unit 14. The differential amplifier circuit unit 14 outputs output voltages Vout + and Vout− obtained by amplifying the potential difference between the input voltages of the non-inverting input terminal Vin + and the inverting input terminal Vin− to a subsequent circuit. The P-type MOS transistors P1 and P2 and the N-type MOS transistors N1 and N2 in the differential amplifier circuit unit 14 are circuit elements having the same characteristics. The feedback circuit 16 generates a feedback voltage FB from the center voltage generated by the resistance voltage division of the resistors R1 and R2 in the differential amplifier circuit unit 14 and the reference voltage Vref, and generates a feedback voltage FB in the differential amplifier circuit unit 14. The input voltages of the P-type MOS transistors P1 and P2 are controlled. Through a series of circuit operations, the feedback voltage FB from the feedback circuit 16 serves to keep the center voltages of the output voltages Vout + and Vout− of the differential amplifier circuit unit 14 constant. 14 does not depend on the difference in potential of the input voltage input to 14.
[0008]
As a conventional technique related to the present invention, Japanese Patent Application Laid-Open No. 51-62957 discloses a system in which an in-phase feedback amplifier is connected in front of an amplifier having a negative feedback circuit. Japanese Patent Laid-Open No. 10-256846 discloses a method for controlling the collector current of the transistor pair of the differential amplifier in the input stage so that it becomes the same value by the feedback signal output from the differential amplifier in the intermediate stage. ing.
[0009]
[Patent Document 1]
Japanese Patent Laid-Open No. 51-62957
[Patent Document 2]
Japanese Patent Laid-Open No. 10-256846
[Problems to be solved by the invention]
In the conventional common-mode feedback circuit 10 described above, the same feedback voltage FB is supplied to the P-type MOS transistors P1 and P2. Therefore, when the characteristics of the P-type MOS transistor pair vary due to a process problem, There is a drawback that the feedback operation is not performed.
[0012]
Further, when designing the layout, parasitic capacitance is generated between the P-type MOS transistors P1 and P2 and the resistors R1 and R2, which adversely affects the high-speed feedback operation. In addition, since the switching operation of the P-type MOS transistor is necessary to perform the feedback operation in the differential amplifier circuit, the parasitic capacitance generated in the circuit elements in the differential amplifier circuit increases the speed of the feedback operation. It becomes a big obstacle.
[0013]
The present invention has been made in view of the above points, and is a common-mode feedback circuit capable of stably performing a high-speed feedback operation without being affected by variations in circuit elements in a differential amplifier circuit. The purpose is to provide.
[0014]
[Means for Solving the Problems]
In order to solve the above-described problems, a common-mode feedback circuit according to the present invention includes a first transistor to which a bias voltage corresponding to a current from a constant current source is input, and a terminal between the first transistor and a ground terminal. A differential amplifier circuit that outputs an output voltage obtained by amplifying the potential difference of the input voltage, and generates a feedback voltage according to the output voltage output from the differential amplifier circuit, and passes through a second transistor. And a feedback circuit for outputting the feedback voltage between the terminal of the transistor and the resistor in the differential amplifier circuit.
[0015]
According to the common-mode feedback circuit of the present invention, instead of returning the feedback voltage to the gate terminals of the P-type MOS transistor pair as in the conventional common-mode feedback circuit, the source of the transistor to which the bias voltage in the differential amplifier circuit is supplied. By returning the feedback voltage between the terminal and the bias resistor, a high-speed feedback operation can be stably performed without being affected by variations in the P-type MOS transistor pairs in the differential amplifier circuit.
[0016]
In order to solve the above-described problem, a single-ended amplifier circuit according to the present invention includes a first transistor to which a bias voltage corresponding to a current from a constant current source is input, and a second transistor connected to the first transistor. And an amplifier circuit that outputs an output voltage obtained by amplifying an input voltage input to the first and second transistors, and a bias resistor inserted between a terminal of the second transistor and a ground terminal, and A feedback voltage is generated according to the output voltage output from the amplifier circuit, and the feedback voltage is output between the terminal of the second transistor in the amplifier circuit and the bias resistor via a third transistor. And a feedback circuit.
[0017]
The common-mode feedback system of the present invention can also be applied to a single-ended amplifier. In the single-ended amplifier circuit of the present invention, the feedback circuit has a feedback voltage between the source terminal of the second transistor connected to the first transistor to which the bias voltage in the amplifier circuit is supplied and a bias resistor. By returning, high-speed feedback operation can be stably performed without being affected by variations in transistor pairs in the amplifier circuit.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0019]
FIG. 1 is a circuit diagram showing an embodiment of a common-mode feedback circuit according to the present invention. The common-mode feedback circuit of the present invention relates to an amplifier capable of adjusting an offset voltage stably and at high speed.
[0020]
The common-mode feedback circuit 20 illustrated in FIG. 1 includes a differential amplifier circuit unit 24 including a bias circuit unit 12 and a feedback circuit unit including a feedback circuit 26.
[0021]
The bias circuit unit 12 is the same as the bias circuit unit 12 of FIG. 5 and includes a constant current source I1 and an N-type MOS transistor (MOSFET) N3. One end of the constant current source I1 is connected to the power supply voltage Vdd, and the other end is connected to the drain terminal of the N-type MOS transistor N3. The N-type MOS transistor N3 has a diode-connected configuration, and the source terminal is connected to the ground terminal GND. A bias voltage corresponding to the current value from the constant current source I1 is supplied to the differential amplifier circuit section 24 via the N-type MOS transistor N3.
[0022]
The differential amplifier circuit unit 24 includes a pair of P-type MOS transistors (MOSFETs) P1 and P2, a pair of N-type MOS transistors (MOSFETs) N1 and N2, and an N-type MOS transistor (MOSFET) N4. The source terminal side of the P-type MOS transistor pair P1, P2 is connected to the power supply voltage Vdd, and the drain terminal side is connected to the drain terminal of the N-type MOS transistor pair N1, N2. The P-type MOS transistor pair P1, P2 is diode-connected, and the gate terminals of the P-type MOS transistor pair P1, P2 are not connected to each other.
[0023]
In the differential amplifier circuit section 24 of FIG. 1, the N-type MOS transistor N4 has a gate terminal to which the bias voltage from the bias circuit section 12 is input, and the source terminal is connected to the ground terminal GND via the bias resistor RBIAS. The drain terminal is connected to each source terminal of the N-type MOS transistor pair N1, N2. Input voltages Vin + and Vin− are input to the gate terminals of the N-type MOS transistor pair N1 and N2, respectively. The drain terminals of the N-type MOS transistor pair N1 and N2 are connected to the drain terminals of the P-type MOS transistor pair P1 and P2, respectively. Has been. The differential amplifier circuit unit 24 outputs output voltages Vout + and Vout− obtained by amplifying the potential difference between the input voltages Vin + and Vin− to a subsequent circuit (not shown).
[0024]
In the common-mode feedback circuit 20 of FIG. 1, the feedback circuit unit includes a feedback circuit 26 (CMFB; common-mode_feedback), a pair of resistors R1 and R2, a P-type MOS transistor (MOSFET) P3, and a bias resistor RBIAS. .
[0025]
One end of the bias resistor RBIAS is connected to the ground terminal GND, and the other end is connected to the source terminal of the N-type MOS transistor N4. The resistors R1 and R2 have the same resistance value, and are inserted in series connection between the output terminals of the output voltages Vout + and Vout−.
[0026]
In the feedback circuit 26, the center voltage of the output voltages Vout + and Vout− generated by the first input terminal to which the reference voltage Vref is input and the resistance voltage division of the resistors R1 and R2 in the differential amplifier circuit unit 24 is obtained. It is comprised by the amplifier which has the 2nd input terminal input. The output terminal of the feedback circuit 26 is connected to the differential amplifier circuit section 24 via a P-type MOS transistor P3. That is, the output terminal of the feedback circuit 26 is connected to the gate terminal of the P-type MOS transistor P3, the source terminal of the P-type MOS transistor P3 is connected to the power supply voltage Vdd, and the drain terminal of the P-type MOS transistor P3 is differential. The amplifier circuit unit 24 is connected between the source terminal of the N-type MOS transistor N4 and the bias resistor RBIAS.
[0027]
In the common-mode feedback circuit 20 of FIG. 1, the bias circuit unit 12 generates a bias voltage corresponding to the current value from the constant current source I1, and supplies the bias voltage to the gate terminal of the N-type MOS transistor N4 in the differential amplifier circuit unit 24. To do. The differential amplifier circuit unit 24 outputs output voltages Vout + and Vout− obtained by amplifying the potential difference between the input voltages of the non-inverting input terminal Vin + and the inverting input terminal Vin−.
[0028]
The P-type MOS transistors P1 and P2 and the N-type MOS transistors N1 and N2 in the differential amplifier circuit unit 24 are circuit elements having the same characteristics. Since the P-type MOS transistors P1 and P2 are diode-connected, they do not depend on the feedback voltage FB as in the conventional common-mode feedback circuit 10, and the gate-drain voltage Vgd exhibits a constant resistance characteristic. Therefore, the common-mode feedback circuit 20 of FIG. 1 is compared with the conventional common-mode feedback circuit 10 which is easily affected by variations in process (process) of the pair of P-type MOS transistors in the differential amplifier circuit section 24 and noise. Thus, it is difficult to be affected by process variations and the like, and a high-speed feedback operation can be stably performed.
[0029]
In the common-mode feedback circuit 20 of FIG. 1, the feedback circuit 26 generates a feedback voltage FB from the center voltage generated by the resistance voltage division of the resistors R1 and R2 in the differential amplifier circuit unit 14 and the reference voltage Vref. And the input voltage of the P-type MOS transistors P1 and P2 in the differential amplifier circuit unit 14 is controlled. Through a series of circuit operations, the feedback voltage FB from the feedback circuit 16 serves to keep the center voltages of the output voltages Vout + and Vout− of the differential amplifier circuit unit 14 constant. 14 does not depend on the difference in potential of the input voltage input to 14.
[0030]
The feedback circuit 26 generates a feedback voltage FB from the center voltage of the output voltages Vout + and Vout− generated by the resistance voltage division of the resistors R1 and R2 in the differential amplifier circuit section 24 and the reference voltage Vref, and returns the feedback voltage FB. Since the voltage FB is supplied between the source terminal of the N-type MOS transistor N4 in the differential amplifier circuit section 24 and the bias resistor RBIAS via the P-type MOS transistor P3, the current input from the constant current source I1 is a constant value. Adjust to. As a result, the same feedback is performed to the P-type MOS transistors P1 and P2 and the N-type MOS transistors N1 and N2 in the differential amplifier circuit unit 24, so that a stable feedback operation can be performed.
[0031]
FIG. 2 is a circuit diagram showing another embodiment of the common-mode feedback circuit according to the present invention. 2, the same circuit elements as the corresponding circuit elements of the common-mode feedback circuit 20 of FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.
[0032]
The common-mode feedback circuit 20A illustrated in FIG. 2 includes a differential amplifier circuit unit 24A including the bias circuit unit 12 and a feedback circuit unit including the feedback circuit 26.
[0033]
The common-mode feedback circuit 20A in FIG. 2 has a configuration in which the pair of diode-connected P-type MOS transistors P1 and P2 in the common-mode feedback circuit 20 in FIG. 1 are replaced with a pair of resistors R3 and R4. Other configurations are the same as those of the common-mode feedback circuit 20 of FIG.
[0034]
Since the resistance has fewer parasitic elements than the P-type MOS transistor, the common-mode feedback circuit 20A of FIG. 2 can further increase the speed of the feedback operation of the common-mode feedback circuit 20 of FIG. Similarly to the common-mode feedback circuit 20 of FIG. 1, the feedback voltage FB is returned between the source terminal of the transistor N4 to which the bias voltage is supplied and the bias resistor RBIAS in the differential amplifier circuit unit 24. High-speed feedback operation can be performed stably without being affected by variations in the process of the P-type MOS transistor pair in the amplifier circuit section 24.
[0035]
FIG. 3 is a circuit diagram showing another embodiment of the common-mode feedback circuit according to the present invention. In FIG. 3, circuit elements that are basically the same as corresponding circuit elements of the common-mode feedback circuit 20 </ b> A of FIG. 2 are denoted by the same reference numerals, and redundant description thereof is omitted.
[0036]
The common-mode feedback circuit 20B illustrated in FIG. 3 includes a differential amplifier circuit unit 24A including the bias circuit unit 12 and a feedback circuit unit including the feedback circuit 26.
[0037]
The common-mode feedback circuit 20B of FIG. 3 has a configuration in which the P-type MOS transistor P3 in the feedback circuit unit in the common-mode feedback circuit 20A of FIG. 2 is replaced with an N-type MOS transistor N5. Other configurations are the same as those of the common-mode feedback circuit 20A of FIG.
[0038]
Since the resistance has fewer parasitic elements than the P-type MOS transistor, the common-mode feedback circuit 20B of FIG. 3 can further increase the speed of the feedback operation of the common-mode feedback circuit 20 of FIG. Similarly to the common-mode feedback circuit 20 of FIG. 1, the feedback voltage FB is returned between the source terminal of the transistor N4 to which the bias voltage is supplied and the bias resistor RBIAS in the differential amplifier circuit unit 24. High-speed feedback operation can be performed stably without being affected by variations in the process of the P-type MOS transistor pair in the amplifier circuit section 24. Furthermore, by replacing the P-type MOS transistor P3 with the N-type MOS transistor N5, the feedback operation can be performed more stably without being affected by variations in the process of the P-type MOS transistor.
[0039]
FIG. 4 is a circuit diagram showing an example of a single-ended amplifier circuit to which the common-mode feedback circuit of the present invention is applied.
[0040]
The single-ended amplifier circuit 30 shown in FIG. 4 includes an amplifier circuit unit 32 and a feedback circuit unit 34. By applying the common-mode feedback circuit of the present invention, the single-ended amplifier circuit 30 can perform common-mode feedback.
[0041]
In the single-ended amplifier circuit 30 of FIG. 4, the amplifier circuit unit 32 includes a constant current source I1, a P-type MOS transistor (MOSFET) P1, an N-type MOS transistor (MOSFET) N1, and a bias resistor RBIAS. The constant current source I1 has one end connected to the power supply voltage Vdd and the other end connected to the source terminal of the P-type MOS transistor P1. A bias voltage corresponding to the current value from the constant current source I1 is input to the source terminal of the P-type MOS transistor P1. The drain terminal of the P-type MOS transistor P1 is connected to the drain terminal of the N-type MOS transistor N1. The source terminal of the N-type MOS transistor N1 is connected to the ground terminal GND via the bias resistor RBIAS. The input voltage Vin is input to each gate terminal of the P-type MOS transistor P1 and the N-type MOS transistor N1, and the amplifier circuit unit 32 outputs the output voltage Vout obtained by amplifying the input voltage Vin to the P-type MOS transistor P1 and the N-type MOS transistor. Output from the output terminal between the drain terminals of the transistor N1 to the subsequent circuit (not shown) via the feedback circuit unit 34.
[0042]
The feedback circuit unit 34 includes a resistor R3 connected to the output terminal of the output voltage Vout from the amplifier circuit unit 32, a capacitor C1 inserted between the other end of the resistor R3 and the ground terminal GND, a P-type MOS transistor P3, including. The P-type MOS transistor P3 includes a gate terminal connected between the resistor R3 and the capacitor C1, a source terminal connected to the power supply voltage Vdd, a source terminal of the N-type MOS transistor N1 in the amplifier circuit section 32, and a bias resistor RBIAS. And a drain terminal connected therebetween.
[0043]
In the single-ended amplifier circuit 30 of FIG. 4, a capacitor C1 is added to the feedback circuit unit 34 to prevent oscillation due to the feedback operation, and the operation of the amplifier circuit is stabilized. The feedback circuit 34 generates a feedback voltage FB from the output voltage Vout from the amplifier circuit unit 32 and outputs the feedback voltage FB between the source terminal of the N-type MOS transistor N1 in the amplifier circuit unit 32 and the bias resistor RBIAS. Therefore, the current input from the constant current source I1 is adjusted to a constant value. For this reason, since the same feedback is performed to the P-type MOS transistor P1 and the N-type MOS transistor N1 in the amplifier circuit section 32, a stable feedback operation can be performed.
[0044]
(Appendix 1)
A transistor to which a bias voltage corresponding to a current from a constant current source is input, and a differential amplifier circuit that outputs an output voltage obtained by amplifying a potential difference of the input voltage, including a resistor inserted between a terminal of the transistor and a ground terminal; A feedback circuit that generates a feedback voltage according to the output voltage output from the differential amplifier circuit, and outputs the feedback voltage between the source terminal of the transistor in the differential amplifier circuit and the resistor. A common-mode feedback circuit comprising:
[0045]
(Appendix 2)
2. The common-mode feedback circuit according to claim 1, wherein the differential amplifier circuit has a configuration in which a pair of diode-connected P-type MOS transistors are inserted between a terminal to which a power supply voltage is input and an output terminal of the output voltage. .
[0046]
(Appendix 3)
The common-mode feedback circuit according to appendix 1, wherein the differential amplifier circuit has a configuration in which a pair of resistors are inserted between a terminal to which a power supply voltage is input and an output terminal of the output voltage.
[0047]
(Appendix 4)
The common-mode feedback circuit according to claim 1, wherein the feedback circuit includes a P-type MOS transistor having a terminal for outputting the feedback voltage to the differential amplifier circuit.
[0048]
(Appendix 5)
34. The common-mode feedback circuit according to appendix 33, wherein the feedback circuit includes an N-type MOS transistor having a terminal for outputting the feedback voltage to the differential amplifier circuit.
[0049]
(Appendix 6)
The feedback circuit includes an amplifier having a first input terminal to which a reference voltage is input and a second input terminal to which a center voltage of the output voltage output from the differential amplifier circuit is input. The common-mode feedback circuit according to Supplementary Note 1, wherein the common-mode feedback circuit is provided.
[0050]
(Appendix 7)
A first transistor to which a bias voltage corresponding to a current from a constant current source is input, a second transistor connected to the first transistor, and a bias resistor inserted between a terminal of the second transistor and a ground terminal An amplifier circuit that outputs an output voltage obtained by amplifying the input voltage input to the first and second transistors, and generates a feedback voltage according to the output voltage output from the amplifier circuit, and the feedback A single-ended amplifier circuit, comprising: a feedback circuit that outputs a voltage between the terminal of the second transistor in the amplifier circuit and the bias resistor.
[0051]
(Appendix 8)
The single-ended amplification according to appendix 7, wherein the feedback circuit includes a resistor connected to an output terminal from which the output voltage is output, and a capacitor inserted between the resistor and a ground terminal. circuit.
[0052]
(Appendix 9)
The common-mode feedback circuit according to claim 1, wherein the transistor is a field effect MOS transistor.
[0053]
(Appendix 10)
The single-ended amplifier circuit according to appendix 7, wherein the first transistor and the second transistor are field effect MOS transistors.
[0054]
【The invention's effect】
As described above, according to the common-mode feedback circuit of the present invention, high-speed common-mode feedback operation can be stably performed without being affected by variations in the P-type MOS transistor pairs in the differential amplifier circuit. Replacing the P-type MOS transistor pair in the differential amplifier circuit with a resistor pair can contribute to cost reduction and processing time reduction. A common-mode feedback circuit capable of high-speed operation can be realized by replacing with a resistor. In addition, a common-mode feedback circuit that is less susceptible to parasitic elements can be realized. Furthermore, the common-mode feedback circuit of the present invention can be applied to common-mode feedback of a single-ended amplifier.
[0055]
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an embodiment of a common-mode feedback circuit according to the present invention.
FIG. 2 is a circuit diagram showing an embodiment of a common-mode feedback circuit according to the present invention.
FIG. 3 is a circuit diagram showing an embodiment of a common-mode feedback circuit according to the present invention.
FIG. 4 is a circuit diagram showing an example of a single-ended amplifier circuit to which the common-mode feedback circuit of the present invention is applied.
FIG. 5 is a circuit diagram showing an example of a conventional common-mode feedback circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Conventional common-mode feedback circuit 12 Bias circuit part 14 Differential amplifier circuit part 16 Feedback circuit (CMFB)
20, 20A, 20B Common-mode feedback circuit 24, 24A of the present invention Differential amplifier circuit section 26 Feedback circuit (CMFB)
30 Single-ended amplifier circuit 32 Amplifier circuit section 34 Feedback circuit section Vdd Power supply voltage GND Ground terminal I1 Constant current source FB Feedback voltage Vin Input voltage Vout Output voltage Vref Reference voltage RBIAS Bias resistors P1, P2, P3 P-type MOS transistor (MOSFET )
N1, N2, N3, N4, N5 N-type MOS transistor (MOSFET)
R1, R2, R3 Resistor C1 Capacitance

Claims

A first transistor to which a bias voltage corresponding to a current from a constant current source is input, and a resistor inserted between a terminal of the first transistor and a ground terminal, and an output voltage obtained by amplifying the potential difference of the input voltage is output. Differential amplifier circuit to
A feedback voltage is generated according to the output voltage output from the differential amplifier circuit, and the feedback voltage is supplied to the terminal of the first transistor and the resistor through the second transistor. A common-mode feedback circuit comprising: a feedback circuit that outputs the signal between the two.

2. The common-mode feedback according to claim 1, wherein the differential amplifier circuit has a configuration in which a pair of diode-connected P-type MOS transistors are inserted between a terminal to which a power supply voltage is input and an output terminal of the output voltage. circuit.

2. The common-mode feedback circuit according to claim 1, wherein the differential amplifier circuit includes a pair of resistors inserted between a terminal to which a power supply voltage is input and an output terminal of the output voltage.

A first transistor to which a bias voltage corresponding to a current from a constant current source is input, a second transistor connected to the first transistor, and a bias resistor inserted between a terminal of the second transistor and a ground terminal An amplifier circuit that outputs an output voltage obtained by amplifying an input voltage input to the first and second transistors;
A feedback voltage is generated according to the output voltage output from the amplifier circuit, and the feedback voltage is output between the terminal of the second transistor in the amplifier circuit and the bias resistor via a third transistor. A single-ended amplifier circuit.

5. The single-ended circuit according to claim 4, wherein the feedback circuit includes a resistor connected to an output terminal from which the output voltage is output, and a capacitor inserted between the resistor and a ground terminal. Amplification circuit.