JP3839779B2 - Common-mode feedback circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、差動増幅器の同相帰還回路に関し、特にCMOSモノリシック集積回路化に適した差動増幅器の同相帰還回路に関する。
【0002】
【従来の技術】
近年、CMOSモノリシック集積回路等の半導体集積回路は高速な動作が求められており、高速動作時における電子回路の特性を高精度化することが求められている。このため、半導体集積回路に用いられる差動増幅回路においても、高速動作時の出力特性を安定化させることが必要である。
【0003】
図5は、従来の同相帰還回路の一例を示す。図5に示した同相帰還回路10は、バイアス回路部12を含む差動増幅回路部14と、帰還回路16を含む帰還回路部とから構成される。
【0004】
バイアス回路部12は、定電流源I1と、N型MOSトランジスタ(MOSFET)N3とを含む。定電流源I1は一端が電源電圧Vddに接続され、他端がN型MOSトランジスタN3のドレイン端子に接続されている。N型MOSトランジスタN3は、ダイオード接続した構成をもち、ソース端子が接地端子に接続されている。定電流源I1からの電流値に応じたバイアス電圧が、N型MOSトランジスタN3を介し差動増幅回路部14へ供給される。
【0005】
差動増幅回路部14は、一対のP型MOSトランジスタ(MOSFET)P1及びP2と、一対のN型MOSトランジスタ(MOSFET)N1及びN2と、N型MOSトランジスタ(MOSFET)N4とを含む。P型MOSトランジスタ対P1,P2のソース端子側は電源電圧Vddにそれぞれ接続され、ドレイン端子側はN型MOSトランジスタ対N1,N2のドレイン端子にそれぞれ接続され、かつ、P型MOSトランジスタ対P1,P2のゲート端子同士が互いに接続されている。N型MOSトランジスタN4は、バイアス回路部12からのバイアス電圧が入力されるゲート端子を有し、ソース端子が接地端子GNDに接続され、ドレイン端子がN型MOSトランジスタ対N1,N2の各ソース端子に接続されている。N型MOSトランジスタ対N1,N2のゲート端子には入力電圧Vin+,Vin−がそれぞれ入力され、N型MOSトランジスタ対N1,N2のドレイン端子はP型MOSトランジスタ対P1,P2のドレイン端子にそれぞれ接続されている。差動増幅回路部14は、入力電圧Vin+,Vin−の電位差を増幅した出力電圧Vout+,Vout−を後段の回路(図示なし)に出力する。
【0006】
図5の同相帰還回路10の帰還回路部は、帰還回路16(CMFB;common−mode_feedback)と、一対の抵抗R1及びR2を含む。抵抗R1と抵抗R2は同じ抵抗値をもち、出力電圧Vout+,Vout−の出力端子間に直列に接続されている。帰還回路16は、基準電圧Vrefが入力される第1の入力端子と、差動増幅回路部14内の抵抗R1及びR2の抵抗分圧によって生成された出力電圧Vout+,Vout−の中心電圧が入力される第2の入力端子とを有する。帰還回路16の出力端子は、差動増幅回路部14内のP型MOSトランジスタ対P1,P2のゲート端子間に接続されている。
【0007】
図5の同相帰還回路10において、バイアス回路部12は定電流源I1からの電流値に応じたバイアス電圧を発生し、差動増幅回路部14のN型MOSトランジスタN4のゲート端子に供給する。差動増幅回路部14は、非反転入力端子Vin+と反転入力端子Vin−の入力電圧の電位差を増幅した出力電圧Vout+,Vout−を後段の回路へ出力する。差動増幅回路部14内のP型MOSトランジスタP1,P2、及びN型MOSトランジスタN1,N2は、それぞれ同じ特性をもつ回路素子である。帰還回路16は、差動増幅回路部14内の抵抗R1及びR2の抵抗分圧によって生成された中心電圧と、基準電圧Vrefとから、帰還電圧FBを生成して、差動増幅回路部14内のP型MOSトランジスタP1,P2の入力電圧を制御する。一連の回路動作により、帰還回路16からの帰還電圧FBが差動増幅回路部14の出力電圧Vout+,Vout−の中心電圧を一定に保持する働きをするため、出力電圧は、差動増幅回路部14に入力される入力電圧の電位差に依存しない。
【0008】
なお、本発明に関連する従来の技術として、特開昭51−62957号公報には、負帰還回路を有する増幅器の前段に同相帰還用の増幅器を接続する方式が示されている。また、特開平10−256846号公報には、入力段の差動増幅器のトランジスタ対のコレクタ電流を中間段の差動増幅器から出力される帰還信号により同一値となるように制御する方式が示されている。
【0009】
【特許文献1】
特開昭51−62957号公報
【0010】
【特許文献2】
特開平10−256846号公報
【0011】
【発明が解決しようとする課題】
上述した従来の同相帰還回路10においては、P型MOSトランジスタP1及びP2に同じ帰還電圧FBを供給するため、工程上の問題でP型MOSトランジスタ対の特性にばらつきが生じた場合に、正常な帰還動作が行われないという欠点がある。
【0012】
また、レイアウト設計を行う場合、P型MOSトランジスタP1及びP2と抵抗R1及びR2の間に寄生容量が発生し、高速な帰還動作を行う際に悪影響を及ぼす。また、差動増幅回路に帰還動作を行うには、P型MOSトランジスタのスイッチング動作が必要となるため、差動増幅回路内の回路素子に発生する寄生容量が、帰還動作を高速化する上で大きな障害となってしまう。
【0013】
本発明は、上記の点に鑑みてなされたものであり、差動増幅回路内の回路素子のばらつき等に影響されずに、高速な帰還動作を安定的に行うことを可能とする同相帰還回路を提供することを目的とする。
【0014】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る同相帰還回路は、定電流源からの電流に応じたバイアス電圧が入力される第1のトランジスタ、及び前記第1のトランジスタの端子と接地端子間に挿入した抵抗を含み、入力電圧の電位差を増幅した出力電圧を出力する差動増幅回路と、前記差動増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、第2のトランジスタを介して前記帰還電圧を前記差動増幅回路内の前記トランジスタの前記端子と前記抵抗間へ出力する帰還回路とを備えることを特徴とする。
【0015】
本発明の同相帰還回路によれば、従来の同相帰還回路のようにP型MOSトランジスタ対のゲート端子に帰還電圧を返すのではなく、差動増幅回路内のバイアス電圧が供給されるトランジスタのソース端子とバイアス抵抗間に帰還電圧を返すことによって、差動増幅回路内のP型MOSトランジスタ対のばらつき等に影響されずに、高速な帰還動作を安定的に行うことができる。
【0016】
また、上記課題を解決するため、本発明に係るシングルエンデッド増幅回路は、定電流源からの電流に応じたバイアス電圧が入力される第1のトランジスタ、前記第1のトランジスタと接続した第2のトランジスタ、及び前記第2のトランジスタの端子と接地端子間に挿入したバイアス抵抗を含み、前記第1及び第2のトランジスタに入力される入力電圧を増幅した出力電圧を出力する増幅回路と、前記増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、第3のトランジスタを介して前記帰還電圧を前記増幅回路内の前記第2のトランジスタの前記端子と前記バイアス抵抗間へ出力する帰還回路とを備えることを特徴とする。
【0017】
本発明の同相帰還方式をシングルエンデッドの増幅器にも応用することができる。本発明のシングルエンデッド増幅回路では、帰還回路が、増幅回路内のバイアス電圧が供給される第1のトランジスタと一対に接続される、第2のトランジスタのソース端子とバイアス抵抗間に帰還電圧を返すことによって、増幅回路内のトランジスタ対のばらつき等に影響されずに、高速な帰還動作を安定的に行うことができる。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【0019】
図1は、本発明に係る同相帰還回路の実施の一形態を示す回路図である。本発明の同相帰還回路は、オフセット電圧を安定的、かつ高速に調整することができる増幅器に関する。
【0020】
図1に示した同相帰還回路20は、バイアス回路部12を含む差動増幅回路部24と、帰還回路26を含む帰還回路部とから構成される。
【0021】
バイアス回路部12は、図5のバイアス回路部12と同一であり、定電流源I1と、N型MOSトランジスタ(MOSFET)N3とを含む。定電流源I1は一端が電源電圧Vddに接続され、他端がN型MOSトランジスタN3のドレイン端子に接続されている。N型MOSトランジスタN3は、ダイオード接続した構成をもち、ソース端子が接地端子GNDに接続されている。定電流源I1からの電流値に応じたバイアス電圧が、N型MOSトランジスタN3を介し差動増幅回路部24へ供給される。
【0022】
差動増幅回路部24は、一対のP型MOSトランジスタ(MOSFET)P1及びP2と、一対のN型MOSトランジスタ(MOSFET)N1及びN2と、N型MOSトランジスタ(MOSFET)N4とを含む。P型MOSトランジスタ対P1,P2のソース端子側は電源電圧Vddにそれぞれ接続され、ドレイン端子側はN型MOSトランジスタ対N1,N2のドレイン端子にそれぞれ接続されている。P型MOSトランジスタ対P1,P2はそれぞれダイオード接続にしてあり、P型MOSトランジスタ対P1,P2のゲート端子同士は互いに接続されていない。
【0023】
また、図1の差動増幅回路部24において、N型MOSトランジスタN4は、バイアス回路部12からのバイアス電圧が入力されるゲート端子を有し、ソース端子がバイアス抵抗RBIASを介して接地端子GNDに接続され、ドレイン端子がN型MOSトランジスタ対N1,N2の各ソース端子に接続されている。N型MOSトランジスタ対N1,N2のゲート端子には入力電圧Vin+,Vin−がそれぞれ入力され、N型MOSトランジスタ対N1,N2のドレイン端子はP型MOSトランジスタ対P1,P2のドレイン端子にそれぞれ接続されている。差動増幅回路部24は、入力電圧Vin+,Vin−の電位差を増幅した出力電圧Vout+,Vout−を後段の回路(図示なし)に出力する。
【0024】
図1の同相帰還回路20において、帰還回路部は、帰還回路26(CMFB;common−mode_feedback)と、一対の抵抗R1及びR2と、P型MOSトランジスタ(MOSFET)P3と、バイアス抵抗RBIASとを含む。
【0025】
バイアス抵抗RBIASは一端が接地端子GNDと接続され、他端がN型MOSトランジスタN4のソース端子と接続されている。抵抗R1と抵抗R2は同じ抵抗値をもち、出力電圧Vout+,Vout−の出力端子間に直列接続にて挿入してある。
【0026】
帰還回路26は、基準電圧Vrefが入力される第1の入力端子と、差動増幅回路部24内の抵抗R1及びR2の抵抗分圧によって生成される、出力電圧Vout+,Vout−の中心電圧が入力される第2の入力端子とを有する増幅器によって構成される。帰還回路26の出力端子は、P型MOSトランジスタP3を介して差動増幅回路部24へ接続してある。すなわち、帰還回路26の出力端子はP型MOSトランジスタP3のゲート端子に接続され、P型MOSトランジスタP3のソース端子は電源電圧Vddに接続され、かつ、P型MOSトランジスタP3のドレイン端子は差動増幅回路部24内のN型MOSトランジスタN4のソース端子とバイアス抵抗RBIAS間に接続されている。
【0027】
図1の同相帰還回路20において、バイアス回路部12は、定電流源I1からの電流値に応じたバイアス電圧を生成し、差動増幅回路部24内のN型MOSトランジスタN4のゲート端子に供給する。差動増幅回路部24は、非反転入力端子Vin+と反転入力端子Vin−の入力電圧の電位差を増幅した出力電圧Vout+,Vout−を出力する。
【0028】
差動増幅回路部24内のP型MOSトランジスタP1,P2、及びN型MOSトランジスタN1,N2は、それぞれ同じ特性をもつ回路素子である。P型MOSトランジスタP1及びP2はダイオード接続であるため、従来の同相帰還回路10のように帰還電圧FBに依存せず、ゲート−ドレイン間電圧Vgdが一定の抵抗特性を示す。したがって、図1の同相帰還回路20によれば、差動増幅回路部24内のP型MOSトランジスタ対の工程(プロセス)上のばらつきやノイズの影響を受け易かった従来の同相帰還回路10に比較して、工程上のばらつき等の影響を受けにくく、高速な帰還動作を安定的に行うことができる。
【0029】
また、図1の同相帰還回路20において、帰還回路26は、差動増幅回路部14内の抵抗R1及びR2の抵抗分圧によって生成された中心電圧と、基準電圧Vrefとから、帰還電圧FBを生成して、差動増幅回路部14内のP型MOSトランジスタP1,P2の入力電圧を制御する。一連の回路動作により、帰還回路16からの帰還電圧FBが差動増幅回路部14の出力電圧Vout+,Vout−の中心電圧を一定に保持する働きをするため、出力電圧は、差動増幅回路部14に入力される入力電圧の電位差に依存しない。
【0030】
帰還回路26は、差動増幅回路部24内の抵抗R1及びR2の抵抗分圧によって生成された出力電圧Vout+,Vout−の中心電圧と基準電圧Vrefとから帰還電圧FBを生成して、その帰還電圧FBをP型MOSトランジスタP3を介して、差動増幅回路部24内のN型MOSトランジスタN4のソース端子とバイアス抵抗RBIAS間に供給するため、定電流源I1から入力される電流を一定値に調整する。これにより、差動増幅回路部24内のP型MOSトランジスタP1,P2、及びN型MOSトランジスタN1,N2に、それぞれ同じ帰還を行うので、安定した帰還動作を行うことができる。
【0031】
図2は、本発明に係る同相帰還回路の実施の別の形態を示す回路図である。図2において、図1の同相帰還回路20の対応の回路要素と同じ回路要素には同一の参照符号を付し、重複する説明は省略する。
【0032】
図2に示した同相帰還回路20Aは、バイアス回路部12を含む差動増幅回路部24Aと、帰還回路26を含む帰還回路部とから構成される。
【0033】
図2の同相帰還回路20Aは、図1の同相帰還回路20における、一対のダイオード接続したP型MOSトランジスタP1,P2を、一対の抵抗R3,R4で置き換えた構成としている。その他の構成は、図1の同相帰還回路20と同一である。
【0034】
抵抗はP型MOSトランジスタと比較して寄生素子が少ないため、図2の同相帰還回路20Aによれば、図1の同相帰還回路20の帰還動作よりもさらに高速化が可能である。また、図1の同相帰還回路20と同様に、帰還電圧FBを、差動増幅回路部24内の、バイアス電圧が供給されるトランジスタN4のソース端子とバイアス抵抗RBIAS間に返すことによって、差動増幅回路部24内のP型MOSトランジスタ対の工程(プロセス)上のばらつき等の影響を受けにくく、高速な帰還動作を安定的に行うことができる。
【0035】
図3は、本発明に係る同相帰還回路の実施の別の形態を示す回路図である。図3において、図2の同相帰還回路20Aの対応する回路要素と基本的に同一の回路要素には同じ参照符号を付し、その重複する説明は省略する。
【0036】
図3に示した同相帰還回路20Bは、バイアス回路部12を含む差動増幅回路部24Aと、帰還回路26を含む帰還回路部とから構成される。
【0037】
図3の同相帰還回路20Bは、図2の同相帰還回路20Aにおける、帰還回路部内のP型MOSトランジスタP3をN型MOSトランジスタN5に置き換えた構成としている。その他の構成は、図2の同相帰還回路20Aと同一である。
【0038】
抵抗はP型MOSトランジスタと比較して寄生素子が少ないため、図3の同相帰還回路20Bによれば、図1の同相帰還回路20の帰還動作よりもさらに高速化が可能である。また、図1の同相帰還回路20と同様に、帰還電圧FBを、差動増幅回路部24内の、バイアス電圧が供給されるトランジスタN4のソース端子とバイアス抵抗RBIAS間に返すことによって、差動増幅回路部24内のP型MOSトランジスタ対の工程(プロセス)上のばらつき等の影響を受けにくく、高速な帰還動作を安定的に行うことができる。さらに、P型MOSトランジスタP3をN型MOSトランジスタN5に置き換えたことで、P型MOSトランジスタの工程(プロセス)上のばらつき等の影響を受けにくく、帰還動作をより安定的に行うことができる。
【0039】
図4は、本発明の同相帰還回路を適用したシングルエンデッド増幅回路の一例を示す回路図である。
【0040】
図4に示したシングルエンデッド増幅回路30は、増幅回路部32と帰還回路部34とから構成される。本発明の同相帰還回路を応用することによりシングルエンデッド増幅回路30においても、同相帰還を行うことが可能となる。
【0041】
図4のシングルエンデッド増幅回路30において、増幅回路部32は、定電流源I1と、P型MOSトランジスタ(MOSFET)P1と、N型MOSトランジスタ(MOSFET)N1と、バイアス抵抗RBIASとを含む。定電流源I1は一端が電源電圧Vddに接続され、他端がP型MOSトランジスタP1のソース端子に接続されている。定電流源I1からの電流値に応じたバイアス電圧が、P型MOSトランジスタP1のソース端子に入力される。P型MOSトランジスタP1のドレイン端子は、N型MOSトランジスタN1のドレイン端子に接続されている。N型MOSトランジスタN1のソース端子は、バイアス抵抗RBIASを介して接地端子GNDに接続されている。P型MOSトランジスタP1とN型MOSトランジスタN1の各ゲート端子には入力電圧Vinが入力され、増幅回路部32は、入力電圧Vinを増幅した出力電圧Voutを、P型MOSトランジスタP1とN型MOSトランジスタN1のドレイン端子間の出力端子より帰還回路部34を経由して後段の回路(図示なし)へ出力する。
【0042】
帰還回路部34は、増幅回路部32からの出力電圧Voutの出力端子と接続させた抵抗R3と、この抵抗R3の他端と接地端子GND間に挿入した容量C1と、P型MOSトランジスタP3とを含む。P型MOSトランジスタP3は、抵抗R3と容量C1間に接続させたゲート端子と、電源電圧Vddと接続させたソース端子と、増幅回路部32内のN型MOSトランジスタN1のソース端子とバイアス抵抗RBIAS間に接続させたドレイン端子とを有する。
【0043】
図4のシングルエンデッド増幅回路30において、帰還回路部34には、帰還動作による発振を防止するために容量C1が付加されており、増幅回路の動作を安定化している。帰還回路34は、増幅回路部32からの出力電圧Voutから帰還電圧FBを生成して、その帰還電圧FBを増幅回路部32内のN型MOSトランジスタN1のソース端子とバイアス抵抗RBIAS間へ出力するため、定電流源I1から入力される電流を一定値に調整する。このため、増幅回路部32内のP型MOSトランジスタP1とN型MOSトランジスタN1にそれぞれ同じ帰還を行うので、安定した帰還動作を行うことができる。
【0044】
(付記1)
定電流源からの電流に応じたバイアス電圧が入力されるトランジスタ、及び前記トランジスタの端子と接地端子間に挿入した抵抗を含み、入力電圧の電位差を増幅した出力電圧を出力する差動増幅回路と、前記差動増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、前記帰還電圧を前記差動増幅回路内の前記トランジスタの前記ソース端子と前記抵抗間へ出力する帰還回路とを備えることを特徴とする同相帰還回路。
【0045】
(付記2)
前記差動増幅回路は、電源電圧が入力される端子と前記出力電圧の出力端子間に一対のダイオード接続したP型MOSトランジスタを挿入した構成としたことを特徴とする付記1記載の同相帰還回路。
【0046】
(付記3)
前記差動増幅回路は、電源電圧が入力される端子と前記出力電圧の出力端子間に一対の抵抗を挿入した構成としたことを特徴とする付記1記載の同相帰還回路。
【0047】
(付記4)
前記帰還回路は、前記帰還電圧を前記差動増幅回路へ出力する端子を有するP型MOSトランジスタを含む構成としたことを特徴とする付記1記載の同相帰還回路。
【0048】
(付記5)
前記帰還回路は、前記帰還電圧を前記差動増幅回路へ出力する端子を有するN型MOSトランジスタを含む構成としたことを特徴とする付記33記載の同相帰還回路。
【0049】
(付記6)
前記帰還回路は、基準電圧が入力される第1の入力端子と、前記差動増幅回路から出力される前記出力電圧の中心電圧が入力される第2の入力端子とを有する増幅器を含む構成としたことを特徴とする付記1記載の同相帰還回路。
【0050】
(付記7)
定電流源からの電流に応じたバイアス電圧が入力される第1のトランジスタ、前記第1のトランジスタと接続した第2のトランジスタ、及び前記第2のトランジスタの端子と接地端子間に挿入したバイアス抵抗を含み、前記第1及び第2のトランジスタに入力される入力電圧を増幅した出力電圧を出力する増幅回路と、前記増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、前記帰還電圧を前記増幅回路内の前記第2のトランジスタの前記端子と前記バイアス抵抗間へ出力する帰還回路とを備えることを特徴とするシングルエンデッド増幅回路。
【0051】
(付記8)
前記帰還回路は、前記出力電圧が出力される出力端子に接続させた抵抗と、前記抵抗と接地端子間に挿入した容量とを含む構成としたことを特徴とする付記7記載のシングルエンデッド増幅回路。
【0052】
(付記9)
前記トランジスタは電界効果型MOSトランジスタであることを特徴とする付記1記載の同相帰還回路。
【0053】
(付記10)
前記第1のトランジスタ及び前記第2のトランジスタは電界効果型MOSトランジスタであることを特徴とする付記7記載のシングルエンデッド増幅回路。
【0054】
【発明の効果】
以上説明したように、本発明の同相帰還回路によれば、差動増幅回路内のP型MOSトランジスタ対のばらつき等に影響されずに、高速な同相帰還動作を安定的に行うことができる。差動増幅回路内のP型MOSトランジスタ対を抵抗対に置き換えることで、コストの低減及び処理時間の短縮に寄与することができる。抵抗に置き換えることが可能となり、高速動作が可能な同相帰還回路を実現できる。また、寄生素子の影響を受けにくい同相帰還回路を実現できる。さらに、本発明の同相帰還回路はシングルエンデッド増幅器の同相帰還にも応用できる。
【0055】
【図面の簡単な説明】
【図1】本発明に係る同相帰還回路の実施の一形態を示す回路図である。
【図2】本発明に係る同相帰還回路の実施の一形態を示す回路図である。
【図3】本発明に係る同相帰還回路の実施の一形態を示す回路図である。
【図4】本発明の同相帰還回路を適用したシングルエンデッド増幅回路の一例を示す回路図である。
【図5】従来の同相帰還回路の一例を示す回路図である。
【符号の説明】
10 従来の同相帰還回路
12 バイアス回路部
14 差動増幅回路部
16 帰還回路(CMFB)
20、20A、20B 本発明の同相帰還回路
24、24A 差動増幅回路部
26 帰還回路(CMFB)
30 シングルエンデッド増幅回路
32 増幅回路部
34 帰還回路部
Vdd 電源電圧
GND 接地端子
I1 定電流源
FB 帰還電圧
Vin 入力電圧
Vout 出力電圧
Vref 基準電圧
RBIAS バイアス抵抗
P1,P2,P3 P型MOSトランジスタ(MOSFET)
N1,N2,N3,N4,N5 N型MOSトランジスタ(MOSFET)
R1,R2,R3 抵抗
C1 容量[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a common-mode feedback circuit of a differential amplifier, and more particularly to a common-mode feedback circuit of a differential amplifier suitable for CMOS monolithic integrated circuit implementation.
[0002]
[Prior art]
In recent years, semiconductor integrated circuits such as CMOS monolithic integrated circuits are required to operate at high speed, and it is required to improve the characteristics of electronic circuits during high-speed operation. For this reason, it is necessary to stabilize the output characteristics during high-speed operation even in a differential amplifier circuit used in a semiconductor integrated circuit.
[0003]
FIG. 5 shows an example of a conventional common-mode feedback circuit. The common-mode feedback circuit 10 illustrated in FIG. 5 includes a differential
[0004]
The
[0005]
The differential
[0006]
The feedback circuit unit of the common-mode feedback circuit 10 of FIG. 5 includes a feedback circuit 16 (CMFB; common-mode_feedback) and a pair of resistors R1 and R2. The resistor R1 and the resistor R2 have the same resistance value and are connected in series between the output terminals of the output voltages Vout + and Vout−. The feedback circuit 16 receives the first input terminal to which the reference voltage Vref is input and the center voltages of the output voltages Vout + and Vout− generated by the resistance voltage division of the resistors R1 and R2 in the differential
[0007]
In the common-mode feedback circuit 10 of FIG. 5, the
[0008]
As a conventional technique related to the present invention, Japanese Patent Application Laid-Open No. 51-62957 discloses a system in which an in-phase feedback amplifier is connected in front of an amplifier having a negative feedback circuit. Japanese Patent Laid-Open No. 10-256846 discloses a method for controlling the collector current of the transistor pair of the differential amplifier in the input stage so that it becomes the same value by the feedback signal output from the differential amplifier in the intermediate stage. ing.
[0009]
[Patent Document 1]
Japanese Patent Laid-Open No. 51-62957
[Patent Document 2]
Japanese Patent Laid-Open No. 10-256846
[Problems to be solved by the invention]
In the conventional common-mode feedback circuit 10 described above, the same feedback voltage FB is supplied to the P-type MOS transistors P1 and P2. Therefore, when the characteristics of the P-type MOS transistor pair vary due to a process problem, There is a drawback that the feedback operation is not performed.
[0012]
Further, when designing the layout, parasitic capacitance is generated between the P-type MOS transistors P1 and P2 and the resistors R1 and R2, which adversely affects the high-speed feedback operation. In addition, since the switching operation of the P-type MOS transistor is necessary to perform the feedback operation in the differential amplifier circuit, the parasitic capacitance generated in the circuit elements in the differential amplifier circuit increases the speed of the feedback operation. It becomes a big obstacle.
[0013]
The present invention has been made in view of the above points, and is a common-mode feedback circuit capable of stably performing a high-speed feedback operation without being affected by variations in circuit elements in a differential amplifier circuit. The purpose is to provide.
[0014]
[Means for Solving the Problems]
In order to solve the above-described problems, a common-mode feedback circuit according to the present invention includes a first transistor to which a bias voltage corresponding to a current from a constant current source is input, and a terminal between the first transistor and a ground terminal. A differential amplifier circuit that outputs an output voltage obtained by amplifying the potential difference of the input voltage, and generates a feedback voltage according to the output voltage output from the differential amplifier circuit, and passes through a second transistor. And a feedback circuit for outputting the feedback voltage between the terminal of the transistor and the resistor in the differential amplifier circuit.
[0015]
According to the common-mode feedback circuit of the present invention, instead of returning the feedback voltage to the gate terminals of the P-type MOS transistor pair as in the conventional common-mode feedback circuit, the source of the transistor to which the bias voltage in the differential amplifier circuit is supplied. By returning the feedback voltage between the terminal and the bias resistor, a high-speed feedback operation can be stably performed without being affected by variations in the P-type MOS transistor pairs in the differential amplifier circuit.
[0016]
In order to solve the above-described problem, a single-ended amplifier circuit according to the present invention includes a first transistor to which a bias voltage corresponding to a current from a constant current source is input, and a second transistor connected to the first transistor. And an amplifier circuit that outputs an output voltage obtained by amplifying an input voltage input to the first and second transistors, and a bias resistor inserted between a terminal of the second transistor and a ground terminal, and A feedback voltage is generated according to the output voltage output from the amplifier circuit, and the feedback voltage is output between the terminal of the second transistor in the amplifier circuit and the bias resistor via a third transistor. And a feedback circuit.
[0017]
The common-mode feedback system of the present invention can also be applied to a single-ended amplifier. In the single-ended amplifier circuit of the present invention, the feedback circuit has a feedback voltage between the source terminal of the second transistor connected to the first transistor to which the bias voltage in the amplifier circuit is supplied and a bias resistor. By returning, high-speed feedback operation can be stably performed without being affected by variations in transistor pairs in the amplifier circuit.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0019]
FIG. 1 is a circuit diagram showing an embodiment of a common-mode feedback circuit according to the present invention. The common-mode feedback circuit of the present invention relates to an amplifier capable of adjusting an offset voltage stably and at high speed.
[0020]
The common-
[0021]
The
[0022]
The differential
[0023]
In the differential
[0024]
In the common-
[0025]
One end of the bias resistor RBIAS is connected to the ground terminal GND, and the other end is connected to the source terminal of the N-type MOS transistor N4. The resistors R1 and R2 have the same resistance value, and are inserted in series connection between the output terminals of the output voltages Vout + and Vout−.
[0026]
In the feedback circuit 26, the center voltage of the output voltages Vout + and Vout− generated by the first input terminal to which the reference voltage Vref is input and the resistance voltage division of the resistors R1 and R2 in the differential
[0027]
In the common-
[0028]
The P-type MOS transistors P1 and P2 and the N-type MOS transistors N1 and N2 in the differential
[0029]
In the common-
[0030]
The feedback circuit 26 generates a feedback voltage FB from the center voltage of the output voltages Vout + and Vout− generated by the resistance voltage division of the resistors R1 and R2 in the differential
[0031]
FIG. 2 is a circuit diagram showing another embodiment of the common-mode feedback circuit according to the present invention. 2, the same circuit elements as the corresponding circuit elements of the common-
[0032]
The common-mode feedback circuit 20A illustrated in FIG. 2 includes a differential
[0033]
The common-mode feedback circuit 20A in FIG. 2 has a configuration in which the pair of diode-connected P-type MOS transistors P1 and P2 in the common-
[0034]
Since the resistance has fewer parasitic elements than the P-type MOS transistor, the common-mode feedback circuit 20A of FIG. 2 can further increase the speed of the feedback operation of the common-
[0035]
FIG. 3 is a circuit diagram showing another embodiment of the common-mode feedback circuit according to the present invention. In FIG. 3, circuit elements that are basically the same as corresponding circuit elements of the common-
[0036]
The common-mode feedback circuit 20B illustrated in FIG. 3 includes a differential
[0037]
The common-mode feedback circuit 20B of FIG. 3 has a configuration in which the P-type MOS transistor P3 in the feedback circuit unit in the common-mode feedback circuit 20A of FIG. 2 is replaced with an N-type MOS transistor N5. Other configurations are the same as those of the common-mode feedback circuit 20A of FIG.
[0038]
Since the resistance has fewer parasitic elements than the P-type MOS transistor, the common-mode feedback circuit 20B of FIG. 3 can further increase the speed of the feedback operation of the common-
[0039]
FIG. 4 is a circuit diagram showing an example of a single-ended amplifier circuit to which the common-mode feedback circuit of the present invention is applied.
[0040]
The single-ended
[0041]
In the single-ended
[0042]
The
[0043]
In the single-ended
[0044]
(Appendix 1)
A transistor to which a bias voltage corresponding to a current from a constant current source is input, and a differential amplifier circuit that outputs an output voltage obtained by amplifying a potential difference of the input voltage, including a resistor inserted between a terminal of the transistor and a ground terminal; A feedback circuit that generates a feedback voltage according to the output voltage output from the differential amplifier circuit, and outputs the feedback voltage between the source terminal of the transistor in the differential amplifier circuit and the resistor. A common-mode feedback circuit comprising:
[0045]
(Appendix 2)
2. The common-mode feedback circuit according to claim 1, wherein the differential amplifier circuit has a configuration in which a pair of diode-connected P-type MOS transistors are inserted between a terminal to which a power supply voltage is input and an output terminal of the output voltage. .
[0046]
(Appendix 3)
The common-mode feedback circuit according to appendix 1, wherein the differential amplifier circuit has a configuration in which a pair of resistors are inserted between a terminal to which a power supply voltage is input and an output terminal of the output voltage.
[0047]
(Appendix 4)
The common-mode feedback circuit according to claim 1, wherein the feedback circuit includes a P-type MOS transistor having a terminal for outputting the feedback voltage to the differential amplifier circuit.
[0048]
(Appendix 5)
34. The common-mode feedback circuit according to appendix 33, wherein the feedback circuit includes an N-type MOS transistor having a terminal for outputting the feedback voltage to the differential amplifier circuit.
[0049]
(Appendix 6)
The feedback circuit includes an amplifier having a first input terminal to which a reference voltage is input and a second input terminal to which a center voltage of the output voltage output from the differential amplifier circuit is input. The common-mode feedback circuit according to Supplementary Note 1, wherein the common-mode feedback circuit is provided.
[0050]
(Appendix 7)
A first transistor to which a bias voltage corresponding to a current from a constant current source is input, a second transistor connected to the first transistor, and a bias resistor inserted between a terminal of the second transistor and a ground terminal An amplifier circuit that outputs an output voltage obtained by amplifying the input voltage input to the first and second transistors, and generates a feedback voltage according to the output voltage output from the amplifier circuit, and the feedback A single-ended amplifier circuit, comprising: a feedback circuit that outputs a voltage between the terminal of the second transistor in the amplifier circuit and the bias resistor.
[0051]
(Appendix 8)
The single-ended amplification according to appendix 7, wherein the feedback circuit includes a resistor connected to an output terminal from which the output voltage is output, and a capacitor inserted between the resistor and a ground terminal. circuit.
[0052]
(Appendix 9)
The common-mode feedback circuit according to claim 1, wherein the transistor is a field effect MOS transistor.
[0053]
(Appendix 10)
The single-ended amplifier circuit according to appendix 7, wherein the first transistor and the second transistor are field effect MOS transistors.
[0054]
【The invention's effect】
As described above, according to the common-mode feedback circuit of the present invention, high-speed common-mode feedback operation can be stably performed without being affected by variations in the P-type MOS transistor pairs in the differential amplifier circuit. Replacing the P-type MOS transistor pair in the differential amplifier circuit with a resistor pair can contribute to cost reduction and processing time reduction. A common-mode feedback circuit capable of high-speed operation can be realized by replacing with a resistor. In addition, a common-mode feedback circuit that is less susceptible to parasitic elements can be realized. Furthermore, the common-mode feedback circuit of the present invention can be applied to common-mode feedback of a single-ended amplifier.
[0055]
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an embodiment of a common-mode feedback circuit according to the present invention.
FIG. 2 is a circuit diagram showing an embodiment of a common-mode feedback circuit according to the present invention.
FIG. 3 is a circuit diagram showing an embodiment of a common-mode feedback circuit according to the present invention.
FIG. 4 is a circuit diagram showing an example of a single-ended amplifier circuit to which the common-mode feedback circuit of the present invention is applied.
FIG. 5 is a circuit diagram showing an example of a conventional common-mode feedback circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Conventional common-
20, 20A, 20B Common-
30 Single-ended
N1, N2, N3, N4, N5 N-type MOS transistor (MOSFET)
R1, R2, R3 Resistor C1 Capacitance
Claims (5)
前記差動増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、第2のトランジスタを介して前記帰還電圧を前記差動増幅回路内の前記第1のトランジスタの前記端子と前記抵抗間へ出力する帰還回路と
を備えることを特徴とする同相帰還回路。A first transistor to which a bias voltage corresponding to a current from a constant current source is input, and a resistor inserted between a terminal of the first transistor and a ground terminal, and an output voltage obtained by amplifying the potential difference of the input voltage is output. Differential amplifier circuit to
A feedback voltage is generated according to the output voltage output from the differential amplifier circuit, and the feedback voltage is supplied to the terminal of the first transistor and the resistor through the second transistor. A common-mode feedback circuit comprising: a feedback circuit that outputs the signal between the two.
前記増幅回路から出力される前記出力電圧に応じて帰還電圧を生成し、第3のトランジスタを介して前記帰還電圧を前記増幅回路内の前記第2のトランジスタの前記端子と前記バイアス抵抗間へ出力する帰還回路と
を備えることを特徴とするシングルエンデッド増幅回路。A first transistor to which a bias voltage corresponding to a current from a constant current source is input, a second transistor connected to the first transistor, and a bias resistor inserted between a terminal of the second transistor and a ground terminal An amplifier circuit that outputs an output voltage obtained by amplifying an input voltage input to the first and second transistors;
A feedback voltage is generated according to the output voltage output from the amplifier circuit, and the feedback voltage is output between the terminal of the second transistor in the amplifier circuit and the bias resistor via a third transistor. A single-ended amplifier circuit.
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