JP2004103738A

JP2004103738A - Semiconductor device and method for manufacturing the same

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Publication number: JP2004103738A
Application number: JP2002261924A
Authority: JP
Inventors: Masami Seto; 瀬戸　正己; Masaaki Sato; 佐藤　正章
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-09-06
Filing date: 2002-09-06
Publication date: 2004-04-02
Anticipated expiration: 2022-09-06
Also published as: JP3904496B2

Abstract

<P>PROBLEM TO BE SOLVED: To prevent chipping and cracking in the process of cutting chips out of a wafer. <P>SOLUTION: On a surface of a semiconductor wafer 2, an etching inhibiting film 33 is formed (k), which has openings 35 corresponding to segmentation regions and has roundness corresponding to the corners of semiconductor device formation regions, and then the semiconductor wafer 2 is selectively etched and segmented into individual semiconductor devices 4 (l) with the etching inhibiting film 33 serving as a mask. Chipping and cracking are prevented because the semiconductor devices 4 are cut out of the semiconductor wafer 2 by means of etching. Chipping and cracking otherwise to occur during transfer or the like are prevented for a decrease in poor appearance and for an increase in reliability because the corners of the semiconductor devices 4 are made roundish at the time of segmentation of the semiconductor wafer 2 into the semiconductor devices 4. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものである。本発明は半導体装置及びその製造方法は、例えばチップサイズのＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）技術に適用される。
【０００２】
【従来の技術】
近年、各種の電子デバイスにおいては、小型化や高性能化の要求が高まり、それらの要求に伴って電子デバイスに用いられる半導体装置についても、高度の集積回路化や高密度実装化とともに、情報処理速度の高速化が要求されるようになってきている。すなわち、これらの要求に対応して、半導体装置は、実装密度を向上させるためにピン挿入型から表面実装型へ移行しつつある。また、多ピン化への対応のために、ＤＩＰ（ｄｕａｌ　ｉｎｌｉｎｅ　ｐａｃｋａｇｅ）からＱＦＰ（ｑｕａｄ　ｆｌａｔ　ｐａｃｋａｇｅ）やＰＧＡ（ｐｉｎ　ｇｒｉｄ　ａｒｒａｙ）等の各種パッケージが開発されている。
【０００３】
しかし、ＱＦＰは、実装基板との接続を行なう接続リードがパッケージの周辺部に集中しており、接続リード自体が細くて変形し易いものであるため、多ピン化が進むに従って実装が困難になりつつある。
また、ＰＧＡは、実装基板と接続するための端子が細長く、かなりの数の端子が集中配置されているため、特性上、情報の高速処理を行なうことが難しいという問題があった。さらに、ピン挿入型であるため表面実装ができず、高密度実装において不利である。
【０００４】
最近になって、これらのパッケージが有する各種の課題を解決し、情報の高速処理に対応可能な半導体装置を実現するために、半導体素子と配線回路部を形成した基板との間に応力緩衝層を備え、配線回路部が形成された基板の実装基板面側に外部端子となるバンプ電極を備えたＢＧＡ（ｂａｌｌ　ｇｒｉｄ　ａｒｒａｙ）パッケージが開発されている。ＢＧＡは例えば米国特許第５１４８２６５号明細書に開示されている。
【０００５】
この米国特許第５１４８２６５号明細書に開示のパッケージは、実装基板と接続する端子がボール状の半田であるので、ＱＦＰのように接続リードに変形が生じることはなく、実装面全体に端子が分散配置されていることから端子間のピッチが大きくなり、表面実装を行なうことが容易になる。また、ＰＧＡに比べても、外部端子となるバンプ電極の長さが短いため、インダクタンス成分が小さくなり、情報処理速度を速め、情報の高速処理が可能である。
【０００６】
一方、近年においては、携帯情報端末機器が普及するのに伴い、半導体装置の小型化や高密度実装化の要求が高まっている。このため、最近では、パッケージサイズがチップとほぼ同じ大きさのＣＳＰ（ｃｈｉｐ　ｓｃａｌｅ　ｐａｃｋａｇｅ）が開発されており、例えば、日経ＢＰ社発行（１９９８年２月）の「日経マイクロデバイス」（ｐｐ３８〜６４）には、種々のタイプのＣＳＰが開示されている。ここに開示されているＣＳＰは、配線層が形成されたポリイミドやセラミック基板上に、個片に切断された半導体素子を接着した後で、配線層と半導体素子とをワイヤボンディングやシングルポイントボンディング、ギャングボンディング、バンプボンディング等の手段によって電気的に接続し、それらの接続部を樹脂封止し、最後に半田バンプ等の外部端子を形成することによって製造されるものである。
【０００７】
さらに、日経ＢＰ社発行（１９９８年４月）の「日経マイクロデバイス」（ｐｐ１６４〜１６７）には、ＣＳＰを大量生産するための製造方法についての開示がある。この製造方法は、半導体ウェハ（以下単位ウェハと称す）上にメッキによりバンプを形成し、バンプ以外の部分を樹脂封止し、バンプ部分に外部電極を形成した後で、ウェハを個片に切断して個々の半導体装置を製造している。
【０００８】
この他にも、特開２０００−２６０９１０号公報には、ウェハ単位で一括して加工した後で、最後にウェハを個片化することを特徴とした半導体装置の製造方法について開示されている。この半導体装置の製造方法では、個片の側面が樹脂によって覆われている半導体装置を製造している。
【０００９】
図１０を用いて従来技術の半導体装置の製造方法について説明する。
（１）一表面上に半導体素子が形成され、さらにその上層に電極パッドを含む金属配線層（図示は省略）が形成されたウェハ２上に、電気メッキ等により、銅からなる配線を形成する。この銅配線はウェハ２上に形成された電極パッドに電気的に接続されている。ウェハ２の銅配線形成面とは反対側の面に紫外線硬化型ダイシングテープ４５を貼り付けた後、高速回転させた外周刃（ダイシングソー）によってウェハ２の表面に溝４７を形成する。溝４７は個々のチップ（半導体装置）の周辺部となる部分に形成される。溝４７の形成に用いられるダイシングソーの刃厚は３５〜１５０μｍ（マイクロメートル）である。溝４７の幅はこの刃厚よりも１〜５μｍだけ大きく形成され、その深さは例えば１０μｍ以上である。溝４７の深さを１０μｍ以上にすることにより、刃の先端の形状にあまり依存せずに、安定した幅で溝４７を形成することが可能となる（（ａ）参照）。
【００１０】
（２）ウェハ２の表面に対して樹脂４９を充填する。この時に充填する樹脂４９は溝４７にも入り込む。樹脂４９に覆われている銅配線の一部が露出するまで、研磨刃によって樹脂の表面を研磨した後、露出した銅配線上に半田ボール等による外部接続端子２５を形成する。その後、高速回転するダイシングソーによって、溝４７上に形成された樹脂４９に溝５１を形成する（（ｂ）参照）。
【００１１】
（３）高速回転するダイシングソーによって、溝５１に対応する領域のウェハ２を切断してウェハ２を個々のチップ５３に分割する。この切断時に用いるダイシングソーは溝５１を形成する時に用いたダイシングソーに比べて刃厚が薄いものを用いて、溝５３を溝５１よりも細い幅で形成する（（ｃ）参照）。
（４）紫外線を照射してダイシングテープ４５を硬化させた後、ピックアップニードル３７を用いて個片化されたチップ５３を押し上げ、取り出す（（ｄ）参照）。
【００１２】
【発明が解決しようとする課題】
ダイシングソーを用いてウェハからここのチップを切り出す従来の半導体装置の製造方法では、ダイシングを行なった場合、図１１に示すように、ウェハ２の裏面側のチッピング（チップ欠け）やクラック（亀裂）が大きくなり、チップの抗折応力の低下を招くという問題があった。また、ウェハレベルのＣＳＰではチップ裏面に刻字され、チップ裏面は実装時に表面側となるため、チッピングは外観上の問題ともなり得る。
【００１３】
本発明は、ウェハからチップを切り出す際にチッピングやクラックの発生を防止することができる半導体装置の製造方法及びその製造方法により製造された半導体装置を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
本発明の半導体装置の製造方法は複数の半導体装置が形成された半導体ウェハを個々の半導体装置に分割する分割工程を含む半導体装置の製造方法であって、第１局面は、上記分割工程は、半導体ウェハの一表面に、分割領域に対応して開口部をもち、かつ半導体装置の形成領域形状の角部分に対応して丸みをもつエッチング阻止膜を形成し、エッチング技術により上記エッチング阻止膜をマスクにして半導体ウェハを選択的に除去して個々の半導体装置に分割する。
【００１５】
エッチング技術を用いてウェハからチップ（半導体装置）を切り出すので、チッピングやクラックの発生を防止することができる。
さらに、従来のチップの個片化ではダイシング技術で縦横方向に切り出していたためチップの形状は長方形であったが、本発明の半導体装置の製造方法によればチップの個片化をエッチングで行なうことによりチップの形成形状を任意の形に加工することができる。
【００１６】
本発明の半導体装置の製造方法の第１局面では、チップの形成領域形状の角部分に対応して丸みをもつエッチング阻止膜をマスクにしてウェハからチップを切り出すことにより、切り出した後のチップの角部分に丸みをもたせることができる。これにより、チップの形状に角を無くし、滑らかな形状にすることによって、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００１７】
本発明の半導体装置の製造方法の第２局面は、上記分割工程は、半導体ウェハの一表面に、分割領域に対応して開口部をもち、かつ半導体装置の形成領域形状の少なくとも１辺に対応してバーコード形成用の凹凸形状をもつエッチング阻止膜を形成し、エッチング技術により上記エッチング阻止膜をマスクにして半導体ウェハを選択的に除去して個々の半導体装置に分割する。
【００１８】
本発明の半導体装置の製造方法の第２局面では、エッチング技術を用いてウェハからチップを切り出すので、チッピングやクラックの発生を防止することができる。さらに、チップの形成領域形状の少なくとも１辺に対応してバーコード形成用の凹凸形状をもつエッチング阻止膜をマスクにしてウェハからチップを切り出すことにより、切り出した後のチップの少なくとも一側面に凹凸形状からなるバーコードを形成することができる。これにより、チップの切出しと同時に、例えばロット番号や製造年月日、ウェハ位置、１ピンの位置などの製品情報などの情報をバーコードに記録することができ、バーコードによりチップ認識をすることができるようになる。
【００１９】
本発明の半導体装置の製造方法の第３局面は、上記分割工程は、半導体ウェハの一表面に、分割領域に対応して開口部をもち、かつ半導体装置の形成領域内にマーキング形成用の開口部をもつエッチング阻止膜を形成し、エッチング技術により上記エッチング阻止膜をマスクにして半導体ウェハを選択的に除去して個々の半導体装置に分割する。
【００２０】
本発明の半導体装置の製造方法の第３局面では、エッチング技術を用いてウェハからチップを切り出すので、チッピングやクラックの発生を防止することができる。さらに、チップの形成領域内にマーキング形成用の開口部をもつエッチング阻止膜をマスクにしてウェハからチップを切り出すことにより、切り出した後のチップに１又は複数の凹部からなるマーキングを形成することができる。これにより、チップの切出しと同時に、例えばロット情報や製品情報などの情報をマーキングに記録することができ、マーキングによりチップ認識をすることができるようになる。
【００２１】
本発明の半導体装置の第１態様は、半導体基板の一表面に半導体素子が形成され、さらにその上に封止層が形成されている半導体装置であって、半導体装置の形成形状の角部分に丸みが形成されているものである。
【００２２】
本発明の半導体装置の第１態様では、チップ（半導体装置）の形成形状の角部分に丸みが形成されているので、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００２３】
本発明の半導体装置の第２態様は、半導体基板の一表面に半導体素子が形成され、さらにその上に封止層が形成されている半導体装置であって、半導体装置の少なくとも一側面に凹凸形状からなるバーコードが形成されているものである。
【００２４】
本発明の半導体装置の第２態様では、側面に設けられた凹凸形状からなるバーコードに例えばロット情報や製品情報などの情報を記録することができ、バーコードによりチップ認識をすることができるようになる。
【００２５】
本発明の半導体装置の第３態様は、半導体基板の一表面に半導体素子が形成され、さらにその上に封止層が形成されている半導体装置であって、上記封止層が形成されている表面とは反対側の半導体基板の表面に１又は複数の凹部からなるマーキングが形成されているものである。
【００２６】
本発明の半導体装置の第３態様では、複数の凹部からなるマーキングに例えばロット情報や製品情報などの情報を記録することができ、マーキングによりチップ認識をすることができるようになる。
【００２７】
【発明の実施の形態】
本発明の半導体装置の製造方法の第２局面及び第３局面において、上記エッチング阻止膜は半導体装置の形成領域形状の角部分に対応して丸みをもつことが好ましい。その結果、切り出した後のチップの角部分に丸みをもたせることができ、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００２８】
半導体装置の形成領域形状の角部分に対応して丸みをもつエッチング阻止膜を用いる場合、半導体装置ごとの上記エッチング阻止膜の複数の角部分の１つは、他の角部分とは異なる大きさで丸みが形成されていることが好ましい。その結果、切り出した後のチップにおいて、角部分の丸みの大きさから特定の角部分を認識することができるようになり、チップの向き、例えば１ピンの位置を認識することができる。
【００２９】
さらに、エッチング技術により上記エッチング阻止膜をマスクにして半導体ウェハを選択的に除去する際にドライエッチング技術を用いることが好ましい。その結果、異方性エッチングが可能なドライエッチング技術を用いることによって、ウェハ上に形成された複数のチップの間隔を、従来のダイシング加工時に比べて大幅に狭くすることができ、１枚のウェハあたりのチップの取れ数を増加させることができる。
【００３０】
さらに、上記エッチング阻止膜が形成される側の表面とは反対側の半導体ウェハの表面にテープ材料を貼り付けた後、上記エッチング阻止膜が形成される側の半導体ウェハの表面を研磨し、半導体ウェハを上記テープ材料に貼り付けた状態で、半導体ウェハの研磨後の表面に上記エッチング阻止膜を形成し、半導体ウェハを個々の半導体装置に分割することが好ましい。その結果、研磨後の薄くなった半導体ウェハはテープ材料で支持されるため、搬送しやすくなり、チップの厚みを薄く仕上げることができる。さらに、従来技術で使用していたダイシングテープが不要となるため、製造工程での廃棄物の削減を図ることができる。
【００３１】
本発明の半導体装置の第２態様及び第３態様において、チップの形成形状の角部分に丸みが形成されていることが好ましい。その結果、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００３２】
さらに、チップの形成形状の角部分に丸みが形成されている場合、複数の上記角部分の１つは、他の角部分とは異なる大きさで丸みが形成されていることが好ましい。その結果、角部分の丸みの大きさから特定の角部分を認識することができるようになり、チップの向き、例えば１ピンの位置を認識することができる。
【００３３】
【実施例】
図１は、半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
シリコン基板１上にシリコン酸化膜からなる下地絶縁膜３が形成されている。下地絶縁膜３上にゲート電極や抵抗体などのポリシリコン膜（図示は省略）が形成されている。下地絶縁膜３上に例えばＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜からなる第１層間絶縁層５が形成されている。図示は省略するが、チップの他の領域では第１層間絶縁層５の下にトランジスタ等の半導体素子が形成されており、第１層間絶縁層５にコンタクトホールが形成されている。
【００３４】
第１層間絶縁層５上に例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％（質量パーセント））からなる第１金属配線層７が形成されている。図１では第１金属配線層７の電極パッド部のみを示している。
第１層間絶縁層５上及び第１金属配線層７上に例えば下層が０．４μｍの膜厚をもつＰＳＧ（ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜９、上層が１．２μｍの膜厚をもつＳｉＮ（シリコン窒化膜）膜１１からなるパッシベーション膜が形成されている。さらにその上に例えば５．３μｍの膜厚をもつ感光性ポリイミド層１３が形成されている。ＰＳＧ膜９、ＳｉＮ膜１１及び感光性ポリイミド層１３は第２層間絶縁層１５を構成する。
【００３５】
第２層間絶縁層１５には第１金属配線層７の電極パッド部に対応してスルーホール１７が形成されている。スルーホール１７の感光性ポリイミド層１３部分はテーパ形状に形成されている。
第２層間絶縁層１５上及びスルーホール１７内に、例えばＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）又は銅からなる第２金属配線層１９が形成されている。第２金属配線層１９の膜厚は例えば３μｍであり、一部分は第２電極パッド部を構成する。
【００３６】
第２金属配線層１９上を含む感光性ポリイミド層１３上に、例えば２５μｍの膜厚をもつ感光性ポリイミド層２１が形成されている。感光性ポリイミド層２１は封止層を構成する。
【００３７】
感光性ポリイミド層２１には第２金属配線層１９の第２電極パッド部に対応してパッド開口部２３が設けられている。パッド開口部２３内に例えば半田からなる外部接続端子２５が形成されている。外部接続端子２５はその先端部分が感光性ポリイミド層２１の表面から突出して設けられている。
【００３８】
図１（Ａ）に示すように、チップの外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７が丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００３９】
図２から図４は半導体装置の製造方法の一実施例を示す工程断面図である。
（１）ウェハ２上に下地絶縁層３及びトランジスタ等の半導体素子（図示は省略）を形成した後、ウェハ２上に第１層間絶縁層５としてのＢＰＳＧ膜を形成する。第１層間絶縁層５にコンタクトホール（図示は省略）を形成するとともに、ウェハからチップを分割するための分割領域上の第１層間絶縁層５及び下地絶縁層３を選択的に除去する。ウェハ２上全面に、例えばスパッタ法により、Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）を３μｍの膜厚に堆積して第１金属材料層を形成し、写真製版技術及びエッチング技術により、第１金属材料層をパターニングして第１金属配線層７を形成する（図２（ａ）参照）。
【００４０】
（２）例えばＣＶＤ（化学的気相成長）法により、ウェハ２上全面に、ＰＳＧ膜９を０．４μｍの膜厚で形成し、さらにその上にＳｉＮ膜１１を１．２μｍの膜厚で形成してパッシベーション膜を形成する。さらにその上に、例えばポジ型感光性ポリイミド材料層を回転塗布により５．３μｍの膜厚に形成する。
【００４１】
グラデーションマスクを用いた露光及び現像処理により、第１金属配線層７に対応してポジ型感光性ポリイミド材料層にテーパ形状の開口部を形成し、分割領域に開口部を形成する。その後、３２０℃のポリイミド硬化処理を行なって感光性ポリイミド層１３を形成する。ＰＳＧ膜９、ＳｉＮ膜１１及び感光性ポリイミド層１３は第２層間絶縁層１５を構成する（図２（ｂ）参照）。
【００４２】
ここで、グラデーションマスクとは、光の透過率の２次元的な分布を有し、この２次元的な分布において透過率が段階的もしくは連続的に変化するものを言う。グラデーションマスクは例えば特開平９−１４６２５９号公報に開示されている。グラデーションマスクを用いることにより、感光性ポリイミド層１３に、テーパ形状のトリミング用開口部及びパッド開口部を形成することができる。これにより、パッド開口部内に形成される第２金属配線層について十分なカバレッジ（段差被覆性）を得ることができる。感光性ポリイミド層１３に替えて例えば感光性ポリベンゾオキサゾール層を用いても、同様にテーパ形状を形成することができる。
【００４３】
（３）感光性ポリイミド層１３をマスクにして、ＳｉＮ膜１１及びＰＳＧ膜９をエッチングし、第１金属配線層７上の、下層側から順にＰＳＧ膜９、ＳｉＮ膜１１及び感光性ポリイミド層１３からなる第２層間絶縁層１５にスルーホール１７を形成し、分割領域のＰＳＧ膜９、ＳｉＮ膜１１を除去する（図２（ｃ）参照）。
【００４４】
（４）第２層間絶縁層１５上及びスルーホール１７内に第２金属配線層１９を形成する。ここで、スルーホール１７はテーパ形状に形成されているので、第２金属配線層となる第２金属配線層１９について十分なカバレッジを得ることができる（図２（ｄ）参照）。
【００４５】
第２金属配線層１９の材料は、例えばアルミニウム合金層（Ａｌ−Ｓｉ合金（Ｓｉ：１ｗ％）、Ａｌ−Ｓｉ−Ｃｕ合金（Ｓｉ：１ｗ％、Ｃｕ：０．５ｗ％）やＡｌ−Ｃｕ（Ｃｕ：１ｗ％）、Ａｌ−Ｃｕ（Ｃｕ：２ｗ％）など）や銅を挙げることができる。
【００４６】
第２金属配線層１９の材料にＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）を使用する場合、スパッタリング法によってＡｌ−Ｓｉ合金（Ｓｉ：１ｗ％）からなるアルミニウム合金層を３μｍの厚みに成膜し、さらにその上にＴｉ層／Ｎｉ層／Ａｇ層（膜厚：０．１μｍ／０．４μｍ／０．１μｍ）からなるバリア金属層（図示は省略）をスパッタリング法又は蒸着法によって成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。ウェットエッチングによりバリア金属を選択的に除去し、さらにドライエッチングによりアルミニウム合金層を選択的に除去して配線パターンを形成する。エッチング後、レジストパターンをプラズマアッシャーで除去する。バリア金属層は他の金属材料であってもよく、例えばＴｉ層／Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層、などを挙げることができる。
【００４７】
第２金属配線層１９の材料に銅を使用する場合、スパッタリング法により、銅のマイグレーション防止と密着力向上のためのクロムを０．１μｍの膜厚で、銅を０．５μｍの膜厚で順次成膜する。レシスト塗布、写真製版法による露光及び現像により配線パターンに対応したレジストパターンを形成する。電解メッキ法により、銅配線を３μｍの膜厚に成膜し、さらにその上にニッケルを３μｍ、パラジウムを０．５μｍ、金を１μｍの膜厚で順次成膜する。アッシャーでレジストパターンを除去した後、銅配線が形成されていない部分のクロム及び銅をウェットエッチングで除去し、第２金属配線層１９を完成させる。
【００４８】
（５）スピンコート法により、例えばネガ型感光性ポリイミド材料１２を２５μｍの膜厚で塗布形成する。パッド開口部形成領域及び分割領域に対応して遮光部をもつレチクルを用いて露光処理を施して（矢印参照）、パッド開口部形成領域及び分割領域を除くネガ型感光性ポリイミド材料１２に光照射する（図２（ｅ）参照）。
【００４９】
（６）及び現像処理を施して、ネガ型感光性ポリイミド材料１２に第２金属配線層１９の第２電極パッド部に対応してパッド開口部２３を形成し、分割領域のネガ型感光性ポリイミド材料１２を除去する。その後、３２０℃のポリイミド硬化処理を施して感光性ポリイミド層１３を形成する（図３（ｆ）参照）。
【００５０】
（７）スクリーン印刷法により、パッド開口部２３の位置に対応して、クリーム半田を３００μｍの厚みに成膜した後、赤外線リフロー炉を用いた加熱溶融法により温度２６０℃で１０秒間加熱して外部接続端子２５を形成する。その後、スクリーン印刷法で用いたフラックスを専用洗浄液で除去し、水洗、乾燥させる（図３（ｇ）参照）。図３（ｇ）から図４（ｎ）では、上記の工程（１）から工程（６）で形成した絶縁層及び金属配線層の図示は省略し、ウェハ２として一体化して示している。また、感光性ポリイミド層１３に分割領域に対応して設けられた溝の図示は省略している。
【００５１】
（８）外部接続端子２５にテストピンを接触させてウェハテストを行なう。これにより、チップの良品、不良品を選別し、ウェハごとにデータ保存する。外部接続端子２５が形成されている側のウェハ２の表面２ａにグラインド研磨時の表面保護テープ（テープ材料）３１を貼り付ける。ここで、表面保護テープ３１は、例えば紫外線を照射することにより硬化して粘着力が無くなるものを使用する（図３（ｈ）参照）。
【００５２】
（９）ウェハ２の表面２ａとは反対側の裏面２ｂをグラインド研磨して、ウェハ２の厚みを例えば５０〜２００μｍにする（図３（ｉ）参照）。
【００５３】
（１０）ウェハ２の裏面２ｂを研磨した後、表面保護テープ３１を剥がさずに残した状態で、裏面２ｂにチップ識別用のレーザーマーキングを行なう。レーザーマーキングでは（ＩＲ）赤外線による透過式の位置合わせ機能を利用し、各チップ形成領域に対応して裏面２ｂに印字（図示は省略）を設ける。裏面２ｂ上にフォトレジスト（エッチング阻止膜）３３をスピンコートにより塗布する（図３（ｊ）参照）。
【００５４】
（１１）ＩＲアライナを使用してウェハ２の分割領域と位置合わせを行ない、フォトレジスト３３を露光及び現像して、図５にも示すように、分割領域に対応してフォトレジスト３３に開口部３５を形成する（図４（ｋ）参照）。開口部３５の幅寸法は例えば１μｍである。フォトレジスト３３には、上面側から見て、チップ形成領域形状に対応して角部分に丸みが設けられている（図５参照）。
【００５５】
（１２）表面保護テープ３１を残した状態で、例えば、ウェハ２を裏面２ｂがプラズマ室に向くようにして、陽極結合方式の平行平板型ドライエッチング装置（ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチャ）を用いてウェハ２のエッチングを行なう。ＳＦ_６（六弗化硫黄）とＣ_４Ｆ_８（パーフルオロシクロブタン）をそれぞれ１１０ｃｃ、１００ｃｃの割合で混合した反応ガスを導入口から流入させ、反応室内を２．１Ｐａの圧力に保持し、コイルに６００Ｗの高周波電力を５．５秒間印加して、露出した被加工部のシリコンとプラズマ内に残存するラジカルや反応ガスイオンとの間に物理化学的反応等を起こさせることでウェハ２の被加工部からシリコンを除去する。次に、ＳＦ_６を止め、Ｃ_４Ｆ_８を１９０ｃｃ流し、反応室内を１．６Ｐａの圧力に保持し、コイルに６００Ｗの高周波電力を５秒間印加して、シリコンの除去された溝又はホールの側壁部に反応生成物を付着させる。これらの５．５秒と５．０秒のステップ繰り返し、反応生成物が溝又はホールの側壁部のエッチングマスクとなりながら、異方的にエッチングが進行する。このプラズマエッチング処理では分割領域において表面保護テープ３１でエッチングがストップする。これにより、ウェハ２が個々のチップ４に分割される（図４（ｌ）参照）。
【００５６】
（１３）アッシャーにより、フォトレジスト３３の除去を行なう（図４（ｍ）参照）。
（１４）ウェハ２の表面２ａ側に紫外線照射機で紫外線照射し、表面保護テープ３１の粘着力をなくす。ピックアップニードル３７でチップ４を押し上げ、個片化したチップ４のピックアップを行なう（図４（ｎ）参照）。
【００５７】
このように、エッチング技術を用いてウェハ２からチップ４を切り出すので、チッピングやクラックの発生を防止することができる。
さらに、チップ４の形成領域形状の角部分に対応して丸みをもつフォトレジスト３３をマスクにしてウェハ２からチップを切り出すことにより、切り出した後のチップ４の角部分に丸みをもたせることができる。これにより、チップ４の搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００５８】
さらに、ウェハの表面２ａに表面保護テープ３１を貼り付けた後、ウェハ２の裏面２ｂを研磨し、ウェハ２を表面保護テープ３１に貼り付けた状態で、ウェハ２の研磨後の裏面２ｂにフォトレジスト３３を形成し、ウェハ２を個々のチップ４に分割しているので、研磨後の薄くなったウェハ２は表面保護テープ３１で支持されるため、搬送しやすくなり、チップ４の厚みを薄く仕上げることができる。さらに、従来技術で使用していたダイシングテープが不要となるため、製造工程での廃棄物の削減を図ることができる。
【００５９】
図６は、半導体装置の他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
（Ａ）に示すように、チップ４の外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７が丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
さらに、外部接続端子２５が形成された表面とは反対側の面であるシリコン基板１の表面に、凹部からなるドット３９が複数形成されており、ドット３９によりマーキングが形成されている。
【００６０】
図７は、半導体装置の製造方法の他の実施例の一部を示す工程断面図である。この実施例は図６に示したチップを製作するものである。工程（１）から工程（１０）までは図２から図４を参照して説明した実施例とほぼ同じなので説明を省略する。ただし、この実施例では工程（１０）においてウェハの裏面へのチップ識別用のレーザーマーキングは行なわない。以下、この実施例を工程（１１）から説明する。
【００６１】
（１１）裏面２ｂにフォトレジスト３３を形成したウェハ２について、ＩＲアライナを使用してウェハ２の分割領域と位置合わせを行ない、フォトレジスト３３を露光及び現像して、フォトレジスト３３に分割領域に対応して開口部３５を形成し、マーキング用のドット３９（図６参照）に対応して開口部４１を形成する（図７（ｋ）参照）。各開口部４１の大きさは、例えば写真製版の解像限界の大きさで形成する。また、フォトレジスト３３には、上面側から見て、チップ形成領域形状に対応して角部分に丸みが設けられている。
【００６２】
（１２）表面保護テープ３１を残した状態で、図４（ｌ）を参照して説明した工程（１２）と同様にしてウェハ２のエッチングを行なう。これにより、開口部３５に対応する分離領域のウェハ２が選択的に除去されてウェハ２が個々のチップ４に分割されるとともに、開口部４１に対応してウェハ２の裏面２ｂに凹部からなるドット３９が形成される。開口部４１の寸法は小さいので、開口部４１に対応する領域のウェハ２のエッチングレートは開口部３５に対応する領域に比べて遅くなり、ドット３９はウェハ２を貫通しない（図７（ｌ）参照）。
【００６３】
（１３）アッシャーにより、フォトレジスト３３の除去を行なう（図７（ｍ）参照）。
（１４）ウェハ２の表面２ａ側に紫外線照射機で紫外線照射し、表面保護テープ３１の粘着力をなくす。ピックアップニードル３７でチップ４を押し上げ、個片化したチップ４のピックアップを行なう（図７（ｎ）参照）。
【００６４】
このように、エッチング技術を用いてウェハ２からチップ４を切り出すので、チッピングやクラックの発生を防止することができる。さらに、チップ４の形成領域内にマーキング形成用の開口部４１をもつフォトレジスト３３をマスクにしてウェハ２からチップ４を切り出すことにより、チップ４の切出しと同時に、例えばロット情報や製品情報などの情報をドット３９からなるマーキングに記録することができ、マーキング用の印字工程をなくすことができる。
【００６５】
図８は、半導体装置のさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
（Ａ）に示すように、チップ４の外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７が丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
さらに、チップ４の一側面に、凹凸形状からなるバーコード４３が形成されている。バーコード４３には、例えばロット情報や製品情報などの情報が記録されている。
【００６６】
このチップを製作するための、半導体装置の製造方法の他の実施例は図２から図４を参照して説明した実施例とほぼ同じである。異なる点は、図４（ｋ）を参照して説明した工程（１１）において、フォトレジスト３３に、開口部３５に加えて、バーコード４３に対応する凹凸形状を形成する点である。その後、バーコード４３に対応する凹凸形状をもつフォトレジスト３３をマスクにしてウェハ２を選択的に除去することにより、ウェハ２からチップ４を切り出すのと同時に、チップ４の一側面に凹凸形状からなるバーコード４３を形成することができる。また、図４（ｊ）を参照して説明した工程（１０）におけるウェハの裏面へのチップ識別用のレーザーマーキングは行なってもよいし、行なわなくてもよい。
【００６７】
図９は、半導体装置のさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
（Ａ）に示すように、チップ４の外形を形成するシリコン基板１及び感光性ポリイミド層２１の形成形状は、その角部分２７ａ，２７ｂが丸みをもって形成されている。これにより、チップの搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
さらに、外部接続端子２５の１つである１ピンの位置に最も近い角部分２７ａは、他の３つの角部分２７ｂに比べて丸みの大きさが大きく形成されている。これにより、角部分２７ａ，２７ｂの大きさから１ピンの位置を認識することができる。
【００６８】
このチップを製作するための、半導体装置の製造方法の他の実施例は図２から図４を参照して説明した実施例とほぼ同じである。異なる点は、図４（ｋ）を参照して説明した工程（１１）において、フォトレジスト３３に開口部３５を形成する際に、角部分２７ａに対応する領域のフォトレジスト３３の角部分が角部分２７ｂに対応する領域のフォトレジスト３３の角部分よりも丸みの大きさが大きくなるように、開口部３５を形成する点である。その後、角部分の丸みの大きさが異なるフォトレジスト３３をマスクにしてウェハ２を選択的に除去することにより、ウェハ２からチップ４を切り出すのと同時に、角部分２７ａの丸みの大きさが他の３つの角部分２７ｂに比べて大きく形成されたチップ４を形成することができる。また、図４（ｊ）を参照して説明した工程（１０）におけるウェハの裏面へのチップ識別用のレーザーマーキングは行なってもよいし、行なわなくてもよい。
【００６９】
図１から図９に示した実施例では、第２層間絶縁膜１５の最上層及び最終保護膜の最上層に感光性ポリイミド膜１３，２１を用いているが、本発明はこれに限定されるものではなく、感光性ポリイミド膜に替えて他の材料、例えば熱可塑性樹脂膜を用いてもよい。
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００７０】
【発明の効果】
請求項１に記載された半導体装置の製造方法では、分割工程は、半導体ウェハの一表面に、分割領域に対応して開口部をもち、かつ半導体装置の形成領域形状の角部分に対応して丸みをもつエッチング阻止膜を形成し、エッチング技術によりエッチング阻止膜をマスクにして半導体ウェハを選択的に除去して個々の半導体装置に分割するようにしたので、チッピングやクラックの発生を防止することができる。さらに、切り出した後の半導体装置の角部分に丸みをもたせることができるので、半導体装置の搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００７１】
請求項２に記載された半導体装置の製造方法では、分割工程は、半導体ウェハの一表面に、分割領域に対応して開口部をもち、かつ半導体装置の形成領域形状の少なくとも１辺に対応してバーコード形成用の凹凸形状をもつエッチング阻止膜を形成し、エッチング技術によりエッチング阻止膜をマスクにして半導体ウェハを選択的に除去して個々の半導体装置に分割するようにしたので、チッピングやクラックの発生を防止することができる。さらに、切り出した後の半導体装置の少なくとも一側面に凹凸形状からなるバーコードを形成することができるので、半導体装置の切出しと同時に、例えばロット番号や製造年月日、ウェハ位置、１ピンの位置などの製品情報などの情報をバーコードに記録することができ、バーコードによりチップ認識をすることができるようになる。
【００７２】
請求項３に記載された半導体装置の製造方法では、分割工程は、半導体ウェハの一表面に、分割領域に対応して開口部をもち、かつ半導体装置の形成領域内にマーキング形成用の開口部をもつエッチング阻止膜を形成し、エッチング技術によりエッチング阻止膜をマスクにして半導体ウェハを選択的に除去して個々の半導体装置に分割するようにしたので、チッピングやクラックの発生を防止することができる。さらに、切り出した後の半導体装置に１又は複数の凹部からなるマーキングを形成することができるので、半導体装置の切出しと同時に、例えばロット情報や製品情報などの情報をマーキングに記録することができ、マーキングによりチップ認識をすることができるようになる。
【００７３】
請求項４に記載された半導体装置の製造方法では、請求項２及び３に記載された半導体装置の製造方法において、エッチング阻止膜は半導体装置の形成領域形状の角部分に対応して丸みをもつようにしたので、切り出した後の半導体装置の角部分に丸みをもたせることができ、半導体装置の搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００７４】
請求項５に記載された半導体装置の製造方法では、請求項１及び４に記載された半導体装置の製造方法において、半導体装置ごとのエッチング阻止膜の複数の角部分の１つは、他の角部分とは異なる大きさで丸みが形成されているようにしたので、切り出した後の半導体装置において、角部分の丸みの大きさから特定の角部分を認識することができるようになり、半導体装置の向き、例えば１ピンの位置を認識することができる。
【００７５】
請求項６に記載された半導体装置の製造方法では、エッチング技術によりエッチング阻止膜をマスクにして半導体ウェハを選択的に除去する際にドライエッチング技術を用いるようにしたので、ウェハ上に形成された複数の半導体装置の間隔を、従来のダイシング加工時に比べて大幅に狭くすることができ、１枚のウェハあたりの半導体装置の取れ数を増加させることができる。
【００７６】
請求項７に記載された半導体装置の製造方法では、エッチング阻止膜が形成される側の表面とは反対側の半導体ウェハの表面にテープ材料を貼り付けた後、エッチング阻止膜が形成される側の半導体ウェハの表面を研磨し、半導体ウェハをテープ材料に貼り付けた状態で、半導体ウェハの研磨後の表面にエッチング阻止膜を形成し、半導体ウェハを個々の半導体装置に分割するようにしたので、研磨後の薄くなった半導体ウェハはテープ材料で支持されるため、搬送しやすくなり、半導体装置の厚みを薄く仕上げることができる。さらに、従来技術で使用していたダイシングテープが不要となるため、製造工程での廃棄物の削減を図ることができる。
【００７７】
請求項８に記載された半導体装置では、半導体装置の形成形状の角部分に丸みが形成されているようにしたので、半導体装置の搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００７８】
請求項９に記載された半導体装置では、半導体装置の少なくとも一側面に凹凸形状からなるバーコードが形成されているようにしたので、側面に設けられた凹凸形状からなるバーコードに例えばロット情報や製品情報などの情報を記録することができ、バーコードによりチップ認識をすることができるようになる。
【００７９】
請求項１０に記載された半導体装置では、封止層が形成されている表面とは反対側の半導体基板の表面に１又は複数の凹部からなるマーキングが形成されているようにしたので、複数の凹部からなるマーキングに例えばロット情報や製品情報などの情報を記録することができ、マーキングによりチップ認識をすることができるようになる。
【００８０】
請求項１１に記載された半導体装置では、請求項９又は１０に記載された半導体装置において、半導体装置の形成形状の角部分に丸みが形成されているようにしたので、半導体装置の搬送時などにおけるチッピングやクラックの発生を防止することができ、外観不良の低減及び信頼性の向上を図ることができる。
【００８１】
請求項１２に記載された半導体装置では、請求項８又は１１に記載された半導体装置において、半導体装置の形成形状の角部分に丸みが形成されている場合、複数の角部分の１つは、他の角部分とは異なる大きさで丸みが形成されているようにしたので、角部分の丸みの大きさから特定の角部分を認識することができるようになり、半導体装置の向き、例えば１ピンの位置を認識することができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】半導体装置の製造方法の一実施例の最初を示す工程断面図である。
【図３】同実施例の続きを示す工程断面図である。
【図４】同実施例の最後を示す工程断面図である。
【図５】同実施例でウェハの分割に用いるフォトレジストを示す平面図である。
【図６】半導体装置の他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
【図７】半導体装置の製造方法の他の実施例の一部を示す工程断面図である。
【図８】半導体装置のさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
【図９】半導体装置のさらに他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は側面図である。
【図１０】従来技術の半導体装置の製造方法を示す工程断面図である。
【図１１】従来技術の半導体装置の製造方法における不具合を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【符号の説明】
１　　　シリコン基板
３　　　下地絶縁層
５　　　第１層間絶縁層
７　　　第１金属配線層
９　　　ＰＳＧ膜
１１　　　ＳｉＮ膜
１３，２１　　　感光性ポリイミド層
１５　　　第２層間絶縁層
１７　　　スルーホール
１９　　　第２金属配線層
２３　　　パッド開口部
２５　　　外部接続端子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same. The present invention is applied to a semiconductor device and a method for manufacturing the same, for example, to a chip size package (CSP) technology.
[0002]
[Prior art]
In recent years, there has been an increasing demand for miniaturization and higher performance of various electronic devices, and with these demands, semiconductor devices used in electronic devices have been required to process information along with advanced integrated circuits and high-density mounting. Higher speeds have been required. That is, in response to these demands, the semiconductor device is shifting from a pin insertion type to a surface mount type in order to increase the mounting density. In addition, various packages such as DIP (dual inline package) to QFP (quad flat package) and PGA (pin grid array) have been developed to cope with the increase in the number of pins.
[0003]
However, in the QFP, connection leads for connection to the mounting board are concentrated on the periphery of the package, and the connection leads themselves are thin and easily deformed. It is getting.
Further, PGA has a problem that it is difficult to perform high-speed information processing due to its characteristics because terminals for connecting to a mounting substrate are elongated and a considerable number of terminals are concentrated. Furthermore, since it is a pin insertion type, surface mounting cannot be performed, which is disadvantageous in high-density mounting.
[0004]
Recently, in order to solve various problems of these packages and to realize a semiconductor device capable of handling high-speed information processing, a stress buffer layer is provided between a semiconductor element and a substrate on which a wiring circuit portion is formed. And a BGA (ball grid array) package having a bump electrode serving as an external terminal on the mounting substrate surface side of the substrate on which the wiring circuit portion is formed. BGA is disclosed, for example, in US Pat. No. 5,148,265.
[0005]
In the package disclosed in the specification of US Pat. No. 5,148,265, since the terminals connected to the mounting substrate are ball-shaped solder, the connection leads are not deformed unlike QFP, and the terminals are dispersed over the entire mounting surface. Since they are arranged, the pitch between the terminals is increased, and it is easy to perform surface mounting. Further, compared to PGA, since the length of the bump electrode serving as an external terminal is short, the inductance component is small, the information processing speed is increased, and high-speed information processing is possible.
[0006]
On the other hand, in recent years, with the spread of portable information terminal devices, demands for miniaturization and high-density mounting of semiconductor devices have been increasing. For this reason, recently, a CSP (chip scale package) having a package size almost the same as that of a chip has been developed. For example, a “Nikkei microdevice” (pp. 38 to 64) issued by Nikkei BP (February 1998). ) Discloses various types of CSPs. The CSP disclosed herein bonds a semiconductor element cut into pieces onto a polyimide or ceramic substrate on which a wiring layer is formed, and then bonds the wiring layer and the semiconductor element by wire bonding or single point bonding. It is manufactured by electrically connecting by means of gang bonding, bump bonding, or the like, sealing those connection portions with resin, and finally forming external terminals such as solder bumps.
[0007]
Further, "Nikkei Micro Devices" (pp. 164 to 167) issued by Nikkei BP (April 1998) discloses a manufacturing method for mass-producing CSP. In this manufacturing method, a bump is formed on a semiconductor wafer (hereinafter, referred to as a unit wafer) by plating, portions other than the bump are sealed with resin, external electrodes are formed on the bump portion, and then the wafer is cut into individual pieces. To manufacture individual semiconductor devices.
[0008]
In addition, Japanese Patent Application Laid-Open No. 2000-260910 discloses a method of manufacturing a semiconductor device, which comprises processing wafers at a time and then dividing the wafer into individual pieces. In this method of manufacturing a semiconductor device, a semiconductor device in which the side surfaces of the individual pieces are covered with a resin is manufactured.
[0009]
A conventional method for manufacturing a semiconductor device will be described with reference to FIG.
(1) A wiring made of copper is formed by electroplating or the like on a wafer 2 on which a semiconductor element is formed on one surface and a metal wiring layer (not shown) including electrode pads is formed thereon. . This copper wiring is electrically connected to an electrode pad formed on the wafer 2. After the ultraviolet curable dicing tape 45 is attached to the surface of the wafer 2 opposite to the surface on which the copper wiring is formed, grooves 47 are formed on the surface of the wafer 2 by a peripheral blade (dicing saw) rotated at a high speed. The groove 47 is formed in a portion to be a peripheral portion of each chip (semiconductor device). The blade thickness of the dicing saw used for forming the groove 47 is 35 to 150 μm (micrometer). The width of the groove 47 is formed larger than this blade thickness by 1 to 5 μm, and its depth is, for example, 10 μm or more. By setting the depth of the groove 47 to 10 μm or more, it is possible to form the groove 47 with a stable width independently of the shape of the tip of the blade (see (a)).
[0010]
(2) The surface of the wafer 2 is filled with the resin 49. At this time, the resin 49 to be filled also enters the groove 47. After the surface of the resin is polished by a polishing blade until a portion of the copper wiring covered with the resin 49 is exposed, the external connection terminals 25 such as solder balls are formed on the exposed copper wiring. Thereafter, a groove 51 is formed in the resin 49 formed on the groove 47 by a dicing saw that rotates at a high speed (see (b)).
[0011]
(3) The wafer 2 in a region corresponding to the groove 51 is cut by a dicing saw that rotates at high speed, and the wafer 2 is divided into individual chips 53. The dicing saw used for this cutting has a smaller blade thickness than the dicing saw used for forming the groove 51, and the groove 53 is formed with a smaller width than the groove 51 (see (c)).
(4) After the dicing tape 45 is cured by irradiating ultraviolet rays, the chips 53 singulated by using the pickup needle 37 are pushed up and taken out (see (d)).
[0012]
[Problems to be solved by the invention]
In a conventional method of manufacturing a semiconductor device in which a chip is cut out of a wafer using a dicing saw, when dicing is performed, as shown in FIG. 11, chipping (chip chipping) and cracks (cracks) on the back surface of the wafer 2. And the bending stress of the chip is reduced. In addition, in the wafer-level CSP, the chip is engraved on the back surface of the chip, and the back surface of the chip becomes the front surface side during mounting.
[0013]
An object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing occurrence of chipping or cracking when cutting a chip from a wafer, and a semiconductor device manufactured by the method.
[0014]
[Means for Solving the Problems]
The method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device including a dividing step of dividing a semiconductor wafer on which a plurality of semiconductor devices are formed into individual semiconductor devices. On one surface of the semiconductor wafer, an etching stop film having an opening corresponding to the divided region and having a round shape corresponding to the corner of the semiconductor device forming region shape is formed, and the etching stop film is formed by an etching technique. The semiconductor wafer is selectively removed as a mask and divided into individual semiconductor devices.
[0015]
Since chips (semiconductor devices) are cut out of the wafer by using the etching technique, occurrence of chipping and cracks can be prevented.
Furthermore, in the conventional chip singulation, the chip shape was rectangular because it was cut in the vertical and horizontal directions by dicing technology. However, according to the semiconductor device manufacturing method of the present invention, chip singulation is performed by etching. Thus, the chip can be formed into an arbitrary shape.
[0016]
In the first aspect of the method of manufacturing a semiconductor device according to the present invention, the chip is cut out from the wafer by using the etching stopper film having a round shape corresponding to the corner of the shape of the chip forming region as a mask. The corners can be rounded. This makes it possible to prevent chipping and cracks from occurring at the time of transporting the chip, for example, by eliminating corners and making the chip smooth, thereby reducing appearance defects and improving reliability. it can.
[0017]
According to a second aspect of the method of manufacturing a semiconductor device of the present invention, the dividing step has an opening on one surface of the semiconductor wafer corresponding to the divided region and corresponds to at least one side of a semiconductor device forming region shape. Then, an etching stopper film having a concavo-convex shape for forming a bar code is formed, and the semiconductor wafer is selectively removed by an etching technique using the etching stopper film as a mask to divide the semiconductor wafer into individual semiconductor devices.
[0018]
In the second aspect of the method of manufacturing a semiconductor device according to the present invention, since chips are cut out of the wafer by using an etching technique, occurrence of chipping and cracks can be prevented. Further, the chip is cut out from the wafer by using the etching stopper film having the uneven shape for barcode formation as a mask corresponding to at least one side of the chip forming region shape, so that at least one side surface of the cut chip is uneven. A bar code having a shape can be formed. As a result, information such as product information such as a lot number, a manufacturing date, a wafer position, and the position of a pin can be recorded on a barcode at the same time as chip extraction, and chip recognition can be performed using the barcode. Will be able to
[0019]
According to a third aspect of the method of manufacturing a semiconductor device of the present invention, in the dividing step, an opening for marking is formed in one surface of the semiconductor wafer corresponding to the divided region, and the opening is formed in the formation region of the semiconductor device. An etching stopper film having a portion is formed, and the semiconductor wafer is selectively removed by an etching technique using the etching stopper film as a mask to divide the semiconductor wafer into individual semiconductor devices.
[0020]
In the third aspect of the method of manufacturing a semiconductor device according to the present invention, since chips are cut out of the wafer by using an etching technique, occurrence of chipping and cracks can be prevented. Furthermore, by cutting a chip from a wafer using an etching stopper film having an opening for forming a marking in a chip formation region as a mask, it is possible to form a marking comprising one or more concave portions on the chip after cutting. it can. Accordingly, information such as lot information and product information can be recorded on the marking at the same time as the chip is cut out, and the chip can be recognized by the marking.
[0021]
A first aspect of a semiconductor device of the present invention is a semiconductor device in which a semiconductor element is formed on one surface of a semiconductor substrate, and a sealing layer is further formed on the semiconductor element. The roundness is formed.
[0022]
In the first aspect of the semiconductor device of the present invention, since the corners of the formed shape of the chip (semiconductor device) are rounded, occurrence of chipping and cracking at the time of transporting the chip can be prevented. Defects can be reduced and reliability can be improved.
[0023]
A second aspect of the semiconductor device of the present invention is a semiconductor device in which a semiconductor element is formed on one surface of a semiconductor substrate and a sealing layer is further formed on the semiconductor element. Is formed.
[0024]
According to the second aspect of the semiconductor device of the present invention, information such as lot information and product information can be recorded on a bar code having an uneven shape provided on a side surface, and a chip can be recognized by the bar code. become.
[0025]
A third aspect of the semiconductor device according to the present invention is a semiconductor device in which a semiconductor element is formed on one surface of a semiconductor substrate and a sealing layer is further formed thereon, wherein the sealing layer is formed. A marking comprising one or a plurality of concave portions is formed on the surface of the semiconductor substrate opposite to the surface.
[0026]
According to the third aspect of the semiconductor device of the present invention, information such as lot information and product information can be recorded on the marking including the plurality of concave portions, and the chip can be recognized by the marking.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
In the second aspect and the third aspect of the method for manufacturing a semiconductor device of the present invention, it is preferable that the etching stopper film has a round shape corresponding to a corner of a shape of a formation region of the semiconductor device. As a result, the corners of the chip after cutting can be rounded, chipping and cracking can be prevented when the chip is conveyed, etc., thereby reducing appearance defects and improving reliability. it can.
[0028]
In the case where an etching stop film having a roundness corresponding to a corner portion of a semiconductor device forming region shape is used, one of the plurality of corner portions of the etching stop film for each semiconductor device has a size different from other corner portions. It is preferable that roundness is formed. As a result, in the chip after cutting out, a specific corner portion can be recognized from the roundness of the corner portion, and the direction of the chip, for example, the position of one pin can be recognized.
[0029]
Further, it is preferable to use a dry etching technique when the semiconductor wafer is selectively removed using the etching stopper film as a mask by the etching technique. As a result, by using a dry etching technique capable of anisotropic etching, the interval between a plurality of chips formed on a wafer can be significantly reduced as compared with the conventional dicing process, and one wafer can be formed. The number of chips per chip can be increased.
[0030]
Further, after a tape material is attached to the surface of the semiconductor wafer opposite to the surface on which the etching stopper is formed, the surface of the semiconductor wafer on which the etching stopper is formed is polished, It is preferable that the etching stopper film is formed on the polished surface of the semiconductor wafer while the wafer is attached to the tape material, and the semiconductor wafer is divided into individual semiconductor devices. As a result, the thinned semiconductor wafer after polishing is supported by the tape material, so that it can be easily transported, and the thickness of the chip can be reduced. Further, since the dicing tape used in the prior art is not required, waste in the manufacturing process can be reduced.
[0031]
In the second and third aspects of the semiconductor device of the present invention, it is preferable that roundness is formed at a corner portion of a chip formation shape. As a result, it is possible to prevent chipping and cracks from occurring at the time of transporting chips, etc., and it is possible to reduce appearance defects and improve reliability.
[0032]
Further, when the corner portion of the chip forming shape is rounded, it is preferable that one of the plurality of corner portions has a roundness different in size from the other corner portions. As a result, a specific corner portion can be recognized from the roundness of the corner portion, and the direction of the chip, for example, the position of one pin can be recognized.
[0033]
【Example】
1A and 1B are diagrams showing one embodiment of a semiconductor device, wherein FIG. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along the line AA in FIG.
A base insulating film 3 made of a silicon oxide film is formed on a silicon substrate 1. A polysilicon film (not shown) such as a gate electrode and a resistor is formed on the base insulating film 3. On the base insulating film 3, a first interlayer insulating layer 5 made of, for example, a boro-phosphosilicate glass (BPSG) film is formed. Although not shown, a semiconductor element such as a transistor is formed below the first interlayer insulating layer 5 in another region of the chip, and a contact hole is formed in the first interlayer insulating layer 5.
[0034]
On the first interlayer insulating layer 5, a first metal wiring layer 7 made of, for example, an Al-Si alloy (Si: 1 w% (mass percent)) is formed. FIG. 1 shows only the electrode pad portion of the first metal wiring layer 7.
On the first interlayer insulating layer 5 and the first metal wiring layer 7, for example, a lower layer has a PSG (phosphosilicate glass) film 9 having a thickness of 0.4 μm, and an upper layer has a SiN (silicon nitride) having a thickness of 1.2 μm. Film) A passivation film composed of the film 11 is formed. Further, a photosensitive polyimide layer 13 having a thickness of, for example, 5.3 μm is formed thereon. The PSG film 9, the SiN film 11, and the photosensitive polyimide layer 13 form a second interlayer insulating layer 15.
[0035]
In the second interlayer insulating layer 15, through holes 17 are formed corresponding to the electrode pads of the first metal wiring layer 7. The photosensitive polyimide layer 13 portion of the through hole 17 is formed in a tapered shape.
A second metal wiring layer 19 made of, for example, an Al—Si alloy (Si: 1 w%) or copper is formed on the second interlayer insulating layer 15 and in the through hole 17. The thickness of the second metal wiring layer 19 is, for example, 3 μm, and a part of the second metal wiring layer 19 forms a second electrode pad portion.
[0036]
A photosensitive polyimide layer 21 having a thickness of, for example, 25 μm is formed on the photosensitive polyimide layer 13 including the second metal wiring layer 19. The photosensitive polyimide layer 21 forms a sealing layer.
[0037]
The photosensitive polyimide layer 21 has a pad opening 23 corresponding to the second electrode pad of the second metal wiring layer 19. An external connection terminal 25 made of, for example, solder is formed in the pad opening 23. The external connection terminal 25 is provided with a tip portion protruding from the surface of the photosensitive polyimide layer 21.
[0038]
As shown in FIG. 1A, the shape of the silicon substrate 1 and the photosensitive polyimide layer 21 forming the outer shape of the chip is such that the corners 27 are rounded. Accordingly, occurrence of chipping and cracking at the time of transporting the chip can be prevented, and appearance defects can be reduced and reliability can be improved.
[0039]
2 to 4 are process sectional views showing one embodiment of a method for manufacturing a semiconductor device.
(1) After a base insulating layer 3 and semiconductor elements such as transistors (not shown) are formed on the wafer 2, a BPSG film as a first interlayer insulating layer 5 is formed on the wafer 2. A contact hole (not shown) is formed in the first interlayer insulating layer 5, and the first interlayer insulating layer 5 and the base insulating layer 3 on a division region for dividing a chip from a wafer are selectively removed. An Al—Si alloy (Si: 1 w%) is deposited to a thickness of 3 μm on the entire surface of the wafer 2 by, for example, a sputtering method to form a first metal material layer, and the first metal material layer is formed by photolithography and etching. The first metal wiring layer 7 is formed by patterning the material layer (see FIG. 2A).
[0040]
(2) A PSG film 9 having a thickness of 0.4 μm is formed on the entire surface of the wafer 2 by, for example, a CVD (chemical vapor deposition) method, and a SiN film 11 is further formed thereon with a thickness of 1.2 μm. To form a passivation film. Further thereon, for example, a positive photosensitive polyimide material layer is formed in a thickness of 5.3 μm by spin coating.
[0041]
By performing exposure and development processing using a gradation mask, a tapered opening is formed in the positive photosensitive polyimide material layer corresponding to the first metal wiring layer 7, and an opening is formed in the divided region. Thereafter, a photosensitive polyimide layer 13 is formed by performing a polyimide curing treatment at 320 ° C. The PSG film 9, the SiN film 11, and the photosensitive polyimide layer 13 constitute a second interlayer insulating layer 15 (see FIG. 2B).
[0042]
Here, the gradation mask has a two-dimensional distribution of light transmittance, and the transmittance changes stepwise or continuously in the two-dimensional distribution. The gradation mask is disclosed in, for example, Japanese Patent Application Laid-Open No. 9-146259. By using the gradation mask, a tapered trimming opening and a pad opening can be formed in the photosensitive polyimide layer 13. Thereby, sufficient coverage (step coverage) of the second metal wiring layer formed in the pad opening can be obtained. A tapered shape can be similarly formed by using, for example, a photosensitive polybenzoxazole layer instead of the photosensitive polyimide layer 13.
[0043]
(3) The SiN film 11 and the PSG film 9 are etched using the photosensitive polyimide layer 13 as a mask, and the PSG film 9, the SiN film 11, and the photosensitive polyimide layer 13 are sequentially formed on the first metal wiring layer 7 from the lower layer side. Through holes 17 are formed in the second interlayer insulating layer 15 made of, and the PSG film 9 and the SiN film 11 in the divided regions are removed (see FIG. 2C).
[0044]
(4) The second metal wiring layer 19 is formed on the second interlayer insulating layer 15 and in the through hole 17. Here, since the through-hole 17 is formed in a tapered shape, sufficient coverage can be obtained for the second metal wiring layer 19 to be the second metal wiring layer (see FIG. 2D).
[0045]
The material of the second metal wiring layer 19 is, for example, an aluminum alloy layer (Al-Si alloy (Si: 1 w%), an Al-Si-Cu alloy (Si: 1 w%, Cu: 0.5 w%), or Al-Cu ( Cu: 1 w%), Al-Cu (Cu: 2 w%), and copper.
[0046]
When an Al-Si alloy (Si: 1 w%) is used as the material of the second metal wiring layer 19, an aluminum alloy layer made of an Al-Si alloy (Si: 1 w%) is formed to a thickness of 3 µm by a sputtering method. Further, a barrier metal layer (not shown) composed of a Ti layer / Ni layer / Ag layer (thickness: 0.1 μm / 0.4 μm / 0.1 μm) is further formed thereon by sputtering or vapor deposition. A resist pattern corresponding to the wiring pattern is formed by resist coating, photolithography and exposure and development. A barrier metal is selectively removed by wet etching, and an aluminum alloy layer is selectively removed by dry etching to form a wiring pattern. After the etching, the resist pattern is removed by a plasma asher. The barrier metal layer may be another metal material, for example, a Ti layer / Ni layer / Au layer, a Ni layer / Pd layer / Au layer, and the like.
[0047]
When copper is used as the material of the second metal wiring layer 19, chromium for preventing migration of copper and improving the adhesion is formed in a thickness of 0.1 μm and copper is formed in a thickness of 0.5 μm sequentially by a sputtering method. Form a film. A resist pattern corresponding to the wiring pattern is formed by resist coating, photolithography and exposure and development. A copper wiring is formed to a thickness of 3 μm by electrolytic plating, and further, nickel is formed to a thickness of 3 μm, palladium to a thickness of 0.5 μm, and gold to a thickness of 1 μm. After removing the resist pattern with an asher, the chromium and copper in the portion where the copper wiring is not formed are removed by wet etching to complete the second metal wiring layer 19.
[0048]
(5) For example, a negative photosensitive polyimide material 12 is applied to a thickness of 25 μm by spin coating. Exposure is performed using a reticle having a light shielding portion corresponding to the pad opening forming region and the divided region (see the arrow), and light is irradiated to the negative photosensitive polyimide material 12 excluding the pad opening forming region and the divided region. (See FIG. 2E).
[0049]
(6) and performing a development process to form a pad opening 23 in the negative photosensitive polyimide material 12 corresponding to the second electrode pad portion of the second metal wiring layer 19, and to form the negative photosensitive polyimide in the divided region. Material 12 is removed. After that, a polyimide curing treatment at 320 ° C. is performed to form the photosensitive polyimide layer 13 (see FIG. 3F).
[0050]
(7) A 300 μm thick cream solder film is formed at a position corresponding to the position of the pad opening 23 by a screen printing method, and then heated at a temperature of 260 ° C. for 10 seconds by a heat melting method using an infrared reflow furnace. The external connection terminals 25 are formed. Thereafter, the flux used in the screen printing method is removed with a dedicated cleaning liquid, washed with water, and dried (see FIG. 3 (g)). 3 (g) to 4 (n), the illustration of the insulating layer and the metal wiring layer formed in the above steps (1) to (6) is omitted, and the wafer 2 is shown integrally. The illustration of the grooves provided in the photosensitive polyimide layer 13 corresponding to the divided areas is omitted.
[0051]
(8) A wafer test is performed by bringing test pins into contact with the external connection terminals 25. As a result, non-defective and defective chips are sorted out and data is stored for each wafer. A surface protection tape (tape material) 31 for grinding is attached to the surface 2a of the wafer 2 on the side where the external connection terminals 25 are formed. Here, as the surface protection tape 31, for example, a material that is cured by irradiating ultraviolet rays and loses adhesive strength is used (see FIG. 3 (h)).
[0052]
(9) The back surface 2b opposite to the front surface 2a of the wafer 2 is grind-polished to reduce the thickness of the wafer 2 to, for example, 50 to 200 μm (see FIG. 3 (i)).
[0053]
(10) After the back surface 2b of the wafer 2 is polished, laser marking for chip identification is performed on the back surface 2b while the surface protection tape 31 is left without being peeled off. In the laser marking, a transmission type alignment function using (IR) infrared rays is used, and printing (not shown) is provided on the back surface 2b corresponding to each chip formation region. A photoresist (etching stop film) 33 is applied on the back surface 2b by spin coating (see FIG. 3 (j)).
[0054]
(11) Alignment with the divided area of the wafer 2 is performed using an IR aligner, and the photoresist 33 is exposed and developed, and an opening is formed in the photoresist 33 corresponding to the divided area as shown in FIG. 35 are formed (see FIG. 4K). The width of the opening 35 is, for example, 1 μm. The photoresist 33 has rounded corners corresponding to the shape of the chip formation region when viewed from the top side (see FIG. 5).
[0055]
(12) With the surface protection tape 31 left, for example, the wafer 2 is used with the back surface 2b facing the plasma chamber, using an anode-coupled parallel plate type dry etching apparatus (ICP (Inductive Coupled Plasma) etcher). Then, the wafer 2 is etched. SF ₆ (Sulfur hexafluoride) and C ₄ F ₈ A reaction gas in which (perfluorocyclobutane) was mixed at a rate of 110 cc and 100 cc, respectively, was introduced from the inlet, the pressure in the reaction chamber was maintained at 2.1 Pa, and high-frequency power of 600 W was applied to the coil for 5.5 seconds. The silicon is removed from the processed portion of the wafer 2 by causing a physicochemical reaction or the like between the exposed silicon of the processed portion and radicals or reactive gas ions remaining in the plasma. Next, SF ₆ Stop and C ₄ F ₈ 190 cc, the pressure in the reaction chamber is maintained at 1.6 Pa, and a high-frequency power of 600 W is applied to the coil for 5 seconds to deposit a reaction product on the side wall of the groove or hole from which silicon has been removed. These steps of 5.5 seconds and 5.0 seconds are repeated, and the etching proceeds anisotropically while the reaction product serves as an etching mask for the side wall of the groove or hole. In this plasma etching process, the etching is stopped by the surface protection tape 31 in the divided area. Thus, the wafer 2 is divided into individual chips 4 (see FIG. 4 (l)).
[0056]
(13) The photoresist 33 is removed by an asher (see FIG. 4 (m)).
(14) The surface 2a of the wafer 2 is irradiated with ultraviolet light by an ultraviolet light irradiator to eliminate the adhesive force of the surface protection tape 31. The chip 4 is pushed up by the pick-up needle 37 to pick up the singulated chip 4 (see FIG. 4 (n)).
[0057]
As described above, since the chips 4 are cut out from the wafer 2 by using the etching technique, occurrence of chipping and cracks can be prevented.
Furthermore, by cutting out the chip from the wafer 2 using the photoresist 33 having a roundness corresponding to the corner of the formation region shape of the chip 4 as a mask, the corner of the chip 4 after cutting can be rounded. . This can prevent chipping and cracks from occurring when the chip 4 is conveyed, etc., and can reduce appearance defects and improve reliability.
[0058]
Further, after the surface protection tape 31 is attached to the front surface 2a of the wafer, the back surface 2b of the wafer 2 is polished, and in a state where the wafer 2 is attached to the surface protection tape 31, a photo is applied to the polished back surface 2b of the wafer 2. Since the resist 33 is formed and the wafer 2 is divided into individual chips 4, the thinned wafer 2 after polishing is supported by the surface protection tape 31, so that the wafer 2 is easily transported and the thickness of the chip 4 is reduced. Can be finished. Further, since the dicing tape used in the prior art is not required, waste in the manufacturing process can be reduced.
[0059]
6A and 6B are diagrams showing another embodiment of the semiconductor device, wherein FIG. 6A is a plan view and FIG. 6B is a side view.
As shown in (A), the shape of the silicon substrate 1 and the photosensitive polyimide layer 21 forming the outer shape of the chip 4 is such that the corners 27 are rounded. Accordingly, occurrence of chipping and cracking at the time of transporting the chip can be prevented, and appearance defects can be reduced and reliability can be improved.
Further, on the surface of the silicon substrate 1 opposite to the surface on which the external connection terminals 25 are formed, a plurality of dots 39 formed of concave portions are formed, and marking is formed by the dots 39.
[0060]
FIG. 7 is a process sectional view showing a part of another embodiment of the method of manufacturing the semiconductor device. In this embodiment, the chip shown in FIG. 6 is manufactured. Steps (1) to (10) are almost the same as the embodiment described with reference to FIGS. However, in this embodiment, laser marking for chip identification on the back surface of the wafer is not performed in step (10). Hereinafter, this example will be described from step (11).
[0061]
(11) The wafer 2 having the photoresist 33 formed on the back surface 2b is aligned with the divided area of the wafer 2 using an IR aligner, and the photoresist 33 is exposed and developed, and the photoresist 33 is divided into the divided area. An opening 35 is formed correspondingly, and an opening 41 is formed corresponding to the marking dot 39 (see FIG. 6) (see FIG. 7 (k)). The size of each opening 41 is formed, for example, at the resolution limit of photolithography. In addition, the photoresist 33 has rounded corners corresponding to the shape of the chip formation region when viewed from the upper surface side.
[0062]
(12) With the surface protection tape 31 left, the wafer 2 is etched in the same manner as in the step (12) described with reference to FIG. As a result, the wafer 2 in the separation region corresponding to the opening 35 is selectively removed, the wafer 2 is divided into individual chips 4, and a concave portion is formed on the back surface 2 b of the wafer 2 corresponding to the opening 41. Dots 39 are formed. Since the size of the opening 41 is small, the etching rate of the wafer 2 in the region corresponding to the opening 41 becomes slower than that in the region corresponding to the opening 35, and the dots 39 do not penetrate the wafer 2 (FIG. 7 (l)). reference).
[0063]
(13) The photoresist 33 is removed by an asher (see FIG. 7 (m)).
(14) The surface 2a of the wafer 2 is irradiated with ultraviolet light by an ultraviolet light irradiator to eliminate the adhesive force of the surface protection tape 31. The chip 4 is pushed up by the pick-up needle 37 to pick up the singulated chip 4 (see FIG. 7 (n)).
[0064]
As described above, since the chips 4 are cut out from the wafer 2 by using the etching technique, occurrence of chipping and cracks can be prevented. Further, the chip 4 is cut out from the wafer 2 by using a photoresist 33 having an opening 41 for forming a mark in a formation area of the chip 4 as a mask. Information can be recorded on the marking composed of the dots 39, and the printing step for marking can be eliminated.
[0065]
8A and 8B are views showing still another embodiment of the semiconductor device, wherein FIG. 8A is a plan view and FIG. 8B is a side view.
As shown in (A), the shape of the silicon substrate 1 and the photosensitive polyimide layer 21 forming the outer shape of the chip 4 is such that the corners 27 are rounded. Accordingly, occurrence of chipping and cracking at the time of transporting the chip can be prevented, and appearance defects can be reduced and reliability can be improved.
Further, a bar code 43 having an uneven shape is formed on one side surface of the chip 4. The barcode 43 records information such as lot information and product information.
[0066]
Another embodiment of the method of manufacturing the semiconductor device for manufacturing this chip is substantially the same as the embodiment described with reference to FIGS. The difference is that in the step (11) described with reference to FIG. 4 (k), in addition to the openings 35, the concavo-convex shape corresponding to the bar code 43 is formed in the photoresist 33. Thereafter, by selectively removing the wafer 2 using the photoresist 33 having the uneven shape corresponding to the bar code 43 as a mask, the chip 4 is cut out from the wafer 2 and at the same time, one side of the chip 4 Bar code 43 can be formed. Further, the laser marking for chip identification on the back surface of the wafer in the step (10) described with reference to FIG. 4 (j) may or may not be performed.
[0067]
9A and 9B are diagrams showing still another embodiment of the semiconductor device, wherein FIG. 9A is a plan view and FIG. 9B is a side view.
As shown in (A), the silicon substrate 1 and the photosensitive polyimide layer 21 forming the outer shape of the chip 4 are formed so that corner portions 27a and 27b are rounded. Accordingly, occurrence of chipping and cracking at the time of transporting the chip can be prevented, and appearance defects can be reduced and reliability can be improved.
Further, the corner 27a closest to the position of one pin, which is one of the external connection terminals 25, is formed to have a larger roundness than the other three corners 27b. Thus, the position of one pin can be recognized from the size of the corner portions 27a and 27b.
[0068]
Another embodiment of the method of manufacturing the semiconductor device for manufacturing this chip is substantially the same as the embodiment described with reference to FIGS. The difference is that, in the step (11) described with reference to FIG. 4K, when the opening 35 is formed in the photoresist 33, the corner of the photoresist 33 in the region corresponding to the corner 27a The point is that the opening 35 is formed so that the size of the roundness is larger than the corner portion of the photoresist 33 in the region corresponding to the portion 27b. Thereafter, the wafer 4 is selectively removed by using the photoresist 33 having the different roundness of the corners as a mask, so that the chips 4 are cut out from the wafer 2 and at the same time, the roundness of the corners 27a is reduced. The chip 4 formed larger than the three corner portions 27b can be formed. Further, the laser marking for chip identification on the back surface of the wafer in the step (10) described with reference to FIG. 4 (j) may or may not be performed.
[0069]
In the embodiment shown in FIGS. 1 to 9, the photosensitive polyimide films 13 and 21 are used as the uppermost layer of the second interlayer insulating film 15 and the uppermost layer of the final protective film, but the present invention is not limited to this. Instead of the photosensitive polyimide film, another material such as a thermoplastic resin film may be used.
Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and various modifications can be made within the scope of the present invention described in the claims.
[0070]
【The invention's effect】
In the method of manufacturing a semiconductor device according to the first aspect, the dividing step has an opening on one surface of the semiconductor wafer corresponding to the divided region, and corresponds to a corner of the semiconductor device forming region shape. A rounded etching stop film is formed, and the semiconductor wafer is selectively removed using the etching stop film as a mask by an etching technique to divide the semiconductor wafer into individual semiconductor devices, thereby preventing occurrence of chipping and cracks. Can be. Further, since the corners of the semiconductor device after being cut out can be rounded, chipping and cracks can be prevented from occurring at the time of transporting the semiconductor device, etc., thereby reducing appearance defects and improving reliability. be able to.
[0071]
In the method of manufacturing a semiconductor device according to the present invention, the dividing step has an opening on one surface of the semiconductor wafer corresponding to the divided region and corresponds to at least one side of the semiconductor device forming region shape. To form an etching stopper film having a concavo-convex shape for forming a bar code, and selectively remove the semiconductor wafer using the etching stopper film as a mask by an etching technique to divide the semiconductor wafer into individual semiconductor devices. Cracks can be prevented from occurring. Further, since a bar code having an uneven shape can be formed on at least one side surface of the semiconductor device after cutting, for example, a lot number, a manufacturing date, a wafer position, and a position of 1 pin can be simultaneously formed with the cutting of the semiconductor device. Such as product information can be recorded in a barcode, and chip recognition can be performed using the barcode.
[0072]
In the method of manufacturing a semiconductor device according to claim 3, the dividing step has an opening corresponding to the divided region on one surface of the semiconductor wafer, and an opening for forming a marking in the formation region of the semiconductor device. Is formed, and the semiconductor wafer is selectively removed by the etching technique using the etching stopper film as a mask to divide the semiconductor wafer into individual semiconductor devices, thereby preventing the occurrence of chipping and cracks. it can. Furthermore, since a marking made of one or more concave portions can be formed on the semiconductor device after the cutting, information such as lot information or product information can be recorded on the marking at the same time as the cutting of the semiconductor device, The marking enables chip recognition.
[0073]
In the method of manufacturing a semiconductor device according to the fourth aspect, in the method of manufacturing a semiconductor device according to the second and third aspects, the etching stopper film has a round shape corresponding to a corner portion of a formation region shape of the semiconductor device. As a result, the corners of the semiconductor device after cutting can be rounded, chipping and cracking can be prevented when the semiconductor device is transported, etc., reducing appearance defects and improving reliability. Can be achieved.
[0074]
In the method of manufacturing a semiconductor device according to a fifth aspect, in the method of manufacturing a semiconductor device according to the first and fourth aspects, one of the plurality of corner portions of the etching stopper film for each semiconductor device may have another corner portion. Since the roundness is formed with a size different from that of the portion, the specific corner portion can be recognized from the rounded size of the corner portion in the semiconductor device after cutting out, and the semiconductor device , For example, the position of one pin.
[0075]
In the method of manufacturing a semiconductor device according to the sixth aspect, since the dry etching technique is used when the semiconductor wafer is selectively removed by using the etching stopper film as a mask by the etching technique, the semiconductor device is formed on the wafer. The interval between a plurality of semiconductor devices can be significantly narrowed as compared with the conventional dicing process, and the number of semiconductor devices per wafer can be increased.
[0076]
In the method of manufacturing a semiconductor device according to the seventh aspect, a tape material is attached to a surface of a semiconductor wafer opposite to a surface on which an etching stopper is formed, and then the etching stopper is formed. Since the surface of the semiconductor wafer was polished and the semiconductor wafer was attached to a tape material, an etching stopper film was formed on the polished surface of the semiconductor wafer, and the semiconductor wafer was divided into individual semiconductor devices. Since the thinned semiconductor wafer after polishing is supported by the tape material, it can be easily transported, and the thickness of the semiconductor device can be reduced. Further, since the dicing tape used in the prior art is not required, waste in the manufacturing process can be reduced.
[0077]
In the semiconductor device according to the eighth aspect, since roundness is formed at a corner portion of the formed shape of the semiconductor device, it is possible to prevent occurrence of chipping and cracking at the time of transporting the semiconductor device and the like, External appearance defects can be reduced and reliability can be improved.
[0078]
In the semiconductor device according to the ninth aspect, since the bar code having the uneven shape is formed on at least one side surface of the semiconductor device, the bar code having the uneven shape provided on the side surface has, for example, lot information or the like. Information such as product information can be recorded, and chip recognition can be performed using a barcode.
[0079]
In the semiconductor device according to the tenth aspect, since a marking including one or a plurality of recesses is formed on the surface of the semiconductor substrate opposite to the surface on which the sealing layer is formed, a plurality of the plurality of recesses are formed. For example, information such as lot information and product information can be recorded on the marking formed by the concave portion, and the chip can be recognized by the marking.
[0080]
In the semiconductor device according to the eleventh aspect, in the semiconductor device according to the ninth or tenth aspect, the corners of the formed shape of the semiconductor device are rounded, so that the semiconductor device can be transported. Can prevent occurrence of chipping and cracks, and can reduce appearance defects and improve reliability.
[0081]
In the semiconductor device according to the twelfth aspect, in the semiconductor device according to the eighth or eleventh aspect, when a corner portion of a formed shape of the semiconductor device is rounded, one of the plurality of corner portions includes: Since the roundness is formed in a different size from the other corners, a specific corner can be recognized from the roundness of the corner, and the direction of the semiconductor device, for example, 1 The position of the pin can be recognized.
[Brief description of the drawings]
FIGS. 1A and 1B are views showing one embodiment of a semiconductor device, wherein FIG. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along a line AA in FIG.
FIG. 2 is a process sectional view illustrating the beginning of the embodiment of the method of manufacturing the semiconductor device;
FIG. 3 is a process sectional view showing a continuation of the example.
FIG. 4 is a process sectional view showing the end of the example.
FIG. 5 is a plan view showing a photoresist used for dividing the wafer in the embodiment.
6A and 6B are diagrams showing another embodiment of the semiconductor device, wherein FIG. 6A is a plan view and FIG. 6B is a side view.
FIG. 7 is a process sectional view showing a part of another embodiment of the method of manufacturing the semiconductor device;
8A and 8B are diagrams showing still another embodiment of the semiconductor device, wherein FIG. 8A is a plan view and FIG. 8B is a side view.
9A and 9B are diagrams showing still another embodiment of the semiconductor device, wherein FIG. 9A is a plan view and FIG. 9B is a side view.
FIG. 10 is a process sectional view illustrating the method for manufacturing the semiconductor device of the related art.
11A and 11B are diagrams showing a defect in a method of manufacturing a semiconductor device according to the related art, where FIG. 11A is a plan view and FIG. 11B is a cross-sectional view taken along a line AA in FIG.
[Explanation of symbols]
1 Silicon substrate
3 Base insulating layer
5 First interlayer insulating layer
7 First metal wiring layer
9 PSG film
11 SiN film
13,21 Photosensitive polyimide layer
15 Second interlayer insulating layer
17 Through hole
19 Second metal wiring layer
23 Pad opening
25 External connection terminal

Claims

In a semiconductor device manufacturing method including a dividing step of dividing a semiconductor wafer on which a plurality of semiconductor devices are formed into individual semiconductor devices,
The dividing step includes, on one surface of the semiconductor wafer, forming an etching stopper film having an opening corresponding to the divided region and having a rounded shape corresponding to a corner of the shape of the semiconductor device forming region. A method of manufacturing a semiconductor device, comprising selectively removing a semiconductor wafer using the etching stopper film as a mask and dividing the semiconductor wafer into individual semiconductor devices.

In a semiconductor device manufacturing method including a dividing step of dividing a semiconductor wafer on which a plurality of semiconductor devices are formed into individual semiconductor devices,
The dividing step includes, on one surface of the semiconductor wafer, an etching stopper film having an opening corresponding to the divided region and having a barcode forming uneven shape corresponding to at least one side of the semiconductor device forming region shape. Forming a semiconductor wafer by using an etching stopper film as a mask by an etching technique, and selectively removing the semiconductor wafer to divide the semiconductor wafer into individual semiconductor devices.

In a semiconductor device manufacturing method including a dividing step of dividing a semiconductor wafer on which a plurality of semiconductor devices are formed into individual semiconductor devices,
The dividing step includes, on one surface of a semiconductor wafer, an etching stop film having an opening corresponding to the divided region, and having an opening for forming a marking in a formation region of the semiconductor device, and forming the etching stop film by an etching technique. A method for manufacturing a semiconductor device, wherein a semiconductor wafer is selectively removed by using an etching stopper film as a mask and divided into individual semiconductor devices.

4. The method of manufacturing a semiconductor device according to claim 2, wherein the etching stopper film has a round shape corresponding to a corner portion of a shape of a formation region of the semiconductor device.

5. The method of manufacturing a semiconductor device according to claim 1, wherein one of the plurality of corners of the etching stopper film for each semiconductor device has a different size from the other corners and is rounded.

6. The method of manufacturing a semiconductor device according to claim 1, wherein a dry etching technique is used when the semiconductor wafer is selectively removed using the etching stopper film as a mask.

After attaching a tape material to the surface of the semiconductor wafer opposite to the surface on which the etching stopper film is formed, the surface of the semiconductor wafer on which the etching stopper film is formed is polished, and the semiconductor wafer is polished. 7. The semiconductor device according to claim 1, wherein the etching stopper film is formed on a polished surface of the semiconductor wafer while being attached to the tape material, and the semiconductor wafer is divided into individual semiconductor devices. 8. Production method.

In a semiconductor device in which a semiconductor element is formed on one surface of a semiconductor substrate and a sealing layer is further formed thereon,
A semiconductor device in which roundness is formed at a corner portion of a formed shape of the semiconductor device.

In a semiconductor device in which a semiconductor element is formed on one surface of a semiconductor substrate and a sealing layer is further formed thereon,
A semiconductor device, wherein a bar code having an uneven shape is formed on at least one side surface of the semiconductor device.

In a semiconductor device in which a semiconductor element is formed on one surface of a semiconductor substrate and a sealing layer is further formed thereon,
A semiconductor device, wherein a marking comprising one or a plurality of recesses is formed on a surface of a semiconductor substrate opposite to a surface on which the sealing layer is formed.

The semiconductor device according to claim 9, wherein a round shape is formed at a corner portion of a shape of the semiconductor device.

12. The semiconductor device according to claim 8, wherein one of the plurality of corners is rounded to a size different from other corners. 13.