JP2004079948A

JP2004079948A - 半導体装置

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Publication number: JP2004079948A
Application number: JP2002241816A
Authority: JP
Inventors: Kikuo Okada; 岡田　喜久雄; Tetsuya Okada; 岡田　哲也; Tetsuya Yoshida; 吉田　哲哉; Satoru Iwata; 岩田　哲
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-08-22
Filing date: 2002-08-22
Publication date: 2004-03-11
Anticipated expiration: 2022-08-22
Also published as: JP4128050B2

Abstract

【課題】チャネル領域面積に対して、ソース領域面積は小さい方がｈＦＥが高くなるが、軸部分と平行な断面方向においてソース領域の面積を低減するにはトレンチ間距離を狭めることになり、チャネル領域面積も低減していた。チャネル領域面積が縮小すると電流密度が大きくなるため結果としてｈＦＥが向上できない問題があった。
【解決手段】トレンチを台形の形状とし、上部が狭く、底部が広いチャネル領域を設ける。上部は隣接するトレンチ開口部の距離をプロセスの限界まで縮小し、チャネル底部では空乏層が広がる限界まで拡げる。これによりキャリア濃度勾配を確保しつつソース領域の面積を低減できるので、ｈＦＥが向上する。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、Ｕ字型絶縁ゲートを利用した縦型パワー素子に関する。
【０００２】
【従来の技術】
従来の半導体装置では、ノーマリ・オフ型、制御性に優れ、且つスイッチング時のオン抵抗の低いトランジスタとして、例えば、特開平０６−２５２４０８号公報に示す構造が知られている。
【０００３】
図４および図５を参照して、以下にその構造の一例を示す。図４（Ａ）は素子の斜視図であり、図４（Ｂ）は上面図である。図５は図４（Ｂ）のＣ−Ｃ線断面図である。
【０００４】
先ず、図４（Ａ）に示す如く、従来の半導体装置は、Ｎ＋型の半導体基板５１、Ｎ＋型の半導体基板５１上にはＮ−型のエピタキシャル層５２が形成されている。Ｎ−型のエピタキシャル層５２には、Ｎ＋型のソース領域５４とトレンチ５７とが互いに直交するように形成されている。そして、トレンチ５７には、その側壁を被覆するように絶縁膜５６、高濃度のＰ＋型多結晶シリコン（ポリシリコン）から成る固定電位絶縁電極５５が形成されている。尚、固定電位絶縁電極５５とソース領域５４とは、例えば、アルミニウム（Ａｌ）層６１によりオーミックコンタクトし電位が固定されている。また、エピタキシャル層５２は主にドレイン領域５３として用いられ、エピタキシャル層５２のうち、固定電位絶縁電極５５に挾まれた領域をチャネル領域５８と呼ぶことにする。
【０００５】
そして、チャネル領域５８には、絶縁膜５６を介して隣接する固定電位絶縁電極５５が高濃度のＰ＋型ポリシリコンであるため、仕事関数差によって空乏層が形成される。そのことで、チャネル領域５８には伝導電子に対するポテンシャル障壁が形成されていて、ソース領域５４とドレイン領域５３とは初めから電気的に遮断された状態となっている。
【０００６】
次に、図４（Ｂ）に示す如く、固定電位絶縁電極５５はストライプ状をしており、その両端はＰ型のゲート領域５９に接している。そして、ゲート領域５９表面にはゲート電極Ｇが形成されており、ここからドレイン領域５３へ少数キャリア（正孔）を供給する。また、固定電位絶縁電極５５間に囲まれたチャネル領域５８は、ひとつの単位セルを形成している。尚、チャネルの状態によって電流を遮断、もしくは電流量を制御し得るという条件を満たしていれば、単位セルを構成する固定電位絶縁電極５５の形状、ソース領域５４の形状などは任意である。
【０００７】
ゲート領域５９は基板に不純物をイオン注入して形成した拡散領域である。そして、Ｐ型ゲート領域５９表面にはゲート電極Ｇがオーミックコンタクトしており、ここからドレイン領域５３へ少数キャリア（正孔）を供給する。
【０００８】
尚、図中の破線は固定電位絶縁電極５５の存在を示す。そして、図面では、断面図および表面図における絶縁膜５６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。つまり、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【０００９】
図５に示す如く、Ｈｃをチャネル厚み、Ｌをチャネル長と呼ぶ。つまり、チャネル厚みＨｃとは、チャネル領域において対向する絶縁膜５６間の間隔であり、チャネル長Ｌとは、溝の側壁に沿って、ソース領域５４の底面から固定電位絶縁電極５５の底面までの距離をいう。例えば、チャネル厚み（トレンチ間距離）Ｈｃ＝０．８μｍ、チャネル長Ｌ＝３μｍ、トレンチ深さ５μｍとする。
【００１０】
また、基板５１裏面にはＡｌ層６０が形成されドレイン電極Ｄとなる。一方、ドレイン領域５３表面にもＡｌ層６１が形成されてソース電極Ｓとなり、ソース領域５４と固定電位絶縁電極５５にコンタクトしている。すなわち、固定電位絶縁電極５５の電位はソース電極Ｓの電位に固定されている。
【００１１】
【発明が解決しようとする課題】
図６は、図４（Ｂ）のＤ−Ｄ線断面図であり、同一チップサイズで同一セル数でソース領域６４の面積のみが異なる場合を示す。つまり、図４（Ｂ）の平面図においてソース領域長ＳＬが広い場合（図６（Ａ）：ＳＬ１）と狭い場合（図６（Ｂ）：ＳＬ２）である。
【００１２】
ゲート領域５９から注入された正孔は、チャネル領域５８に広がる空乏層を退けてチャネルを開く一方で、主電流を低抵抗で流すために利用される。図６においては、セル数、チャネル数、ソース領域数は同じであるので、同じ主電流を流すのであればチャネル領域５８の電流密度は等しくなる。ソース領域５４は、Ｎ＋型領域であり、尚かつソース電極Ｓは接地されているため、図６（Ａ）の如く、ソース領域５４の面積が大きいと、ソース領域５４界面では正孔がソース領域に取り込まれやすくなる。すなわちゲート領域５９からの正孔のうち伝導度変調に寄与する分が少なくなるため、ｈＦＥが低下することになる。
【００１３】
一方図７には、図４（Ｂ）のＤ−Ｄ線断面図を示す。この断面図においては、ソース領域は隣接するトレンチ間の表面に設けられた領域であり、ソース領域の面積を低減するにはソース領域の厚みＳＷ、すなわちトレンチ間距離であるチャネル厚みＨｃを縮小することになる。ここで、図６と同様に同一チップサイズで同一セル数の素子で、チャネル厚みの異なる構造を考える。すなわち、１つのトレンチと１つのチャネル領域を１組の基本構造とし、その距離（以降これを単位セル厚みＨｓと称する）が同一で、チャネル領域の広い場合（図７（Ａ）：Ｈｃ１）と狭い場合（図７（Ｂ）：Ｈｃ２）であり、チップ内のチャネル数およびソース領域数は同一である。
【００１４】
この２つの素子に同じ主電流を流そうとすると、チャネル厚みの小さい（Ｈｃ２）方が電流密度が大きくなる。主電流の電流密度が大きいとソース領域界面の正孔の密度が多くなるため、ソース領域界面では正孔がソース領域に取り込まれやすくなる。つまり、ゲート領域から注入された正孔のうち、伝導度変調に寄与するものが少なくなり、ｈＦＥの劣化を引き起こす問題がある。
【００１５】
つまりソース面積が広いとソースにゲートから注入した正孔のうちソースに飛び込む成分（無効成分）が増加する。かといってソース面積を縮小するためにチャネル厚みを狭めることは、チャネルを流れる主電流密度の増加につながる。この主電流密度が増加することはソース領域界面のキャリア密度の増加を意味する。ソース領域界面に存在するキャリア（正孔）はソースに飛び込み消滅し、消滅した正孔を補充するためにゲートからさらに正孔を補充することになる。これによりゲート電流増加を招き、ｈＦＳ低下を引き起こすため、特性向上には限界があった。
【００１６】
【課題を解決するための手段】
本発明は、上述した課題に鑑み成されたもので、第１に、ドレイン領域となる一導電型の半導体基板の一主面に設けられ、等間隔をなして互いに平行に複数配置されたトレンチと、前記トレンチに挟まれた前記主面に設けられた一導電型のソース領域と、前記トレンチの内壁に設けられた絶縁膜と、前記トレンチに埋設され、且つ前記ソース領域と同電位に保たれた導電性材料からなる固定電位絶縁電極と、前記ソース領域と離間され、且つ各前記絶縁膜に接する前記半導体基板に一定の間隔を置いて複数設けられた逆導電型のゲート領域と、前記ソース領域下部で前記トレンチに挟まれた前記半導体基板に位置するチャネル領域とを具備し、前記チャネル領域の厚みとなる隣接する前記トレンチ間の距離が、前記基板表面から前記トレンチ底部に向かって広くすることにより解決するものである。
【００１７】
第２に、前記トレンチ底部付近の前記チャネル領域の厚みは、当該半導体装置の遮断状態においては前記チャネル領域が空乏層で埋め尽くされる限界まで拡げることを特徴とするものである。
【００１８】
第３に、前記トレンチ開口部において、隣接する前記トレンチとの離間距離はプロセスの限界まで近接することを特徴とするものである。
【００１９】
第４に、前記ソース領域との界面から前記トレンチ底部付近までのチャネル領域の距離は、該トレンチ底部付近のチャネル領域の厚みの２倍から３倍程度であることを特徴とするものである。
【００２０】
第５に、前記トレンチ底部付近のチャネル領域の厚みは前記ソース領域との界面付近のチャネル領域の厚みの２倍程度であることを特徴とするものである。
【００２１】
第６に、前記ゲート領域は、前記トレンチ底部よりも深く設けられることを特徴とするものである。
【００２２】
第７に、前記ゲート領域は、前記固定電位絶縁電極を挟んで互いに隣接する複数の前記チャネル領域に接し、かつ、前記ゲート領域は、これと接続するゲート電極を有することを特徴とするものである。
【００２３】
【発明の実施の形態】
本発明の実施の形態を、図１および図２を参照して、詳細にその構造の一例を示す。
【００２４】
図１を用いて素子の基本構造を説明する。図１（Ａ）は本発明の半導体装置に用いる半導体素子の構造を示す斜視図であり、図１（Ｂ）は本発明の半導体装置に用いる半導体素子の構造を示す上面図である。尚、この図において表面の電極（金属膜）を除いている。
【００２５】
図１（Ａ）に示す如く、Ｎ＋型の半導体基板１上にはＮ−型のエピタキシャル層２が堆積されている。この基板１はドレイン取り出し領域として用いられており、エピタキシャル層２はドレイン領域３として用いられる。そして、Ｎ−型エピタキシャル層２にはその主表面から等間隔をなして互いに平行に複数のトレンチ７が形成されている。トレンチ７はその底部に向かって短軸方向（紙面左右方向）の厚みが狭くなるように形成され、その内壁にはドレイン領域３との絶縁を目的とした絶縁膜６が設けられる。
【００２６】
また、図１（Ａ）および図１（Ｂ）に示す如く、ゲート領域９は、ソース領域４と離間され、且つ絶縁膜６に接するＮ−型エピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図１（Ｂ）に示す如く、固定電位絶縁電極５は櫛歯形状をしており、Ｙ軸方向の固定電位絶縁電極５（以下軸部分と称する）を中心として左右のＸ軸方向に櫛歯が延在している。つまり、本実施の形態では、ゲート領域９は櫛歯の両端部の一部と形成領域を重複し、かつその領域で絶縁膜６およびチャネル領域８と当接するように形成されている。言い換えると、固定電位絶縁電極５の軸部分は隣接する２つのゲート領域９から等距離にある。
【００２７】
更に、トレンチ７には、Ｐ型不純物が注入された例えば多結晶シリコン（ポリシリコン）が堆積されている。そして、詳細は後述するが、トレンチ７内のポリシリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）を介してソース領域４と電気的に接続されている。そのことで、トレンチ７内のＰ型のポリシリコンは、ソース領域と同電位からなる固定電位絶縁電極５として用いられる。
【００２８】
チャネル領域８は、ソース領域４下部で、トレンチ７で挟まれたＮ−型エピタキシャル層２に形成される。トレンチ７幅が底部へ向かって細く形成されるので、チャネル領域８は、トレンチ７底部へ向かって広がる台形の形状を有する。つまりトレンチ７形状を台形にすることにより、キャリアの濃度勾配を付けやすくし、且つ、ソース領域３の面積を低減した構造となっている。
【００２９】
ソース領域４は、トレンチ７に挟まれた半導体基板主表面で、軸部分の両側に所望の距離で離間してＮ＋型の不純物を注入して設けられる。
【００３０】
上述の如くこのソース領域４面積は小さい方が望ましく、ソース領域幅ＳＬにおいては注入する不純物の拡散領域をコントロールすることによりある程度まで低減は可能である。しかし、ソース領域幅ＳＬの低減にも限度があるので、本実施形態では、隣接するトレンチ７開口部の距離を低減することで、ソース領域厚みＳＷを低減することとした。
【００３１】
これにより、後に詳述するが、軸部分と平行な断面であるＡ−Ａ線断面においてもキャリアの濃度勾配をつけやすくしたままソース領域３の面積を低減できるので、更なる特性向上に寄与できることになる。
【００３２】
次に、図２を参照として本発明の半導体素子の断面構造について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向での断面図であり、図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向での断面図である。
【００３３】
図２（Ａ）に示す如く、Ｎ−型エピタキシャル層２の表面領域のなかでトレンチ７に囲まれた領域がチャネル領域８であり、矢印Ｌをチャネル長とする。すなわちチャネル長Ｌとは、ソース領域４との界面から、トレン７チ底部までの距離である。
【００３４】
本発明の半導体素子においては、チャネル領域８が台形の形状であるためチャネル厚みは一定とならない。従来は垂直に形成されたトレンチ７間がチャネル領域７でありその厚みは一定であった。しかし、本発明では図のように、トレンチ７開口部付近では狭く、トレンチ７底部に向かって広がる形状であるため、チャネル厚みは基板表面からトレンチ７底部に向かって広くなっている。ここで、基板表面の隣接するトレンチ６開口部の距離を便宜上Ｈｃｔとする。また、このＨｃｔはソース領域４の厚みＳＷである。ソース領域４との界面の最も狭いチャネル厚みをＨｃｃ、トレンチ７下部の最も広いチャネル厚みをＨｃｂとする。また、最も広いチャネル厚みＨｃｂは、図５に示す従来の垂直構造のチャネル厚みＨｃよりも広いとする。尚かつ、トレンチ７周囲に広がる空乏層によりチャネルが埋め尽くされる限界の条件である、Ｌ／Ｈｃｂ＝２〜３を満たしているとする。また、トレンチ７開口部の離間距離Ｈｃｔはソース領域４のコンタクトが可能な限り、またはプロセスの限界まで縮小する。
【００３５】
各トレンチ７間のエピタキシャル層２表面には、Ｎ＋型不純物を導入することでソース領域４が形成される。ソース厚みＳＷは前述の如くＨｃｔであり、コンタクトが可能な限り、またはプロセスの限界まで狭めることでソース領域４の面積の低減を図っている。
【００３６】
従来はトレンチ７およびチャネル領域８が垂直に形成されていたため、前述の如く、ソース厚みＳＷを低減するとチャネル厚みＨｃも狭くすることになりソース領域表面付近のキャリア濃度を高めるため、結果としてｈＦＥが劣化することになっていた。
【００３７】
そこで、本発明では、チャネル領域８の形状をその上部では狭く、底部で広い台形の形状とすることとした。これにより、充分なキャリア濃度勾配を維持しつつ且つソース領域４の面積を低減した素子が実現できる。
【００３８】
また、ドレイン取り出し領域として用いるＮ＋型の基板１の裏面には、例えば、Ａｌがオーミックコンタクトして成るドレイン電極１０が形成されている。そして、Ａｌ層１１がソース領域４と固定電位絶縁電極５にオーミックコンタクトし、固定電位絶縁電極５の電位はソース領域４との電位と固定されている。
【００３９】
図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層表面にはシリコン酸化膜１２が堆積されている。そして、ゲート領域９上には、シリコン酸化膜１２に設けられたコンタクトホールを介して、例えば、Ａｌから成るゲート電極Ｇが形成されている。尚、図中の破線は固定電位絶縁電極５の存在を示している。そして、図示の如く、断面図および表面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【００４０】
次に、本発明の半導体素子の動作原理を説明する。
【００４１】
先ず、半導体素子のＯＦＦ状態について説明する。半導体素子の電流経路は、ドレイン取り出し領域であるＮ＋型の基板１、Ｎ−型のエピタキシャル層２から成るドレイン領域３、エピタキシャル層２の表面領域で複数のトレンチ７間に位置するＮ−型のチャネル領域８およびＮ＋型のソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作するとＯＦＦ状態を成すことができないようにみられる。
【００４２】
しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と固定電位絶縁電極５であるＰ型領域とはＡｌ層を介して接続され、同電位となっている。そのため、固定電位絶縁電極５周辺のチャネル領域８では、Ｐ＋型のポリシリコンとＮ−型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル厚みＨを調整することで、両側の固定電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。
【００４３】
この構造により、Ｎ−型のドレイン領域３とＮ＋型のソース領域４とを擬似的なＰ型領域であるチャネル領域８をもってＰＮ接合分離構造を形成することとなる。つまり、本発明の半導体素子は、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体素子がＯＦＦ時ではドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓおよびゲート電極Ｇが接地されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面からは、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体素子の耐圧特性を左右する。
【００４４】
ここで、図３を参照とし、上述した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示しており、図３（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。固定電位絶縁電極５であるＰ＋型のポリシリコン領域とチャネル領域８であるＮ−型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層を介して同電位に保たれている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。
【００４５】
具体的には、Ａｌ層を介してＰ＋型のポリシリコン領域とＮ−型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ＋型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ＋型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ＋型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そして、Ｐ＋型のポリシリコン領域の絶縁膜６界面にイオン化アクセプタから成る負電荷が存在する。そのことで、Ｎ−型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。
【００４６】
しかしながら、チャネル領域８の不純物濃度は１Ｅ１４（／ｃｍ^３）程度、厚みは１μｍ程度であるため、チャネル領域８を囲むように形成された固定電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタと釣合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。そのことで、図示の如く、Ｐ＋型のポリシリコン領域内のイオン化アクセプタとＮ−型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。その結果、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。
【００４７】
次に、半導体素子のＯＦＦ時からＯＮ時へと転じる状態について説明する。先ず、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域９からは自由キャリア（正孔）が導入されるが、上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜６界面に流れ込む。そして、チャネル領域８の絶縁膜６界面に自由キャリア（正孔）が充填されることで、Ｐ＋型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そのことで、チャネル領域８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その結果、チャネル領域８の空乏層が減退し、中央領域からチャネルが開き、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
【００４８】
つまり、自由キャリア（正孔）は、トレンチ７壁面を通路として瞬時に行き渡り、固定電位絶縁電極５からチャネル領域８へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極Ｇが所定値以上の電圧が印加されると、ゲート領域９とチャネル領域８ならびにドレイン領域３の形成するＰＮ接合が順バイアスとなる。そして、自由キャリア（正孔）がチャネル領域８ならびにドレイン領域３に直接注入される。その結果、チャネル領域８ならびにドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【００４９】
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。すると伝導度変調によりドレイン領域３およびチャネル領域８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。そのことで、再びチャネル領域８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。
【００５０】
本発明の特徴は、トレンチ７形状を工夫することで、チャネル領域８の形状を上部で狭く、底部で広い台形形状にしたことにあり、これにより、以下の利点が得られる。
【００５１】
まず、第１に、同一チャネル数、同一チップサイズの従来構造と比較して、軸部分と平行な断面方向に於いても、チャネル領域８の面積に対するソース領域４の面積の割合を小さくできる。従来は、軸部分と平行な断面方向においてソース領域４面積を低減するとチャネル領域８の面積も低減することになっていた。同じ主電流が流れる場合、チャネル領域８の面積が低減すると電流密度が増え、ソース領域界面に存在する正孔密度が増える。これにより、ソース領域４界面において正孔がソース領域４に引き込まれる確率が高くなるため、ｈＦＥが向上しない問題があった。しかし、本発明によれば、チャネル領域８の面積を大幅に低減することなく、ソース領域４の面積を縮小できる。ソース領域界面の正孔数の増加を抑えてソース領域の面積を低減できるので、ｈＦＥの向上に寄与することになる。
【００５２】
具体的に、従来構造のチャネル厚みは０．８μｍ、トレンチ幅は１．４μｍであり、単位セル厚みＨｓは２．２μｍとなる。本実施形態では、単位セル厚みＨｓを変えずに、トレンチ開口幅Ｈｔを１．７μｍ、トレンチ離間距離Ｈｃｔ＝０．５μ、チャネル底部の厚みＨｃｂ＝１．０μｍとした。トレンチ深さは５μｍ、ソース領域深さを２．０μｍ、チャネル長Ｌは３．０μｍとし、これらは従来と同一の値である。また、単位セル厚みＨｓも同一であるので、同一チップサイズであればチャネル数は変わっていない。つまり、単位セル厚みＨｓを変えずに、チャネル領域底部の厚みＨｃｂを従来のチャネル厚みＨよりも広くし、トレンチ開口部の離間距離Ｈｃｔを従来よりも狭めることができるので、ｈＦＥを向上させることができる。
【００５３】
最も広いチャネル領域底部の厚みＨｃｂは、空乏層で埋め尽くされる範囲内でできるだけ広く形成され、Ｌ／Ｈｃｂ＝２〜３の条件を満たす必要がある。本実施形態では、Ｈｃｂ＝１．０μｍであり、Ｌは２．０〜３．０μｍの範囲であれば良い。チャネル長は３．０μｍであるが、チャネル領域は上部へ行くほど狭くなるため、空乏層による遮断は十分である。
【００５４】
第２に、耐圧も確保できる。例えば、チャネル厚みが広すぎると、ＯＦＦ時の耐圧が劣化する恐れがある。ＯＦＦ時のドレイン電界は、その大半がドレイン側に広がる空乏層にかかるが、一部の電界はチャネル内にも侵入することになる。ここで、チャネル厚みが広いと、チャネル領域上方に侵入した電界がソース領域に達してパンチスルーを引き起こす恐れがある。
【００５５】
本発明の構造によれば、チャネル上部へ行くほど狭くなるので、どの位置であっても空乏層の広がりは十分であり、特にチャネルが広い場合におこりやすいパンチスルーによる耐圧への影響がほとんどなくなる。すなわち耐圧を確保しつつ、ｈＦＥの向上が実現できるものである。
【００５６】
例えば、上記した本実施形態の値によれば、チャネル領域上部の厚みＨｃｃは約０．５μｍである。これは、従来のチャネル厚み０．８μｍよりも縮小された値となっている。つまり、所定の耐圧を確保しつつ、ｈＦＥの向上に寄与する素子を実現できるものである。
【００５７】
ここで、上述の値については、一例である。本発明では、チャネル領域の上部で狭く下部で広い形状とすることで、軸部分と平行な断面において、ソース界面の正孔数をそれほど増加させずにソース領域の面積を低減することを特徴としている。すなわち、上述の値に限ることはなく、チャネル領域の上部でプロセスの限界まで狭く下部で広い形状であって、チャネル厚みとチャネル長の関係はＬ／Ｈｃｂ＝２〜３を満たしていればよい。
【００５８】
【発明の効果】
本発明の特徴は、トレンチ形状を工夫することで、チャネル領域の形状を上部で狭く、底部で広い台形形状にしたことにあり、これにより、以下の利点が得られる。
【００５９】
まず、第１に、軸部分と平行な断面方向に於いても、ソース界面の正孔数をそれほど増加させずにソース領域の面積を縮小できる。従来はソース領域面積を低減するとチャネル厚みが狭くなり、ソース領域界面の正孔密度増加からｈＦＥが劣化する問題があったが、本発明の構造により、キャリア濃度勾配をある程度確保したまま、ソース領域の面積を縮小できるので、ｈＦＥが向上する。
【００６０】
第２に、耐圧も確保できる。チャネル底部の厚みＨｃｂであっても、空乏層で埋め尽くされる距離である。チャネル厚みが広すぎると、チャネル領域内に侵入したドレイン電界がソース領域に達してパンチスルーを引き起こす恐れがある。
【００６１】
本発明の構造によれば、チャネル底部の厚みＨｃｂであっても、空乏層で埋め尽くされる距離である上、チャネル上部へ行くほど狭くなるので、どの位置であっても空乏層の広がりは十分である。すなわち、チャネルが広い場合におこりやすいパンチスルーによる耐圧の劣化を抑え従来通りの耐圧を確保しつつ、ｈＦＥの向上が実現できるものである。
【図面の簡単な説明】
【図１】本発明を説明するための（Ａ）斜視図および（Ｂ）平面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための概念図である。
【図４】従来技術を説明するための（Ａ）斜視図および（Ｂ）平面図である。
【図５】従来技術を説明するための断面図である。
【図６】従来技術を説明するための断面図である。
【図７】従来技術を説明するための断面図である。

Claims

ドレイン領域となる一導電型の半導体基板の一主面に設けられ、等間隔をなして互いに平行に複数配置されたトレンチと、
前記トレンチに挟まれた前記主面に設けられた一導電型のソース領域と、
前記トレンチの内壁に設けられた絶縁膜と、
前記トレンチに埋設され、且つ前記ソース領域と同電位に保たれた導電性材料からなる固定電位絶縁電極と、
前記ソース領域と離間され、且つ各前記絶縁膜に接する前記半導体基板に一定の間隔を置いて複数設けられた逆導電型のゲート領域と、
前記ソース領域下部で前記トレンチに挟まれた前記半導体基板に位置するチャネル領域とを具備し、
前記チャネル領域の厚みとなる隣接する前記トレンチ間の距離が、前記基板表面から前記トレンチ底部に向かって広くなることを特徴とする半導体装置。
前記トレンチ底部付近の前記チャネル領域の厚みは、当該半導体装置の遮断状態においては前記チャネル領域が空乏層で埋め尽くされる限界まで拡げることを特徴とする請求項１に記載の半導体装置。
前記トレンチ開口部において、隣接する前記トレンチとの離間距離はプロセスの限界まで近接することを特徴とする請求項１に記載の半導体装置。
前記ソース領域との界面から前記トレンチ底部付近までのチャネル領域の距離は、該トレンチ底部付近のチャネル領域の厚みの２倍から３倍程度であることを特徴とする請求項１に記載の半導体装置。
前記トレンチ底部付近のチャネル領域の厚みは前記ソース領域との界面付近のチャネル領域の厚みの２倍程度であることを特徴とする請求項１に記載の半導体装置。
前記ゲート領域は、前記トレンチ底部よりも深く設けられることを特徴とする請求項１に記載の半導体装置。
前記ゲート領域は、前記固定電位絶縁電極を挟んで互いに隣接する複数の前記チャネル領域に接し、かつ、前記ゲート領域は、これと接続するゲート電極を有することを特徴とする請求項１に記載の半導体装置。