【０００１】
【発明の属する技術分野】
本発明は、チップ型積層セラミックコンデンサに関し、特に内部電極の構造に関するものである。
【０００２】
【従来の技術】
従来のチップ型積層セラミックコンデンサについて、図面を利用して説明する。図２は、従来技術のチップ型積層セラミックコンデンサの基板実装後の断面図である。
【０００３】
図２に示すように、チップ型積層セラミックコンデンサは、表面に内部電極１を印刷したセラミック誘電体２を対向電極を形成するように互い違いに配置して複数枚積層して出来るセラミック素子３の内部電極取り出し面３ａ、３ｂに導電性ペーストを焼き付け、外部電極４を形成した構造になっている。また、基板実装時には、チップ型積層セラミックコンデンサは、内部電極１の層が実装基板８とほぼ平行になるように実装される．
【０００４】
【発明が解決しようとする課題】
このようなチップ型積層セラミックコンデンサは、基板実装時の熱による基板の反りや、部品実装後の基板分割時の応力により、実装基板へのはんだ固定点となる実装下面の外部電極端部から、逆ハの字形にクラック５（以下、実装クラックと呼ぶ）が発生しやすい。従来のようなチップ型積層セラミックコンデンサでは、実装クラック５が発生した場合、内部電極取り出し面３ａ、３ｂの基板実装側近傍に実効的な内部電極が存在するため、実装クラック５を介して内部電極１が分断される。図２のような場合には、実装基板側の対向する内部電極１の数層が影響を受け、容量の低下、絶縁抵抗の低下および信頼性の低下を引き起こすことになる。
【０００５】
本発明の目的は、実装クラックが発生しても容量の低下、絶縁抵抗の低下および信頼性の低下などに至らず、本来の機能を損なわない、チップ型積層セラミックコンデンサを提供することにある。
【０００６】
【課題を解決するための手段】
本発明では、実装クラックが発生し易い、チップ型積層セラミックコンデンサの内部電極取り出し面の基板実装側近傍に実効的な内部電極を持たないように構成することで、実装クラックが発生しても、実効的な内部電極での分断が起こり難く、容量の低下、絶縁抵抗の低下に至らないようにする。
【０００７】
即ち、本発明は、内部電極層とセラミック誘電体層を交互に複数枚積層し、両端の内部電極取り出し面に外部電極を形成したチップ型積層セラミックコンデンサにおいて、前記内部電極取り出し面の基板実装側近傍に実効的な内部電極を持たないことを特徴とするチップ型積層セラミックコンデンサである。
【０００８】
また、前記内部電極層が基板実装面に垂直に積層され、前記内部電極取り出し面の前記積層基板実装側近傍に実効的な内部電極を持たないことを特徴とするチップ型積層セラミックコンデンサである。
【０００９】
また、前記内部電極層が基板実装面に垂直に積層され、前記内部電極取り出し面の前記積層基板実装側近傍、及び反対側近傍に実効的な内部電極を持たないことを特徴とするチップ型積層セラミックコンデンサである。
【００１０】
【発明の実施の形態】
本発明のチップ型積層セラミックコンデンサは、従来のチップ型積層セラミックコンデンサと同様に、セラミック誘電体層と内部電極層を交互に印刷する方法や、セラミック誘電体層上に内部電極層を印刷したシートを積層する方法により、内部電極層がセラミック誘電体層を挟んで対向電極を形成するようなセラミック素子とし、さらに両端の内部電極取り出し面に導電ペーストを焼き付けるなどして外部電極を形成することで製造できる。この過程で、内部電極層を形成する際に、実装クラックが発生し易い内部電極取り出し面の基板実装側近傍にコンデンサとしての電気容量に寄与するような実効的な内部電極ができないように形成する。具体的には、この部分に内部電極が無いように印刷するか、印刷後に削除する。あるいは適当な箇所で、内部電極が分断されるような形状とし、この部分では、対向する電極間に電気的パスが発生しないようにしておけば良い。
【００１１】
次に、本発明の一実施の形態について、図面を用いて説明する。
【００１２】
図１は、本発明による実施の形態１のチップ型積層セラミックコンデンサの基板実装後の断面図である。
【００１３】
図１に示すように、実装クラック５が入り易い部分、即ち内部電極取り出し面３ａ、３ｂの基板実装側近傍が切り欠かれた形状の内部電極１を印刷した誘電体２を対向電極を形成するように実装基板８に平行（紙面に垂直方向）に複数枚積層し、熱プレス、焼結によりセラミック素子を製造する。破線の部分は、対向する内部電極であり、こちらも内部電極取り出し面３ａ、３ｂの基板実装側近傍が切り欠かれている。このセラミック素子３では、内部電極層が実装基板８に垂直となるように積層される。次に、両端の内部電極取り出し面３ａ，３ｂに導電ペーストを焼き付けるなどして外部電極４を形成する。
【００１４】
このチップ型積層セラミックコンデンサは、基板実装時の熱による基板の反りや、部品実装後の基板分割時の応力により発生する実装クラック５が入っても、その部分に内部電極１が無いため、容量の低下、絶縁抵抗の低下が殆ど無く、信頼性が高いという利点がある。
【００１５】
実施の形態１の説明のために示した図１では、内部電極１が四角形状に切り欠かれているが、実装クラック５で分断されるような内部電極の部分が無いような形状であれば、他の形状に切り欠かれていても良い。
【００１６】
図３は、本発明の別の実施の形態（実施の形態２）を示すチップ型積層セラミックコンデンサの基板実装後の断面図である。
【００１７】
実施の形態２は、内部電極が無い部分を上下方向に、即ち内部電極取り出し面３ａ，３ｂの積層基板実装側近傍、及び反対側近傍に設けた例で、実施の形態１と同様に実装クラック５が入り易い部分に内部電極１がないため、実施の形態１と同様の特徴を有する。なお、実施の形態２では、実施の形態１と比べ、チップ型積層セラミックコンデンサの表裏の区別が無くなり、基板実装時に方向をそろえる必要がないため、キャリアテーピング作業等が容易に行えるという利点がある。
【００１８】
【発明の効果】
以上説明したように、本発明のチップ型積層セラミックコンデンサは、実装クラックが入る部分に実効的な内部電極が無いため、基板実装時の熱による基板の反りや、部品実装後の基板分割時の応力により実装クラックが入っても、容量の低下、絶縁抵抗の低下を抑制できるため、コンデンサの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のチップ型積層セラミックコンデンサの基板実装後の断面図。
【図２】従来のチップ型積層セラミックコンデンサの基板実装後の断面図。
【図３】本発明の実施の形態２のチップ型積層セラミックコンデンサの基板実装後の断面図。
【符号の説明】
１ 内部電極
２ セラミック誘電体
３ セラミック素子
３ａ，３ｂ 内部電極取り出し面
４ 外部電極
５ （実装）クラック
６ はんだ
７ ランド
８ 実装基板[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a chip-type multilayer ceramic capacitor, and more particularly to a structure of an internal electrode.
[0002]
[Prior art]
A conventional chip-type multilayer ceramic capacitor will be described with reference to the drawings. FIG. 2 is a sectional view of a conventional chip-type multilayer ceramic capacitor after mounting on a substrate.
[0003]
As shown in FIG. 2, a chip-type multilayer ceramic capacitor has a ceramic element 3 formed by alternately arranging a plurality of ceramic dielectrics 2 having an internal electrode 1 printed on the surface so as to form a counter electrode, and laminating a plurality of ceramic dielectrics. The external electrode 4 is formed by baking a conductive paste on the electrode extraction surfaces 3a and 3b. Further, when mounted on a substrate, the chip-type multilayer ceramic capacitor is mounted such that the layer of the internal electrode 1 is substantially parallel to the mounting substrate 8.
[0004]
[Problems to be solved by the invention]
Such chip-type multilayer ceramic capacitors, due to the warpage of the board due to the heat at the time of board mounting and the stress at the time of dividing the board after parts mounting, from the external electrode end of the mounting lower surface that becomes the solder fixing point to the mounting board Cracks 5 (hereinafter referred to as mounting cracks) are likely to occur in the shape of an inverted C. In a conventional chip-type multilayer ceramic capacitor, when a mounting crack 5 occurs, an effective internal electrode exists near the substrate mounting side of the internal electrode extraction surfaces 3a and 3b. 1 is split. In the case shown in FIG. 2, several layers of the internal electrodes 1 facing each other on the mounting substrate are affected, which causes a reduction in capacitance, a reduction in insulation resistance, and a reduction in reliability.
[0005]
An object of the present invention is to provide a chip-type multilayer ceramic capacitor which does not lead to a reduction in capacity, a reduction in insulation resistance and a reduction in reliability even if a mounting crack occurs, and does not impair its original function.
[0006]
[Means for Solving the Problems]
In the present invention, even if a mounting crack occurs, even if a mounting crack occurs, it is configured such that an effective internal electrode is not provided in the vicinity of the substrate mounting side of the internal electrode extraction surface of the chip-type multilayer ceramic capacitor, in which the mounting crack easily occurs. An effective internal electrode is hardly divided, so that the capacity and the insulation resistance are not reduced.
[0007]
That is, the present invention relates to a chip-type multilayer ceramic capacitor in which a plurality of internal electrode layers and ceramic dielectric layers are alternately laminated, and external electrodes are formed on internal electrode extraction surfaces at both ends. A chip-type multilayer ceramic capacitor having no effective internal electrode in the vicinity.
[0008]
Further, the chip-type multilayer ceramic capacitor is characterized in that the internal electrode layers are vertically stacked on a substrate mounting surface, and no effective internal electrodes are provided in the vicinity of the internal electrode extraction surface on the side of the multilayer substrate.
[0009]
Further, the internal electrode layer is vertically stacked on a substrate mounting surface, and no effective internal electrode is provided in the vicinity of the internal substrate extraction surface in the vicinity of the laminated substrate mounting side and in the vicinity of the opposite side. It is a ceramic capacitor.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
The chip-type multilayer ceramic capacitor of the present invention is, like the conventional chip-type multilayer ceramic capacitor, a method of alternately printing a ceramic dielectric layer and an internal electrode layer, or a sheet having an internal electrode layer printed on a ceramic dielectric layer. By laminating the ceramic elements, the internal electrode layer forms a counter electrode with the ceramic dielectric layer interposed therebetween, and the external electrodes are formed by baking conductive paste on the internal electrode extraction surfaces at both ends. Can be manufactured. In this process, when forming the internal electrode layer, the internal electrode layer is formed such that an effective internal electrode that contributes to the capacitance as a capacitor cannot be formed near the substrate mounting side of the internal electrode extraction surface where mounting cracks are easily generated. . Specifically, printing is performed such that there is no internal electrode in this portion, or the portion is deleted after printing. Alternatively, the shape may be such that the internal electrode is divided at an appropriate location, and an electrical path may not be generated between the facing electrodes at this location.
[0011]
Next, an embodiment of the present invention will be described with reference to the drawings.
[0012]
FIG. 1 is a cross-sectional view of a chip-type multilayer ceramic capacitor according to a first embodiment of the present invention after being mounted on a substrate.
[0013]
As shown in FIG. 1, a counter electrode is formed by printing a dielectric 2 on which a mounting crack 5 is likely to enter, that is, an internal electrode 1 in which the internal electrode extraction surfaces 3 a and 3 b are notched near the substrate mounting side. As described above, a plurality of sheets are stacked in parallel to the mounting substrate 8 (in the direction perpendicular to the paper surface), and a ceramic element is manufactured by hot pressing and sintering. The broken lines indicate the opposing internal electrodes, which are also notched near the substrate mounting side of the internal electrode extraction surfaces 3a, 3b. In this ceramic element 3, the internal electrode layers are stacked so as to be perpendicular to the mounting substrate 8. Next, the external electrodes 4 are formed by baking a conductive paste on the internal electrode extraction surfaces 3a and 3b at both ends.
[0014]
In this chip-type multilayer ceramic capacitor, even if a mounting crack 5 generated by warping of the substrate due to heat at the time of mounting the substrate or a stress at the time of dividing the substrate after mounting the components enters, there is no internal electrode 1 at that portion. And there is almost no decrease in insulation resistance, and there is an advantage that reliability is high.
[0015]
In FIG. 1 illustrated for the description of the first embodiment, the internal electrode 1 is cut out in a square shape, but if the internal electrode 1 is shaped so that there is no portion of the internal electrode that is cut off by the mounting crack 5. It may be cut out in another shape.
[0016]
FIG. 3 is a cross-sectional view of a chip-type multilayer ceramic capacitor according to another embodiment (Embodiment 2) of the present invention after mounting on a substrate.
[0017]
The second embodiment is an example in which a portion having no internal electrode is provided in the up-down direction, that is, in the vicinity of the internal electrode extraction surfaces 3a, 3b near the laminated substrate mounting side and in the vicinity of the opposite side. Since there is no internal electrode 1 in a portion where 5 easily enters, it has the same features as the first embodiment. In the second embodiment, there is an advantage that, compared to the first embodiment, there is no need to distinguish between the front and back of the chip-type multilayer ceramic capacitor, and it is not necessary to align the directions when mounting the substrate. .
[0018]
【The invention's effect】
As described above, since the chip-type multilayer ceramic capacitor of the present invention has no effective internal electrode in a portion where a mounting crack enters, warpage of the substrate due to heat at the time of mounting the substrate, or a problem at the time of dividing the substrate after mounting the components. Even if a mounting crack occurs due to stress, a decrease in capacitance and a decrease in insulation resistance can be suppressed, so that the reliability of the capacitor can be improved.
[Brief description of the drawings]
FIG. 1 is a sectional view of a chip-type multilayer ceramic capacitor according to a first embodiment of the present invention after being mounted on a substrate.
FIG. 2 is a cross-sectional view of a conventional chip-type multilayer ceramic capacitor after mounting on a substrate.
FIG. 3 is a sectional view of a chip-type multilayer ceramic capacitor according to a second embodiment of the present invention after being mounted on a substrate.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Internal electrode 2 Ceramic dielectric 3 Ceramic element 3a, 3b Internal electrode extraction surface 4 External electrode 5 (Mounting) crack 6 Solder 7 Land 8 Mounting substrate
