JP2004054052A - 半導体集積回路製造用マスクパターンデータ生成方法およびその検証方法 - Google Patents

半導体集積回路製造用マスクパターンデータ生成方法およびその検証方法 Download PDF

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Abstract

【課題】本来発生されるべきではないOPC処理による小さな補正パターンを見逃すことなく、高精度にOPC処理による補正パターンが適切であるか否かを検出して、微細なマスクパターンを高精度に形成する。
【解決手段】原マスクパターンデータにテンプレートサイズを変更してOPC処理を施した補正マスクデータと比較検出用データを比較して、不一致パターンデータが抽出されない場合は、補正マスクデータを適切な補正処理が施されたマスクデータと判定する。不一致パターンデータが抽出された場合は、補正マスクデータから不一致パターンデータを除去したマスクデータを生成する。
【選択図】  図1

Description

【0001】
【発明の属する技術分野】
本発明は、半導体集積回路製造時のリソグラフィ工程において、マスクに描画されたパターンを半導体ウェハ上へ転写する際に、光近接効果によって生じるパターン歪みを相殺する光近接効果補正(OPC:Optical Proximity Correction)処理を、原マスクパターンデータに対して施してマスクパターンデータを生成する半導体集積回路製造用マスクパターンデータ生成方法、およびマスクパターンデータに対して、適切に補正が行われているか否かを検証する半導体集積回路製造用マスクパターンデータ検証方法に関する。
【0002】
【従来の技術】
近年、LSI(Large Scale Integrated circuit−大規模集積回路)の微細化に伴って、回路製造時のリソグラフィ工程にて用いられるマスクに関して、パターンの寸法制御性の低下、パターン形状の変形等が問題となっている。
【0003】
このようなマスクパターンの寸法制御性の低下、マスクパターン形状の変形等が生じる原因の1つは、マスク作製プロセス上の問題であって、特に、マスク上へのパターン描画時において電子線の近接効果によりパターンが忠実に再現されないためである。また、他の1つは、マスクパターンをウェハ上に転写する際に、パターン歪みが発生して、パターンが忠実に転写されないためである。
【0004】
LSI製造時のリソグラフィ工程では、従来、露光用光源として比較的波長の短い、i線と称される波長365nmの光が用いられており、0.5μm〜0.3μm程度のパターンを含む半導体回路が、0.05μm程度の精度で加工されるようになっている。また、現在、加工寸法の微細化に伴って主流となっている、より波長が短い、波長248nmのKrFエキシマレーザ光源についても、それ以上の精度で加工することが要求されている。
【0005】
このように回路パターンが微細化され、高密度にパターンが形成されたマスクを用いて、ウェハ上にパターンを転写する場合には、パターン転写の再現性が低く、必要とする精度で転写されない場合が生じている。特に、波長よりも微細なパターンを形成するリソグラフィ工程においては、以下のような多くの問題を引き起こすことが考えられる。
【0006】
例えば、図8に示すように、配線パターンをウェハ上に回路パターンとして転写する場合に、矩形状のマスクパターン101をウェハー上に転写すると、その四隅の角103が丸まったパターン102となる。よって、設計上のマスクデータより、若干、パターン寸法が短くなり、その結果、電流容量の低下などといった電気的不具合が生じることがある。
【0007】
また、例えば、図9に示すように、コンタクトホールパターンをウェハ上に回路パターンとして転写する場合、性能限界の解像度で描画された微小な四角いマスクパターン111も、その四隅の角113が丸まって殆ど丸い形のパターン112となる。
【0008】
また、例えば、図10に示すように、各辺の長さaが同一である矩形状のマスクパターン121が規則的な配列で高密度に配置されたマスクを用いた場合、矩形状のパターンが単独で配置されたマスクと比較して、ウェハ上に転写されたパターン122のサイズは、四隅の角123が丸まることによる影響を受けるため、その寸法にbとcのような差が生じ、寸法のばらつきがbとdのように大きくなると、回路の動作タイミング、ICの歩留まり等に大きく影響を与えることになる。
【0009】
このようなリソグラフィ工程における光近接効果によるパターン歪みの問題は、加工寸法の微細化により、短波長の光源を用いた場合でも生じるようになってきている。このような光近接効果によるパターン歪みに対しては、ウェハ上に転写されるパターン変形を予め見込んで、マスクパターンの寸法補正、パターン形状の変化等の補正処理を施すことによって、問題が生じないようにすることが可能である。
【0010】
このため、最先端のリソグラフィ技術では、マスクパターンに対して、ウェハ上への転写時に光近接効果により生じる変形(パターン歪み)を予め補正しておくことが必要になっており、このような補正処理は、光近接効果補正(Optical Proximity Correction)と称されている。また、このようなOPC処理を施したパターンデータを用いて作製されたマスクは、OPCマスクと称されている。このOPC処理およびOPCマスクは、デザインルール(最小加工寸法)0.35μmというような微細パターンが形成されるようになってから、広く用いられるようになってきている。
【0011】
従来、マスクパターンの補正においては、1部のパターンサイズの変更、または、パターンの配置等に経験的な工夫が施されていたが、最近では、マスクパターン設計用シミュレーション技術の進捗により、LSI設計システムの中で、体系的なマスクパターンの補正が試みられてきている。
【0012】
OPC処理においては、光の近接効果により起こり得るパターン歪み(以下、近接歪みと称する)に対して、各ICのレイヤ毎にマスク上で補正が行われる。まず、特性評価用に作製されたテストパターンの露光結果から経験的に得られるデータをベースとして、OPC処理を行うソフトウェアによって、近接歪みの数学的な記述を作成する。この記述は、”Rule−Base OPC”と称される手法で作成され、マスク上のレイアウトパターンに簡単な変更を加えるルール(補正規則)として表される。このようなルールが、基本パターンに対する補正用のルールセットとして作成され、このルールセットに基づいてOPC処理が施される。また、設計データの段階で露光光源に対する光学的なシミュレーションを行って、マスクを用いてウェハ上にパターンを転写する際に予め予測される光学的な歪み、またはエッチング等のプロセス上の歪みを考慮した設計を行う”Model−Based OPC”と称される手法を用いて、さらに複雑なプロセスに対応した詳細な記述(モデルセット)を作成することもできる。
【0013】
このような近接歪みの記述(ルールセットまたはモデルセット)が一度作成されると、OPC処理を行うソフトウェアによって、その近接歪みに対応して、レイアウト・パターンの形状変更、ラインのエッジ移動、特殊パターンの追加等の補正処理が自動的に行われる。上述したコンタクトホールのように、ウェハ上に転写されるパターンの歪みが生じると考えられるレイヤのマスクは、これらの補正処理を施した後のマスクパターンデータを用いて作製することができる。
【0014】
以上のように、OPC処理されたマスクで近接歪みを相殺することによって、マスクの設計データに近いパターンをウェハ上に生成することが可能となる。
【0015】
【発明が解決しようとする課題】
しかしながら、従来のOPC処理では、微細なパターンに対して微細な補正パターンを生成する必要があり、OPC処理に必要とされる時間が大きく増大するという問題がある。
【0016】
例えば、コンタクトホールを例に挙げて説明すると、図11に示すように、パターンの四隅に小さな正方形の凸状補正パターン(セリフ(serif)パターンと称される)4を設けることによって、ウェハ上に転写したときの変形の程度を小さくする補正手法(OPC)がある。この場合、従来は1つの正方形で記述されるコンタクトホールパターンが、9つの矩形形状、または20角形で記述されることになる。
【0017】
また、ラインパターンを例に挙げて説明すると、図12に示すように、ラインの終端に凸状補正パターン(ハンマーヘッドと称される)5を設けることによって、ウェハ上に転写したときの変形の程度を小さくする補正手法(OPC)がある。この場合にも、コンタクトホールパターンと同様に、矩形数が増加し、OPC処理に必要な時間が増加することになる。
【0018】
さらに、ラインコーナー部を例に挙げて説明すると、図13に示すように、ラインコーナー部に補正パターンとして、アウトコーナーセリフ6およびインコーナーセリフ7を設けることによって、ウェハ上に転写したときの変形の程度を小さくする補正手法(OPC)がある。この場合にも、コンタクトホールパターンと同様に、矩形数が増加し、OPC処理に必要な時間が増加することになる。
【0019】
このように、OPC処理を施したマスクパターンデータは、設計当初のデータと比べると図形数が増大し、その結果、OPC処理に必要とされる時間が増大するという問題が生じる。
【0020】
また、OPC処理のプログラム的なバグにより、本来発生されるべきではないOPC処理による補正パターンが生じると、元のパターンデータとは異なるパターンデータが生成されることがあり、また、マスクの製造プロセス上の製造限界を超えた補正マスクパターンが生成されることもある。
【0021】
このため、例えば特開平11−174659号公報には、光近接効果補正(OPC)処理を行ったマスクパターンが適切なマスクパターンであるか否かを判定するための検証方法(リサイズチェック)が開示されている。
【0022】
この特開平11−174659号公報に開示されているマスクパターンの検証方法では、原マスクパターンを最大バイアス(光近接効果補正を行う際にラインのエッジを補正するための最大補正幅)だけオーバーサイズさせたマスクパターンと、アンダーサイズさせたマスクパターンとが生成される。そして、これらのマスクパターンと、光近接効果補正を行ったマスクパターンとが比較されて、補正が限界(最大バイアス)を超えていない場合に適切な補正であると判断される。
【0023】
図14は、特開平11−174659号公報に開示されているマスクパターンの検証方法の処理手順を示すフローチャートである。
【0024】
まず、ステップS101で、特性評価用テストパターンの露光結果から得られた経験的なデータをベースに、マスク上のレイアウト・パターンに変更を加えるための簡単なルールを抽出し、ステップS102では、OPC処理を施す補正量の最適値を求める。そして、ステップS103で、これらを基にルールファイルを作成する。一方、ステップS104ではレイアウトの設計データである原マスクパターンを作成する。
【0025】
次に、ステップS105では、ステップS103で作成したルールファイルと、ステップS104で作成した原マスクパターンとから、OPCルールセットを作成する。
【0026】
次に、ステップS107では、OPC処理の負荷を軽減するために、原マスクパターンを複数の領域に分割するテンプレートサイズ処理を行う。そして、ステップS108では、ステップS105で作成されたOPCルールセットに記述されている規則に従ってOPC処理を施し、ステップS109で補正マスクデータを生成する。一方、ステップS106では、原マスクパターンから、上述した最大バイアスだけオーバーサイズおよびアンダーサイズさせた原マスクデータを作成する。
【0027】
ステップS110では、ステップS109で作成した補正マスクデータと、ステップS106で作成した原マスクデータとを図形演算処理により減算し、両データで同じ図形パターンを削除する。これにより、両データを比較検証して、ステップS111で比較データとして出力する。
【0028】
次に、ステップS112では、ステップS111で生成された比較データ内に最大バイアスを超えるデータが存在するか否かをリサイズチェックする。そして、最大バイアスを超えるデータが存在する場合には、ステップS113で、そのデータを修正することにより、ステップS114で適切な補正が施されたマスクデータを得ることができる。また、比較データ内に最大バイアスを超えるデータが存在しない場合には、ステップS114に進み、補正マスクパターンを適切な補正が施されたマスクデータとして出力する。そして、ステップS115では、ステップS114で作成されたマスクデータを基にマスクを作製する。
【0029】
しかしながら、上記特開平11−174659号公報に開示されているマスクパターンの検証方法では、本来発生されるべきではないOPC処理による補正パターンであっても、OPC処理によって補正された補正パターンとオーバーサイズおよびアンダーサイズの原マスクパターンとの差が最大バイアス内であるような小さな補正パターンである場合には、検出することができない。
【0030】
このように、従来のマスクパターンの検証方法では、OPC処理を施したマスクデータが問題なく、ルール通りまたはモデル通りに補正が行われているか否かを適切に検証することができないという課題がある。
【0031】
さらに、実際にOPC処理により補正されたデータを検証する際に、どのような手法で処理したかによって、適切な検証方法を見極めて行う必要もある。これは、ルールベースでは得られるOPCパターンは一つであるが、モデルベースでは幾通りものOPCパターンが得られることが考えられるため、それぞれの方法に適した検証方法で検証する必要があるからである。
【0032】
本発明は、このような従来技術の課題を解決するためになされたものであり、本来発生されるべきではないOPC処理による小さな補正パターンを見逃すことなく、高精度にOPC処理による補正パターンが適切であるか否かを検出して、微細なパターンを高精度に形成することができる半導体集積回路製造用マスクパターンデータの生成方法およびその検出方法を提供することを目的とする。
【0033】
【課題を解決するための手段】
本発明の半導体集積回路製造用マスクパターンデータ生成方法は、半導体集積回路装置製造時のリソグラフィ工程において、マスクに描画されたパターンを半導体ウェハ上へ転写する際に、光近接効果によって生じるパターン歪みを相殺する光近接効果補正(OPC:Optical Proximity Correction)処理を、原マスクパターンデータに対して施してマスクパターンデータを生成する方法であって、該原マスクパターンデータを、第1サイズを有する複数の領域に分割する第1ステップと、該第1ステップで分割された第1サイズの領域単位で原マスクパターンデータにOPC処理を施して、第1マスクパターンデータを生成する第2ステップと、該原マスクパターンデータを、第1サイズとは異なる第2サイズを有する複数の領域に分割する第3ステップと、該第3ステップで分割された第2サイズの領域単位で原マスクパターンデータにOPC処理を施して、第2マスクパターンデータを生成する第4ステップと、該第1マスクパターンデータおよび該第2マスクパターンデータの一致比較を行う第5ステップと、該第5ステップで不一致パターンデータが存在しない場合には、該第1マスクパターンデータまたは該第2マスクパターンデータを半導体集積回路製造用マスクパターンデータとして生成し、不一致パターンデータが存在する場合には、該第1マスクパターンデータまたは該第2マスクパターンデータから不一致パターンデータを除去したマスクパターンデータを製造用マスクパターンデータとして生成する第6ステップとを含み、そのことにより上記目的が達成される。
【0034】
本発明の半導体集積回路製造用マスクパターン生成方法は、半導体集積回路装置製造時のリソグラフィ工程において、マスクに描画されたパターンを半導体ウェハ上へ転写する際に、光近接効果によって生じるパターン歪みを相殺する光近接効果補正(OPC:Optical Proximity Correction)処理を、原マスクパターンデータに対して施してマスクパターンデータを生成する方法であって、該原マスクパターンデータを、第1サイズを有する複数の領域に分割する第1ステップと、該第1ステップで分割された第1サイズの領域単位で原マスクパターンデータにOPC処理を施して、第1マスクパターンデータを生成する第2ステップと、該原マスクパターンデータを、第1サイズとは異なる第2サイズを有する複数の領域に分割する第3ステップと、該第3ステップで分割された第2サイズの領域単位で原マスクパターンデータにOPC処理を施して、第2マスクパターンデータを生成する第4ステップと、該第1マスクパターンデータおよび該第2マスクパターンデータの一致比較を行い、比較結果データを出力する第5ステップと、該第5ステップで出力された比較結果データに含まれる図形パターンが、所定の範囲内の大きさか否かを判定する第6ステップと、該第6ステップで、図形パターンが所定の範囲内の大きさであれば、該第1マスクパターンデータまたは該第2マスクパターンデータを半導体集積回路製造用マスクパターンデータとして生成し、図形パターンが所定の範囲外の大きさであれば、該第1マスクパターンデータまたは該第2マスクパターンデータから所定の範囲外の図形パターンを除去したマスクパターンデータを製造用マスクパターンデータとして生成する第7ステップとを含み、そのことにより上記目的が達成される。
【0035】
好ましくは、前記第6ステップにおいて図形パターンの大きさを判定する際に、所定の範囲を、パターン形状の最小単位を規定するグリッドサイズをαとした場合に、α×√2以上、かつ、α×2以下の範囲とする。
【0036】
好ましくは、前記第1サイズまたは前記第2サイズのうち、少なくとも一方のサイズは、OPC処理時間と分割領域サイズとの相関関係を実験的に求めた結果から、OPC処理時間が極小となるサイズの近傍の値とする。
【0037】
好ましくは、前記第2ステップおよび前記第4ステップにおいて、それぞれ複数の分割領域を含む複数のグループにまとめて、各グループ単位でOPC処理を並列に処理する。
【0038】
本発明の半導体集積回路製造用マスクパターンデータ検出方法は、半導体集積回路装置製造時のリソグラフィ工程において、マスクに描画されたパターンを半導体ウェハ上へ転写する際に、光近接効果によって生じるパターン歪みを相殺する光近接効果補正(OPC:Optical Proximity Correction)処理を、原マスクパターンデータに対して施して得られる補正マスクパターンデータを検証する方法であって、該原マスクパターンデータを、第1サイズを有する複数の領域に分割する第1ステップと、該第1ステップで分割された第1サイズの領域単位で原マスクパターンデータにOPC処理を施して、補正マスクパターンデータを生成する第2ステップと、該原マスクパターンデータを、第1サイズとは異なる第2サイズを有する複数の領域に分割する第3ステップと、該第3ステップで分割された第2サイズの領域単位で原マスクパターンデータにOPC処理を施して、検証用マスクパターンデータを生成する第4ステップと、該補正マスクパターンデータおよび該検証用マスクパターンデータの一致比較を行う第5ステップと、該第5ステップで不一致パターンデータが存在しない場合には、該補正マスクマスクパターンデータを適切なマスクパターンデータであると判定し、不一致パターンデータが存在する場合には、該補正マスクパターンデータが不適切なマスクパターンデータであると判定して、該補正マスクパターンデータから不一致パターンデータを除去したマスクパターンデータを製造用マスクパターンデータとして生成する第6ステップとを含み、そのことにより上記目的が達成される。
【0039】
本発明の半導体集積回路製造用マスクパターン検証方法は、半導体集積回路装置製造時のリソグラフィ工程において、マスクに描画されたパターンを半導体ウェハ上へ転写する際に、光近接効果によって生じるパターン歪みを相殺する光近接効果補正(OPC:Optical Proximity Correction)処理を、原マスクパターンデータに対して施して得られる補正マスクパターンデータを検証する方法であって、該原マスクパターンデータを、第1サイズを有する複数の領域に分割する第1ステップと、該第1ステップで分割された第1サイズの領域単位で原マスクパターンデータにOPC処理を施して、補正マスクパターンデータを生成する第2ステップと、該原マスクパターンデータを、第1サイズとは異なる第2サイズを有する複数の領域に分割する第3ステップと、該第3ステップで分割された第2サイズの領域単位で原マスクパターンデータにOPC処理を施して、検証用マスクパターンデータを生成する第4ステップと、該補正マスクパターンデータおよび該検証用マスクパターンデータの一致比較を行い、比較結果データを出力する第5ステップと、該第5ステップで出力された比較結果データに含まれる図形パターンが、所定の範囲内の大きさか否かを判定する第6ステップと、該第6ステップで、図形パターンが所定の範囲内の大きさであれば、該補正マスクマスクパターンデータを適切なマスクパターンデータであると判定し、図形パターンが所定の範囲外の大きさであれば、該補正マスクパターンデータが不適切なマスクパターンデータであると判定して、該補正マスクパターンデータから所定の範囲外の図形パターンを除去したマスクパターンデータを製造用マスクパターンデータとして生成する第7ステップとを含み、そのことにより上記目的が達成される。
【0040】
好ましくは、前記第6ステップにおいて図形パターンの大きさを判定する際に、所定の範囲を、パターン形状の最小単位を規定するグリッドサイズをαとした場合に、α×√2以上、かつ、α×2以下の範囲とする。
【0041】
好ましくは、前記第1サイズまたは前記第2サイズのうち、少なくとも一方のサイズは、OPC処理時間と分割領域サイズとの相関関係を実験的に求めた結果から、OPC処理時間が極小となるサイズの近傍の値とする。
【0042】
好ましくは、前記第2ステップおよび前記第4ステップにおいて、それぞれ複数の分割領域を含む複数のグループにまとめて、各グループ単位でOPC処理を並列に処理する。
【0043】
以下に、本発明の作用について説明する。
【0044】
本発明にあっては、原マスクパターンデータに対してテンプレート(分割領域)のサイズを変更してOPC処理を施した2種類の補正マスクパターンデータを比較して、不一致パターンデータが抽出されない場合には、補正マスクパターンデータを適切な補正処理が施された半導体集積回路製造用マスクパターンデータと判定することができる。また、不一致パターンデータが抽出された場合には、この不一致パターンデータを、OPC処理プログラムの不具合等によって生じる、本来発生されるべきではない補正パターンとみなして、補正マスクパターンデータから不一致パターンデータを除去したマスクパターンデータを、適切な補正処理が施された半導体集積回路製造用マスクパターンデータとして生成することができる。
【0045】
また、Rule−Base OPC手法では、ある決められた数値通りに補正パターンが生成されるが、Model−BaseOPC手法では、光学シリアルデータをベースとして作成されたプロセスモデルに基づいて、OPC処理プログラムによって異なる補正パターンが生成され、いずれも適正な補正パターンデータである場合がある。
【0046】
このような場合には、原マスクパターンデータに対してテンプレートサイズを変更してOPC処理を施した2種類の補正マスクパターンデータを比較し、比較結果データに含まれる図形パターンが、所定の範囲内の大きさであれば、補正マスクパターンデータを適切な補正処理が施された半導体集積回路製造用マスクパターンデータと判定することができる。また、比較結果データに含まれる図形パターンが、所定の範囲外の大きさであれば、この所定の範囲外の図形パターンを、OPC処理プログラムの不具合等によって生じる、本来発生されるべきではない補正パターンとみなして、補正マスクパターンデータから所定の範囲外の図形パターンを除去したマスクパターンデータを、適切な補正処理が施された半導体集積回路製造用マスクパターンデータとして生成することができる。この場合、所定の範囲は、パターン形状の最小単位を規定するグリッドサイズをαとした場合に、α×√2以上、かつ、α×2以下の範囲とすることが好ましい。
【0047】
2種類のテンプレートサイズの少なくとも一方は、OPC処理時間が極小となるサイズの近傍の値とすることによって、処理時間の短縮化を図ることができる。さらに、テンプレートを複数のグループにまとめて、各グループ単位でOPC処理を並列に処理することによって、処理時間の短縮化を図ることができる。
【0048】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【0049】
(実施形態1)
図1は、本発明の一実施形態である半導体集積回路製造用マスクパターンデータ製造方法およびその検証方法について、OPC処理による補正パターン発生からマスクデータ作製までの一連の処理手順を示すフローチャートである。ここでは、Rule−BaseOPC手法によって補正マスクパターンデータを生成する例について説明する。
【0050】
まず、ステップS1で、OPC処理が必要とされるレイアウト層に関するルール抽出を行う。このルールは、予め作製した特性評価用のTEG(Test Element Group)マスクを用いてウェハに対してステッパ露光を行い、その結果得られたウェハ上の転写結果から、マスク上のレイアウト・パターンに対して補正を行うために必要な簡単な変更規則を求め、それを所定の書式でルールとして表現することにより得ることができる。
【0051】
次に、ステップS2では、OPC処理を施す補正量の最適値を求め、ステップS3で、ステップS1で抽出したルールとステップS2で求めた補正量の最適値とからルールファイルを作成する。一方、ステップS4では、OPC処理が必要なレイアウト層に対応する原マスクパターンを作成する。
【0052】
次に、ステップS5では、ステップS3で作成したルールファイルと、ステップS4で作成した原マスクパターンとから、OPC処理に必要とされるOPCルールセットを作成する。
【0053】
次に、ステップS6では、原マスクパターンをテンプレートサイズ−A−の条件で複数の領域に分割する。そして、ステップS7で、各分割領域(テンプレート)に対して、ステップS5で作成されたOPCルールセットに記述されている規則に従ってOPC処理を施し、ステップS8で補正マスクデータを生成する。一方、ステップS9では、原マスクパターンをテンプレートサイズ−B−の条件で複数の領域に分割する。そして、ステップS10で、各分割領域(テンプレート)に対して、ステップS5で作成されたOPCルールセットに記述されている規則に従ってOPC処理を施し、ステップS11で比較検証用データを生成する。
【0054】
以上により、原マスクパターンに対してテンプレートサイズのみを異ならせてそれぞれOPC処理を施したデータである補正マスクデータと比較検証用データとが生成される。この2つのデータは、ルールファイルを含む、同じOPCルールセットを用いて生成されたOPC処理後のデータであり、OPC処理プログラムの不具合等に起因する異常な処理がない場合には、全く同じデータが得られることになる。
【0055】
次に、ステップS12では、ステップS8で作成した補正マスクデータと、ステップS11で作成した比較検証用データとを図形演算処理により減算し、両データで同じ図形パターンを削除することにより、両データを比較検証する。両データ間で一致しないデータが存在する場合には、エラーとして、ステップS13で、検出された不一致データを補正マスクデータから除去するデータ修正を行う。
【0056】
また、比較検証で両データ間で一致しないデータが存在しない場合には、テンプレートサイズ−A−の条件でOPC処理を行った補正マスクデータを、適切な補正が施されたマスクデータであると判断することができる。そして、ステップS14では、ステップS12で適切な補正が施されたマスクデータと判定された補正マスクデータまたはステップS13でデータ修正されたデータを、実際のマスク作製に使用されるマスクデータとして、描画データに変換した後、ステップS15のマスク作製工程に進む。
【0057】
以上のようにして、Rule−Base OPC手法によってマスクパターンを補正し、検証を行った後、最終的に半導体集積回路製造用マスクデータを生成することができる。なお、上記図1に点線Aで囲んだ処理手順は、OPC処理による補正パターン発生用ツールとして、例えば、現在市販されているAvant!社製のTaurus−OPC等のような実績のあるツールを用いて行うことができる。また、点線Bで囲んだ処理手順は、比較検証ツールとして、例えば、現在市販されているCadence社製のDracula等のような実績のあるツールを用いて行うことができる。
【0058】
以下に、上記処理手順について、さらに詳細に説明する。
【0059】
はじめに、上記図1に点線Aで囲んだ、適切なマスクパターンであるか否かを判定するためのOPC処理によるマスクデータ生成方法について、図2を用いて説明する。
【0060】
まず、図2(a)に示すように、レイアウト設計により生成された設計元データ(原マスクパターン)23を、OPC処理によるマスクデータ発生前に、予め複数の領域に分割する。以下、分割された各領域をテンプレート24と称する。
【0061】
次に、図2(b)に示すように、分割されたテンプレート24毎に、そのテンプレートに含まれるレイアウト・パターン23に対して、順次、補正を施す。ここでは、レイアウト・パターン23にセリフパターン25を補正している。
【0062】
このときのテンプレートサイズは、各デバイスによって異なる数値となるが、一辺を約約50,000nm程度の矩形に設定することによって、OPC処理時間の短縮化を図ることができる。
【0063】
図3は、テンプレートサイズとOPC処理時間との相関関係を定性的に示すグラフである。
【0064】
テンプレートサイズを小さくすると、OPC処理が施されるデータ量が増加するために、レイアウト設計データ全体でOPC処理時間が増大する。また、テンプレートサイズを大きくすると、1つのテンプレートに対するOPC処理時間が増大するために、レイアウト設計データ全体でOPC処理時間が増大する。従って、両者の中間にOPC処理時間の極小値が存在し、上記約50,000nmのテンプレートサイズは、この極小値近傍の値である。
【0065】
このように、OPC処理時間は、テンプレートサイズに対する依存性を有している。この依存性は、プロセスパラメータ(特性)および処理対象となるマスク層によって決定され、図3に示す特性は、実験的に求めることが可能であるため、OPC処理時間が最小となる、テンプレートサイズの最適値を得ることができる。
【0066】
さらに、各テンプレートが隣接する境界部分には、約1000nmのオーバーラップ領域を設けることが好ましい。これは、テンプレート内でOPC処理対象となるレイアウト・パターン周辺のパターン形状を考慮して、補正パターンを発生させることにより、ルール通りに、またはモデルに適した補正パターンが得られるようにするためである。
【0067】
本実施形態では、例えば、テンプレートサイズ−A−は1辺が30,000nmの矩形に設定し、テンプレートサイズ−B−は1辺が75,000nmの矩形に設定する。また、補正したいデータが疎なパターンばかりであれば、大きなテンプレートサイズを用い、補正したいデータが密なパターンばかりであれば小さなテンプレートサイズを用いることによって、処理時間の短縮化を図ることができる。また、例えば、疎・密パターンが共存しているLSIデータ等に対しては、中間の大きさのテンプレートサイズを用いることが好ましい。これらのことは、モデルベースについても、ルールベースについても同様である。
【0068】
次に、上記図1に点線Bで囲んだ、適切なマスクパターンであるか否かを判定するためのマスクデータの比較検証方法について、説明する。
【0069】
図2で説明したOPC処理によるマスクデータ生成方法において、OPC処理プログラムの不具合等のために、本来発生するべきではない補正パターンが発生することが考えられる。
【0070】
このような本来発生するべきではない補正パターンは、テンプレートサイズを変更させてOPC処理を施したマスクデータをいくつか生成し、互いに図形演算により減算を行って、両データで同じ図形パターンを削除することにより、除去することが可能となる。2つのマスクデータを互いに図形演算により減算することによって、両データの不一致パターンが抽出され、この不一致パターンを不具合で発生した補正パターンとみなすことができるからである。これにより、ルール通りのOPC処理による補正が施されたパターンをマスクデータとして生成することが可能となる。
【0071】
(実施形態2)
図4は、実施形態2の半導体集積回路製造用マスクパターンデータ製造方法およびその検証方法について、OPC処理による補正パターン発生からマスクデータ作製までの一連の処理手順を示すフローチャートである。ここでは、Model−BaseOPC手法によって補正マスクパターンデータを生成する例について説明する。
【0072】
まず、ステップS21で、OPC処理が必要とされるレイアウト層に関するモデル抽出を行う。このモデルは、予め作製した特性評価用のTEG(Test Element Group)マスクを用いてウェハに対してステッパ露光を行い、その結果得られたウェハ上の転写結果から、基本的なフォトデータを収集することにより得ることができる。
【0073】
次に、ステップS22では、ステップS21のモデル抽出によって得られる線幅に関する依存性、または線同士の間隔に関する依存性等に合わせて光学シミュレータのパラメータを調整し、どのようなパターンがウェハー上に転写されるか、その転写結果からどのような最終マスクパターンが生成されるか等を光学シミュレーションを用いて検証することにより、プロセスモデル(特性)に対応して、OPC処理を施す補正量の最適値を求め、ステップS23でモデルファイルを作成する。
【0074】
一方、ステップS24では、OPC処理が必要なレイアウト層に対応する原マスクパターンを作成する。
【0075】
次に、ステップS25では、ステップS23で作成したモデルファイルと、ステップS24で作成した原マスクパターンとから、OPC処理に必要とされるOPCモデルセットを作成する。
【0076】
次に、ステップS26では、原マスクパターンをテンプレートサイズ−A−の条件で複数の領域に分割する。そして、ステップS27で、各分割領域(テンプレート)に対して、ステップS25で作成されたOPCモデルセットの記述に従ってOPC処理を施し、ステップS28で補正マスクデータを生成する。一方、ステップS29では、原マスクパターンをテンプレートサイズ−B−の条件で複数の領域に分割する。そして、ステップS30で、各分割領域(テンプレート)に対して、ステップS25で作成されたOPCモデルセットの記述に従ってOPC処理を施し、ステップS31で比較検証用データを生成する。
【0077】
以上により、原マスクパターンに対してテンプレートサイズのみを異ならせてそれぞれOPC処理を施したデータである補正マスクデータと比較検証用データとが生成される。
【0078】
次に、ステップS32では、ステップS28で作成した補正マスクデータと、ステップS31で作成した比較検証用データとを図形演算処理により減算し、両データで同じ図形パターンを削除することにより、両データを比較検証して、ステップS33で比較データとして出力する。
【0079】
次に、ステップS34では、ステップS33で生成された比較データに対してリサイズチェックを行い、所定の範囲外であれば、エラーとして、ステップS35で、所定の範囲外のパターンを補正マスクデータから除去するデータ修正を行う。
【0080】
また、比較データが所定の範囲内であれば、テンプレートサイズ−A−の条件でOPC処理を行った補正マスクデータを、適切な補正が施されたマスクデータであると判断することができる。そして、ステップS36では、ステップS34で適切な補正が施されたマスクデータと判定された補正マスクデータまたはステップS35でデータ修正されたデータを、実際のマスク作製に使用されるマスクデータとして、描画データに変換した後、ステップS37のマスク作製工程に進む。
【0081】
以上のようにして、Model−Base OPC手法によってマスクパターンを補正し、検証を行った後、最終的に半導体集積回路製造用マスクデータを生成することができる。なお、上記図4に点線Aで囲んだ処理手順は、OPC処理による補正パターン発生用ツールとして、例えば、現在市販されているAvant!社製のTaurus−OPC等のような実績のあるルーツを用いて行うことができる。また、点線Bで囲んだ処理手順は、比較検証ツールとして、例えば、現在市販されているCadence社製のDracula等のような実績のあるツールを用て行うことができる。
【0082】
以下に、上記処理手順について、さらに詳細に説明する。
【0083】
まず、上記図4に点線Aで囲んだ、適切なマスクパターンであるか否かを判定するためのOPC処理によるマスクデータ生成方法については、実施形態1で図2を用いて説明した方法と同様に行うことができる。
【0084】
次に、上記図4に点線Bで囲んだ、適切なマスクパターンであるか否かを判定するためのマスクデータの比較検証方法について、説明する。
【0085】
Model−Base OPCにおいては、図2で説明したOPC処理後の各データは、同じOPCモデルセット条件で生成される。しかしながら、そのOPCモデルセットの記述が一度作成されると、OPC処理プログラムがテンプレートサイズの相違に起因するレイアウト・パターンの形状変更、ラインエッジの移動、特殊パターンの追加等に対する近接歪みに対応するため、テンプレートサイズが異なる2つのデータとして、OPC処理による補正パターン形状が生成されることが幾通りも考えられる。従って、同じOPC処理後のデータが生成されること確率は低く、適切なOPCパターンが幾通りも存在することとなる。このことについて、図5を用いて説明する。
【0086】
図5(a)に示すように、補正処理が施されていないマスク26に対して、理想的なウェハ転写が行われた場合には、実線27で示すようなパターンが得られる。しかしながら、実際には、図5(b)に示すように、角の丸まったパターン28となり、補正パターンが必要とされる。
【0087】
このような場合に、Rule−Base OPC手法では、ある決められた数値通りに補正パターンが生成される。しかしながら、Model−Base OPC手法では、光学シミュレーションをベースとして一度作られたプロセスモデルに対応してOPC処理が行われ、例えば、図5(c)および図5(d)に示すように、元のレイアウト・パターンに対して異なる補正パターン形状29および30が生成されることが考えられ、そのいずれの場合でも、ほぼ理想に近いウエハー転写結果31が得られることがある。
【0088】
従って、補正マスクデータと比較検証用データとの比較検証後には、OPC処理によって適切な補正が行われているか否かを判断するために、比較データを出力して、リサイズチェックを行う必要がある。
【0089】
次に、上記図4に点線Cで囲んだ、適切なマスクパターンであるか否かを判定するためのリサイズチェック方法について、説明する。
【0090】
Model−Base OPC手法により補正パターンが生成された直後のデータ(補正マスクデータおよび比較検証用データ)には、Grid上に位置しないデータが存在する。なお、ここで、Gridとは、レイアウト形状の最小単位を規定する仮想的な座標系のことを示す。この比較検証前のデータ(補正マスクデータおよび比較検証用データ)は、Grid単位で出力されるが、その際、補正されたパターン形状に1Grid程度の違いが発生する場合がある。これは、上記図5(c)および図5(d)に示したような、レイアウト・パターンに対して異なる補正パターン形状29および30が発生する原因となる。
【0091】
このような1Grid程度の補正パターン形状の違いは、これらの補正パターンを含むマスクを用いてフォト工程を行った後の形状(ウェハ上の転写形状)としては有異な差が生じないため、この差をリサイズチェックによって検出する必要性はない。しかしながら、それ以上の違いがある場合には、フォト工程後の形状として有異な差が生じるため、リサイズチェックを行う必要性がある。
【0092】
以下に、リサイズチェックについて、図6および図7を用いて具体的に説明する。
【0093】
例えば、図6に示すように、垂直な配線パターン32のラインエッジ33に対して、上記テンプレートサイズ−A−の条件でOPC処理を施した場合、平行方向に移動補正されたラインエッジ34は、OPC処理直後はGridに接しない状態である。しかしながら、補正マスクデータを出力する際には、Grid単位で調整されるため、補正されたラインエッジ34が補正前のラインエッジ33に戻ることがある。また、垂直な配線パターン32のラインエッジ33に対して、上記テンプレートサイズ−B−の条件でOPC処理を施した場合、平行方向に移動補正されたラインエッジ35は、OPC処理直後はGridに接しない状態である。しかしながら、補正マスクデータを出力する際には、Grid単位で調整されるため、補正されたラインエッジ35が補正前のラインエッジ33よりも1Grid分だけ平行方向に移動したラインエッジ36となることがある。
【0094】
同様に、例えば、図7に示すように、斜め方向の配線パターン42のラインエッジ43に対して、上記テンプレートサイズ−A−の条件でOPC処理を施した場合、斜め方向に平行移動補正されたラインエッジ44は、OPC処理直後はGridに接しない状態である。しかしながら、補正マスクデータを出力する際には、Grid単位で調整されるため、補正されたラインエッジ44が補正前のラインエッジ43に戻ることがある。また、斜め方向の配線パターン42のラインエッジ43に対して、上記テンプレートサイズ−B−の条件でOPC処理を施した場合、斜め方向に平行移動補正されたラインエッジ45は、OPC処理直後はGridに接しない状態である。しかしながら、補正マスクデータを出力する際には、Grid単位で調整されるため、補正されたラインエッジ45が補正前のラインエッジ43よりも、図7に矢印47で示すGrid×√2分だけ、平行方向に移動したラインエッジ46となることがある。
【0095】
従って、適切なマスクパターンであるか否かを判定するためのリサイズチェック量の最小値は、斜め方向のパターンであって、斜め方向に平行移動補正された場合のGrid×√2とすることが好ましい。また、リサイズチェック量の最大値は、フォト工程後の形状として有異な差が生じるGrid×2とすることが好ましい。ここで、上記各式内の「Grid」は、予め設定されるGridの間隔を示すものとする。
【0096】
リサイズチェックは、リサイズ量をGrid×√2以上、かつ、2×Grid以下として、比較データからリサイズ量を減ずることにより比較データが無くなった場合には、適切な補正が行われていると判断することができる。また、比較データが無くならない場合には、適切な補正が行われてないと判断することができる。これにより、モデルに合ったOPC処理による補正が施されたパターンをマスクデータとして生成することが可能となる。
【0097】
なお、上記実施形態1および実施形態2で説明したOPC処理では、テンプレート単位で処理を行っており、テンプレート内の局所的なレイアウトパターンに対して形状を補正するという特性から、テンプレートが異なれば、それぞれの処理は互いに依存性が少なく、処理の独立性が高い。このような処理は、一般に、並列処理に適しており、OPC処理についても同様である。従って、分割されたテンプレートを複数のグループに分けて、複数のOPC処理装置を用いてグループ毎にOPC処理を並列処理することが可能である。
【0098】
このような並列処理を行うことによって、並列度にほぼ単純比例して処理速度を向上させることが可能である。さらに、本発明では、マスクデータの検証のために、補正マスクデータを生成するためのOPC処理と比較検証用データを生成するためのOPC処理とを行うため、並列処理は、検証時間の短縮化を顕著な効果を奏する。
【0099】
【発明の効果】
以上説明したように、本発明によれば、光近接効補正(OPC)処理を行ったパターンデータに対して、そのOPC処理に最適な検証手法を用いることによって、レイアウト設計で意図した通りの極めて信頼性の高いマスクを作製することができる。これによって、光近接効果に起因するパターン歪みを回避することが可能となり、OPCマスク製造プロセスにおける量産性の向上を図ることができる。さらに、本発明により作製されたマスクを用いて半導体集積回路を製造することによって、電気的な不具合の発生を防止することができ、半導体集積回路の歩留まりを向上させることができる。
【0100】
また、テンプレートを複数のグループにまとめて、各グループに対して複数のOPC処理装置を用いて並列にOPC処理を行うことにより、高速・高効率でOPC処理を施したマスクパターンデータを得ることができる。並列処理は、OPC処理を複数回行う本発明においては、特に顕著な効果を奏する。このように、高速処理が可能で効率が高い、光近接効果補正から検証までの一連の処理プロセスを実現することができると共に、OPC処理手法に最適な光近接効補正を行うことができるため、OPCマスク製造プロセスにおいて量産性の向上を図ることができる。従って、ウェハ上に所望のパターンを高い精度で作製することが可能となり、半導体集積回路の歩留まりを飛躍的に向上させることができる。
【図面の簡単な説明】
【図1】実施形態1の半導体集積回路製造用マスクパターンデータの製造方法およびその検証方法の処理手順を示すフローチャートである。
【図2】(a)および(b)は、それぞれ、OPC処理によるマスクデータ生成方法を説明するための模式図である。
【図3】テンプレートサイズとOPC処理時間との関係を示すグラフである。
【図4】実施形態2の半導体集積回路製造用マスクパターンデータの製造方法およびその検証方法の処理手順を示すフローチャートである。
【図5】(a)および(b)は、それぞれ、OPC処理が施されていないマスクパターン形状とウェハ上に転写されたマスク形状とを示す模式図であり、(c)および(d)は、それぞれ、Model−BaseOPC手法によって補正されたマスクパターン形状とウェハ上に転写されたマスク形状とを示す模式図である。
【図6】Model−Base OPC処理において、垂直方向の配線パターンに対する補正パターンを示す模式図である。
【図7】Model−Base OPC処理において、斜め方向の配線パターンに対する補正パターンを示す模式図である。
【図8】従来のマスクを用いて、ウェハ上にラインパターンを転写させる場合の問題点について説明するための模式図である。
【図9】従来のマスクを用いて、ウェハ上にコンタクトパターンを転写させる場合の問題点について説明するための模式図である。
【図10】従来のマスクを用いて、ウェハ上に孤立パターンと密集パターンとが混在するパターンを転写させる場合の問題点について説明するための模式図である。
【図11】OPC処理が施されたマスクを用いて、ウェハ上に転写させたコンタクトパターンを示す模式図である。
【図12】OPC処理が施されたマスクを用いて、ウェハ上に転写させたラインパターンを示す模式図である。
【図13】OPC処理が施されたマスクを用いて、ウェハ上に転写させたラインコーナーパターンを示す模式図である。
【図14】従来のマスクパターンの検証方法の処理手順を示すフローチャートである。
【符号の説明】
101、111、121  従来のマスクパターン
102、112、122  従来マスクパターンを用いた場合のウェハ上の転写パターン
103、113、123  パターンの丸まり
104  セリフパターン
105  ハンマーヘッドパターン
106  アウトコーナーセリフパターン
107  インコーナーセリフパターン
23  設計元データ
24  テンプレート
25  補正パターン
26  OPC処理が施されていないマスク
27  理想的なウェハ転写結果のパターン
28  実際のウェハ転写結果のパターン
29  補正パターン形状
30  補正パターン形状
31  ウェハ転写結果のパターン
32  垂直方向の配線パターン
33、43  ラインエッジ
34、44  補正後のラインエッジ
35、45  ラインエッジ
36、46  補正後のラインエッジ
42  斜め方向の配線パターン
47  Grid×√2

Claims (10)

  1. 半導体集積回路装置製造時のリソグラフィ工程において、マスクに描画されたパターンを半導体ウェハ上へ転写する際に、光近接効果によって生じるパターン歪みを相殺する光近接効果補正(OPC:Optical Proximity Correction)処理を、原マスクパターンデータに対して施してマスクパターンデータを生成する方法であって、
    該原マスクパターンデータを、第1サイズを有する複数の領域に分割する第1ステップと、
    該第1ステップで分割された第1サイズの領域単位で原マスクパターンデータにOPC処理を施して、第1マスクパターンデータを生成する第2ステップと、該原マスクパターンデータを、第1サイズとは異なる第2サイズを有する複数の領域に分割する第3ステップと、
    該第3ステップで分割された第2サイズの領域単位で原マスクパターンデータにOPC処理を施して、第2マスクパターンデータを生成する第4ステップと、該第1マスクパターンデータおよび該第2マスクパターンデータの一致比較を行う第5ステップと、
    該第5ステップで不一致パターンデータが存在しない場合には、該第1マスクパターンデータまたは該第2マスクパターンデータを半導体集積回路製造用マスクパターンデータとして生成し、不一致パターンデータが存在する場合には、該第1マスクパターンデータまたは該第2マスクパターンデータから不一致パターンデータを除去したマスクパターンデータを製造用マスクパターンデータとして生成する第6ステップとを含む半導体集積回路製造用マスクパターン生成方法。
  2. 半導体集積回路装置製造時のリソグラフィ工程において、マスクに描画されたパターンを半導体ウェハ上へ転写する際に、光近接効果によって生じるパターン歪みを相殺する光近接効果補正(OPC:Optical Proximity Correction)処理を、原マスクパターンデータに対して施してマスクパターンデータを生成する方法であって、
    該原マスクパターンデータを、第1サイズを有する複数の領域に分割する第1ステップと、
    該第1ステップで分割された第1サイズの領域単位で原マスクパターンデータにOPC処理を施して、第1マスクパターンデータを生成する第2ステップと、該原マスクパターンデータを、第1サイズとは異なる第2サイズを有する複数の領域に分割する第3ステップと、
    該第3ステップで分割された第2サイズの領域単位で原マスクパターンデータにOPC処理を施して、第2マスクパターンデータを生成する第4ステップと、該第1マスクパターンデータおよび該第2マスクパターンデータの一致比較を行い、比較結果データを出力する第5ステップと、
    該第5ステップで出力された比較結果データに含まれる図形パターンが、所定の範囲内の大きさか否かを判定する第6ステップと、
    該第6ステップで、図形パターンが所定の範囲内の大きさであれば、該第1マスクパターンデータまたは該第2マスクパターンデータを半導体集積回路製造用マスクパターンデータとして生成し、図形パターンが所定の範囲外の大きさであれば、該第1マスクパターンデータまたは該第2マスクパターンデータから所定の範囲外の図形パターンを除去したマスクパターンデータを製造用マスクパターンデータとして生成する第7ステップとを含む半導体集積回路製造用マスクパターン生成方法。
  3. 前記第6ステップにおいて図形パターンの大きさを判定する際に、所定の範囲を、パターン形状の最小単位を規定するグリッドサイズをαとした場合に、α×√2以上、かつ、α×2以下の範囲とする請求項2に記載の半導体集積回路製造用マスクパターン生成方法。
  4. 前記第1サイズまたは前記第2サイズのうち、少なくとも一方のサイズは、OPC処理時間と分割領域サイズとの相関関係を実験的に求めた結果から、OPC処理時間が極小となるサイズの近傍の値とする請求項1〜請求項3のいずれかに記載の半導体集積回路製造用マスクパターン生成方法。
  5. 前記第2ステップおよび前記第4ステップにおいて、それぞれ複数の分割領域を含む複数のグループにまとめて、各グループ単位でOPC処理を並列に処理する請求項1〜請求項4のいずれかに記載の半導体集積回路製造用マスクパターンデータ生成方法。
  6. 半導体集積回路装置製造時のリソグラフィ工程において、マスクに描画されたパターンを半導体ウェハ上へ転写する際に、光近接効果によって生じるパターン歪みを相殺する光近接効果補正(OPC:Optical Proximity Correction)処理を、原マスクパターンデータに対して施して得られる補正マスクパターンデータを検証する方法であって、
    該原マスクパターンデータを、第1サイズを有する複数の領域に分割する第1ステップと、
    該第1ステップで分割された第1サイズの領域単位で原マスクパターンデータにOPC処理を施して、補正マスクパターンデータを生成する第2ステップと、
    該原マスクパターンデータを、第1サイズとは異なる第2サイズを有する複数の領域に分割する第3ステップと、
    該第3ステップで分割された第2サイズの領域単位で原マスクパターンデータにOPC処理を施して、検証用マスクパターンデータを生成する第4ステップと、
    該補正マスクパターンデータおよび該検証用マスクパターンデータの一致比較を行う第5ステップと、
    該第5ステップで不一致パターンデータが存在しない場合には、該補正マスクマスクパターンデータを適切なマスクパターンデータであると判定し、不一致パターンデータが存在する場合には、該補正マスクパターンデータが不適切なマスクパターンデータであると判定して、該補正マスクパターンデータから不一致パターンデータを除去したマスクパターンデータを製造用マスクパターンデータとして生成する第6ステップとを含む半導体集積回路製造用マスクパターン検証方法。
  7. 半導体集積回路装置製造時のリソグラフィ工程において、マスクに描画されたパターンを半導体ウェハ上へ転写する際に、光近接効果によって生じるパターン歪みを相殺する光近接効果補正(OPC:Optical Proximity Correction)処理を、原マスクパターンデータに対して施して得られる補正マスクパターンデータを検証する方法であって、
    該原マスクパターンデータを、第1サイズを有する複数の領域に分割する第1ステップと、
    該第1ステップで分割された第1サイズの領域単位で原マスクパターンデータにOPC処理を施して、補正マスクパターンデータを生成する第2ステップと、
    該原マスクパターンデータを、第1サイズとは異なる第2サイズを有する複数の領域に分割する第3ステップと、
    該第3ステップで分割された第2サイズの領域単位で原マスクパターンデータにOPC処理を施して、検証用マスクパターンデータを生成する第4ステップと、
    該補正マスクパターンデータおよび該検証用マスクパターンデータの一致比較を行い、比較結果データを出力する第5ステップと、
    該第5ステップで出力された比較結果データに含まれる図形パターンが、所定の範囲内の大きさか否かを判定する第6ステップと、
    該第6ステップで、図形パターンが所定の範囲内の大きさであれば、該補正マスクマスクパターンデータを適切なマスクパターンデータであると判定し、図形パターンが所定の範囲外の大きさであれば、該補正マスクパターンデータが不適切なマスクパターンデータであると判定して、該補正マスクパターンデータから所定の範囲外の図形パターンを除去したマスクパターンデータを製造用マスクパターンデータとして生成する第7ステップとを含む半導体集積回路製造用マスクパターン検証方法。
  8. 前記第6ステップにおいて図形パターンの大きさを判定する際に、所定の範囲を、パターン形状の最小単位を規定するグリッドサイズをαとした場合に、α×√2以上、かつ、α×2以下の範囲とする請求項7に記載の半導体集積回路製造用マスクパターン検証方法。
  9. 前記第1サイズまたは前記第2サイズのうち、少なくとも一方のサイズは、OPC処理時間と分割領域サイズとの相関関係を実験的に求めた結果から、OPC処理時間が極小となるサイズの近傍の値とする請求項6〜請求項8のいずれかに記載の半導体集積回路製造用マスクパターン検証方法。
  10. 前記第2ステップおよび前記第4ステップにおいて、それぞれ複数の分割領域を含む複数のグループにまとめて、各グループ単位でOPC処理を並列に処理する請求項6〜請求項9のいずれかに記載の半導体集積回路製造用マスクパターンデータ検証方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100642417B1 (ko) 2005-09-20 2006-11-03 주식회사 하이닉스반도체 레이어 대 레이어 검사방법을 이용한 광학근접보정검증방법
JP2009210707A (ja) * 2008-03-03 2009-09-17 Nec Electronics Corp フォトマスク及びその設計方法と設計プログラム
US8021829B2 (en) 2006-04-06 2011-09-20 Tdk Corporation Method of forming photoresist pattern and method of manufacturing perpendicular magnetic recording head
JP2013148647A (ja) * 2012-01-18 2013-08-01 Fujitsu Semiconductor Ltd 検証方法、検証プログラムおよび検証装置
JP2014056053A (ja) * 2012-09-11 2014-03-27 Fujitsu Semiconductor Ltd パターンマッチング方法、マスクパターンの生成方法、及び、ライブラリの構築方法
WO2023135773A1 (ja) * 2022-01-14 2023-07-20 ギガフォトン株式会社 フォトマスクの作成方法、データ作成方法、及び電子デバイスの製造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936898B2 (en) * 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
US7174528B1 (en) 2003-10-10 2007-02-06 Transmeta Corporation Method and apparatus for optimizing body bias connections in CMOS circuits using a deep n-well grid structure
US7645673B1 (en) * 2004-02-03 2010-01-12 Michael Pelham Method for generating a deep N-well pattern for an integrated circuit design
WO2005081910A2 (en) * 2004-02-26 2005-09-09 Pdf Solutions, Inc. Generalization of the photo process window and its application to opc test pattern design
US7388260B1 (en) 2004-03-31 2008-06-17 Transmeta Corporation Structure for spanning gap in body-bias voltage routing structure
JP4316442B2 (ja) * 2004-07-27 2009-08-19 株式会社東芝 評価システム、露光描画システム及び評価方法
DE102005002529B4 (de) * 2005-01-14 2008-12-04 Qimonda Ag Verfahren zum Erzeugen eines Abbildungsfehler vermeidenden Maskenlayouts für eine Maske
JP2006235327A (ja) * 2005-02-25 2006-09-07 Toshiba Corp マスクパターンデータ・マスク検査データ作成方法、及びフォトマスクの製造・検査方法
US7191428B2 (en) * 2005-05-31 2007-03-13 Synopsys, Inc. Centerline-based pinch/bridge detection
JP4828870B2 (ja) * 2005-06-09 2011-11-30 株式会社東芝 評価パタンの作成方法およびプログラム
US7305647B1 (en) 2005-07-28 2007-12-04 Transmeta Corporation Using standard pattern tiles and custom pattern tiles to generate a semiconductor design layout having a deep well structure for routing body-bias voltage
US20080079726A1 (en) * 2006-07-03 2008-04-03 Wolfgang Geiger Visual display of process sequences
US7636904B2 (en) * 2006-10-20 2009-12-22 Synopsys, Inc. Locating critical dimension(s) of a layout feature in an IC design by modeling simulated intensities
US7562337B2 (en) * 2006-12-11 2009-07-14 International Business Machines Corporation OPC verification using auto-windowed regions
KR100826655B1 (ko) * 2007-05-21 2008-05-06 주식회사 하이닉스반도체 광 근접 효과 보정 방법
JP2009123773A (ja) * 2007-11-12 2009-06-04 Toshiba Corp 半導体装置、及び半導体装置製造用マスクパターン
US7975244B2 (en) * 2008-01-24 2011-07-05 International Business Machines Corporation Methodology and system for determining numerical errors in pixel-based imaging simulation in designing lithographic masks
JP5559957B2 (ja) * 2008-03-18 2014-07-23 株式会社日立ハイテクノロジーズ パターン測定方法及びパターン測定装置
WO2010085714A2 (en) * 2009-01-22 2010-07-29 Mentor Graphics Corporation Pre-opc layout editing for improved image fidelity
FR2993374A1 (fr) * 2012-07-12 2014-01-17 St Microelectronics Crolles 2 Procede d'elaboration d'un masque de photolithographie
US9003338B2 (en) * 2013-03-15 2015-04-07 Taiwan Semiconductor Manufacturing Company Limited Common template for electronic article
CN112859508A (zh) * 2019-11-27 2021-05-28 台湾积体电路制造股份有限公司 集成电路制造方法
KR20220080768A (ko) * 2020-12-07 2022-06-15 삼성전자주식회사 Opc 모델의 에러 검증 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3934719B2 (ja) * 1995-12-22 2007-06-20 株式会社東芝 光近接効果補正方法
US6057063A (en) * 1997-04-14 2000-05-02 International Business Machines Corporation Phase shifted mask design system, phase shifted mask and VLSI circuit devices manufactured therewith
JPH11174659A (ja) 1997-12-16 1999-07-02 Sony Corp マスクパタン検証装置とその方法、および、マスクパタン補正装置とその方法
US7159197B2 (en) * 2001-12-31 2007-01-02 Synopsys, Inc. Shape-based geometry engine to perform smoothing and other layout beautification operations

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100642417B1 (ko) 2005-09-20 2006-11-03 주식회사 하이닉스반도체 레이어 대 레이어 검사방법을 이용한 광학근접보정검증방법
US8021829B2 (en) 2006-04-06 2011-09-20 Tdk Corporation Method of forming photoresist pattern and method of manufacturing perpendicular magnetic recording head
JP2009210707A (ja) * 2008-03-03 2009-09-17 Nec Electronics Corp フォトマスク及びその設計方法と設計プログラム
JP2013148647A (ja) * 2012-01-18 2013-08-01 Fujitsu Semiconductor Ltd 検証方法、検証プログラムおよび検証装置
JP2014056053A (ja) * 2012-09-11 2014-03-27 Fujitsu Semiconductor Ltd パターンマッチング方法、マスクパターンの生成方法、及び、ライブラリの構築方法
WO2023135773A1 (ja) * 2022-01-14 2023-07-20 ギガフォトン株式会社 フォトマスクの作成方法、データ作成方法、及び電子デバイスの製造方法

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