JP2004053340A - 半導体試験装置のタイミングセットの最適化方法、半導体試験装置のタイミングセットの最適化プログラム、半導体試験装置 - Google Patents
半導体試験装置のタイミングセットの最適化方法、半導体試験装置のタイミングセットの最適化プログラム、半導体試験装置 Download PDFInfo
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Abstract
【課題】当該システムで空いているタイミングセットを有効利用して、複数本のパターンプログラムを1本化して、無駄なアイドル期間を削除してデバイス試験のスループットを向上する半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムを提供する。
【解決手段】既存のメインプログラムのソースファイルを受けて、各パターンプログラムで適用するタイミングセット番号の中で重複するTS番号を半導体試験装置で空いている他のTS番号に割付変更するメインプログラム側の割付変更ステップを具備し、メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けて、各パターンプログラムに記述されているTS番号中で各パターンプログラム間で重複するTS番号を半導体試験装置で空いている他のTS番号に割付変更するパターンプログラム側の割付変更ステップを具備する半導体試験装置のタイミングセットの最適化方法。
【選択図】 図4
【解決手段】既存のメインプログラムのソースファイルを受けて、各パターンプログラムで適用するタイミングセット番号の中で重複するTS番号を半導体試験装置で空いている他のTS番号に割付変更するメインプログラム側の割付変更ステップを具備し、メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けて、各パターンプログラムに記述されているTS番号中で各パターンプログラム間で重複するTS番号を半導体試験装置で空いている他のTS番号に割付変更するパターンプログラム側の割付変更ステップを具備する半導体試験装置のタイミングセットの最適化方法。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
この発明は、複数本のパターンプログラムを1本化して、無駄なアイドル期間を削除してデバイス試験のスループットを向上する半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムに関する。特に、システムで空いているタイミングセットを有効利用して、複数本のパターンプログラムを1本化して、無駄なアイドル期間を削除可能とする半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムに関する。
【0002】
【従来の技術】
図1は半導体試験装置の概念構成図である。これは特願2001ー323156号にて開示されているので、構成要素及びその詳細説明については省略する。この構成例では、パターン発生器PGと、試験周期発生部10と、タイミング発生・波形整形部TGFCと、ピンエレクトロニクスPEと、その他を備える。ここで、半導体試験装置は公知であり技術的に良く知られている為、その詳細説明については省略する。
【0003】
図1の構成によれば、タイミング発生・波形整形部TGFC内にタイミングセットメモリTSMを備えていて、PG内のパターンプログラムメモリPPMから発生するTS番号データTSDに基づいてオンザフライで所望のTS番号が選択指定され、指定されたTS番号の遅延情報に基づいてクロック発生部20で所定に遅延されたドライバパルスDRPがピンエレクトロニクスを介してDUTへ印加される。
【0004】
パターンプログラムメモリPPMは数十Mワードの容量を備えて、複数多数本のパターンプログラムをメモリ上へロードすることができる。
【0005】
タイミングセットメモリTSMは、発生するパルスのエッジのタイミングを規定する複数種類のタイミングセットデータ(遅延量データ)を格納するメモリであって、PGから受けるTS番号データTSDが、例えば10ビット幅のとき1024点を備える。また、1024点のタイミングセットのTS番号名は、順番にTS1〜TS1024と呼ぶ。尚、タイミングセットはストローブ信号STBのタイミングを規定する為にも使用される。
【0006】
近年、SoC(System On a Chip)と呼ばれる大規模なシステムLSIに適用するファンクション試験においては、機能ブロック単位の試験項目に対応して多数のパターンプログラムを用いて全体の試験を実施する形態となっている。SoC等のLSI試験に要する試験時間の大半は、試験パターンの実行時間である。一方で、テストコスト低減の為に、デバイス・テスト・プログラムの更なる時間短縮が求められている。
【0007】
次に、図2はTDL言語を適用した場合のメインプログラムの簡明な要部記述例と、2本のパターンプログラムの一例と、実行フローチャートの一例である。尚、ここでは説明を容易とする為に、2個のタイミングセットTS1、TS2を使用する簡明表現としている。
ここで、一方のメインプログラムは専用の制御用コンピュータ(図示なし)のメモリ上にロードされて、デバイス試験の全体の動作を制御するものであり、メインプログラムの記述内容に基づいて各種試験条件の設定をした後、パターンプログラムを所定のスタートアドレスから実行開始するように起動制御する。その後、パターンプログラム側の終了待ちをする。この繰り返しにより多数本のパターンプログラムが連続的に実行される。
【0008】
他方のパターンプログラムはPG内のパターンプログラムメモリPPMに格納されていて、メインプログラムからの起動を受けた後、所定のスタートアドレスから実行開始してデバイスへ連続した試験パターンを実際に印加して所望の試験を実施する。やがて実行終了命令(STPS)に至ると、試験パターンの発生が停止し、その後、メインプログラム側へ制御を戻す。
【0009】
図2(a)に示すメインプログラムは、TS1とTS2の2個のタイミングセットを使用して、第1のパターンプログラムTST1、と第2のパターンプログラムTST2をシーケンシャルに試験実行する具体例である。図2(b)はTST1、TST2の順序でデバイス試験を行う際の実行フローチャートである。
図2(a)のメインプログラムの内容を説明する。ここで、欄外の番号は説明を容易とする為のステートメント番号である。ここで、ステートメント「timing1.timing(1,T1,50nS);の3つの引数の中で、第1引数”1”がTS番号を意味し、第3引数”50nS”が遅延量を意味する。
メインプログラムの記述の中で、第1ステートメント「timing1.timing(1,T1,50nS);」は、TS1を使用して遅延量50nSを宣言している。続く第2ステートメント「timing1.timing(2,T1,80nS);」は、TS2を使用して遅延量80nSを宣言している。
【0010】
続く第3ステートメント「timing1.Load();」は、前記で宣言したTS1、TS2を図1に示すタイミングセットメモリTSMへ実際に転送処理している。この転送時間はテスタチャンネルが数千チャンネルも存在し、且つ各チャンネル毎にTS点数に対応するワードメモリを備えている為、全チャンネルのタイミングセットメモリTSMのデータ内容を書込み更新するには、例えば数ミリ秒前後かかる。前記第1/第2/第3ステートメントは、図2(b)の実行フローチャートにおけるスタートアップ処理S11に該当する。尚、この処理期間は、DUTへ試験パターンが印加されていないアイドル期間Aである。
【0011】
続く第4ステートメント「Measure_FT.Exec();
やがて、図2Eに示す実行終了命令(STPS)に至ると、試験パターンの発生を停止してメインプログラム側へ戻る。尚、この実行期間は、DUTへ試験パターンが実際に印加されて試験実行する第1試験実施期間Bである。この時間は、パターンプログラムの実行期間であり、デバイス試験に必須の時間である。
この結果、発生する試験波形は、図3(a)に示すように、TS1の遅延量50nSとTS2の遅延量80nSとに基づく試験波形が発生する。尚、この図で、遅延量は試験周期(テストレート)を基準タイミングとし、これから規定した遅延量である。
【0012】
次に、図2(a)に示す第5ステートメント「timing2.timing(1,T1,10nS);」は、TS1を使用して遅延量10nSを宣言している。続く第6ステートメント「timing2.timing(2,T1,20nS);」は、TS2を使用して遅延量20nSを宣言している。
【0013】
続く第7ステートメント「timing2.Load();」は、上述同様に、前記で宣言したTS1、TS2を図1に示すタイミングセットメモリTSMへ実際に転送処理している。この転送時間はテスタチャンネルが数千チャンネルも存在する為、全チャンネルのタイミングセットメモリTSMへ転送完了するには、例えば数ミリ秒前後かかる。前記第5/第6/第7ステートメントは、図2(b)の実行フローチャートにおけるスタートアップ処理S13に該当する。この処理期間は、DUTへ試験パターンが印加されていないので無駄なアイドル期間Cとなり、デバイス試験のスループットの低下要因となってくる。
ここで、もしも前記アイドル期間Cが5ミリ秒と仮定したとき、テストレート(試験周期)が5ナノ秒(200MHz)と仮定すると、DUTへ印加する試験パターン回数は、5ミリ秒/5ナノ秒=100万回となる。一方で、1本のパターンプログラムの実行時間は試験項目やパターンの記述内容によって多様であるので、マイクロ秒オーダー/ミリ秒オーダー/秒オーダーまでのものがある。
【0014】
続く第8ステートメント「Measure_FT.Exec();
やがて、パターンプログラムTST2中の実行終了命令(STPS)に至ると、試験パターンの発生を停止してメインプログラム側へ戻る。尚、この実行期間は、DUTへ試験パターンが実際に印加されて試験実行する第2試験実施期間Dであり、デバイス試験に必須の時間である。
この結果、発生する試験波形は、図3(b)に示すように、上述とは異なったTS1の遅延量10nSとTS2の遅延量20nSとに基づく試験波形を発生する。
【0015】
上述したように従来技術によれば、第1のパターンプログラムTST1と第2のパターンプログラムTST2の両者において、同一TS番号であるTS1とTS2の2個のタイミングセットを使用して試験実行している。この結果、図2(b)のスタートアップ処理S13に示すように、第2のパターンプログラムTST2の実行に先立って図1に示すタイミングセットメモリTSMへ、タイミングセットTS1、TS2の遅延量を変更更新する転送処理時間が必要となっている。
従って、もしも多数のパターンプログラムTST1、TST2、…、TSTnを順次実行させる場合には、これに比例した回数の、タイミングセットメモリTSMへの転送処理時間が必要となってくる難点がある。この結果、図2(b)に示す無駄なアイドル期間Cが多数回発生することとなる。この多数回のアイドル期間Cの発生に伴って、デバイス試験のスループットの低下が生じる難点がある。
【0016】
一方で、第1に、半導体試験装置に備える全てのタイミングセットが各々のパターンプログラムTST1〜TSTnにおいて使用されていない場合が多い。更に第2に、各々のパターンプログラムTST1〜TSTnにおいて同一遅延量のタイミングセットを異なるTS番号に割り付けて使用している場合も多く存在する。
【0017】
【発明が解決しようとする課題】
近年、SoC(System On a Chip)と呼ばれる大規模なシステムLSIに適用するファンクション試験においては、機能ブロック単位の試験項目に対応して多数のパターンプログラムを用いて全体の試験を実施する形態となっていて、膨大な量の試験パターンが使用される。その試験パターン量はますます増大し、LSI試験に要する試験時間の大半を占めている。一方で、テストコスト低減の為に、デバイス・テスト・プログラムの更なる時間短縮が求められている。
上述説明したように従来技術においては、多数の独立したパターンプログラムTST1、TST2、…、TSTnを順次メインプログラムから実行させる形態である為、各パターンプログラムの実行毎に図2Cに示す無駄なアイドル期間が多数回発生してくる難点がある。
そこで、本発明が解決しようとする課題は、当該システムで空いているタイミングセットを有効利用して、複数本のパターンプログラムを1本化して、無駄なアイドル期間を削除してデバイス試験のスループットを向上する半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムを提供することである。
【0018】
【課題を解決するための手段】
第1の解決手段を示す。ここで第4図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイス(DUT)へ試験波形を印加する、主に試験項目別に分割実行される複数本のパターンプログラムを具備し、
複数本のパターンプログラムを順次シーケンシャルに実行させてDUTの試験を行うメインプログラム、を備える半導体試験装置のタイミングセットの最適化方法であって、
既存のメインプログラムのソースファイルを受けて、各パターンプログラムで適用するタイミングセット番号(TS番号)の中で重複するTS番号を当該半導体試験装置で空いている他のTS番号に割付変更するメインプログラム側の割付変更ステップを具備し、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けて、各パターンプログラムに記述されているTS番号中で各パターンプログラム間で重複するTS番号を当該半導体試験装置で空いている他のTS番号に割付変更するパターンプログラム側の割付変更ステップを具備し、
以上を具備することを特徴とする半導体試験装置のタイミングセットの最適化方法である。
【0019】
次に、第2の解決手段を示す。ここで第4図は、本発明に係る解決手段を示している。
被試験デバイス(DUT)のICピンに接続して信号の授受を行う複数のテスタチャンネル毎に各々に備えられて、DUTへ供給する試験波形を所定タイミングに遅延させる複数の遅延情報を格納するタイミングセットメモリTSMを具備し、
パターン発生器PGに格納して使用され、DUTへ試験波形を印加する、主に試験項目別に分割実行される複数本のパターンプログラムを具備し、
複数本のパターンプログラムを順次シーケンシャルに実行させてDUTの試験を行うメインプログラム、を備える半導体試験装置のタイミングセットの最適化方法であって、
既存のメインプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)のピンリスト記述を抽出し、抽出したTS番号の中で重複するTS番号の記述を特定し、特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、複数パターンプログラムの実行シーケンスに対応して複数カ所に分散記述されているTS番号のピンリスト記述を所定の先頭側の1カ所へ移動させたものを生成メインプログラムとして出力するメインプログラム側の割付変更ステップを具備し、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムに記述されているTS番号を抽出し、抽出したTS番号の中で各パターンプログラム間で重複するTS番号の記述を特定し、上記メインプログラム側の割付変更ステップに対応して、特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、割付変更した複数パターンプログラムを連続実行できる1本の生成パターンプログラムとして出力するパターンプログラム側の割付変更ステップを具備し、
上記生成メインプログラムと上記生成パターンプログラムとの両方のソースファイルを受けて半導体試験装置が備える翻訳装置に基づいて、実行形態のオブジェクト(例えばTDL中間コードオブジェクトと、パターンプログラムメモリPPMへ格納するオブジェクトパターンファイル)を生成して出力する翻訳ステップを具備し、
以上を具備することを特徴とする半導体試験装置のタイミングセットの最適化方法がある。
【0020】
次に、第3の解決手段を示す。ここで第4図と第5図(a)は、本発明に係る解決手段を示している。
上述メインプログラム側の割付変更ステップの一態様は、
既存のメインプログラムのピンリスト記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)の記述を抽出するTS番号抽出ステップS50を具備し、
抽出したTS番号の中で重複使用しているTS番号を特定し、特定した重複TS番号を、TS番号重複リストとして保存するTS番号重複リスト作成ステップS52を具備し、
各パターンプログラムで一度も使用されていないTS番号を検出し、検出したTS番号をTS番号空きリストとして保存するTS番号空きリスト作成ステップS54を具備し、
上記TS番号重複リストと上記TS番号空きリストとに基づいて重複するTS番号に対してTS番号の割付変更を行うTS番号割付変更ステップS60を具備し、
以上を具備することを特徴とする上述半導体試験装置のタイミングセットの最適化方法がある。
【0021】
次に、第4の解決手段を示す。ここで第8図と第5図(b)は、本発明に係る解決手段を示している。
上述メインプログラム側の割付変更ステップの一態様は、
既存のメインプログラムのピンリスト記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)の記述を抽出するTS番号抽出ステップS50を具備し、
抽出したTS番号の中で重複使用しているTS番号を特定し、特定した重複TS番号を、TS番号重複リストとして保存するTS番号重複リスト作成ステップS52を具備し、
各パターンプログラムで一度も使用されていないTS番号を検出し、検出したTS番号をTS番号空きリストとして保存するTS番号空きリスト作成ステップS54を具備し、
複数パターンプログラムに記述されている中で、同一タイミング条件の遅延量のものを抽出し、抽出したTS番号情報とパターンプログラム情報とを作成する同一タイミング条件リストの作成ステップ56を具備し、
上記TS番号重複リストと上記TS番号空きリストと上記同一タイミング条件リストとに基づいて、同一タイミング条件で異なるTS番号のものは1つのTS番号に併合し、重複するTS番号に対してTS番号の割付変更を行うTS番号割付変更ステップS60bを具備し、
以上を具備することを特徴とする上述半導体試験装置のタイミングセットの最適化方法がある。
【0022】
次に、第5の解決手段を示す。ここで第4図は、本発明に係る解決手段を示している。
上述パターンプログラム側の割付変更ステップの一態様は、
既存の各パターンプログラムの末尾に記述されているパターンプログラムの終了ステートメントを削除する削除ステップ(例えばSTPSステートメントの削除ステップS72)を具備し、
当該パターンプログラムで記述しているTS番号が、他のパターンプログラムで記述しているTS番号と重複しないように当該パターンプログラムのTS番号を変更するステップ(例えばTS割付変更ステップS74)を具備し、
変更した複数のパターンプログラムを受けて、実行シーケンスに対応した順番に複数のパターンプログラムを連結して1本の新規なパターンプログラムを生成する連結ステップ(例えばパターンプログラムの連結ステップS76)を具備し、
以上を具備することを特徴とする上述半導体試験装置のタイミングセットの最適化方法がある。
【0023】
次に、第6の解決手段を示す。ここで第6図と第4図は、本発明に係る解決手段を示している。
被試験デバイス(DUT)のICピンに接続して信号の授受を行う複数のテスタチャンネル毎に各々に備えられて、DUTへ供給する試験波形を所定タイミングに遅延させる複数の遅延情報を格納するタイミングセットメモリTSMを具備し、
パターン発生器PGに格納して使用され、DUTへ試験波形を印加する主に試験項目別に分割実行される複数本のパターンプログラムを具備し、
複数本のパターンプログラムを順次シーケンシャルに実行させてDUTの試験を行うメインプログラム、を備える半導体試験装置のタイミングセットの最適化プログラムであって、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)が他のパターンプログラムとは異なるTS番号となるように記述を変更し、
更に、複数パターンプログラムの記述を受けて1本の連結したパターンプログラムとなるように記述を変更(例えば末尾の実行終了命令STPSを削除)した結果の1本の生成パターンプログラムとして生成出力した生成パターンプログラムを具備し、
既存のメインプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)のピンリスト記述を抽出し、抽出したTS番号の中で重複するTS番号の記述を特定し、
特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更した後、複数カ所に分散配置されているピンリストを、一群のピンリスト記述に集合して、複数パターンプログラムを実行する実行ステートメントの記述よりも以前の位置へ移動させるように生成した生成メインプログラムを具備し、
複数パターンプログラムの実行ステートメントの記述に先立ってタイミングセットメモリTSMへ遅延情報を転送してロードする、複数カ所に記述されているタイミングセット・ロード・ステートメント(例えばtiming*.Load())を、複数パターンプログラムの先頭位置へ移動させて1つに集約した記述に変更し、
以上を具備するパターンプログラムとメインプログラムであることを特徴とする半導体試験装置のタイミングセットの最適化プログラムがある。
【0024】
次に、第7の解決手段を示す。ここで第6図と第1図は、本発明に係る解決手段を示している。
被試験デバイス(DUT)のICピンに接続して信号の授受を行う複数のテスタチャンネルの各々に備え、発生する試験波形のタイミングを所定に遅延させる複数の遅延情報を格納するタイミングセットメモリTSMを具備し、
パターン発生器PGに格納して使用され、被試験デバイス(DUT)へ試験波形を印加する主に試験項目別に分割されている複数本のパターンプログラムを具備し、
複数本のパターンプログラムをシーケンシャルに実行させて被試験デバイス(DUT)を試験するメインプログラムを具備し、
以上を備える半導体試験装置であって、
既存のメインプログラムの記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)の記述を抽出し、抽出したTS番号の中で重複するTS番号の記述を特定し、特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、更に、複数パターンプログラムの実行シーケンスに対応して複数カ所に分散記述されているTS番号の記述を所定の先頭側の1カ所へ移動させて生成出力する生成メインプログラムを具備し、
メインプログラムで使用する既存の複数の各パターンプログラムの記述内容を解析して、各パターンプログラムに記述されているTS番号を抽出し、抽出したTS番号の中で各パターンプログラム間で重複するTS番号の記述を特定し、メインプログラム側の割付変更に対応して、特定した変更対象のTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、更に、割付変更した複数パターンプログラムを連続実行できる1本の生成パターンプログラムとして生成出力するパターンプログラムを具備し、
生成メインプログラムと生成パターンプログラムとの両方のソースファイルを受けて半導体試験装置が備える翻訳装置に基づいて、実行形態のTDL中間コードオブジェクトと、パターンプログラムメモリPPMへ格納するオブジェクトパターンファイルとを生成出力する手段を具備し、
上記オブジェクトパターンファイルをパターン発生器PGへロードし、上記TDL中間コードオブジェクトを半導体試験装置が備える制御用コンピュータへロードして、上記オブジェクトパターンファイルに基づきパターン発生器PGから連続した試験パターンを発生してデバイス試験を連続的に実行する、ことを特徴とする半導体試験装置がある。
【0025】
【発明の実施の形態】
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係等が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係等の形容/形態は、一例でありその形容/形態内容のみに限定するものではない。
【0026】
本発明の第1の実施例について図4〜図7、図2を参照して説明する。尚、従来技術に対応する要素は同一符号を付し、また重複する部位の説明は省略する。
【0027】
図4は本発明のデバイス試験のスループットを向上させるタイミングセットの最適化手段(オプチマイザ処理機能)を説明する第1のフローチャートであり、メインプログラム側の生成処理手順と、パターンプログラム側の生成処理手順とがある。図5(a)はTS番号の割付変更を説明する図である。図6は、図5により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。尚、図6のメインプログラムとパターンプログラムの欄外の番号は説明を容易とする為のステートメント番号である。
【0028】
先ず、メインプログラム側の生成処理手順を説明する。ここで、生成元のメインプログラムは、従来と同一の図2(a)に示すメインプログラムの内容とする。
先ず、図4Aに示すメインプログラム側の生成処理手順を説明する。図4においてTS番号抽出ステップS50では、ソースファイルのメインプログラムを受けて、この中に記述されている全てのTS番号を抽出する。先ず最初に、先頭行からステートメント「timing*.Load();」が検出される都度、グループ単位として分ける。そして、各グループ単位であるTST1、TST2に対して、図5Aの抽出リストに示すように、各グループ毎に記述されているステートメント「timing*.timing(1,T*,*);」を検出し、このステートメント中における「,T*,」部位を抽出して当該グループ単位のTS番号抽出リストとして保存する。ここで「*」部位は任意の数値文字若しくは数値文字列を意味する。
この結果、図5Aの抽出リストに示すように、TST1側ではTS番号T1,T2がリストアップされ、TST2側でもTS番号T1,T2がリストアップされることとなる。
【0029】
次に、TS番号重複リスト作成ステップS52では、各パターンプログラム毎に抽出したTS番号抽出リストに基づいて、重複使用しているTS番号を特定し、特定した重複TS番号を、図5Bに示すように、TS番号重複リストとして保存する。この図では、重複マークとして”○”印で示している。
【0030】
次に、TS番号空きリスト作成ステップS54では、全パターンプログラムで一度も使用されていないTS番号を検出し、検出したTS番号を図5Cに示すように、TS番号空きリストとして保存する。この図では、T3〜T256が空きとしてリストアップされている。尚、システム構成により使用できるTS番号の個数Nは異なる。例えばN=64点、256点、1024点等である。そこで、当該システムで使用できるTS個数Nの情報を予め得ておく。ここの例ではTS個数N=256とした場合である。
【0031】
次に、TS番号の割付変更を行うステップS60では、TS番号重複リストとTS番号空きリストとに基づいて割付リストを作成し、これに基づいてメインプログラムのソースファイルを生成する。
即ち、第1に、TS番号重複リストで重複する図5Bに示す”○”印の重複TS番号を、TS番号空きリストで空いている空きTS番号に順次置き換え処理をする。例えば、図5Dに示す割付リストでは、パターンプログラムTST2のTS1をTS3に割付し、TS2をTS3に割付するリストを生成する。前記割付リストに基づいてメインプログラムのソースファイル中の当該TS番号記述内容を変更する。この結果、図2(a)に示すメインプログラム中の第5/第6ステートメントは、図6Cの第13/第14のステートメントに示すように、「timing1.timing(3,T1,10nS);」、「timing1.timing(4,T1,20nS);」に記述内容を変更する。
第2に、上記のTS番号変更後において、1本のパターンプログラムとして実行できるようにステートメント記述の移動と変更と削除とを行う。即ち、図6Cに示すように、パターンプログラムTST2のピンリスト記述を移動させて、第13ステートメント位置へ「timing1.timing(3,T1,10nS);」を移動させ、第14ステートメントの位置へ「timing1.timing(4,T1,20nS);」を移動させる。更に、図6Dの第16ステートメントのように、1本化したパターンプログラムを実行するステートメントに記述変更する。更に、図2(a)に示すパターンプログラムTST2に係るステートメント部位は削除する。
これらの結果、図6(a)に示すように、TS番号が重複せず、且つ1本のパターンプログラムを実行する形態のメインプログラムのソースファイルが生成できる。この生成メインプログラムを翻訳ステップS80へ供給する。
【0032】
次に、図4に示すパターンプログラム側の生成処理手順を説明する。
先ず、パターンプログラムの終了ステートメントの検出ステップS70では、図2Eに示す従来の1本のパターンプログラムTST1を受けて、当該パターンプログラムの終了ステートメント「STPS」を検出する。尚、「STPS」に記述が無い場合は末尾のステートメントが終了位置に該当する。
【0033】
次に、STPSステートメントの削除ステップS72では、当該パターンプログラムにおける「STPS」ステートメントを削除する。若しくは「NOP」に変更する。
次に、パターンプログラムのTS割付変更ステップS74では、上述図5Dの割付リストに基づいて、当該パターンプログラムで記述しているTS番号の記述を変更する。即ち、第1に、当該パターンプログラムに対応する割付リストの情報が存在しない場合には何もしない。第2に、当該パターンプログラムに対応する割付リストの情報が存在する場合には、その割付情報に基づいて、該当するステートメントを変更する。例えば、図6の第27ステートメントでは、図2Fに示す第24ステートメントの「TS1」を「TS3」に変更する。また、図6の第28ステートメントでは、図2Fに示す第25ステートメントの「TS2」を「TS4」に変更する。
【0034】
次に、パターンプログラムの連結ステップS76では、上記で変更したパターンプログラムと、次のパターンプログラム(例えば図2Fに示すTST2)を連結して1本のパターンプログラムにする。
次に、次のパターンプログラムの有無によりループ分岐するループステップS78では、第1に、連結対象の次のパターンプログラムが存在すれば、ステップ70へループさせて、次のパターンプログラムのソースファイルを読み込んで、上述同様の処理を繰り返す。第2に、最後のパターンプログラムに至った場合はループを抜けて、生成した生成パターンプログラムを翻訳ステップS80へ供給する。これらの結果、図6Gに示すように、1本化された生成パターンプログラムのソースファイルが生成される。
【0035】
翻訳ステップS80では、上記で生成された生成メインプログラムと、生成パターンプログラムとの両方を受けて、半導体試験装置が備える翻訳機能に基づいて、実行形態のTDL中間コードオブジェクトと、パターンプログラムメモリPPMへ格納する1本のオブジェクトパターンファイルを生成する。
以上によって生成されたプログラムは、タイミングセットメモリTSMへ最初の1回ロードすることによって、1本化された複数本のパターンプログラムが、図7A、Bに示すように、間断無く連続実行することが可能となる。この結果、無駄なアイドル期間Cが削除される利点が得られることとなる。
【0036】
上述した発明手段によれば、複数本のパターンプログラムを受け、複数本のパターンプログラムの中で重複使用しているTS番号を、当該システムで利用可能な空きTS番号に割付変更する手段と、前記複数本のパターンプログラムを連結して1本の連結パターンプログラムを生成する手段とを具備することにより、従来では個々のパターンプログラムTST1、TST2毎の実行に先立って「timing*.Load();」でタイミングセットメモリTSMへロードするロード時間を要していたが、本発明では最初の1回のロードで済む結果、複数本のパターンプログラムを間断無く連続実行させることが可能となった。この結果、タイミングセットメモリTSMへのロードに係るアイドル時間を削減できる利点が得られる。これに伴い、デバイス試験のスループットが向上できる大きな利点が得られることとなる。
【0037】
第2の実施例について図8、図9、図5、図2を参照して説明する。
図8は本発明のデバイス試験のスループットを向上させるタイミングセットの最適化手段(オプチマイザ処理機能)を説明する第2のフローチャートである。図5(b)はTS番号の割付変更を説明する図である。図9は、図8により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。
【0038】
この例では、図2(a)のメインプログラムの記述において、TST2に適用するTS番号TS2の遅延量条件は、TST1に適用するTS番号TS1の遅延量と同一条件、即ち、図2(a)に示す第6ステートメントは、「timing2.timing(2,T1,50nS);」の50nS場合と仮定する。
【0039】
図8のフローチャートは、同一タイミング条件リストの作成ステップ56を追加し、これに対応するTS番号の割付変更を行うステップS60bを備える処理構成である。
同一タイミング条件リストの作成ステップ56は、図5Eに示す同一タイミング条件リストを生成する。即ち、複数カ所でパターンプログラム毎に記述されているピンリストの中で、同一タイミング条件のものを抽出し、抽出したTS番号情報とパターンプログラム情報とをリストアップする。図5Hの例では、パターンプログラムTST2のTS番号TS2において、一致する相手先の”TST1、T1”の情報をリストアップする。
【0040】
図8に示すTS番号の割付変更を行うステップS60bでは、上記で得た同一タイミング条件リストと、上述したTS番号重複リストとTS番号空きリストとに基づいて割付リストを作成し、これに基づいてメインプログラムのソースファイルを生成する。
このステップで追加した処理内容は、TS番号重複リストで重複する図5Bに示す”○”印の重複TS番号を、TS番号空きリストで空いている空きTS番号に順次置き換え処理をするときにおいて、図5Gに示す割付は、図5Hの同一タイミング条件がTST1のTS1で存在していることが判るので、これに基づき、TST1側と同じT1をセットする。この結果、図9Cに示すステートメントのように重複するTS番号はピンリストの宣言から削除され、且つ、図9Hに示す第42ステートメントでは”T1”の記述内容となる。
従って、図8のフローチャートによれは、同一タイミング条件のものが共有化されて有効利用が計れる。この結果、空きTS番号を有効に適用できる利点が得られる。この結果、空きTS番号の消費が低減できる。特に、数百点もの多数のタイミングセットが使用されてくると、同一のタイミング条件が存在する確率が多くなる結果、共有利用できる頻度が多くなる。従って、有限個数のタイミングセットを有効利用することで、より多数本のパターンプログラムを1本化できる利点が得られる。
【0041】
尚、本発明の技術的思想は、上述実施の形態の具体例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
【0042】
例えば、上述実施例では、複数本のパターンファイルを1本のパターンファイルに変換する場合であったが、タイミングセットは有限であるからして、空きリストが不足することの無い範囲内で、多数本のパターンファイルの中で、所望複数本単位のパターンファイルを1本のパターンファイルとして順次生成するように処理を構成しても良い。
【0043】
また、上述では半導体試験装置に適用する場合の具体例であったが、タイミングセットを用いて所望のタイミングの波形を発生する場合であって、本発明の要部構成を備えるボード試験装置、パターン発生器、パルスジェネレータ、ロジックアナライザ等においても、同様にして適用可能である。
【0044】
【発明の効果】
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、当該システムで空いているタイミングセットを有効利用して、複数本のパターンプログラムを1本化して、無駄なアイドル期間を低減可能とする半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムが実現できる。
また、図4、図5、図6に示すように、本発明によれば、複数本のパターンプログラムを受け、複数本のパターンプログラムの中で重複使用しているTS番号を、当該システムで利用可能な空きTS番号に割付変更する手段と、前記複数本のパターンプログラムを連結して1本の連結パターンプログラムを生成する手段とを具備することにより、タイミングセットメモリTSMへロードするロード時間が1回で済む結果、複数本のパターンプログラムを連続的に実行させることが可能となった。この結果、タイミングセットメモリTSMへのロードに係るアイドル時間を削減できる利点が得られる結果、デバイス試験のスループットが向上する大きな利点が得られることとなる。
また、図8、図9に示すように、同一タイミング条件リストを作成し、これに基づいて、同一タイミング条件のものを同一のTS番号に割付変更する処理構成を追加して備えることにより、有限個数のタイミングセットを有効に利用できる利点が得られる。従って、有限個数のタイミングセットを有効利用することで、より多数本のパターンプログラムを1本化できる利点が得られる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図1】半導体試験装置の概念構成図である。
【図2】TDL言語を適用した場合のメインプログラムの簡明な要部記述例と、2本のパターンプログラムの一例と、実行フローチャートの一例であって、説明を容易とする為に、2個のタイミングセットTS1、TS2を使用する簡明表現である。
【図3】従来の、TST1とTST2のパターンプログラムの各々において、2種類のタイミングセットで試験波形を発生する様子を示す概念図である。
【図4】本発明の、デバイス試験のスループットを向上させるタイミングセットの最適化手段(オプチマイザ処理機能)を説明する第1のフローチャートである。
【図5】TS番号の割付変更を行う動作を説明する説明図である。
【図6】図5により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。
【図7】図6により1本化したパターンプログラムによる4種類のタイミングセットで試験波形を発生する様子を示す概念図である。
【図8】本発明の、デバイス試験のスループットを向上させるタイミングセットの最適化手段(オプチマイザ処理機能)を説明する第2のフローチャートである。
【図9】図8により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。
【符号の説明】
TS1,TS2 TS番号
TST1,TST2 パターンプログラム
10 試験周期発生部
DUT 被試験デバイス
PG パターン発生器
PPM パターンプログラムメモリ
TSM タイミングセットメモリ
【発明の属する技術分野】
この発明は、複数本のパターンプログラムを1本化して、無駄なアイドル期間を削除してデバイス試験のスループットを向上する半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムに関する。特に、システムで空いているタイミングセットを有効利用して、複数本のパターンプログラムを1本化して、無駄なアイドル期間を削除可能とする半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムに関する。
【0002】
【従来の技術】
図1は半導体試験装置の概念構成図である。これは特願2001ー323156号にて開示されているので、構成要素及びその詳細説明については省略する。この構成例では、パターン発生器PGと、試験周期発生部10と、タイミング発生・波形整形部TGFCと、ピンエレクトロニクスPEと、その他を備える。ここで、半導体試験装置は公知であり技術的に良く知られている為、その詳細説明については省略する。
【0003】
図1の構成によれば、タイミング発生・波形整形部TGFC内にタイミングセットメモリTSMを備えていて、PG内のパターンプログラムメモリPPMから発生するTS番号データTSDに基づいてオンザフライで所望のTS番号が選択指定され、指定されたTS番号の遅延情報に基づいてクロック発生部20で所定に遅延されたドライバパルスDRPがピンエレクトロニクスを介してDUTへ印加される。
【0004】
パターンプログラムメモリPPMは数十Mワードの容量を備えて、複数多数本のパターンプログラムをメモリ上へロードすることができる。
【0005】
タイミングセットメモリTSMは、発生するパルスのエッジのタイミングを規定する複数種類のタイミングセットデータ(遅延量データ)を格納するメモリであって、PGから受けるTS番号データTSDが、例えば10ビット幅のとき1024点を備える。また、1024点のタイミングセットのTS番号名は、順番にTS1〜TS1024と呼ぶ。尚、タイミングセットはストローブ信号STBのタイミングを規定する為にも使用される。
【0006】
近年、SoC(System On a Chip)と呼ばれる大規模なシステムLSIに適用するファンクション試験においては、機能ブロック単位の試験項目に対応して多数のパターンプログラムを用いて全体の試験を実施する形態となっている。SoC等のLSI試験に要する試験時間の大半は、試験パターンの実行時間である。一方で、テストコスト低減の為に、デバイス・テスト・プログラムの更なる時間短縮が求められている。
【0007】
次に、図2はTDL言語を適用した場合のメインプログラムの簡明な要部記述例と、2本のパターンプログラムの一例と、実行フローチャートの一例である。尚、ここでは説明を容易とする為に、2個のタイミングセットTS1、TS2を使用する簡明表現としている。
ここで、一方のメインプログラムは専用の制御用コンピュータ(図示なし)のメモリ上にロードされて、デバイス試験の全体の動作を制御するものであり、メインプログラムの記述内容に基づいて各種試験条件の設定をした後、パターンプログラムを所定のスタートアドレスから実行開始するように起動制御する。その後、パターンプログラム側の終了待ちをする。この繰り返しにより多数本のパターンプログラムが連続的に実行される。
【0008】
他方のパターンプログラムはPG内のパターンプログラムメモリPPMに格納されていて、メインプログラムからの起動を受けた後、所定のスタートアドレスから実行開始してデバイスへ連続した試験パターンを実際に印加して所望の試験を実施する。やがて実行終了命令(STPS)に至ると、試験パターンの発生が停止し、その後、メインプログラム側へ制御を戻す。
【0009】
図2(a)に示すメインプログラムは、TS1とTS2の2個のタイミングセットを使用して、第1のパターンプログラムTST1、と第2のパターンプログラムTST2をシーケンシャルに試験実行する具体例である。図2(b)はTST1、TST2の順序でデバイス試験を行う際の実行フローチャートである。
図2(a)のメインプログラムの内容を説明する。ここで、欄外の番号は説明を容易とする為のステートメント番号である。ここで、ステートメント「timing1.timing(1,T1,50nS);の3つの引数の中で、第1引数”1”がTS番号を意味し、第3引数”50nS”が遅延量を意味する。
メインプログラムの記述の中で、第1ステートメント「timing1.timing(1,T1,50nS);」は、TS1を使用して遅延量50nSを宣言している。続く第2ステートメント「timing1.timing(2,T1,80nS);」は、TS2を使用して遅延量80nSを宣言している。
【0010】
続く第3ステートメント「timing1.Load();」は、前記で宣言したTS1、TS2を図1に示すタイミングセットメモリTSMへ実際に転送処理している。この転送時間はテスタチャンネルが数千チャンネルも存在し、且つ各チャンネル毎にTS点数に対応するワードメモリを備えている為、全チャンネルのタイミングセットメモリTSMのデータ内容を書込み更新するには、例えば数ミリ秒前後かかる。前記第1/第2/第3ステートメントは、図2(b)の実行フローチャートにおけるスタートアップ処理S11に該当する。尚、この処理期間は、DUTへ試験パターンが印加されていないアイドル期間Aである。
【0011】
続く第4ステートメント「Measure_FT.Exec();
やがて、図2Eに示す実行終了命令(STPS)に至ると、試験パターンの発生を停止してメインプログラム側へ戻る。尚、この実行期間は、DUTへ試験パターンが実際に印加されて試験実行する第1試験実施期間Bである。この時間は、パターンプログラムの実行期間であり、デバイス試験に必須の時間である。
この結果、発生する試験波形は、図3(a)に示すように、TS1の遅延量50nSとTS2の遅延量80nSとに基づく試験波形が発生する。尚、この図で、遅延量は試験周期(テストレート)を基準タイミングとし、これから規定した遅延量である。
【0012】
次に、図2(a)に示す第5ステートメント「timing2.timing(1,T1,10nS);」は、TS1を使用して遅延量10nSを宣言している。続く第6ステートメント「timing2.timing(2,T1,20nS);」は、TS2を使用して遅延量20nSを宣言している。
【0013】
続く第7ステートメント「timing2.Load();」は、上述同様に、前記で宣言したTS1、TS2を図1に示すタイミングセットメモリTSMへ実際に転送処理している。この転送時間はテスタチャンネルが数千チャンネルも存在する為、全チャンネルのタイミングセットメモリTSMへ転送完了するには、例えば数ミリ秒前後かかる。前記第5/第6/第7ステートメントは、図2(b)の実行フローチャートにおけるスタートアップ処理S13に該当する。この処理期間は、DUTへ試験パターンが印加されていないので無駄なアイドル期間Cとなり、デバイス試験のスループットの低下要因となってくる。
ここで、もしも前記アイドル期間Cが5ミリ秒と仮定したとき、テストレート(試験周期)が5ナノ秒(200MHz)と仮定すると、DUTへ印加する試験パターン回数は、5ミリ秒/5ナノ秒=100万回となる。一方で、1本のパターンプログラムの実行時間は試験項目やパターンの記述内容によって多様であるので、マイクロ秒オーダー/ミリ秒オーダー/秒オーダーまでのものがある。
【0014】
続く第8ステートメント「Measure_FT.Exec();
やがて、パターンプログラムTST2中の実行終了命令(STPS)に至ると、試験パターンの発生を停止してメインプログラム側へ戻る。尚、この実行期間は、DUTへ試験パターンが実際に印加されて試験実行する第2試験実施期間Dであり、デバイス試験に必須の時間である。
この結果、発生する試験波形は、図3(b)に示すように、上述とは異なったTS1の遅延量10nSとTS2の遅延量20nSとに基づく試験波形を発生する。
【0015】
上述したように従来技術によれば、第1のパターンプログラムTST1と第2のパターンプログラムTST2の両者において、同一TS番号であるTS1とTS2の2個のタイミングセットを使用して試験実行している。この結果、図2(b)のスタートアップ処理S13に示すように、第2のパターンプログラムTST2の実行に先立って図1に示すタイミングセットメモリTSMへ、タイミングセットTS1、TS2の遅延量を変更更新する転送処理時間が必要となっている。
従って、もしも多数のパターンプログラムTST1、TST2、…、TSTnを順次実行させる場合には、これに比例した回数の、タイミングセットメモリTSMへの転送処理時間が必要となってくる難点がある。この結果、図2(b)に示す無駄なアイドル期間Cが多数回発生することとなる。この多数回のアイドル期間Cの発生に伴って、デバイス試験のスループットの低下が生じる難点がある。
【0016】
一方で、第1に、半導体試験装置に備える全てのタイミングセットが各々のパターンプログラムTST1〜TSTnにおいて使用されていない場合が多い。更に第2に、各々のパターンプログラムTST1〜TSTnにおいて同一遅延量のタイミングセットを異なるTS番号に割り付けて使用している場合も多く存在する。
【0017】
【発明が解決しようとする課題】
近年、SoC(System On a Chip)と呼ばれる大規模なシステムLSIに適用するファンクション試験においては、機能ブロック単位の試験項目に対応して多数のパターンプログラムを用いて全体の試験を実施する形態となっていて、膨大な量の試験パターンが使用される。その試験パターン量はますます増大し、LSI試験に要する試験時間の大半を占めている。一方で、テストコスト低減の為に、デバイス・テスト・プログラムの更なる時間短縮が求められている。
上述説明したように従来技術においては、多数の独立したパターンプログラムTST1、TST2、…、TSTnを順次メインプログラムから実行させる形態である為、各パターンプログラムの実行毎に図2Cに示す無駄なアイドル期間が多数回発生してくる難点がある。
そこで、本発明が解決しようとする課題は、当該システムで空いているタイミングセットを有効利用して、複数本のパターンプログラムを1本化して、無駄なアイドル期間を削除してデバイス試験のスループットを向上する半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムを提供することである。
【0018】
【課題を解決するための手段】
第1の解決手段を示す。ここで第4図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイス(DUT)へ試験波形を印加する、主に試験項目別に分割実行される複数本のパターンプログラムを具備し、
複数本のパターンプログラムを順次シーケンシャルに実行させてDUTの試験を行うメインプログラム、を備える半導体試験装置のタイミングセットの最適化方法であって、
既存のメインプログラムのソースファイルを受けて、各パターンプログラムで適用するタイミングセット番号(TS番号)の中で重複するTS番号を当該半導体試験装置で空いている他のTS番号に割付変更するメインプログラム側の割付変更ステップを具備し、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けて、各パターンプログラムに記述されているTS番号中で各パターンプログラム間で重複するTS番号を当該半導体試験装置で空いている他のTS番号に割付変更するパターンプログラム側の割付変更ステップを具備し、
以上を具備することを特徴とする半導体試験装置のタイミングセットの最適化方法である。
【0019】
次に、第2の解決手段を示す。ここで第4図は、本発明に係る解決手段を示している。
被試験デバイス(DUT)のICピンに接続して信号の授受を行う複数のテスタチャンネル毎に各々に備えられて、DUTへ供給する試験波形を所定タイミングに遅延させる複数の遅延情報を格納するタイミングセットメモリTSMを具備し、
パターン発生器PGに格納して使用され、DUTへ試験波形を印加する、主に試験項目別に分割実行される複数本のパターンプログラムを具備し、
複数本のパターンプログラムを順次シーケンシャルに実行させてDUTの試験を行うメインプログラム、を備える半導体試験装置のタイミングセットの最適化方法であって、
既存のメインプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)のピンリスト記述を抽出し、抽出したTS番号の中で重複するTS番号の記述を特定し、特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、複数パターンプログラムの実行シーケンスに対応して複数カ所に分散記述されているTS番号のピンリスト記述を所定の先頭側の1カ所へ移動させたものを生成メインプログラムとして出力するメインプログラム側の割付変更ステップを具備し、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムに記述されているTS番号を抽出し、抽出したTS番号の中で各パターンプログラム間で重複するTS番号の記述を特定し、上記メインプログラム側の割付変更ステップに対応して、特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、割付変更した複数パターンプログラムを連続実行できる1本の生成パターンプログラムとして出力するパターンプログラム側の割付変更ステップを具備し、
上記生成メインプログラムと上記生成パターンプログラムとの両方のソースファイルを受けて半導体試験装置が備える翻訳装置に基づいて、実行形態のオブジェクト(例えばTDL中間コードオブジェクトと、パターンプログラムメモリPPMへ格納するオブジェクトパターンファイル)を生成して出力する翻訳ステップを具備し、
以上を具備することを特徴とする半導体試験装置のタイミングセットの最適化方法がある。
【0020】
次に、第3の解決手段を示す。ここで第4図と第5図(a)は、本発明に係る解決手段を示している。
上述メインプログラム側の割付変更ステップの一態様は、
既存のメインプログラムのピンリスト記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)の記述を抽出するTS番号抽出ステップS50を具備し、
抽出したTS番号の中で重複使用しているTS番号を特定し、特定した重複TS番号を、TS番号重複リストとして保存するTS番号重複リスト作成ステップS52を具備し、
各パターンプログラムで一度も使用されていないTS番号を検出し、検出したTS番号をTS番号空きリストとして保存するTS番号空きリスト作成ステップS54を具備し、
上記TS番号重複リストと上記TS番号空きリストとに基づいて重複するTS番号に対してTS番号の割付変更を行うTS番号割付変更ステップS60を具備し、
以上を具備することを特徴とする上述半導体試験装置のタイミングセットの最適化方法がある。
【0021】
次に、第4の解決手段を示す。ここで第8図と第5図(b)は、本発明に係る解決手段を示している。
上述メインプログラム側の割付変更ステップの一態様は、
既存のメインプログラムのピンリスト記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)の記述を抽出するTS番号抽出ステップS50を具備し、
抽出したTS番号の中で重複使用しているTS番号を特定し、特定した重複TS番号を、TS番号重複リストとして保存するTS番号重複リスト作成ステップS52を具備し、
各パターンプログラムで一度も使用されていないTS番号を検出し、検出したTS番号をTS番号空きリストとして保存するTS番号空きリスト作成ステップS54を具備し、
複数パターンプログラムに記述されている中で、同一タイミング条件の遅延量のものを抽出し、抽出したTS番号情報とパターンプログラム情報とを作成する同一タイミング条件リストの作成ステップ56を具備し、
上記TS番号重複リストと上記TS番号空きリストと上記同一タイミング条件リストとに基づいて、同一タイミング条件で異なるTS番号のものは1つのTS番号に併合し、重複するTS番号に対してTS番号の割付変更を行うTS番号割付変更ステップS60bを具備し、
以上を具備することを特徴とする上述半導体試験装置のタイミングセットの最適化方法がある。
【0022】
次に、第5の解決手段を示す。ここで第4図は、本発明に係る解決手段を示している。
上述パターンプログラム側の割付変更ステップの一態様は、
既存の各パターンプログラムの末尾に記述されているパターンプログラムの終了ステートメントを削除する削除ステップ(例えばSTPSステートメントの削除ステップS72)を具備し、
当該パターンプログラムで記述しているTS番号が、他のパターンプログラムで記述しているTS番号と重複しないように当該パターンプログラムのTS番号を変更するステップ(例えばTS割付変更ステップS74)を具備し、
変更した複数のパターンプログラムを受けて、実行シーケンスに対応した順番に複数のパターンプログラムを連結して1本の新規なパターンプログラムを生成する連結ステップ(例えばパターンプログラムの連結ステップS76)を具備し、
以上を具備することを特徴とする上述半導体試験装置のタイミングセットの最適化方法がある。
【0023】
次に、第6の解決手段を示す。ここで第6図と第4図は、本発明に係る解決手段を示している。
被試験デバイス(DUT)のICピンに接続して信号の授受を行う複数のテスタチャンネル毎に各々に備えられて、DUTへ供給する試験波形を所定タイミングに遅延させる複数の遅延情報を格納するタイミングセットメモリTSMを具備し、
パターン発生器PGに格納して使用され、DUTへ試験波形を印加する主に試験項目別に分割実行される複数本のパターンプログラムを具備し、
複数本のパターンプログラムを順次シーケンシャルに実行させてDUTの試験を行うメインプログラム、を備える半導体試験装置のタイミングセットの最適化プログラムであって、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)が他のパターンプログラムとは異なるTS番号となるように記述を変更し、
更に、複数パターンプログラムの記述を受けて1本の連結したパターンプログラムとなるように記述を変更(例えば末尾の実行終了命令STPSを削除)した結果の1本の生成パターンプログラムとして生成出力した生成パターンプログラムを具備し、
既存のメインプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)のピンリスト記述を抽出し、抽出したTS番号の中で重複するTS番号の記述を特定し、
特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更した後、複数カ所に分散配置されているピンリストを、一群のピンリスト記述に集合して、複数パターンプログラムを実行する実行ステートメントの記述よりも以前の位置へ移動させるように生成した生成メインプログラムを具備し、
複数パターンプログラムの実行ステートメントの記述に先立ってタイミングセットメモリTSMへ遅延情報を転送してロードする、複数カ所に記述されているタイミングセット・ロード・ステートメント(例えばtiming*.Load())を、複数パターンプログラムの先頭位置へ移動させて1つに集約した記述に変更し、
以上を具備するパターンプログラムとメインプログラムであることを特徴とする半導体試験装置のタイミングセットの最適化プログラムがある。
【0024】
次に、第7の解決手段を示す。ここで第6図と第1図は、本発明に係る解決手段を示している。
被試験デバイス(DUT)のICピンに接続して信号の授受を行う複数のテスタチャンネルの各々に備え、発生する試験波形のタイミングを所定に遅延させる複数の遅延情報を格納するタイミングセットメモリTSMを具備し、
パターン発生器PGに格納して使用され、被試験デバイス(DUT)へ試験波形を印加する主に試験項目別に分割されている複数本のパターンプログラムを具備し、
複数本のパターンプログラムをシーケンシャルに実行させて被試験デバイス(DUT)を試験するメインプログラムを具備し、
以上を備える半導体試験装置であって、
既存のメインプログラムの記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)の記述を抽出し、抽出したTS番号の中で重複するTS番号の記述を特定し、特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、更に、複数パターンプログラムの実行シーケンスに対応して複数カ所に分散記述されているTS番号の記述を所定の先頭側の1カ所へ移動させて生成出力する生成メインプログラムを具備し、
メインプログラムで使用する既存の複数の各パターンプログラムの記述内容を解析して、各パターンプログラムに記述されているTS番号を抽出し、抽出したTS番号の中で各パターンプログラム間で重複するTS番号の記述を特定し、メインプログラム側の割付変更に対応して、特定した変更対象のTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、更に、割付変更した複数パターンプログラムを連続実行できる1本の生成パターンプログラムとして生成出力するパターンプログラムを具備し、
生成メインプログラムと生成パターンプログラムとの両方のソースファイルを受けて半導体試験装置が備える翻訳装置に基づいて、実行形態のTDL中間コードオブジェクトと、パターンプログラムメモリPPMへ格納するオブジェクトパターンファイルとを生成出力する手段を具備し、
上記オブジェクトパターンファイルをパターン発生器PGへロードし、上記TDL中間コードオブジェクトを半導体試験装置が備える制御用コンピュータへロードして、上記オブジェクトパターンファイルに基づきパターン発生器PGから連続した試験パターンを発生してデバイス試験を連続的に実行する、ことを特徴とする半導体試験装置がある。
【0025】
【発明の実施の形態】
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係等が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係等の形容/形態は、一例でありその形容/形態内容のみに限定するものではない。
【0026】
本発明の第1の実施例について図4〜図7、図2を参照して説明する。尚、従来技術に対応する要素は同一符号を付し、また重複する部位の説明は省略する。
【0027】
図4は本発明のデバイス試験のスループットを向上させるタイミングセットの最適化手段(オプチマイザ処理機能)を説明する第1のフローチャートであり、メインプログラム側の生成処理手順と、パターンプログラム側の生成処理手順とがある。図5(a)はTS番号の割付変更を説明する図である。図6は、図5により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。尚、図6のメインプログラムとパターンプログラムの欄外の番号は説明を容易とする為のステートメント番号である。
【0028】
先ず、メインプログラム側の生成処理手順を説明する。ここで、生成元のメインプログラムは、従来と同一の図2(a)に示すメインプログラムの内容とする。
先ず、図4Aに示すメインプログラム側の生成処理手順を説明する。図4においてTS番号抽出ステップS50では、ソースファイルのメインプログラムを受けて、この中に記述されている全てのTS番号を抽出する。先ず最初に、先頭行からステートメント「timing*.Load();」が検出される都度、グループ単位として分ける。そして、各グループ単位であるTST1、TST2に対して、図5Aの抽出リストに示すように、各グループ毎に記述されているステートメント「timing*.timing(1,T*,*);」を検出し、このステートメント中における「,T*,」部位を抽出して当該グループ単位のTS番号抽出リストとして保存する。ここで「*」部位は任意の数値文字若しくは数値文字列を意味する。
この結果、図5Aの抽出リストに示すように、TST1側ではTS番号T1,T2がリストアップされ、TST2側でもTS番号T1,T2がリストアップされることとなる。
【0029】
次に、TS番号重複リスト作成ステップS52では、各パターンプログラム毎に抽出したTS番号抽出リストに基づいて、重複使用しているTS番号を特定し、特定した重複TS番号を、図5Bに示すように、TS番号重複リストとして保存する。この図では、重複マークとして”○”印で示している。
【0030】
次に、TS番号空きリスト作成ステップS54では、全パターンプログラムで一度も使用されていないTS番号を検出し、検出したTS番号を図5Cに示すように、TS番号空きリストとして保存する。この図では、T3〜T256が空きとしてリストアップされている。尚、システム構成により使用できるTS番号の個数Nは異なる。例えばN=64点、256点、1024点等である。そこで、当該システムで使用できるTS個数Nの情報を予め得ておく。ここの例ではTS個数N=256とした場合である。
【0031】
次に、TS番号の割付変更を行うステップS60では、TS番号重複リストとTS番号空きリストとに基づいて割付リストを作成し、これに基づいてメインプログラムのソースファイルを生成する。
即ち、第1に、TS番号重複リストで重複する図5Bに示す”○”印の重複TS番号を、TS番号空きリストで空いている空きTS番号に順次置き換え処理をする。例えば、図5Dに示す割付リストでは、パターンプログラムTST2のTS1をTS3に割付し、TS2をTS3に割付するリストを生成する。前記割付リストに基づいてメインプログラムのソースファイル中の当該TS番号記述内容を変更する。この結果、図2(a)に示すメインプログラム中の第5/第6ステートメントは、図6Cの第13/第14のステートメントに示すように、「timing1.timing(3,T1,10nS);」、「timing1.timing(4,T1,20nS);」に記述内容を変更する。
第2に、上記のTS番号変更後において、1本のパターンプログラムとして実行できるようにステートメント記述の移動と変更と削除とを行う。即ち、図6Cに示すように、パターンプログラムTST2のピンリスト記述を移動させて、第13ステートメント位置へ「timing1.timing(3,T1,10nS);」を移動させ、第14ステートメントの位置へ「timing1.timing(4,T1,20nS);」を移動させる。更に、図6Dの第16ステートメントのように、1本化したパターンプログラムを実行するステートメントに記述変更する。更に、図2(a)に示すパターンプログラムTST2に係るステートメント部位は削除する。
これらの結果、図6(a)に示すように、TS番号が重複せず、且つ1本のパターンプログラムを実行する形態のメインプログラムのソースファイルが生成できる。この生成メインプログラムを翻訳ステップS80へ供給する。
【0032】
次に、図4に示すパターンプログラム側の生成処理手順を説明する。
先ず、パターンプログラムの終了ステートメントの検出ステップS70では、図2Eに示す従来の1本のパターンプログラムTST1を受けて、当該パターンプログラムの終了ステートメント「STPS」を検出する。尚、「STPS」に記述が無い場合は末尾のステートメントが終了位置に該当する。
【0033】
次に、STPSステートメントの削除ステップS72では、当該パターンプログラムにおける「STPS」ステートメントを削除する。若しくは「NOP」に変更する。
次に、パターンプログラムのTS割付変更ステップS74では、上述図5Dの割付リストに基づいて、当該パターンプログラムで記述しているTS番号の記述を変更する。即ち、第1に、当該パターンプログラムに対応する割付リストの情報が存在しない場合には何もしない。第2に、当該パターンプログラムに対応する割付リストの情報が存在する場合には、その割付情報に基づいて、該当するステートメントを変更する。例えば、図6の第27ステートメントでは、図2Fに示す第24ステートメントの「TS1」を「TS3」に変更する。また、図6の第28ステートメントでは、図2Fに示す第25ステートメントの「TS2」を「TS4」に変更する。
【0034】
次に、パターンプログラムの連結ステップS76では、上記で変更したパターンプログラムと、次のパターンプログラム(例えば図2Fに示すTST2)を連結して1本のパターンプログラムにする。
次に、次のパターンプログラムの有無によりループ分岐するループステップS78では、第1に、連結対象の次のパターンプログラムが存在すれば、ステップ70へループさせて、次のパターンプログラムのソースファイルを読み込んで、上述同様の処理を繰り返す。第2に、最後のパターンプログラムに至った場合はループを抜けて、生成した生成パターンプログラムを翻訳ステップS80へ供給する。これらの結果、図6Gに示すように、1本化された生成パターンプログラムのソースファイルが生成される。
【0035】
翻訳ステップS80では、上記で生成された生成メインプログラムと、生成パターンプログラムとの両方を受けて、半導体試験装置が備える翻訳機能に基づいて、実行形態のTDL中間コードオブジェクトと、パターンプログラムメモリPPMへ格納する1本のオブジェクトパターンファイルを生成する。
以上によって生成されたプログラムは、タイミングセットメモリTSMへ最初の1回ロードすることによって、1本化された複数本のパターンプログラムが、図7A、Bに示すように、間断無く連続実行することが可能となる。この結果、無駄なアイドル期間Cが削除される利点が得られることとなる。
【0036】
上述した発明手段によれば、複数本のパターンプログラムを受け、複数本のパターンプログラムの中で重複使用しているTS番号を、当該システムで利用可能な空きTS番号に割付変更する手段と、前記複数本のパターンプログラムを連結して1本の連結パターンプログラムを生成する手段とを具備することにより、従来では個々のパターンプログラムTST1、TST2毎の実行に先立って「timing*.Load();」でタイミングセットメモリTSMへロードするロード時間を要していたが、本発明では最初の1回のロードで済む結果、複数本のパターンプログラムを間断無く連続実行させることが可能となった。この結果、タイミングセットメモリTSMへのロードに係るアイドル時間を削減できる利点が得られる。これに伴い、デバイス試験のスループットが向上できる大きな利点が得られることとなる。
【0037】
第2の実施例について図8、図9、図5、図2を参照して説明する。
図8は本発明のデバイス試験のスループットを向上させるタイミングセットの最適化手段(オプチマイザ処理機能)を説明する第2のフローチャートである。図5(b)はTS番号の割付変更を説明する図である。図9は、図8により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。
【0038】
この例では、図2(a)のメインプログラムの記述において、TST2に適用するTS番号TS2の遅延量条件は、TST1に適用するTS番号TS1の遅延量と同一条件、即ち、図2(a)に示す第6ステートメントは、「timing2.timing(2,T1,50nS);」の50nS場合と仮定する。
【0039】
図8のフローチャートは、同一タイミング条件リストの作成ステップ56を追加し、これに対応するTS番号の割付変更を行うステップS60bを備える処理構成である。
同一タイミング条件リストの作成ステップ56は、図5Eに示す同一タイミング条件リストを生成する。即ち、複数カ所でパターンプログラム毎に記述されているピンリストの中で、同一タイミング条件のものを抽出し、抽出したTS番号情報とパターンプログラム情報とをリストアップする。図5Hの例では、パターンプログラムTST2のTS番号TS2において、一致する相手先の”TST1、T1”の情報をリストアップする。
【0040】
図8に示すTS番号の割付変更を行うステップS60bでは、上記で得た同一タイミング条件リストと、上述したTS番号重複リストとTS番号空きリストとに基づいて割付リストを作成し、これに基づいてメインプログラムのソースファイルを生成する。
このステップで追加した処理内容は、TS番号重複リストで重複する図5Bに示す”○”印の重複TS番号を、TS番号空きリストで空いている空きTS番号に順次置き換え処理をするときにおいて、図5Gに示す割付は、図5Hの同一タイミング条件がTST1のTS1で存在していることが判るので、これに基づき、TST1側と同じT1をセットする。この結果、図9Cに示すステートメントのように重複するTS番号はピンリストの宣言から削除され、且つ、図9Hに示す第42ステートメントでは”T1”の記述内容となる。
従って、図8のフローチャートによれは、同一タイミング条件のものが共有化されて有効利用が計れる。この結果、空きTS番号を有効に適用できる利点が得られる。この結果、空きTS番号の消費が低減できる。特に、数百点もの多数のタイミングセットが使用されてくると、同一のタイミング条件が存在する確率が多くなる結果、共有利用できる頻度が多くなる。従って、有限個数のタイミングセットを有効利用することで、より多数本のパターンプログラムを1本化できる利点が得られる。
【0041】
尚、本発明の技術的思想は、上述実施の形態の具体例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
【0042】
例えば、上述実施例では、複数本のパターンファイルを1本のパターンファイルに変換する場合であったが、タイミングセットは有限であるからして、空きリストが不足することの無い範囲内で、多数本のパターンファイルの中で、所望複数本単位のパターンファイルを1本のパターンファイルとして順次生成するように処理を構成しても良い。
【0043】
また、上述では半導体試験装置に適用する場合の具体例であったが、タイミングセットを用いて所望のタイミングの波形を発生する場合であって、本発明の要部構成を備えるボード試験装置、パターン発生器、パルスジェネレータ、ロジックアナライザ等においても、同様にして適用可能である。
【0044】
【発明の効果】
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、当該システムで空いているタイミングセットを有効利用して、複数本のパターンプログラムを1本化して、無駄なアイドル期間を低減可能とする半導体試験装置、タイミングセットの最適化方法、タイミングセットの最適化プログラムが実現できる。
また、図4、図5、図6に示すように、本発明によれば、複数本のパターンプログラムを受け、複数本のパターンプログラムの中で重複使用しているTS番号を、当該システムで利用可能な空きTS番号に割付変更する手段と、前記複数本のパターンプログラムを連結して1本の連結パターンプログラムを生成する手段とを具備することにより、タイミングセットメモリTSMへロードするロード時間が1回で済む結果、複数本のパターンプログラムを連続的に実行させることが可能となった。この結果、タイミングセットメモリTSMへのロードに係るアイドル時間を削減できる利点が得られる結果、デバイス試験のスループットが向上する大きな利点が得られることとなる。
また、図8、図9に示すように、同一タイミング条件リストを作成し、これに基づいて、同一タイミング条件のものを同一のTS番号に割付変更する処理構成を追加して備えることにより、有限個数のタイミングセットを有効に利用できる利点が得られる。従って、有限個数のタイミングセットを有効利用することで、より多数本のパターンプログラムを1本化できる利点が得られる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図1】半導体試験装置の概念構成図である。
【図2】TDL言語を適用した場合のメインプログラムの簡明な要部記述例と、2本のパターンプログラムの一例と、実行フローチャートの一例であって、説明を容易とする為に、2個のタイミングセットTS1、TS2を使用する簡明表現である。
【図3】従来の、TST1とTST2のパターンプログラムの各々において、2種類のタイミングセットで試験波形を発生する様子を示す概念図である。
【図4】本発明の、デバイス試験のスループットを向上させるタイミングセットの最適化手段(オプチマイザ処理機能)を説明する第1のフローチャートである。
【図5】TS番号の割付変更を行う動作を説明する説明図である。
【図6】図5により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。
【図7】図6により1本化したパターンプログラムによる4種類のタイミングセットで試験波形を発生する様子を示す概念図である。
【図8】本発明の、デバイス試験のスループットを向上させるタイミングセットの最適化手段(オプチマイザ処理機能)を説明する第2のフローチャートである。
【図9】図8により生成されたメインプログラムのソースファイルの一例と、パターンプログラムの一例と、試験の実行フローチャートを示す図である。
【符号の説明】
TS1,TS2 TS番号
TST1,TST2 パターンプログラム
10 試験周期発生部
DUT 被試験デバイス
PG パターン発生器
PPM パターンプログラムメモリ
TSM タイミングセットメモリ
Claims (7)
- 被試験デバイス(DUT)へ試験波形を印加する複数本のパターンプログラムと、
該複数本のパターンプログラムを順次シーケンシャルに実行させてDUTの試験を行うメインプログラムと、を備える半導体試験装置のタイミングセットの最適化方法であって、
既存のメインプログラムのソースファイルを受けて、各パターンプログラムで適用するタイミングセット番号(TS番号)の中で重複するTS番号を当該半導体試験装置で空いている他のTS番号に割付変更するメインプログラム側の割付変更ステップと、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けて、各パターンプログラムに記述されているTS番号中で各パターンプログラム間で重複するTS番号を当該半導体試験装置で空いている他のTS番号に割付変更するパターンプログラム側の割付変更ステップと、
を具備することを特徴とする半導体試験装置のタイミングセットの最適化方法。 - 被試験デバイス(DUT)のICピンに接続して信号の授受を行う複数のテスタチャンネル毎に各々に備えられて、DUTへ供給する試験波形を所定タイミングに遅延させる複数の遅延情報を格納するタイミングセットメモリTSMと、
DUTへ試験波形を印加する複数本のパターンプログラムと、
該複数本のパターンプログラムを順次シーケンシャルに実行させてDUTの試験を行うメインプログラムと、を備える半導体試験装置のタイミングセットの最適化方法であって、
既存のメインプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)のピンリスト記述を抽出し、抽出したTS番号の中で重複するTS番号の記述を特定し、特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、複数パターンプログラムの実行シーケンスに対応して複数カ所に分散記述されているTS番号のピンリスト記述を所定の1カ所へ移動させたものを生成メインプログラムとして出力するメインプログラム側の割付変更ステップと、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムに記述されているTS番号を抽出し、抽出したTS番号の中で各パターンプログラム間で重複するTS番号の記述を特定し、該メインプログラム側の割付変更ステップに対応して、特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、割付変更した複数パターンプログラムを連続実行できる1本の生成パターンプログラムとして出力するパターンプログラム側の割付変更ステップと、
該生成メインプログラムと該生成パターンプログラムとの両方のソースファイルを受けて半導体試験装置が備える翻訳装置に基づいて、実行形態のオブジェクトを生成して出力する翻訳ステップと、
を具備することを特徴とする半導体試験装置のタイミングセットの最適化方法。 - 該メインプログラム側の割付変更ステップは、
既存のメインプログラムのピンリスト記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)の記述を抽出するTS番号抽出ステップと、
抽出したTS番号の中で重複使用しているTS番号を特定し、特定した重複TS番号を、TS番号重複リストとして保存するTS番号重複リスト作成ステップと、
各パターンプログラムで一度も使用されていないTS番号を検出し、検出したTS番号をTS番号空きリストとして保存するTS番号空きリスト作成ステップと、
該TS番号重複リストと該TS番号空きリストとに基づいて重複するTS番号に対してTS番号の割付変更を行うTS番号割付変更ステップと、
を具備することを特徴とする請求項1又は2記載の半導体試験装置のタイミングセットの最適化方法。 - 該メインプログラム側の割付変更ステップは、
既存のメインプログラムのピンリスト記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)の記述を抽出するTS番号抽出ステップと、
抽出したTS番号の中で重複使用しているTS番号を特定し、特定した重複TS番号を、TS番号重複リストとして保存するTS番号重複リスト作成ステップと、
各パターンプログラムで一度も使用されていないTS番号を検出し、検出したTS番号をTS番号空きリストとして保存するTS番号空きリスト作成ステップと、
複数パターンプログラムに記述されている中で、同一タイミング条件の遅延量のものを抽出し、抽出したTS番号情報とパターンプログラム情報とを作成する同一タイミング条件リストの作成ステップと、
該TS番号重複リストと該TS番号空きリストと該同一タイミング条件リストとに基づいて、同一タイミング条件で異なるTS番号のものは1つのTS番号に併合し、重複するTS番号に対してTS番号の割付変更を行うTS番号割付変更ステップと、
を具備することを特徴とする請求項1又は2記載の半導体試験装置のタイミングセットの最適化方法。 - 該パターンプログラム側の割付変更ステップは、
既存の各パターンプログラムの末尾に記述されているパターンプログラムの終了ステートメントを削除する削除ステップと、
当該パターンプログラムで記述しているTS番号が、他のパターンプログラムで記述しているTS番号と重複しないように当該パターンプログラムのTS番号を変更するステップと、
変更した複数のパターンプログラムを受けて、実行シーケンスに対応した順番に複数のパターンプログラムを連結して1本の新規なパターンプログラムを生成する連結ステップと、
を具備することを特徴とする請求項1又は2記載の半導体試験装置のタイミングセットの最適化方法。 - 被試験デバイス(DUT)のICピンに接続して信号の授受を行う複数のテスタチャンネル毎に各々に備えられて、DUTへ供給する試験波形を所定タイミングに遅延させる複数の遅延情報を格納するタイミングセットメモリTSMと、
DUTへ試験波形を印加する複数本のパターンプログラムと、
該複数本のパターンプログラムを順次シーケンシャルに実行させてDUTの試験を行うメインプログラムと、を備える半導体試験装置のタイミングセットの最適化プログラムであって、
当該メインプログラムで使用する既存の複数パターンプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)が他のパターンプログラムとは異なるTS番号となるように記述を変更し、
更に、複数パターンプログラムの記述を受けて1本の連結したパターンプログラムとなるように記述を変更した結果の1本の生成パターンプログラムとして生成出力した生成パターンプログラムと、
既存の該メインプログラムのソースファイルを受けてその記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)のピンリスト記述を抽出し、抽出したTS番号の中で重複するTS番号の記述を特定し、
特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更した後、複数カ所に分散配置されているピンリストを、一群のピンリスト記述に集合して、複数パターンプログラムを実行する実行ステートメントの記述よりも以前の位置へ移動させるように生成した生成メインプログラムと、
複数パターンプログラムの実行ステートメントの記述に先立って該タイミングセットメモリTSMへ該遅延情報を転送してロードする、複数カ所に記述されているタイミングセット・ロード・ステートメントを、該複数パターンプログラムの先頭位置へ移動させて1つに集約した記述に変更し、
以上を具備するパターンプログラムとメインプログラムであることを特徴とする半導体試験装置のタイミングセットの最適化プログラム。 - 被試験デバイス(DUT)のICピンに接続して信号の授受を行う複数のテスタチャンネルの各々に備え、発生する試験波形のタイミングを所定に遅延させる複数の遅延情報を格納するタイミングセットメモリTSMと、
被試験デバイス(DUT)へ試験波形を印加する複数本のパターンプログラムと、
該複数本のパターンプログラムをシーケンシャルに実行させて被試験デバイス(DUT)を試験するメインプログラムと、
を備える半導体試験装置であって、
既存のメインプログラムの記述内容を解析して、各パターンプログラムで適用するタイミングセット番号(TS番号)の記述を抽出し、抽出したTS番号の中で重複するTS番号の記述を特定し、特定したTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、更に、複数パターンプログラムの実行シーケンスに対応して複数カ所に分散記述されているTS番号の記述を所定の1カ所へ移動させて生成出力する生成メインプログラムと、
該メインプログラムで使用する既存の複数の各パターンプログラムの記述内容を解析して、各パターンプログラムに記述されているTS番号を抽出し、抽出したTS番号の中で各パターンプログラム間で重複するTS番号の記述を特定し、該メインプログラム側の割付変更に対応して、特定した変更対象のTS番号を当該半導体試験装置で空いている他のTS番号に割付変更し、更に、割付変更した複数パターンプログラムを連続実行できる1本の生成パターンプログラムとして生成出力するパターンプログラムと、
該生成メインプログラムと該生成パターンプログラムとの両方のソースファイルを受けて半導体試験装置が備える翻訳装置に基づいて、実行形態のTDL中間コードオブジェクトと、パターンプログラムメモリPPMへ格納するオブジェクトパターンファイルとを生成出力する手段と、
該オブジェクトパターンファイルをパターン発生器PGへロードし、該TDL中間コードオブジェクトを半導体試験装置が備える制御用コンピュータへロードして、該オブジェクトパターンファイルに基づきパターン発生器PGから連続した試験パターンを発生してデバイス試験を連続的に実行する、ことを特徴とする半導体試験装置。
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JP2006058048A (ja) * | 2004-08-18 | 2006-03-02 | Agilent Technol Inc | パターン生成プログラムの最適化方法、プログラムおよび信号生成装置 |
JP2011154025A (ja) * | 2010-01-26 | 2011-08-11 | Advantest Corp | 試験装置および試験モジュール |
-
2002
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Cited By (2)
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