JP2004048182A - クロックデータリカバリー回路 - Google Patents
クロックデータリカバリー回路 Download PDFInfo
- Publication number
- JP2004048182A JP2004048182A JP2002200351A JP2002200351A JP2004048182A JP 2004048182 A JP2004048182 A JP 2004048182A JP 2002200351 A JP2002200351 A JP 2002200351A JP 2002200351 A JP2002200351 A JP 2002200351A JP 2004048182 A JP2004048182 A JP 2004048182A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- input
- count value
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000011084 recovery Methods 0.000 title claims abstract description 45
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical compound C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 claims abstract 2
- 230000010355 oscillation Effects 0.000 claims description 12
- 238000000605 extraction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 17
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000009499 grossing Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/005—Correction by an elastic buffer
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
【課題】ジッタ伝達特性及びジッタ耐力の両方がＳＯＮＥＴ／ＳＤＨ規格を同時に満足させることができるクロックデータリカバリー回路を提供する。
【解決手段】クロック抽出手段は、第１位相比較手段１と、第１アップダウンカウンタ手段２と、加重手段３と、電圧値決定手段を構成するチャージポンプ４及びローパスフィルター５と、電圧制御発振手段６とで構成される。また、リタイミング用クロック生成手段は、第２アップダウンカウンタ手段７と第２位相調整手段８とで構成される。更に、第１位相調整手段は、第１カウンタ手段９と、第２カウンタ手段１０と、第１位相調整手段を構成する第２位相比較回路１１及び第３アップダウンカウンタ手段１２とで構成される。前記クロック抽出手段、リタイミング用クロック生成手段及び第１位相調整手段並びに先入れ先出しメモリ手段１３とでクロックデータリカバリー回路を構成する。
【選択図】 図１
【解決手段】クロック抽出手段は、第１位相比較手段１と、第１アップダウンカウンタ手段２と、加重手段３と、電圧値決定手段を構成するチャージポンプ４及びローパスフィルター５と、電圧制御発振手段６とで構成される。また、リタイミング用クロック生成手段は、第２アップダウンカウンタ手段７と第２位相調整手段８とで構成される。更に、第１位相調整手段は、第１カウンタ手段９と、第２カウンタ手段１０と、第１位相調整手段を構成する第２位相比較回路１１及び第３アップダウンカウンタ手段１２とで構成される。前記クロック抽出手段、リタイミング用クロック生成手段及び第１位相調整手段並びに先入れ先出しメモリ手段１３とでクロックデータリカバリー回路を構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、クロックデータリカバリー回路に関し、特に光通信ネットワーク用ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）標準規格で用いられるクロックデータリカバリー回路に関する。
【０００２】
【従来の技術】
米同期伝送網（ＳＯＮＥＴ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）は、米国の３次群の回線（４５Ｍビット／秒）を光ファイバー伝送路に効率良く収容し、経済的なディジタル・ネットワークを形成するために、１９８０年代半ばに米国規格協会（ＡＮＳＩ）により標準化された。また、同期ディジタル・ハイアラーキ（ＳＤＨ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）は、日米欧で異なっているディジタル・ハイアラーキを統一するため、ＳＯＮＥＴを元に１９８８年にＩＴＵ−Ｔ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉｏｎ−Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ Ｓｅｃｔｏｒ）準化された同期ディジタル・ハイアラーキ仕様であり、このＳＤＨにより世界レベルのＡＴＭ（Ａｎｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｅｆｅｒ Ｍｏｄｅ：非同期転送モード）網構築が現在までに実現されている。
【０００３】
従来のクロックデータリカバリー回路は、入力信号自身から抽出したクロックを用いて入力信号をリタイミングし、このリタイミングされた信号と抽出されたクロックとを出力するのが一般的である。ＳＯＮＥＴ／ＳＤＨで用いられるクロックデータリカバリー回路では、クロックデータリカバリー回路からの出力信号である抽出されたクロック及び出力データの両方がＳＯＮＥＴ／ＳＤＨ標準規格を満足させる特性を有する必要がある。特に、ディジタル通信システムでは、過度のジッタは許容範囲外のＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）につながるため、クロックデータリカバリー回路から抽出されたクロック及び出力データは、そのジッタ伝達特性及びジッタ耐力の両方がＳＯＮＥＴ／ＳＤＨ標準規格を満たさなければならない。
【０００４】
図１０は、従来の一般的なクロックデータリカバリー回路を示すブロック図である（Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ２５１， Ｆｉｇｕｒｅ １５．２．２， ２００２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）。従来のクロックデータリカバリー回路では、シリアルデータＳ４０１及び電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）４０７が出力するクロックＳ４０２を、それぞれ位相検出回路（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ：ＰＤ）４０１及び周波数検出回路（Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：ＦＤ）４０２に入力し、これらシリアルデータＳ４０１とクロックＳ４０２との間の位相差及び周波数差の情報を得る。得られた位相差情報Ｓ４０３及び周波数差情報Ｓ４０４を、それぞれＰＤフィルター４０３又はＦＤフィルター４０４で平滑化し、それぞれ平滑化された位相差情報Ｓ４０５及び周波数差情報Ｓ４０６を得る。これらの平滑化された情報Ｓ４０５及びＳ４０６を加重回路４０５に入力して重み付け及び切換え等の操作を加えて出力Ｓ４０７を得る。この４０５からの出力Ｓ４０７を高周波除去フィルター（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ＬＰＦ）４０６に入力し、このＬＰＦ４０６からの出力Ｓ４０８を入力電圧情報としてＶＣＯ４０７に入力する。この入力電圧によりＶＣＯ４０７の発振周波数が制御されクロックＳ４０２が出力される。
【０００５】
位相検出回路４０１及び周波数検出回路４０２、ＰＤフィルター４０３、ＦＤフィルター４０４、加重回路４０５、ＬＰＦ４０６及びＶＣＯ４０７は位相同期回路（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）を形成するように接続されている。よって、ＶＣＯ４０７が出力するクロックＳ４０２は、シリアルデータＳ４０１から抽出されたクロックとなる。また、フリップフロップ４０８は、シリアルデータＳ４０１をＶＣＯ４０７が出力したクロックＳ４０２でリタイミングする。よって、ＶＣＯ４０７が出力するリタイミングのために抽出されたクロックＳ４０２とフリップフロップ４０８が出力するリタイミングされたシリアルデータＳ４０９とが、クロックデータリカバリー回路の出力となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来のクロックデータリカバリー回路では、シリアルデータから抽出されたクロックで、このシリアルデータ自身をリタイミングするため、抽出されたクロックの位相とリタイミング用のクロックの位相とを別々に制御できない。このため、入力されるシリアルデータが高周波成分のジッタを含んでいる場合、ジッタ伝達特性の規格とジッタ耐力の規格とを同時に満足させることができない。
【０００７】
例えば、図１０に示した従来のクロックデータリカバリー回路において、抽出クロックＳ４０２のジッタを抑えるように回路を制御した場合、ジッタ伝達特性は満足させられる。しかし、入力されるシリアルデータＳ４０１にジッタが含まれると、フリップフロップ４０８はジッタを含むデータをジッタを抑えたクロックでリタイミングすることになりデータ誤りを発生する。よって、ジッタ耐力を満足させられない。一方、抽出クロックＳ４０２のジッタを抑圧しないように回路を制御した場合、入力されるシリアルデータＳ４０１がジッタを含んでいても、フリップフロップ４０８はジッタを含むデータを同じジッタを含むクロックでリタイミングすることになるため、データ誤りの発生頻度は少なくなる。よって、ジッタ耐力は向上する。しかし、この場合、抽出クロックＳ４０２は入力されるシリアルデータＳ４０１と同じジッタを含むことになり、ジッタ伝達特性を満足させることができない。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、入力信号からクロックを抽出する手段とリタイミング用クロックを生成する手段とを分離し、抽出されるクロックの位相とリタイミング用クロックの位相とを別々に制御することにより、ジッタ伝達特性及びジッタ耐力の両方がＳＯＮＥＴ／ＳＤＨ規格を同時に満足させることができるクロックデータリカバリー回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係るクロックデータリカバリー回路は、入力信号から入力クロックを抽出するクロック抽出手段と、前記入力信号をリタイミングするリタイミング用クロックを生成するリタイミング用クロック生成手段と、リタイミング後の入力信号を一時的に保管する先入れ先出しメモリ手段と、前記先入れ先出しメモリ手段での書き込みのタイミングを前記リタイミング用クロックで制御し読み出しのタイミングを前記入力クロックで制御することにより書き込み側アドレス値と読み出し側アドレス値との重複を回避する第１位相調整手段とを有することを特徴とする。
【００１０】
本発明においては、入力信号をリタイミングするためのリタイミング用クロックを、クロック抽出手段が抽出する入力クロックとは独立に生成することができる。このため、クロック抽出手段において抽出される入力クロックの位相をジッタ伝達特性を向上させる方向に調整しジッタ耐力が低下するような場合においても、リタイミング用クロック生成手段においてリタイミング用クロックの位相を別途調整しジッタ耐力の規格を満足させるリタイミング用クロックを生成することができる。また、これら抽出された入力クロック、リタイミング用クロック及び入力信号とを前記先入れ先出しメモリに入力し、信号の乗せ換え操作を行うことにより、ジッタ耐力の規格を満足するリタイミング用クロックでリタイミングされ、ジッタ伝達特性の規格を満足する抽出された入力クロックへ乗せ換えられたデータを出力させることができる。よって、ジッタ耐力及びジッタ伝達特性の両方の規格を同時に満足させることが可能である。さらに、前記クロックデータリカバリー回路は第１位相調整手段を有するため、前記先入れ先出しメモリ手段での書き込み側のアドレス値と読み出し側のアドレス値とがぶつかり合うことがない。
【００１１】
前記クロック抽出手段は、前記リタイミング用クロックの位相と前記入力信号の位相とを比較してアップ信号又はダウン信号を出力し前記入力信号を前記リタイミング用クロックでリタイミングして出力する第１位相比較手段と、前記第１位相比較手段が出力するアップ信号又はダウン信号によりカウント値を１だけ加算又は減算したカウント値を出力する第１アップダウンカウンタ手段と、前記第１アップダウンカウンタ手段から入力されるカウント値により重み付けされたアップ信号又はダウン信号を出力する加重手段と、前記加重手段から入力されるアップ信号又はダウン信号により電圧値を決定し出力する電圧値決定手段と、前記電圧値決定手段から入力される電圧値により発振周波数を決定し前記入力クロックを出力する電圧制御発振手段とで構成することができる。
【００１２】
また、前記リタイミング用クロック生成手段は、前記第１位相比較手段から入力されるアップ信号又はダウン信号によりカウント値を１だけ加算又は減算したカウント値を出力する第２アップダウンカウンタ手段と、前記第２アップダウンカウンタ手段から入力されるカウント値により前記クロック抽出手段から入力される前記入力クロックの位相を調整して前記リタイミング用クロックを出力する第２位相調整手段とで構成することができる。
【００１３】
前記加重手段は、前記第１アップダウンカウンタ手段から入力されるアップ信号又はダウン信号と固定値とを比較する大小比較器と、前記大小比較器からの大小比較データと前記第１アップダウンカウンタ手段からのカウント値と前記第３アップダウンカウンタ手段から入力されるカウント値とから前記電圧値決定手段に出力する信号を決定する論理回路とで構成することができる。
【００１４】
また、前記第１位相調整手段は、前記リタイミング用クロック生成手段から入力される前記リタイミング用クロックのタイミングでカウントされるカウント値及びこのカウント値の最上位ビットを出力する第１カウンタ手段と、前記クロック抽出手段から入力される前記入力クロックのタイミングでカウントされるカウント値及びこのカウント値の最上位ビットを出力する第２カウンタ手段と、前記第１カウンタ手段から入力されるカウント値の最上位ビットの位相と前記第２カウンタ手段から入力されるカウント値の最上位ビットの位相とを比較しアップ信号又はダウン信号を出力する第２位相比較手段と、前記第２位相比較手段から入力されるアップ信号又はダウン信号によりカウント値を１だけ加算又は減算しカウント値を出力する第３アップダウンカウンタ手段とで構成することができる。
【００１５】
前記第１位相比較手段は、前記入力信号を前記リタイミング用クロックでリタイミングし出力する第１フリップフロップと、前記入力信号の位相と前記リタイミング用クロックの位相とを比較しハイ信号又はロー信号を出力する第２フリップフロップと、前記第２フリップフロップから入力されるハイ信号又はロー信号によりアップ信号又はダウン信号を出力する第３フリップフロップとで構成することができる。
【００１６】
この第１フリップフロップが入力信号を入力クロックでリタイミングして出力することにより、前記第１位相比較手段は、データ誤りの可能性が少ない信号を出力し前記先入れ先出しメモリ手段へ入力することができる。また、前記第２フリップフロップが生成する信号により第３フリップフロップは、前記リタイミング用クロック生成手段及び前記クロック抽出手段が出力するクロックの位相を決定するために必要なアップ信号又はダウン信号を生成し出力することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態に係るクロックデータリカバリー回路について、添付の図面を参照して具体的に説明する。図１は本発明の第１の実施形態に係るクロックデータリカバリー回路の構成を示すブロック図である。
【００１８】
本実施形態に係るクロック抽出手段は、第１位相比較手段１と、第１アップダウンカウンタ手段２と、加重手段３と、電圧値決定手段を構成するチャージポンプ４及びローパスフィルター５と、電圧制御発振手段６とで構成されている。
【００１９】
また、リタイミング用クロック生成手段は、第２アップダウンカウンタ手段７と第２位相調整手段８とで構成されている。
【００２０】
また、第１位相調整手段は、第１カウンタ手段９と、第２カウンタ手段１０と、第１位相調整手段を構成する第２位相比較回路１１及び第３アップダウンカウンタ手段１２とで構成されている。
【００２１】
以上のクロック抽出手段、リタイミング用クロック生成手段、第１位相調整手段及び先入れ先出しメモリ手段１３が、図１に示したブロック図のように接続され、本実施形態に係るクロックデータリカバリー回路全体が構成されている。なお、本実施形態では、はじめに入力されるシリアルデータＳ１は、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）方式でパルス信号に置き換えられたディジタル信号である。
【００２２】
このクロックデータリカバリー回路に入力されるシリアルデータＳ１は、はじめに第１位相比較手段１に入力される。第１位相比較手段１は、このシリアルデータＳ１とリタイミング用クロック生成手段から出力されるリタイミング用クロックＳ２とを入力され、これらの位相を比較しアップ信号又はダウン信号Ｓ３を第１アップダウンカウンタ手段２及び第２アップダウンカウンタ手段７に出力する。また、この第１位相比較手段１は、リタイミング用クロック生成回路から入力されるリタイミング用クロックＳ２でシリアルデータＳ１をリタイミングしたシリアルデータＳ１０を先入れ先出しメモリ手段１３に出力する。
【００２３】
図２は第１位相比較手段１の内部構造を示すブロック図である。第１位相比較手段１に入力されるシリアルデータＳ１及びリタイミング用クロックＳ２は、第１フリップフロップ１０１及び第２フリップフロップ１０２に各々入力される。但し、第２フリップフロップへリタイミング用クロックを入力するときは、このクロックの位相を反転させてから入力する。第１フリップフロップ１０１の出力Ｓ１０は第３フリップフロップ１０３のクロック端子へ入力され、第２フリップフロップ１０２の出力Ｓ１０２は第３フリップフロップ１０３のデータ端子へ入力される。第１フリップフロップ１０１の出力するシリアルデータＳ１０は、はじめに入力されたシリアルデータＳ１をリタイミング用クロックＳ２の立ち上がりのタイミングで取り込んだ値となる。また、第２フリップフロップ１０２の出力する信号Ｓ１０２は、シリアルデータＳ１をリタイミング用クロックＳ２の立ち下がりのタイミングで取り込んだ値となる。また、第３フリップフロップ１０３の出力するクロックＳ３は、第２フリップフロップ１０２の出力Ｓ１０２を第１フリップフロップ１０１の出力Ｓ１０の立上がりのタイミングで取り込んだ値となる。よって、第１フリップフロップ１０１の出力するシリアルデータＳ１０は、シリアルデータＳ１をリタイミング用クロックＳ２でリタイミングしたシリアルデータとなる。また、第３フリップフロップ１０３の出力する信号Ｓ３はアップ信号又はダウン信号である。
【００２４】
図３は、これら３個のフリップフロップで構成される第１位相比較手段１の動作を示すタイミングチャートであり、各フリップフロップの入力信号及び出力信号の波形を表している。図３（ａ）に示すように、リタイミング用クロックＳ２の立上がりがシリアルデータＳ１の変化点及び各変化点間の中心より以前にある場合、第１フリップフロップ１０１の出力するシリアルデータＳ１０が立ち上がる時に第２フリップフロップ１０２の出力する信号Ｓ１０２はロー信号となるため、第３フリップフロップの出力する信号Ｓ３はダウン信号となる。一方、図３（ｂ）に示すように、リタイミング用クロックＳ２の立ち上がりがシリアルデータＳ１の変化点及び各変化点間の中心より以降にある場合、第１フリップフロップ１０１の出力するシリアルデータＳ１０が立ち上がる時に第２フリップフロップ１０２の出力する信号Ｓ１０２はハイ信号となるため、第３フリップフロップの出力する信号Ｓ３はアップ信号となる。このアップ信号又はダウン信号Ｓ３が、第１アップダウンカウンタ手段２及び第２アップダウンカウンタ手段７に出力される。
【００２５】
第１アップダウンカウンタ手段２は、第１位相比較手段１から出力されるアップ信号又はダウン信号Ｓ３を入力される。この第１アップダウンカウンタ手段２は、アップ信号Ｓ３が入力された場合にはカウント値を１だけ加算したカウント値Ｓ４を出力し、ダウン信号Ｓ３が入力された場合にはカウント値を１だけ減算したカウント値Ｓ４を出力する。このカウント値Ｓ４は加重手段３に入力され重み付け及び切替等の操作を加えられて変化したアップ信号又はダウン信号Ｓ５としてチャージポンプ４に出力される。このチャージポンプ４及びチャージポンプ４からの出力されるデータの高周波成分を平滑化するローパスフィルター５が、電圧値決定手段を構成している。
【００２６】
図４（ａ）は、加重手段３及びチャージポンプ４の内部構造を示す図である。加重手段３は、第１アップダウンカウンタ手段２から入力されるカウント値Ｓ４と固定値とを比較し大小比較データＳ５０１を出力する大小比較器５０１と、大小比較器５０１から出力される大小比較データＳ５０１、第１アップダウンカウンタ手段２から入力されるカウント値Ｓ４及び第３アップダウンカウンタ手段１２から入力されるカウント値Ｓ５から前記電圧値決定手段に出力する信号を決定する論理回路５０２とで構成することができる。図４（ｂ）は、これら２つのカウント値と固定値との組み合わせ及びこれらの入力値で決まる加重手段３の出力を示す図である。大小比較器５０１は、第１アップダウンカウンタ手段２から入力されるカウント値Ｓ４と固定値とを比較しその大小情報を論理回路５０２に入力する。この論理回路５０２は、第１アップダウンカウンタ手段２及び第３アップダウンカウンタ手段１２から入力されるカウント値Ｓ４及びＳ５の正負情報と大小比較器５０１から入力される大小比較情報Ｓ５０１とからアップ信号Ｓ５０２及びダウン信号Ｓ５０３をチャージポンプ４に出力する。
【００２７】
例えば、図４（ｂ）に示すように、論理回路５０２からのアップ信号Ｓ５０２がハイ信号であり、ダウン信号Ｓ５０３がロー信号である場合、チャージポンプ４を構成するトランジスタ５０３はオンとなりトランジスタ５０４はオフとなる。このとき、チャージポンプ４の出力電圧はハイとなる。論理回路５０２からのアップ信号Ｓ５０２がローであり、ダウン信号Ｓ５０３がハイの場合、チャージポンプ４を構成するトランジスタ５０３はオフとなりトランジスタ５０４はオンとなる。このとき、チャージポンプ４の出力電圧はローとなる。また、論理回路５０２からのアップ信号Ｓ５０２及びダウン信号Ｓ５０３が共にローの場合、チャージポンプ４を構成するトランジスタ５０３及びトランジスタ５０４は共にオフとなり、チャージポンプ４の出力電圧はハイインピーダンスとなる。
【００２８】
本実施形態に係るリタイミング用クロック生成手段は、第２アップダウンカウンタ手段７と第２位相調整手段８とで構成されている。第２アップダウンカウンタ手段７は、第１位相比較手段１が出力するアップ信号又はダウン信号Ｓ３を入力される。この第１位相比較手段１からのアップ信号又はダウン信号Ｓ３を第２アップダウンカウンタ手段７は一定の周期で取り込み、取り込んだ信号Ｓ３がアップ信号の場合にはカウント値を１だけ加算し、逆に取り込んだ信号Ｓ３がダウン信号の場合にはカウント値を１だけ減算したカウント値Ｓ９を第２位相調整手段８へ出力する。第２アップダウンカウンタ手段７からのカウント値Ｓ９と電圧制御発振手段６の出力する抽出された入力クロックＳ８とを入力された第２位相調整手段８は、この第２アップダウンカウンタ手段７の出力するカウント値Ｓ９に基づき、抽出された入力クロックＳ８の位相とずれた位相を有するリタイミング用クロックＳ２を出力する。
【００２９】
図５は、電圧制御発振手段６及び第２位相調整手段８との内部構成を示す図である。電圧制御発振手段６は、図５に示すように、４個のディレイ素子を環状に直列接続したリングオシレータで構成することができる。電圧制御発振手段６の発振周波数は各ディレイ素子の信号遅延時間により決定され、この各ディレイ素子の信号遅延時間はローパスフィルター５から入力される制御電圧Ｓ７により決定される。制御電圧Ｓ７が一定の場合、各ディレイ素子の出力端のいずれか１つの出力を選択することにより、所望の位相を有する抽出された入力クロックＳ８を得ることができる。この各ディレイ素子の出力端の信号は第２位相調整手段８により出力される。なお、第２位相調整手段８は、第２アップダウンカウンタ手段７から入力されるカウント値Ｓ９に基づき、電圧制御発振手段６におけるクロック発振位相をセレクタにより切り替える。
【００３０】
図６は、第２位相調整手段８が出力するリタイミング用クロックＳ２の波形である。第２位相調整手段８は、図６（ａ）に示すように、第２アップダウンカウンタ手段７から入力されるカウント値Ｓ９が１だけ加算されたカウント値である場合には、リタイミング用クロックＳ２の位相を、このリタイミング用クロックＳ２の周期を任意の自然数で割った値の秒数（１ステップ）分だけ進ませた位相に切替てから出力する。逆に、第２アップダウンカウンタ手段７から入力されるカウント値Ｓ９が１だけ減算されたカウント値である場合には、図６（ｂ）に示すように、第２位相調整手段８はリタイミング用クロックＳ２の位相を１ステップ分だけ遅らせた位相に切替えてから出力する。これらのクロックの周期２０１は、クロック位相切替操作の前後で一定である。また、これらのクロックの周期２０１は、第２アップダウンカウンタ手段７から入力されるカウント値Ｓ９のクロック周期とも一致している。よって、第２位相調整手段８が出力するリタイミング用クロックＳ２の位相は、はじめの入力信号であるシリアルデータＳ１の位相に対して素早く追従できるため、シリアルデータＳ１に高周波成分のジッタが含まれる場合にも高周波成分のジッタに追従しジッタを含んだリタイミング用クロックＳ２が出力される。
【００３１】
この第２位相調整手段８から出力されるリタイミング用クロックＳ２は第１位相比較手段１に入力され、シリアルデータＳ１のリタイミングに用いられる。第１位相比較手段１は、先に図２で示したように、その構成要素の１つであるフリップフロップ１０１でシリアルデータＳ１をリタイミング用クロックＳ２でリタイミングしたシリアルデータＳ１０を出力する。第２位相調整手段８から出力されるリタイミング用クロックＳ２はシリアルデータＳ１の位相に対する追従が速いため、シリアルデータＳ１に高周波成分のジッタが含まれる場合にもリタイミングの時にデータ誤りの発生する可能性が低くジッタ耐力の規格を充分に満足させることができる。
【００３２】
本実施形態に係る第１位相調整手段は、第１カウンタ手段９と、第２カウンタ手段１０と、第１位相調整手段を構成する第２位相比較回路１１及び第３アップダウンカウンタ手段１２とで構成されている。第１カウンタ手段９は、第２位相調整手段８から入力されるリタイミング用クロックＳ２のタイミングでカウントしたカウント値Ｓ１２及びこのカウント値Ｓ１２の最上位ビット情報Ｓ１４をそれぞれ先入れ先出しメモリ手段１３及び第２位相比較回路１１に出力する。また、第２カウンタ手段１０は、電圧制御発振手段６から入力される抽出された入力クロックＳ８のタイミングでカウントしたカウント値Ｓ１３及びこのカウント値Ｓ１３の最上位ビット情報Ｓ１５をそれぞれ先入れ先出しメモリ手段１３及び第２位相比較回路１１に出力する。これらの第１カウンタ手段９の出力するカウント値Ｓ１２及び第２カウンタ手段１０の出力するカウント値Ｓ１３を入力される先入れ先出しメモリ手段１３は、第１位相比較手段１が出力するシリアルデータＳ１０と、第２位相調整手段８が出力するリタイミング用クロックＳ２と、電圧制御発振手段６が出力する抽出された入力クロックＳ８とを入力され、第２位相調整手段８が出力するジッタ成分を含むリタイミング用クロックＳ２から電圧制御発振手段６が出力するジッタ成分の抑えられた抽出された入力クロックＳ８へシリアルデータＳ１０を乗せ換えシリアルデータＳ１１として出力する。よって、先入れ先出しメモリ手段１３が出力するシリアルデータＳ１１、すなわちクロックデータリカバリー回路の出力信号は、ジッタを抑えたシリアルデータＳ１１として出力される。従って、ジッタ伝達特性の規格を充分に満足させることができる。
【００３３】
また、本実施形態では、第１アップダウンカウンタ手段２は、第１位相比較手段１から出力されるアップ信号又はダウン信号Ｓ３を入力される。この第１アップダウンカウンタ手段２は、アップ信号Ｓ３が入力された場合にはカウント値を１だけ加算したカウント値Ｓ４を出力し、ダウン信号Ｓ３が入力された場合にはカウント値を１だけ減算したカウント値Ｓ４を出力する。このカウント値Ｓ４は加重手段３に入力され重み付け及び切替等の操作を加えられて変化したアップ信号又はダウン信号Ｓ５としてチャージポンプ４に出力される。このチャージポンプ４及びチャージポンプ４からの出力されるデータの高周波成分を平滑化するローパスフィルター５が、電圧値決定手段を構成している。よって、この電圧値決定手段は、加重手段３からアップ信号Ｓ５を入力されると電圧制御発振手段６に出力する制御電圧Ｓ７を大きくし、加重手段３からダウン信号Ｓ５を入力されると電圧制御発振手段６に出力する制御電圧Ｓ７を小さくする。このため、電圧制御発振手段６が出力するクロックＳ８、即ち、クロック抽出手段の出力する抽出された入力クロックＳ８の周波数は、電圧制御発振手段６に入力される制御電圧Ｓ７が上昇すると大きくなり、逆に、制御電圧Ｓ７が下降すると小さくなる。よって、電圧制御発振手段６が出力する抽出された入力クロックＳ８の周波数は、加重手段３で重み付け及び切替等の操作を与えられたアップ信号又はダウン信号Ｓ５により制御される。従って、抽出された入力クロックＳ８の位相がシリアルデータＳ１に対して比較的遅く追従するように加重手段３での操作を行うことにより、シリアルデータＳ１に高周波成分のジッタが含まれた場合においても、高周波成分のジッタを抑えた抽出された入力クロックＳ８を出力することができる。
【００３４】
本実施形態に係る先入れ先出しメモリ手段１３では、第１位相調整手段の働きにより、書き込み側のアドレス値と読み出し側のアドレス値とがぶつからない。図７は第２位相比較回路１１の内部構造を示すブロック図である。第２位相比較回路１１は、ただ１個のフリップフロップ３０１のみで構成できる。フリップフロップ３０１は、図７に示すように、第１カウンタ手段９から出力されるカウント値Ｓ１２の最上位ビット情報Ｓ１４をそのクロック入力端子に入力され、第２カウンタ手段１０から出力されるカウント値Ｓ１３の最上位ビット情報Ｓ１５をそのデータ入力端子に入力される。そして、フリップフロップ３０１は、このクロック入力端子に入力される最上位ビット情報Ｓ１４のクロックが立上がるタイミングで、このデータ端子に入力される最上位ビット情報Ｓ１５を取り込んだ値を、第２位相比較手段１１の出力するアップ信号又はダウン信号Ｓ１６として第３アップダウンカウンタ手段１２へ出力する。
【００３５】
第１カウンタ手段９が出力するカウント値Ｓ１２及び第２カウンタ手段１０が出力するカウント値Ｓ１３は、それぞれ先入れ先出しメモリ手段１３の書き込み側のアドレス値及び読み出し側のアドレス値に対応している。図６は、この先入れ先出しメモリ手段のアドレス空間の深さが４である場合における第１カウンタ手段９及び第２カウンタ手段１０の動作を示すタイミングチャートである。第１カウンタ手段９が出力するカウント値Ｓ１２及び第２カウンタ手段１０が出力するカウント値Ｓ１３は、０から３の範囲の整数値を取る。例えば、カウント値が２又は３であるとき、このカウント値の最上位ビットはハイとなる。よって、第１カウンタ手段９から出力されるカウント値Ｓ１２の最上位ビット情報Ｓ１４と、第２カウンタ手段１０から出力されるカウント値Ｓ１３の最上位ビット情報Ｓ１５の位相を１８０°ずらすことにより、先入れ先出しメモリ手段１３の書き込み側のアドレス値と読み出し側のアドレス値との距離を、この先入れ先出しメモリ手段１３のアドレス空間の深さの半分にすることができ、書き込み側のアドレス値と読み出し側のアドレス値とがぶつかることはない。
【００３６】
フリップフロップ３０１の出力する信号Ｓ１６は、図８（ａ）に示すように、第１カウンタ手段９がカウントするカウント値Ｓ１２の最上位ビット情報Ｓ１４が立上がる時に、第２カウンタ手段１０がカウントするカウント値Ｓ１３の最上位ビット情報Ｓ１５がハイである場合はハイとなり、このフリップフロップ３０１で構成される第２位相比較回路１１はアップ信号Ｓ１６を第３アップダウンカウンタ手段１２に出力する。また、フリップフロップ３０１の出力する信号Ｓ１６は、図８（ｂ）に示すように、第１カウンタ手段９がカウントするカウント値Ｓ１２の最上位ビット情報Ｓ１４が立上がる時に、第２カウンタ手段１０がカウントするカウント値Ｓ１３の最上位ビット情報Ｓ１５がローである場合はローとなり、このフリップフロップ３０１で構成される第２位相比較回路１１はダウン信号Ｓ１６を第３アップダウンカウンタ手段１２に出力する。
【００３７】
この第３アップダウンカウンタ手段１２は、第２位相比較回路１１からアップ信号Ｓ１６を入力されるとカウント値を１だけ加算し、ダウン信号Ｓ１６を入力されるとカウント値を１だけ減算したカウント値Ｓ５を、加重手段３に向けて出力する。この第３アップダウンカウンタ手段１２から出力されるカウント値Ｓ５を入力された加重手段３は、このカウント値Ｓ５に重み付け及び切替等の操作を加えたアップ信号又はダウン信号Ｓ６をチャージポンプ４に向けて出力する。このチャージポンプ４は、ローパスフィルター５と共にクロック抽出手段における電圧値決定手段の構成要素となっている。このため、上記のように第１位相調整手段が働くことにより、クロック抽出手段が電圧制御発振手段６から出力される抽出された入力クロックＳ８の発振周波数を制御することができる。よって、抽出された入力クロックＳ８の発振周波数を制御することにより、このクロックＳ８を入力される第２カウンタ手段１０の出力するカウント値Ｓ１３の位相を制御することができる。従って、このカウント値Ｓ１３によって調整される先入れ先出しメモリ手段１３の読み出し側のアドレス値を制御することが可能となり、この先入れ先出しメモリ手段１３の書き込み側のアドレス値と読み出し側のアドレス値とが重複するのを回避できる。
【００３８】
本発明に係る第１の実施形態では、先ず、第１位相比較手段１に入力される信号であるシリアルデータＳ１の位相とリタイミング用クロックＳ２の位相とが比較される。次に、この位相比較結果に基づき第１位相比較手段１はアップ信号又はダウン信号Ｓ３を出力する。このアップ信号又はダウン信号Ｓ３は第１アップダウンカウンタ手段２に入力される。この第１アップダウンカウンタ手段２は、第１位相比較手段１から入力される信号Ｓ３がアップ信号の場合はカウント値を１だけ加算し、ダウン信号の場合はカウント値を１だけ減算したカウント値Ｓ４を出力する。この第１アップダウンカウンタ手段２が出力したカウント値Ｓ４は加重手段３に入力され、重み付け及び切替操作等の操作を加えられる。この加重手段３は、これらの操作により第１アップダウンカウンタ手段２から入力されるカウント値Ｓ４に基づいたアップ信号又はダウン信号Ｓ５を生成し出力する。この加重手段３から出力されるアップ信号又はダウン信号Ｓ５は、電圧値決定手段４及び５に入力される。この電圧値決定手段４及び５は、この加重手段３から出力されるアップ信号又はダウン信号Ｓ５に基づいた電圧値を決定し制御電圧情報Ｓ７として電圧制御発振手段６へ出力する。電圧制御発振手段６は、この制御電圧情報Ｓ７を入力され、この制御電圧情報Ｓ７に基づいて発振周波数を決定し生成したクロックＳ８を出力する。この電圧制御発振手段６が出力するクロックＳ８が入力信号から抽出された入力クロックであり、このクロックデータリカバリー回路の出力するクロックとなる。従って、このクロック抽出手段から出力される抽出された入力クロックの位相を加重手段３で操作し調整することにより、このクロックデータリカバリー回路の出力クロックのジッタ伝達特性を向上させることができる。
【００３９】
また、本発明に係る第１の実施形態では、第２アップダウンカウンタ手段７は、第１位相比較手段１が出力するアップ信号又はダウン信号Ｓ３を入力され、アップ信号を入力された場合にはカウント値を１だけ加算したカウント値を出力し、ダウン信号を入力された場合にはカウント値を１だけ減算したカウント値Ｓ９を出力する。第２位相調整手段８は、第２アップダウンカウンタ手段７からのカウント値Ｓ９とクロック抽出手段から出力される抽出された入力クロックＳ８とを入力される。この第２アップダウンカウンタ手段７から入力されるカウント値Ｓ９により、第２位相調整手段８は抽出された入力クロックＳ８とは位相のずれたクロックＳ２をリタイミング用クロックとして生成し出力することができる。
【００４０】
第１カウンタ手段９は、リタイミング用クロック生成手段から出力されるリタイミング用クロックＳ２を入力され、このクロックＳ２のタイミングでカウントしたカウント値Ｓ１２及びこのカウント値の最上位ビット情報Ｓ１４を出力する。また、第２カウンタ手段１０は、クロック抽出手段から出力される抽出された入力クロックＳ８を入力され、このクロックＳ８のタイミングでカウントしたカウント値Ｓ１３及びこのカウント値の最上位ビット情報Ｓ１５を出力する。第２位相比較手段１１は、第１カウンタ手段９から出力されるカウント値Ｓ１２の最上位ビット情報Ｓ１４と第２カウンタ手段１０から出力されるカウント値Ｓ１３の最上位ビット情報Ｓ１５とを入力される。第２位相比較手段１１は、これらの最上位ビット情報Ｓ１４及びＳ１５の位相を比較し、その結果に基づいてアップ信号又はダウン信号Ｓ１６を出力する。この第２位相比較手段１１から出力される信号Ｓ１６は第３アップダウンカウンタ手段１２に入力される。この第３アップダウンカウンタ手段１２は、第２位相比較手段１１から入力される信号Ｓ１６がアップ信号の場合にはカウント値を１だけ加算したカウント値Ｓ５を出力し、ダウン信号が入力される場合にはカウント値を１だけ減算したカウント値Ｓ５を出力する。この第３アップダウンカウンタ手段１２が出力するカウント値Ｓ５は、クロック抽出手段の構成要素である加重手段３に入力される。加重手段３は、第３アップダウンカウンタ手段１２から入力されるカウント値Ｓ５に重み付け及び切替等の操作を加えてアップ信号又はダウン信号Ｓ６として出力する。この加重手段３から出力される信号は電圧値決定手段４及び５に入力され、電圧制御発振手段６が生成する抽出された入力クロックＳ８の発振周波数を決定するのに用いられる。このように、第１位相調整手段からの出力Ｓ５がクロック抽出手段に入力され、このクロック抽出手段が生成するクロックＳ８の発振周波数を変化させることにより、先入れ先出しメモリ手段１３の書き込み側のアドレス値と読み出し側のアドレス値とが重ならないようなクロックを抽出された入力クロックＳ８として出力することが可能となる。
【００４１】
また、第１位相比較手段１は、入力信号であるシリアルデータＳ１をリタイミング用クロック生成手段から入力されるリタイミング用クロックＳ２でリタイミングした信号Ｓ１０を出力する。そして、先入れ先出しメモリ手段１３は、この第１位相比較手段１が出力する信号Ｓ１０をリタイミング用クロック生成手段から入力されるリタイミング用クロックＳ２のタイミングで第１カウンタ手段９から入力されるカウント値Ｓ１２に等しい値のアドレス値が示す場所に書き込み、クロック抽出手段から入力される抽出された入力クロックＳ８のタイミングで第２カウンタ手段１０から入力されるカウント値Ｓ１３に等しい値のアドレス値が示す場所から読み出した信号Ｓ１１を出力する。このようにして出力される信号Ｓ１１は、入力信号Ｓ１０をジッタ伝達特性を向上させるように調整され抽出された入力クロックＳ８に乗せ換えた信号であるから、ジッタ成分を抑えた信号として出力させることができる。
【００４２】
図９は本発明の第２の実施形態に係るクロックデータリカバリー回路の構成を示すブロック図である。このクロックデータリカバリー回路では、図９に示すように、第１位相比較手段１と先入れ先出しメモリ手段１３との間にシリアル−パラレル変換回路１４が設けられている。このシリアル−パラレル変換回路１４は、第１位相比較手段１から出力されるシリアルデータＳ１０をリタイミング用クロックＳ２のタイミングで入力しパラレルデータに変換した後、分周器１５から入力されるクロックＳ１７のタイミングで先入れ先出しメモリ手段１３へ、パラレルデータＳ１８として出力する。分周器１５は、第２位相調整手段８から入力されるクロックＳ２を分周しシリアル−パラレル変換回路１４と先入れ先出しメモリ手段１３と第１カウンタ手段９とへ向けてクロックＳ１７として出力する。また、電圧制御発振手段６と先入れ先出しメモリ手段１３との間にも、図７に示すように、分周器１６が設けられている。この分周期１６は、電圧制御発振手段６から入力されるクロックＳ８を分周して先入れ先出しメモリ手段１３及び第２カウンタ手段１０へ向けてクロックＳ１９を出力する。
【００４３】
このように、先入れ先出しメモリ手段１３の入力側にシリアル−パラレル変換回路１４を設けることにより、従来のクロックデータリカバリー回路では扱えなかった高速のシリアルデータであっても、本実施形態に係るクロックデータリカバリー回路においては、ジッタ伝達特性及びジッタ耐力の両方の規格を満たす出力信号及び抽出されたクロックを出力させることが可能である。
【００４４】
【発明の効果】
以上詳述したように、本発明によるクロックデータリカバリー回路は、入力信号をリタイミングするためのリタイミング用クロックをクロック抽出手段とは独立して生成することができる。このため，クロック抽出手段において抽出された入力クロックの位相をジッタ伝達特性を向上させる方向に調整しジッタ耐力が低下するような場合においても、リタイミング用クロックの位相をリタイミング用クロック生成手段において別途調整し、ジッタ耐力の規格を満足させるリタイミング用クロックを生成することができる。また、これらリタイミング用クロック、抽出された入力クロック及び入力信号を先入れ先出しメモリに入力し、信号の乗せ換え操作等を行うことにより、ジッタ耐力の規格を満足するリタイミング用クロックでリタイミングされ、ジッタ伝達特性の規格を満足する抽出された入力クロックへ乗せ換えられたデータを出力させることができる。よって、ジッタ耐力及びジッタ伝達特性の両方の規格を同時に満足させることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るクロックデータリカバリー回路の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るクロックデータリカバリー回路のクロック抽出手段の構成要素の一つである第１位相比較手段の内部構造を示すブロック図である。
【図３】図２に示した位相比較回路の動作を示すタイミングチャートである。
【図４】本発明の第１の実施形態に係るクロックデータリカバリー回路のクロック抽出手段の構成要素の一つである加重手段の内部構造を示すブロック図と、この加重手段への入出力信号の動作を示す図である。
【図５】本発明の第１の実施形態に係るクロックデータリカバリー回路のリタイミング用クロック生成手段の構成要素の一つである第２位相調整手段の動作を示す図である。
【図６】本発明の第１の実施形態に係るクロックデータリカバリー回路のリタイミング用クロック生成手段の構成要素の一つである第２位相調整手段の動作を示す波形図である。
【図７】本発明の第１の実施形態に係るクロックデータリカバリー回路の第１位相調整手段の構成要素の一つである第２位相比較回路の内部構造を示すブロック図である。
【図８】本発明の第１の実施形態に係るクロックデータリカバリー回路の第１位相調整手段の構成要素である第１カウンタ手段及び第２カウンタ手段の動作を示すタイミングチャートである。
【図９】本発明の第２の実施形態に係るクロックデータリカバリー回路の構成を示すブロック図である。
【図１０】従来のクロックデータリカバリー回路の構成を示すブロック図である。
【符号の説明】
１；第１位相比較手段
２；第１アップダウンカウンタ
３；加重手段
４；チャージポンプ
５；ローパスフィルター
６；電圧制御発振手段
７；第２アップダウンカウンタ手段
８；第２位相調整手段
９；第１カウンタ手段
１０；第２カウンタ手段
１１；第２位相比較回路
１２；第３アップダウンカウンタ手段
１３；先入れ先出しメモリ手段
１４；シリアル−パラレル変換回路
１５，１６；分周器
１０１，１０２，１０３，３０１；フリップフロップ
２０１；クロック周期
Ｓ１，Ｓ１０，Ｓ１１，Ｓ４０１，Ｓ４０９；シリアルデータ
Ｓ２，Ｓ８、Ｓ１７，Ｓ１９，Ｓ４０２；クロック
Ｓ３，Ｓ６，Ｓ１６，Ｓ４０３，Ｓ４０４，Ｓ４０５，Ｓ４０６；アップ信号又はダウン信号
Ｓ４，Ｓ５，Ｓ９，Ｓ１２，Ｓ１３，；カウント値
Ｓ７，Ｓ４０８；制御電圧情報
Ｓ１４，Ｓ１５；最上位ビット情報
Ｓ１８，Ｓ２０；パラレルデータ
【発明の属する技術分野】
本発明は、クロックデータリカバリー回路に関し、特に光通信ネットワーク用ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）標準規格で用いられるクロックデータリカバリー回路に関する。
【０００２】
【従来の技術】
米同期伝送網（ＳＯＮＥＴ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）は、米国の３次群の回線（４５Ｍビット／秒）を光ファイバー伝送路に効率良く収容し、経済的なディジタル・ネットワークを形成するために、１９８０年代半ばに米国規格協会（ＡＮＳＩ）により標準化された。また、同期ディジタル・ハイアラーキ（ＳＤＨ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）は、日米欧で異なっているディジタル・ハイアラーキを統一するため、ＳＯＮＥＴを元に１９８８年にＩＴＵ−Ｔ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉｏｎ−Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ Ｓｅｃｔｏｒ）準化された同期ディジタル・ハイアラーキ仕様であり、このＳＤＨにより世界レベルのＡＴＭ（Ａｎｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｅｆｅｒ Ｍｏｄｅ：非同期転送モード）網構築が現在までに実現されている。
【０００３】
従来のクロックデータリカバリー回路は、入力信号自身から抽出したクロックを用いて入力信号をリタイミングし、このリタイミングされた信号と抽出されたクロックとを出力するのが一般的である。ＳＯＮＥＴ／ＳＤＨで用いられるクロックデータリカバリー回路では、クロックデータリカバリー回路からの出力信号である抽出されたクロック及び出力データの両方がＳＯＮＥＴ／ＳＤＨ標準規格を満足させる特性を有する必要がある。特に、ディジタル通信システムでは、過度のジッタは許容範囲外のＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）につながるため、クロックデータリカバリー回路から抽出されたクロック及び出力データは、そのジッタ伝達特性及びジッタ耐力の両方がＳＯＮＥＴ／ＳＤＨ標準規格を満たさなければならない。
【０００４】
図１０は、従来の一般的なクロックデータリカバリー回路を示すブロック図である（Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ２５１， Ｆｉｇｕｒｅ １５．２．２， ２００２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）。従来のクロックデータリカバリー回路では、シリアルデータＳ４０１及び電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）４０７が出力するクロックＳ４０２を、それぞれ位相検出回路（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ：ＰＤ）４０１及び周波数検出回路（Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：ＦＤ）４０２に入力し、これらシリアルデータＳ４０１とクロックＳ４０２との間の位相差及び周波数差の情報を得る。得られた位相差情報Ｓ４０３及び周波数差情報Ｓ４０４を、それぞれＰＤフィルター４０３又はＦＤフィルター４０４で平滑化し、それぞれ平滑化された位相差情報Ｓ４０５及び周波数差情報Ｓ４０６を得る。これらの平滑化された情報Ｓ４０５及びＳ４０６を加重回路４０５に入力して重み付け及び切換え等の操作を加えて出力Ｓ４０７を得る。この４０５からの出力Ｓ４０７を高周波除去フィルター（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：ＬＰＦ）４０６に入力し、このＬＰＦ４０６からの出力Ｓ４０８を入力電圧情報としてＶＣＯ４０７に入力する。この入力電圧によりＶＣＯ４０７の発振周波数が制御されクロックＳ４０２が出力される。
【０００５】
位相検出回路４０１及び周波数検出回路４０２、ＰＤフィルター４０３、ＦＤフィルター４０４、加重回路４０５、ＬＰＦ４０６及びＶＣＯ４０７は位相同期回路（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）を形成するように接続されている。よって、ＶＣＯ４０７が出力するクロックＳ４０２は、シリアルデータＳ４０１から抽出されたクロックとなる。また、フリップフロップ４０８は、シリアルデータＳ４０１をＶＣＯ４０７が出力したクロックＳ４０２でリタイミングする。よって、ＶＣＯ４０７が出力するリタイミングのために抽出されたクロックＳ４０２とフリップフロップ４０８が出力するリタイミングされたシリアルデータＳ４０９とが、クロックデータリカバリー回路の出力となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来のクロックデータリカバリー回路では、シリアルデータから抽出されたクロックで、このシリアルデータ自身をリタイミングするため、抽出されたクロックの位相とリタイミング用のクロックの位相とを別々に制御できない。このため、入力されるシリアルデータが高周波成分のジッタを含んでいる場合、ジッタ伝達特性の規格とジッタ耐力の規格とを同時に満足させることができない。
【０００７】
例えば、図１０に示した従来のクロックデータリカバリー回路において、抽出クロックＳ４０２のジッタを抑えるように回路を制御した場合、ジッタ伝達特性は満足させられる。しかし、入力されるシリアルデータＳ４０１にジッタが含まれると、フリップフロップ４０８はジッタを含むデータをジッタを抑えたクロックでリタイミングすることになりデータ誤りを発生する。よって、ジッタ耐力を満足させられない。一方、抽出クロックＳ４０２のジッタを抑圧しないように回路を制御した場合、入力されるシリアルデータＳ４０１がジッタを含んでいても、フリップフロップ４０８はジッタを含むデータを同じジッタを含むクロックでリタイミングすることになるため、データ誤りの発生頻度は少なくなる。よって、ジッタ耐力は向上する。しかし、この場合、抽出クロックＳ４０２は入力されるシリアルデータＳ４０１と同じジッタを含むことになり、ジッタ伝達特性を満足させることができない。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、入力信号からクロックを抽出する手段とリタイミング用クロックを生成する手段とを分離し、抽出されるクロックの位相とリタイミング用クロックの位相とを別々に制御することにより、ジッタ伝達特性及びジッタ耐力の両方がＳＯＮＥＴ／ＳＤＨ規格を同時に満足させることができるクロックデータリカバリー回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係るクロックデータリカバリー回路は、入力信号から入力クロックを抽出するクロック抽出手段と、前記入力信号をリタイミングするリタイミング用クロックを生成するリタイミング用クロック生成手段と、リタイミング後の入力信号を一時的に保管する先入れ先出しメモリ手段と、前記先入れ先出しメモリ手段での書き込みのタイミングを前記リタイミング用クロックで制御し読み出しのタイミングを前記入力クロックで制御することにより書き込み側アドレス値と読み出し側アドレス値との重複を回避する第１位相調整手段とを有することを特徴とする。
【００１０】
本発明においては、入力信号をリタイミングするためのリタイミング用クロックを、クロック抽出手段が抽出する入力クロックとは独立に生成することができる。このため、クロック抽出手段において抽出される入力クロックの位相をジッタ伝達特性を向上させる方向に調整しジッタ耐力が低下するような場合においても、リタイミング用クロック生成手段においてリタイミング用クロックの位相を別途調整しジッタ耐力の規格を満足させるリタイミング用クロックを生成することができる。また、これら抽出された入力クロック、リタイミング用クロック及び入力信号とを前記先入れ先出しメモリに入力し、信号の乗せ換え操作を行うことにより、ジッタ耐力の規格を満足するリタイミング用クロックでリタイミングされ、ジッタ伝達特性の規格を満足する抽出された入力クロックへ乗せ換えられたデータを出力させることができる。よって、ジッタ耐力及びジッタ伝達特性の両方の規格を同時に満足させることが可能である。さらに、前記クロックデータリカバリー回路は第１位相調整手段を有するため、前記先入れ先出しメモリ手段での書き込み側のアドレス値と読み出し側のアドレス値とがぶつかり合うことがない。
【００１１】
前記クロック抽出手段は、前記リタイミング用クロックの位相と前記入力信号の位相とを比較してアップ信号又はダウン信号を出力し前記入力信号を前記リタイミング用クロックでリタイミングして出力する第１位相比較手段と、前記第１位相比較手段が出力するアップ信号又はダウン信号によりカウント値を１だけ加算又は減算したカウント値を出力する第１アップダウンカウンタ手段と、前記第１アップダウンカウンタ手段から入力されるカウント値により重み付けされたアップ信号又はダウン信号を出力する加重手段と、前記加重手段から入力されるアップ信号又はダウン信号により電圧値を決定し出力する電圧値決定手段と、前記電圧値決定手段から入力される電圧値により発振周波数を決定し前記入力クロックを出力する電圧制御発振手段とで構成することができる。
【００１２】
また、前記リタイミング用クロック生成手段は、前記第１位相比較手段から入力されるアップ信号又はダウン信号によりカウント値を１だけ加算又は減算したカウント値を出力する第２アップダウンカウンタ手段と、前記第２アップダウンカウンタ手段から入力されるカウント値により前記クロック抽出手段から入力される前記入力クロックの位相を調整して前記リタイミング用クロックを出力する第２位相調整手段とで構成することができる。
【００１３】
前記加重手段は、前記第１アップダウンカウンタ手段から入力されるアップ信号又はダウン信号と固定値とを比較する大小比較器と、前記大小比較器からの大小比較データと前記第１アップダウンカウンタ手段からのカウント値と前記第３アップダウンカウンタ手段から入力されるカウント値とから前記電圧値決定手段に出力する信号を決定する論理回路とで構成することができる。
【００１４】
また、前記第１位相調整手段は、前記リタイミング用クロック生成手段から入力される前記リタイミング用クロックのタイミングでカウントされるカウント値及びこのカウント値の最上位ビットを出力する第１カウンタ手段と、前記クロック抽出手段から入力される前記入力クロックのタイミングでカウントされるカウント値及びこのカウント値の最上位ビットを出力する第２カウンタ手段と、前記第１カウンタ手段から入力されるカウント値の最上位ビットの位相と前記第２カウンタ手段から入力されるカウント値の最上位ビットの位相とを比較しアップ信号又はダウン信号を出力する第２位相比較手段と、前記第２位相比較手段から入力されるアップ信号又はダウン信号によりカウント値を１だけ加算又は減算しカウント値を出力する第３アップダウンカウンタ手段とで構成することができる。
【００１５】
前記第１位相比較手段は、前記入力信号を前記リタイミング用クロックでリタイミングし出力する第１フリップフロップと、前記入力信号の位相と前記リタイミング用クロックの位相とを比較しハイ信号又はロー信号を出力する第２フリップフロップと、前記第２フリップフロップから入力されるハイ信号又はロー信号によりアップ信号又はダウン信号を出力する第３フリップフロップとで構成することができる。
【００１６】
この第１フリップフロップが入力信号を入力クロックでリタイミングして出力することにより、前記第１位相比較手段は、データ誤りの可能性が少ない信号を出力し前記先入れ先出しメモリ手段へ入力することができる。また、前記第２フリップフロップが生成する信号により第３フリップフロップは、前記リタイミング用クロック生成手段及び前記クロック抽出手段が出力するクロックの位相を決定するために必要なアップ信号又はダウン信号を生成し出力することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態に係るクロックデータリカバリー回路について、添付の図面を参照して具体的に説明する。図１は本発明の第１の実施形態に係るクロックデータリカバリー回路の構成を示すブロック図である。
【００１８】
本実施形態に係るクロック抽出手段は、第１位相比較手段１と、第１アップダウンカウンタ手段２と、加重手段３と、電圧値決定手段を構成するチャージポンプ４及びローパスフィルター５と、電圧制御発振手段６とで構成されている。
【００１９】
また、リタイミング用クロック生成手段は、第２アップダウンカウンタ手段７と第２位相調整手段８とで構成されている。
【００２０】
また、第１位相調整手段は、第１カウンタ手段９と、第２カウンタ手段１０と、第１位相調整手段を構成する第２位相比較回路１１及び第３アップダウンカウンタ手段１２とで構成されている。
【００２１】
以上のクロック抽出手段、リタイミング用クロック生成手段、第１位相調整手段及び先入れ先出しメモリ手段１３が、図１に示したブロック図のように接続され、本実施形態に係るクロックデータリカバリー回路全体が構成されている。なお、本実施形態では、はじめに入力されるシリアルデータＳ１は、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）方式でパルス信号に置き換えられたディジタル信号である。
【００２２】
このクロックデータリカバリー回路に入力されるシリアルデータＳ１は、はじめに第１位相比較手段１に入力される。第１位相比較手段１は、このシリアルデータＳ１とリタイミング用クロック生成手段から出力されるリタイミング用クロックＳ２とを入力され、これらの位相を比較しアップ信号又はダウン信号Ｓ３を第１アップダウンカウンタ手段２及び第２アップダウンカウンタ手段７に出力する。また、この第１位相比較手段１は、リタイミング用クロック生成回路から入力されるリタイミング用クロックＳ２でシリアルデータＳ１をリタイミングしたシリアルデータＳ１０を先入れ先出しメモリ手段１３に出力する。
【００２３】
図２は第１位相比較手段１の内部構造を示すブロック図である。第１位相比較手段１に入力されるシリアルデータＳ１及びリタイミング用クロックＳ２は、第１フリップフロップ１０１及び第２フリップフロップ１０２に各々入力される。但し、第２フリップフロップへリタイミング用クロックを入力するときは、このクロックの位相を反転させてから入力する。第１フリップフロップ１０１の出力Ｓ１０は第３フリップフロップ１０３のクロック端子へ入力され、第２フリップフロップ１０２の出力Ｓ１０２は第３フリップフロップ１０３のデータ端子へ入力される。第１フリップフロップ１０１の出力するシリアルデータＳ１０は、はじめに入力されたシリアルデータＳ１をリタイミング用クロックＳ２の立ち上がりのタイミングで取り込んだ値となる。また、第２フリップフロップ１０２の出力する信号Ｓ１０２は、シリアルデータＳ１をリタイミング用クロックＳ２の立ち下がりのタイミングで取り込んだ値となる。また、第３フリップフロップ１０３の出力するクロックＳ３は、第２フリップフロップ１０２の出力Ｓ１０２を第１フリップフロップ１０１の出力Ｓ１０の立上がりのタイミングで取り込んだ値となる。よって、第１フリップフロップ１０１の出力するシリアルデータＳ１０は、シリアルデータＳ１をリタイミング用クロックＳ２でリタイミングしたシリアルデータとなる。また、第３フリップフロップ１０３の出力する信号Ｓ３はアップ信号又はダウン信号である。
【００２４】
図３は、これら３個のフリップフロップで構成される第１位相比較手段１の動作を示すタイミングチャートであり、各フリップフロップの入力信号及び出力信号の波形を表している。図３（ａ）に示すように、リタイミング用クロックＳ２の立上がりがシリアルデータＳ１の変化点及び各変化点間の中心より以前にある場合、第１フリップフロップ１０１の出力するシリアルデータＳ１０が立ち上がる時に第２フリップフロップ１０２の出力する信号Ｓ１０２はロー信号となるため、第３フリップフロップの出力する信号Ｓ３はダウン信号となる。一方、図３（ｂ）に示すように、リタイミング用クロックＳ２の立ち上がりがシリアルデータＳ１の変化点及び各変化点間の中心より以降にある場合、第１フリップフロップ１０１の出力するシリアルデータＳ１０が立ち上がる時に第２フリップフロップ１０２の出力する信号Ｓ１０２はハイ信号となるため、第３フリップフロップの出力する信号Ｓ３はアップ信号となる。このアップ信号又はダウン信号Ｓ３が、第１アップダウンカウンタ手段２及び第２アップダウンカウンタ手段７に出力される。
【００２５】
第１アップダウンカウンタ手段２は、第１位相比較手段１から出力されるアップ信号又はダウン信号Ｓ３を入力される。この第１アップダウンカウンタ手段２は、アップ信号Ｓ３が入力された場合にはカウント値を１だけ加算したカウント値Ｓ４を出力し、ダウン信号Ｓ３が入力された場合にはカウント値を１だけ減算したカウント値Ｓ４を出力する。このカウント値Ｓ４は加重手段３に入力され重み付け及び切替等の操作を加えられて変化したアップ信号又はダウン信号Ｓ５としてチャージポンプ４に出力される。このチャージポンプ４及びチャージポンプ４からの出力されるデータの高周波成分を平滑化するローパスフィルター５が、電圧値決定手段を構成している。
【００２６】
図４（ａ）は、加重手段３及びチャージポンプ４の内部構造を示す図である。加重手段３は、第１アップダウンカウンタ手段２から入力されるカウント値Ｓ４と固定値とを比較し大小比較データＳ５０１を出力する大小比較器５０１と、大小比較器５０１から出力される大小比較データＳ５０１、第１アップダウンカウンタ手段２から入力されるカウント値Ｓ４及び第３アップダウンカウンタ手段１２から入力されるカウント値Ｓ５から前記電圧値決定手段に出力する信号を決定する論理回路５０２とで構成することができる。図４（ｂ）は、これら２つのカウント値と固定値との組み合わせ及びこれらの入力値で決まる加重手段３の出力を示す図である。大小比較器５０１は、第１アップダウンカウンタ手段２から入力されるカウント値Ｓ４と固定値とを比較しその大小情報を論理回路５０２に入力する。この論理回路５０２は、第１アップダウンカウンタ手段２及び第３アップダウンカウンタ手段１２から入力されるカウント値Ｓ４及びＳ５の正負情報と大小比較器５０１から入力される大小比較情報Ｓ５０１とからアップ信号Ｓ５０２及びダウン信号Ｓ５０３をチャージポンプ４に出力する。
【００２７】
例えば、図４（ｂ）に示すように、論理回路５０２からのアップ信号Ｓ５０２がハイ信号であり、ダウン信号Ｓ５０３がロー信号である場合、チャージポンプ４を構成するトランジスタ５０３はオンとなりトランジスタ５０４はオフとなる。このとき、チャージポンプ４の出力電圧はハイとなる。論理回路５０２からのアップ信号Ｓ５０２がローであり、ダウン信号Ｓ５０３がハイの場合、チャージポンプ４を構成するトランジスタ５０３はオフとなりトランジスタ５０４はオンとなる。このとき、チャージポンプ４の出力電圧はローとなる。また、論理回路５０２からのアップ信号Ｓ５０２及びダウン信号Ｓ５０３が共にローの場合、チャージポンプ４を構成するトランジスタ５０３及びトランジスタ５０４は共にオフとなり、チャージポンプ４の出力電圧はハイインピーダンスとなる。
【００２８】
本実施形態に係るリタイミング用クロック生成手段は、第２アップダウンカウンタ手段７と第２位相調整手段８とで構成されている。第２アップダウンカウンタ手段７は、第１位相比較手段１が出力するアップ信号又はダウン信号Ｓ３を入力される。この第１位相比較手段１からのアップ信号又はダウン信号Ｓ３を第２アップダウンカウンタ手段７は一定の周期で取り込み、取り込んだ信号Ｓ３がアップ信号の場合にはカウント値を１だけ加算し、逆に取り込んだ信号Ｓ３がダウン信号の場合にはカウント値を１だけ減算したカウント値Ｓ９を第２位相調整手段８へ出力する。第２アップダウンカウンタ手段７からのカウント値Ｓ９と電圧制御発振手段６の出力する抽出された入力クロックＳ８とを入力された第２位相調整手段８は、この第２アップダウンカウンタ手段７の出力するカウント値Ｓ９に基づき、抽出された入力クロックＳ８の位相とずれた位相を有するリタイミング用クロックＳ２を出力する。
【００２９】
図５は、電圧制御発振手段６及び第２位相調整手段８との内部構成を示す図である。電圧制御発振手段６は、図５に示すように、４個のディレイ素子を環状に直列接続したリングオシレータで構成することができる。電圧制御発振手段６の発振周波数は各ディレイ素子の信号遅延時間により決定され、この各ディレイ素子の信号遅延時間はローパスフィルター５から入力される制御電圧Ｓ７により決定される。制御電圧Ｓ７が一定の場合、各ディレイ素子の出力端のいずれか１つの出力を選択することにより、所望の位相を有する抽出された入力クロックＳ８を得ることができる。この各ディレイ素子の出力端の信号は第２位相調整手段８により出力される。なお、第２位相調整手段８は、第２アップダウンカウンタ手段７から入力されるカウント値Ｓ９に基づき、電圧制御発振手段６におけるクロック発振位相をセレクタにより切り替える。
【００３０】
図６は、第２位相調整手段８が出力するリタイミング用クロックＳ２の波形である。第２位相調整手段８は、図６（ａ）に示すように、第２アップダウンカウンタ手段７から入力されるカウント値Ｓ９が１だけ加算されたカウント値である場合には、リタイミング用クロックＳ２の位相を、このリタイミング用クロックＳ２の周期を任意の自然数で割った値の秒数（１ステップ）分だけ進ませた位相に切替てから出力する。逆に、第２アップダウンカウンタ手段７から入力されるカウント値Ｓ９が１だけ減算されたカウント値である場合には、図６（ｂ）に示すように、第２位相調整手段８はリタイミング用クロックＳ２の位相を１ステップ分だけ遅らせた位相に切替えてから出力する。これらのクロックの周期２０１は、クロック位相切替操作の前後で一定である。また、これらのクロックの周期２０１は、第２アップダウンカウンタ手段７から入力されるカウント値Ｓ９のクロック周期とも一致している。よって、第２位相調整手段８が出力するリタイミング用クロックＳ２の位相は、はじめの入力信号であるシリアルデータＳ１の位相に対して素早く追従できるため、シリアルデータＳ１に高周波成分のジッタが含まれる場合にも高周波成分のジッタに追従しジッタを含んだリタイミング用クロックＳ２が出力される。
【００３１】
この第２位相調整手段８から出力されるリタイミング用クロックＳ２は第１位相比較手段１に入力され、シリアルデータＳ１のリタイミングに用いられる。第１位相比較手段１は、先に図２で示したように、その構成要素の１つであるフリップフロップ１０１でシリアルデータＳ１をリタイミング用クロックＳ２でリタイミングしたシリアルデータＳ１０を出力する。第２位相調整手段８から出力されるリタイミング用クロックＳ２はシリアルデータＳ１の位相に対する追従が速いため、シリアルデータＳ１に高周波成分のジッタが含まれる場合にもリタイミングの時にデータ誤りの発生する可能性が低くジッタ耐力の規格を充分に満足させることができる。
【００３２】
本実施形態に係る第１位相調整手段は、第１カウンタ手段９と、第２カウンタ手段１０と、第１位相調整手段を構成する第２位相比較回路１１及び第３アップダウンカウンタ手段１２とで構成されている。第１カウンタ手段９は、第２位相調整手段８から入力されるリタイミング用クロックＳ２のタイミングでカウントしたカウント値Ｓ１２及びこのカウント値Ｓ１２の最上位ビット情報Ｓ１４をそれぞれ先入れ先出しメモリ手段１３及び第２位相比較回路１１に出力する。また、第２カウンタ手段１０は、電圧制御発振手段６から入力される抽出された入力クロックＳ８のタイミングでカウントしたカウント値Ｓ１３及びこのカウント値Ｓ１３の最上位ビット情報Ｓ１５をそれぞれ先入れ先出しメモリ手段１３及び第２位相比較回路１１に出力する。これらの第１カウンタ手段９の出力するカウント値Ｓ１２及び第２カウンタ手段１０の出力するカウント値Ｓ１３を入力される先入れ先出しメモリ手段１３は、第１位相比較手段１が出力するシリアルデータＳ１０と、第２位相調整手段８が出力するリタイミング用クロックＳ２と、電圧制御発振手段６が出力する抽出された入力クロックＳ８とを入力され、第２位相調整手段８が出力するジッタ成分を含むリタイミング用クロックＳ２から電圧制御発振手段６が出力するジッタ成分の抑えられた抽出された入力クロックＳ８へシリアルデータＳ１０を乗せ換えシリアルデータＳ１１として出力する。よって、先入れ先出しメモリ手段１３が出力するシリアルデータＳ１１、すなわちクロックデータリカバリー回路の出力信号は、ジッタを抑えたシリアルデータＳ１１として出力される。従って、ジッタ伝達特性の規格を充分に満足させることができる。
【００３３】
また、本実施形態では、第１アップダウンカウンタ手段２は、第１位相比較手段１から出力されるアップ信号又はダウン信号Ｓ３を入力される。この第１アップダウンカウンタ手段２は、アップ信号Ｓ３が入力された場合にはカウント値を１だけ加算したカウント値Ｓ４を出力し、ダウン信号Ｓ３が入力された場合にはカウント値を１だけ減算したカウント値Ｓ４を出力する。このカウント値Ｓ４は加重手段３に入力され重み付け及び切替等の操作を加えられて変化したアップ信号又はダウン信号Ｓ５としてチャージポンプ４に出力される。このチャージポンプ４及びチャージポンプ４からの出力されるデータの高周波成分を平滑化するローパスフィルター５が、電圧値決定手段を構成している。よって、この電圧値決定手段は、加重手段３からアップ信号Ｓ５を入力されると電圧制御発振手段６に出力する制御電圧Ｓ７を大きくし、加重手段３からダウン信号Ｓ５を入力されると電圧制御発振手段６に出力する制御電圧Ｓ７を小さくする。このため、電圧制御発振手段６が出力するクロックＳ８、即ち、クロック抽出手段の出力する抽出された入力クロックＳ８の周波数は、電圧制御発振手段６に入力される制御電圧Ｓ７が上昇すると大きくなり、逆に、制御電圧Ｓ７が下降すると小さくなる。よって、電圧制御発振手段６が出力する抽出された入力クロックＳ８の周波数は、加重手段３で重み付け及び切替等の操作を与えられたアップ信号又はダウン信号Ｓ５により制御される。従って、抽出された入力クロックＳ８の位相がシリアルデータＳ１に対して比較的遅く追従するように加重手段３での操作を行うことにより、シリアルデータＳ１に高周波成分のジッタが含まれた場合においても、高周波成分のジッタを抑えた抽出された入力クロックＳ８を出力することができる。
【００３４】
本実施形態に係る先入れ先出しメモリ手段１３では、第１位相調整手段の働きにより、書き込み側のアドレス値と読み出し側のアドレス値とがぶつからない。図７は第２位相比較回路１１の内部構造を示すブロック図である。第２位相比較回路１１は、ただ１個のフリップフロップ３０１のみで構成できる。フリップフロップ３０１は、図７に示すように、第１カウンタ手段９から出力されるカウント値Ｓ１２の最上位ビット情報Ｓ１４をそのクロック入力端子に入力され、第２カウンタ手段１０から出力されるカウント値Ｓ１３の最上位ビット情報Ｓ１５をそのデータ入力端子に入力される。そして、フリップフロップ３０１は、このクロック入力端子に入力される最上位ビット情報Ｓ１４のクロックが立上がるタイミングで、このデータ端子に入力される最上位ビット情報Ｓ１５を取り込んだ値を、第２位相比較手段１１の出力するアップ信号又はダウン信号Ｓ１６として第３アップダウンカウンタ手段１２へ出力する。
【００３５】
第１カウンタ手段９が出力するカウント値Ｓ１２及び第２カウンタ手段１０が出力するカウント値Ｓ１３は、それぞれ先入れ先出しメモリ手段１３の書き込み側のアドレス値及び読み出し側のアドレス値に対応している。図６は、この先入れ先出しメモリ手段のアドレス空間の深さが４である場合における第１カウンタ手段９及び第２カウンタ手段１０の動作を示すタイミングチャートである。第１カウンタ手段９が出力するカウント値Ｓ１２及び第２カウンタ手段１０が出力するカウント値Ｓ１３は、０から３の範囲の整数値を取る。例えば、カウント値が２又は３であるとき、このカウント値の最上位ビットはハイとなる。よって、第１カウンタ手段９から出力されるカウント値Ｓ１２の最上位ビット情報Ｓ１４と、第２カウンタ手段１０から出力されるカウント値Ｓ１３の最上位ビット情報Ｓ１５の位相を１８０°ずらすことにより、先入れ先出しメモリ手段１３の書き込み側のアドレス値と読み出し側のアドレス値との距離を、この先入れ先出しメモリ手段１３のアドレス空間の深さの半分にすることができ、書き込み側のアドレス値と読み出し側のアドレス値とがぶつかることはない。
【００３６】
フリップフロップ３０１の出力する信号Ｓ１６は、図８（ａ）に示すように、第１カウンタ手段９がカウントするカウント値Ｓ１２の最上位ビット情報Ｓ１４が立上がる時に、第２カウンタ手段１０がカウントするカウント値Ｓ１３の最上位ビット情報Ｓ１５がハイである場合はハイとなり、このフリップフロップ３０１で構成される第２位相比較回路１１はアップ信号Ｓ１６を第３アップダウンカウンタ手段１２に出力する。また、フリップフロップ３０１の出力する信号Ｓ１６は、図８（ｂ）に示すように、第１カウンタ手段９がカウントするカウント値Ｓ１２の最上位ビット情報Ｓ１４が立上がる時に、第２カウンタ手段１０がカウントするカウント値Ｓ１３の最上位ビット情報Ｓ１５がローである場合はローとなり、このフリップフロップ３０１で構成される第２位相比較回路１１はダウン信号Ｓ１６を第３アップダウンカウンタ手段１２に出力する。
【００３７】
この第３アップダウンカウンタ手段１２は、第２位相比較回路１１からアップ信号Ｓ１６を入力されるとカウント値を１だけ加算し、ダウン信号Ｓ１６を入力されるとカウント値を１だけ減算したカウント値Ｓ５を、加重手段３に向けて出力する。この第３アップダウンカウンタ手段１２から出力されるカウント値Ｓ５を入力された加重手段３は、このカウント値Ｓ５に重み付け及び切替等の操作を加えたアップ信号又はダウン信号Ｓ６をチャージポンプ４に向けて出力する。このチャージポンプ４は、ローパスフィルター５と共にクロック抽出手段における電圧値決定手段の構成要素となっている。このため、上記のように第１位相調整手段が働くことにより、クロック抽出手段が電圧制御発振手段６から出力される抽出された入力クロックＳ８の発振周波数を制御することができる。よって、抽出された入力クロックＳ８の発振周波数を制御することにより、このクロックＳ８を入力される第２カウンタ手段１０の出力するカウント値Ｓ１３の位相を制御することができる。従って、このカウント値Ｓ１３によって調整される先入れ先出しメモリ手段１３の読み出し側のアドレス値を制御することが可能となり、この先入れ先出しメモリ手段１３の書き込み側のアドレス値と読み出し側のアドレス値とが重複するのを回避できる。
【００３８】
本発明に係る第１の実施形態では、先ず、第１位相比較手段１に入力される信号であるシリアルデータＳ１の位相とリタイミング用クロックＳ２の位相とが比較される。次に、この位相比較結果に基づき第１位相比較手段１はアップ信号又はダウン信号Ｓ３を出力する。このアップ信号又はダウン信号Ｓ３は第１アップダウンカウンタ手段２に入力される。この第１アップダウンカウンタ手段２は、第１位相比較手段１から入力される信号Ｓ３がアップ信号の場合はカウント値を１だけ加算し、ダウン信号の場合はカウント値を１だけ減算したカウント値Ｓ４を出力する。この第１アップダウンカウンタ手段２が出力したカウント値Ｓ４は加重手段３に入力され、重み付け及び切替操作等の操作を加えられる。この加重手段３は、これらの操作により第１アップダウンカウンタ手段２から入力されるカウント値Ｓ４に基づいたアップ信号又はダウン信号Ｓ５を生成し出力する。この加重手段３から出力されるアップ信号又はダウン信号Ｓ５は、電圧値決定手段４及び５に入力される。この電圧値決定手段４及び５は、この加重手段３から出力されるアップ信号又はダウン信号Ｓ５に基づいた電圧値を決定し制御電圧情報Ｓ７として電圧制御発振手段６へ出力する。電圧制御発振手段６は、この制御電圧情報Ｓ７を入力され、この制御電圧情報Ｓ７に基づいて発振周波数を決定し生成したクロックＳ８を出力する。この電圧制御発振手段６が出力するクロックＳ８が入力信号から抽出された入力クロックであり、このクロックデータリカバリー回路の出力するクロックとなる。従って、このクロック抽出手段から出力される抽出された入力クロックの位相を加重手段３で操作し調整することにより、このクロックデータリカバリー回路の出力クロックのジッタ伝達特性を向上させることができる。
【００３９】
また、本発明に係る第１の実施形態では、第２アップダウンカウンタ手段７は、第１位相比較手段１が出力するアップ信号又はダウン信号Ｓ３を入力され、アップ信号を入力された場合にはカウント値を１だけ加算したカウント値を出力し、ダウン信号を入力された場合にはカウント値を１だけ減算したカウント値Ｓ９を出力する。第２位相調整手段８は、第２アップダウンカウンタ手段７からのカウント値Ｓ９とクロック抽出手段から出力される抽出された入力クロックＳ８とを入力される。この第２アップダウンカウンタ手段７から入力されるカウント値Ｓ９により、第２位相調整手段８は抽出された入力クロックＳ８とは位相のずれたクロックＳ２をリタイミング用クロックとして生成し出力することができる。
【００４０】
第１カウンタ手段９は、リタイミング用クロック生成手段から出力されるリタイミング用クロックＳ２を入力され、このクロックＳ２のタイミングでカウントしたカウント値Ｓ１２及びこのカウント値の最上位ビット情報Ｓ１４を出力する。また、第２カウンタ手段１０は、クロック抽出手段から出力される抽出された入力クロックＳ８を入力され、このクロックＳ８のタイミングでカウントしたカウント値Ｓ１３及びこのカウント値の最上位ビット情報Ｓ１５を出力する。第２位相比較手段１１は、第１カウンタ手段９から出力されるカウント値Ｓ１２の最上位ビット情報Ｓ１４と第２カウンタ手段１０から出力されるカウント値Ｓ１３の最上位ビット情報Ｓ１５とを入力される。第２位相比較手段１１は、これらの最上位ビット情報Ｓ１４及びＳ１５の位相を比較し、その結果に基づいてアップ信号又はダウン信号Ｓ１６を出力する。この第２位相比較手段１１から出力される信号Ｓ１６は第３アップダウンカウンタ手段１２に入力される。この第３アップダウンカウンタ手段１２は、第２位相比較手段１１から入力される信号Ｓ１６がアップ信号の場合にはカウント値を１だけ加算したカウント値Ｓ５を出力し、ダウン信号が入力される場合にはカウント値を１だけ減算したカウント値Ｓ５を出力する。この第３アップダウンカウンタ手段１２が出力するカウント値Ｓ５は、クロック抽出手段の構成要素である加重手段３に入力される。加重手段３は、第３アップダウンカウンタ手段１２から入力されるカウント値Ｓ５に重み付け及び切替等の操作を加えてアップ信号又はダウン信号Ｓ６として出力する。この加重手段３から出力される信号は電圧値決定手段４及び５に入力され、電圧制御発振手段６が生成する抽出された入力クロックＳ８の発振周波数を決定するのに用いられる。このように、第１位相調整手段からの出力Ｓ５がクロック抽出手段に入力され、このクロック抽出手段が生成するクロックＳ８の発振周波数を変化させることにより、先入れ先出しメモリ手段１３の書き込み側のアドレス値と読み出し側のアドレス値とが重ならないようなクロックを抽出された入力クロックＳ８として出力することが可能となる。
【００４１】
また、第１位相比較手段１は、入力信号であるシリアルデータＳ１をリタイミング用クロック生成手段から入力されるリタイミング用クロックＳ２でリタイミングした信号Ｓ１０を出力する。そして、先入れ先出しメモリ手段１３は、この第１位相比較手段１が出力する信号Ｓ１０をリタイミング用クロック生成手段から入力されるリタイミング用クロックＳ２のタイミングで第１カウンタ手段９から入力されるカウント値Ｓ１２に等しい値のアドレス値が示す場所に書き込み、クロック抽出手段から入力される抽出された入力クロックＳ８のタイミングで第２カウンタ手段１０から入力されるカウント値Ｓ１３に等しい値のアドレス値が示す場所から読み出した信号Ｓ１１を出力する。このようにして出力される信号Ｓ１１は、入力信号Ｓ１０をジッタ伝達特性を向上させるように調整され抽出された入力クロックＳ８に乗せ換えた信号であるから、ジッタ成分を抑えた信号として出力させることができる。
【００４２】
図９は本発明の第２の実施形態に係るクロックデータリカバリー回路の構成を示すブロック図である。このクロックデータリカバリー回路では、図９に示すように、第１位相比較手段１と先入れ先出しメモリ手段１３との間にシリアル−パラレル変換回路１４が設けられている。このシリアル−パラレル変換回路１４は、第１位相比較手段１から出力されるシリアルデータＳ１０をリタイミング用クロックＳ２のタイミングで入力しパラレルデータに変換した後、分周器１５から入力されるクロックＳ１７のタイミングで先入れ先出しメモリ手段１３へ、パラレルデータＳ１８として出力する。分周器１５は、第２位相調整手段８から入力されるクロックＳ２を分周しシリアル−パラレル変換回路１４と先入れ先出しメモリ手段１３と第１カウンタ手段９とへ向けてクロックＳ１７として出力する。また、電圧制御発振手段６と先入れ先出しメモリ手段１３との間にも、図７に示すように、分周器１６が設けられている。この分周期１６は、電圧制御発振手段６から入力されるクロックＳ８を分周して先入れ先出しメモリ手段１３及び第２カウンタ手段１０へ向けてクロックＳ１９を出力する。
【００４３】
このように、先入れ先出しメモリ手段１３の入力側にシリアル−パラレル変換回路１４を設けることにより、従来のクロックデータリカバリー回路では扱えなかった高速のシリアルデータであっても、本実施形態に係るクロックデータリカバリー回路においては、ジッタ伝達特性及びジッタ耐力の両方の規格を満たす出力信号及び抽出されたクロックを出力させることが可能である。
【００４４】
【発明の効果】
以上詳述したように、本発明によるクロックデータリカバリー回路は、入力信号をリタイミングするためのリタイミング用クロックをクロック抽出手段とは独立して生成することができる。このため，クロック抽出手段において抽出された入力クロックの位相をジッタ伝達特性を向上させる方向に調整しジッタ耐力が低下するような場合においても、リタイミング用クロックの位相をリタイミング用クロック生成手段において別途調整し、ジッタ耐力の規格を満足させるリタイミング用クロックを生成することができる。また、これらリタイミング用クロック、抽出された入力クロック及び入力信号を先入れ先出しメモリに入力し、信号の乗せ換え操作等を行うことにより、ジッタ耐力の規格を満足するリタイミング用クロックでリタイミングされ、ジッタ伝達特性の規格を満足する抽出された入力クロックへ乗せ換えられたデータを出力させることができる。よって、ジッタ耐力及びジッタ伝達特性の両方の規格を同時に満足させることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るクロックデータリカバリー回路の構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るクロックデータリカバリー回路のクロック抽出手段の構成要素の一つである第１位相比較手段の内部構造を示すブロック図である。
【図３】図２に示した位相比較回路の動作を示すタイミングチャートである。
【図４】本発明の第１の実施形態に係るクロックデータリカバリー回路のクロック抽出手段の構成要素の一つである加重手段の内部構造を示すブロック図と、この加重手段への入出力信号の動作を示す図である。
【図５】本発明の第１の実施形態に係るクロックデータリカバリー回路のリタイミング用クロック生成手段の構成要素の一つである第２位相調整手段の動作を示す図である。
【図６】本発明の第１の実施形態に係るクロックデータリカバリー回路のリタイミング用クロック生成手段の構成要素の一つである第２位相調整手段の動作を示す波形図である。
【図７】本発明の第１の実施形態に係るクロックデータリカバリー回路の第１位相調整手段の構成要素の一つである第２位相比較回路の内部構造を示すブロック図である。
【図８】本発明の第１の実施形態に係るクロックデータリカバリー回路の第１位相調整手段の構成要素である第１カウンタ手段及び第２カウンタ手段の動作を示すタイミングチャートである。
【図９】本発明の第２の実施形態に係るクロックデータリカバリー回路の構成を示すブロック図である。
【図１０】従来のクロックデータリカバリー回路の構成を示すブロック図である。
【符号の説明】
１；第１位相比較手段
２；第１アップダウンカウンタ
３；加重手段
４；チャージポンプ
５；ローパスフィルター
６；電圧制御発振手段
７；第２アップダウンカウンタ手段
８；第２位相調整手段
９；第１カウンタ手段
１０；第２カウンタ手段
１１；第２位相比較回路
１２；第３アップダウンカウンタ手段
１３；先入れ先出しメモリ手段
１４；シリアル−パラレル変換回路
１５，１６；分周器
１０１，１０２，１０３，３０１；フリップフロップ
２０１；クロック周期
Ｓ１，Ｓ１０，Ｓ１１，Ｓ４０１，Ｓ４０９；シリアルデータ
Ｓ２，Ｓ８、Ｓ１７，Ｓ１９，Ｓ４０２；クロック
Ｓ３，Ｓ６，Ｓ１６，Ｓ４０３，Ｓ４０４，Ｓ４０５，Ｓ４０６；アップ信号又はダウン信号
Ｓ４，Ｓ５，Ｓ９，Ｓ１２，Ｓ１３，；カウント値
Ｓ７，Ｓ４０８；制御電圧情報
Ｓ１４，Ｓ１５；最上位ビット情報
Ｓ１８，Ｓ２０；パラレルデータ
Claims (6)
- ＳＯＮＥＴ／ＳＤＨで用いられるクロックデータリカバリー回路において、入力信号から入力クロックを抽出するクロック抽出手段と、前記入力信号をリタイミングするリタイミング用クロックを生成するリタイミング用クロック生成手段と、リタイミング後の入力信号を一時的に保管する先入れ先出しメモリ手段と、前記先入れ先出しメモリ手段での書き込みのタイミングを前記リタイミング用クロックで制御し読み出しのタイミングを前記入力クロックで制御することにより書き込み側アドレス値と読み出し側アドレス値との重複を回避する第１位相調整手段とを有することを特徴とするクロックデータリカバリー回路。
- 前記クロック抽出手段は、前記リタイミング用クロックの位相と前記入力信号の位相とを比較してアップ信号又はダウン信号を出力し前記入力信号を前記リタイミング用クロックでリタイミングして出力する第１位相比較手段と、前記第１位相比較手段が出力するアップ信号又はダウン信号によりカウント値を１だけ加算又は減算したカウント値を出力する第１アップダウンカウンタ手段と、前記第１アップダウンカウンタ手段から入力されるカウント値により重み付けされたアップ信号又はダウン信号を出力する加重手段と、前記加重手段から入力されるアップ信号又はダウン信号により電圧値を決定し出力する電圧値決定手段と、前記電圧値決定手段から入力される電圧値により発振周波数を決定し前記入力クロックを出力する電圧制御発振手段とを有することを特徴とする請求項１に記載のクロックデータリカバリー回路。
- 前記リタイミング用クロック生成手段は、前記第１位相比較手段から入力されるアップ信号又はダウン信号によりカウント値を１だけ加算又は減算したカウント値を出力する第２アップダウンカウンタ手段と、前記第２アップダウンカウンタ手段から入力されるカウント値により前記クロック抽出手段から入力される前記入力クロックの位相を調整して前記リタイミング用クロックを出力する第２位相調整手段とを有することを特徴とする請求項２に記載のクロックデータリカバリー回路。
- 前記加重手段は、前記第１アップダウンカウンタ手段から入力されるアップ信号又はダウン信号と固定値とを比較する大小比較器と、前記大小比較器からの大小比較データと前記第１アップダウンカウンタ手段からのカウント値と前記第３アップダウンカウンタ手段から入力されるカウント値とから前記電圧値決定手段に出力する信号を決定する論理回路とを有することを特徴とする請求項２又は３に記載のクロックデータリカバリー回路。
- 前記第１位相調整手段は、前記リタイミング用クロック生成手段から入力される前記リタイミング用クロックのタイミングでカウントされるカウント値及びこのカウント値の最上位ビットを出力する第１カウンタ手段と、前記クロック抽出手段から入力される前記入力クロックのタイミングでカウントされるカウント値及びこのカウント値の最上位ビットを出力する第２カウンタ手段と、前記第１カウンタ手段から入力されるカウント値の最上位ビットの位相と前記第２カウンタ手段から入力されるカウント値の最上位ビットの位相とを比較しアップ信号又はダウン信号を出力する第２位相比較手段と、前記第２位相比較手段から入力されるアップ信号又はダウン信号によりカウント値を１だけ加算又は減算しカウント値を出力する第３アップダウンカウンタ手段とを有することを特徴とする請求項２又は３に記載のクロックデータリカバリー回路。
- 前記第１位相比較手段は、前記入力信号を前記リタイミング用クロックでリタイミングし出力する第１フリップフロップと、前記入力信号の位相と前記リタイミング用クロックの位相とを比較しハイ信号又はロー信号を出力する第２フリップフロップと、前記第２フリップフロップから入力されるハイ信号又はロー信号によりアップ信号又はダウン信号を出力する第３フリップフロップとを有することを特徴とする請求項２乃至５のいずれか１項に記載のクロックデータリカバリー回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002200351A JP3973502B2 (ja) | 2002-07-09 | 2002-07-09 | クロックデータリカバリー回路 |
| US10/614,830 US6903587B2 (en) | 2002-07-09 | 2003-07-09 | Clock data recovery circuit with improved jitter transfer characteristics and jitter tolerance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002200351A JP3973502B2 (ja) | 2002-07-09 | 2002-07-09 | クロックデータリカバリー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004048182A true JP2004048182A (ja) | 2004-02-12 |
| JP3973502B2 JP3973502B2 (ja) | 2007-09-12 |
Family
ID=30112512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002200351A Expired - Fee Related JP3973502B2 (ja) | 2002-07-09 | 2002-07-09 | クロックデータリカバリー回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6903587B2 (ja) |
| JP (1) | JP3973502B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100798666B1 (ko) | 2005-08-29 | 2008-01-28 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클록 앤드 데이터 리커버리 회로 |
| JP2019022135A (ja) * | 2017-07-20 | 2019-02-07 | ローム株式会社 | タイミング発生器および半導体集積回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256630B2 (en) * | 2005-05-25 | 2007-08-14 | Kabushiki Kaisha Toshiba | System and method for PLL control |
| TWI300293B (en) * | 2005-10-07 | 2008-08-21 | Ind Tech Res Inst | Clock generator and data recovery circuit utilizing the same |
| US7733999B2 (en) * | 2006-06-20 | 2010-06-08 | Ciena Corporation | System and method for an adaptable timing recovery architecture for critically-timed transport applications |
| JP4971861B2 (ja) * | 2007-04-13 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
| US8132039B1 (en) * | 2007-10-31 | 2012-03-06 | Altera Corporation | Techniques for generating clock signals using counters |
| CN104219015B (zh) | 2013-06-03 | 2018-05-25 | 中兴通讯股份有限公司 | 一种sdh中支路信号的时钟和数据恢复方法及装置 |
| US11757613B2 (en) | 2021-05-20 | 2023-09-12 | The Hong Kong University Of Science And Technology | PAM-4 receiver with jitter compensation clock and data recovery |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146477A (en) * | 1987-03-17 | 1992-09-08 | Antonio Cantoni | Jitter control in digital communication links |
| JP2874889B2 (ja) * | 1989-04-14 | 1999-03-24 | 株式会社日立製作所 | ポインタ変換によるフレーム位相同期方法およびその回路 |
| US5271006A (en) * | 1989-07-19 | 1993-12-14 | Hitachi, Ltd. | Frame aligner and method and system for control thereof |
| EP0500243B1 (en) * | 1991-02-08 | 1999-03-31 | Nec Corporation | Distributed bit-by-bit destuffing circuit for byte-stuffed multiframe data |
| JPH04286233A (ja) * | 1991-03-14 | 1992-10-12 | Nec Corp | スタッフ同期回路 |
| US5390180A (en) * | 1991-10-10 | 1995-02-14 | Nec America, Inc. | SONET DS-N desynchronizer |
| US5831461A (en) * | 1997-04-24 | 1998-11-03 | Northern Telecom Limited | Method & apparatus for tracking characteristics of a data stream and a system incorporating the same |
-
2002
- 2002-07-09 JP JP2002200351A patent/JP3973502B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-09 US US10/614,830 patent/US6903587B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100798666B1 (ko) | 2005-08-29 | 2008-01-28 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클록 앤드 데이터 리커버리 회로 |
| JP2019022135A (ja) * | 2017-07-20 | 2019-02-07 | ローム株式会社 | タイミング発生器および半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3973502B2 (ja) | 2007-09-12 |
| US6903587B2 (en) | 2005-06-07 |
| US20040008066A1 (en) | 2004-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Razavi | Challenges in the design high-speed clock and data recovery circuits | |
| US7684531B2 (en) | Data recovery method and data recovery circuit | |
| US7746971B2 (en) | Data recovery method, data recovery circuit, data transmitting/receiving apparatus and information processing apparatus | |
| US7321248B2 (en) | Phase adjustment method and circuit for DLL-based serial data link transceivers | |
| KR101088065B1 (ko) | Ｃｄｒ 회로 | |
| US6999543B1 (en) | Clock data recovery deserializer with programmable SYNC detect logic | |
| JPH11215110A (ja) | ビット同期回路 | |
| US6993108B1 (en) | Digital phase locked loop with programmable digital filter | |
| JP2002217715A (ja) | ヒットレス基準切替えを用いた多重入力位相同期ループ | |
| JP4586730B2 (ja) | クロックデータ再生回路 | |
| KR100371300B1 (ko) | 비트동기회로 | |
| JPH09233061A (ja) | ビット同期回路 | |
| US7003066B1 (en) | Digital phase locked loop with phase selector having minimized number of phase interpolators | |
| JP2004048182A (ja) | クロックデータリカバリー回路 | |
| JP3327249B2 (ja) | Ｐｌｌ回路 | |
| JP7393079B2 (ja) | 半導体装置 | |
| US6801592B1 (en) | Method and a circuit for retiming a digital data signal | |
| EP1336270B1 (en) | An arrangement for capturing data | |
| US20040071168A1 (en) | System and method for providing network timing recovery | |
| US7155191B2 (en) | Method and arrangement for reducing phase jumps when switching between synchronization sources | |
| JP3039526B2 (ja) | Ｐｌｌ回路 | |
| JPH10313304A (ja) | Ｐｄｈ低速信号切替式ｄｐｌｌ | |
| KR100844313B1 (ko) | 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및데이터 복원 회로 및 방법 | |
| US11967965B2 (en) | Generating divided signals from phase-locked loop (PLL) output when reference clock is unavailable | |
| JP5420748B2 (ja) | クロックデータ再生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050603 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070112 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070227 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070501 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070522 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070612 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130622 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130622 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140622 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |