JP2004046958A - 記憶装置 - Google Patents
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Abstract
【課題】記憶装置において、メモリセルへのデータの書き込みとメモリセルからのデータの読み出しを行う際に、ノイズ耐性を向上できるようにする。
【解決手段】データ記憶部１、１Ａからのデータの読み出しおよび増幅と、データ記憶部１、１Ａへのデータの書き込みとを行うようにした記憶装置である。データ記憶部１、１Ａへ書き込むべきデータを一時的に保持するデータ保持手段６と、このデータ保持手段６で保持したデータを、データ記憶部１、１Ａからのデータの読み出しおよび増幅が終了した後にデータ記憶部１、１Ａへ書き込ませる手段６とを具備する。
【選択図】 図１
【解決手段】データ記憶部１、１Ａからのデータの読み出しおよび増幅と、データ記憶部１、１Ａへのデータの書き込みとを行うようにした記憶装置である。データ記憶部１、１Ａへ書き込むべきデータを一時的に保持するデータ保持手段６と、このデータ保持手段６で保持したデータを、データ記憶部１、１Ａからのデータの読み出しおよび増幅が終了した後にデータ記憶部１、１Ａへ書き込ませる手段６とを具備する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は記憶装置に関し、特に強誘電体メモリの大容量化によるチップサイズの拡大と動作速度の低下とを抑制しながらノイズ耐性を向上させることが可能な、半導体式の記憶装置に関する。
【０００２】
【従来の技術】
強誘電体メモリは、低電圧での高速書き込みが可能な不揮発性メモリであり、電源が切れた後もデータ保持が可能である。このため、ＥＥＰＲＯＭなどに代わって、低消費電力での動作が必要とされるＩＣカードなどのデータ記憶デバイスとして用いられ始めている。
【０００３】
強誘電体メモリは他のメモリデバイスと同様に大容量化が図られており、メガビットオーダーのチップも報告されている。代表的な強誘電体メモリは、強誘電体セルの電極に信号を印加し、電界を加えてデータの読み出しや書き込みを行う特徴をもっている。このため、ＤＲＡＭ等が最終的にデータ選択線（ＷＬ）１本でアクセスするセル選択が可能であるのに対して、強誘電体メモリはデータ選択線として更にプレート線（ＣＰ）の駆動が必要である。
【０００４】
このＣＰには強誘電体メモリセル電極が接続される為に付加容量が大きくなり、駆動回路の大規模化が必要となる。このため大容量化においてはこのＣＰ駆動回路ブロックを少なくするために、読み出し／書き込みいずれの動作でも、一回のアクセスに対して、同一データ選択線及びＣＰに接続されるデータを一旦読み出す必要が出てくる。
【０００５】
一方、強誘電体メモリへのアクセスについては、チップイネーブル信号（ＸＣＥ）とライトイネーブル信号（ＸＷＥ）によってデータの読み出し／書き込み動作が規定される。リード・モディファイ・ライトなどの動作を必要としない簡素な動作規定がなされるＩＣカードなどの場合は、ＸＣＥがＬｏｗ遷移する時のＸＷＥの論理状態で読み出し／書き込みが行われる。
【０００６】
上に述べたようにデータ読み出し／書き込み動作は、ＸＣＥがＬｏｗ遷移する時のＸＷＥの論理状態で規定され、ＣＰ駆動回路ブロックを少なくするために、読み出し／書き込みいずれの動作でも一回のアクセスに対して同一データ選択線及びＣＰに接続されるデータを一旦読み出す大容量強誘電体メモリにおいては、外部からのデータ取り込み・書き込み動作と、メモリセルからの読み出し動作が並行して行われる。この時、書換える必要のあるメモリセルへのデータ書き込み動作が、同一データ選択線及びＣＰに接続された他のデータ増幅動作に対してノイズを発生する。
【０００７】
図３は従来のこの種の記憶装置の構成を示し、図４は図３の記憶装置の動作シーケンスを示す。
図３において、１、１Ａはメモリセルで、これらのメモリセル１、１Ａに記憶されたデータを増幅して読み出しまた再書き込みを行うセンスアンプ２に対し、ビット線３、３Ａを介して接続されている。４はセンスアンプ制御回路であり、センスアンプ２にセンスアンプ制御信号１７を送るように構成されている。またメモリセル１、１Ａには、所望のメモリセルを選択するためのワード線１５とプレート線１６とが接続されている。
【０００８】
２１はデータ取り込み・転送回路で、外部から書き込みデータ１４を取り込んでメモリセル１、１Ａに送ることができるように構成されている。２０はデータ書き込み制御回路で、外部からチップイネーブル信号１１とライト信号１２とが入力されることで、データ取り込み・転送回路２１にデータ取り込み信号１３を送り、それによって実際に書き込みデータ１４を取り込んでメモリセル１、１Ａに送ることが可能となる。
【０００９】
次に、このような従来の記憶装置の動作について説明する。図４はその動作シーケンスである。
チップイネーブル信号１１とライト信号１２とが外部からデータ書き込み制御回路１０に入力されると、このデータ書き込み制御回路１０からデータ取り込み・転送回路２１にデータ取り込み信号１３が送られ、それによって書き込みデータ１４の取り込みが行われる。
【００１０】
一方、この書き込みデータ１４が取り込まれる動作と並行して、このデータ１４の書き込みを選択した所望のメモリセル１と同一のワード線１５およびプレート線１６につながるメモリセル１、１Ａから記憶データが読み出され、この読み出された記憶データは、センスアンプ制御回路４からのセンスアンプ制御信号１７にもとづきセンスアンプ２によって増幅される。詳細には、ワード線１５、プレート線１６の起動により強誘電体からなるメモリセル１、１Ａからビット線３、３Ａへ電荷が読み出され、電位変化が発生する。これによりビット線３、３Ａに微小電位差が生じ、この微小電位差をセンスアンプで増幅する。
【００１１】
そして、このように微小電位差をセンスアンプ２で増幅している最中に、センスアンプ２、ビット線３、３Ａ、メモリセル１、１Ａに書き込みデータを転送させる。
【００１２】
【発明が解決しようとする課題】
すると、上述のようにデータ書き込み動作がデータ増幅動作に対してノイズを発生するため、図４におけるＢの部分に示すように、隣接ビット線対の微小電位にノイズが発生し、誤データ増幅動作が発生してしまう。
【００１３】
そこで本発明は、このような問題点を解決して、記憶装置においてデータ記憶部としてのメモリセルへのデータの書き込みとメモリセルからのデータの読み出しを行う際に、ノイズ耐性を向上できるようにすることを目的とする。
【００１４】
【課題を解決するための手段】
この目的を達成するため、本発明の、データ記憶部からのデータの読み出しおよび増幅と、前記データ記憶部へのデータの書き込みとを行うようにした記憶装置は、前記データ記憶部へ書き込むべきデータを一時的に保持するデータ保持手段と、このデータ保持手段で保持したデータを、前記データ記憶部からのデータの読み出しおよび増幅が終了した後に前記データ記憶部へ書き込ませる手段とを具備したものである。
【００１５】
したがって本発明によると、データ記憶部からのデータの読み出しと増幅とが終了するまで、このデータ記憶部へ書き込むべき取り込みデータを一時的に保持しておくものであるため、取り込まれたデータを所望のデータ記憶部に書き込む際に隣接ビット線にのるデータノイズによる悪影響の発生を防止できて、安定した書き込み動作を実現することができる。
【００１６】
【発明の実施の形態】
請求項１に記載の本発明は、データ記憶部からのデータの読み出しおよび増幅と、前記データ記憶部へのデータの書き込みとを行うようにした記憶装置が、前記データ記憶部へ書き込むべきデータを一時的に保持するデータ保持手段と、このデータ保持手段で保持したデータを、前記データ記憶部からのデータの読み出しおよび増幅が終了した後に前記データ記憶部へ書き込ませる手段とを具備したものである。
【００１７】
これによれば、データ記憶部からのデータの読み出しと増幅とが終了するまで、このデータ記憶部へ書き込むべき取り込みデータを一時的に保持しておくものであるため、取り込まれたデータを所望のデータ記憶部に書き込む際に隣接ビット線にのるデータノイズによる悪影響の発生を防止できて、安定した書き込み動作を実現することができる。
【００１８】
請求項２に記載の本発明は、データ記憶部と、前記データ記憶部に記憶された第１のデータ読み出すデータ読み出し部と、前記データ記憶部に書き込むための第２のデータをこのデータ記憶部に向けて出力するデータ出力部と、外部からの第２のデータを取り込んで前記データ出力部に転送するデータ取り込み部とを具備し、第２のデータをデータ取り込み部に取り込むタイミングで、データ読み出し部がデータ記憶部から第１のデータを読み出すように構成され、データ読み出し部によって第１のデータの読み出し動作を行っている間は、データ出力部からデータ記憶部に向けて第２のデータを出力する動作が停止されるとともに、データ読み出し部による第１のデータの読み出し動作が完了した後は、データ出力部からデータ記憶部に向けて第２のデータを出力する動作が開始されるように構成されたものである。
【００１９】
これによれば、データ記憶部からのデータの読み出しと増幅とが終了するまで、このデータ記憶部へ書き込むべき取り込みデータを出力する動作が停止され、その後にその動作が開始されるものであるため、取り込まれたデータを所望のデータ記憶部に書き込む際に隣接ビット線にのるデータノイズによる悪影響の発生を防止できて、安定した書き込み動作を実現することができる。
【００２０】
請求項３に記載の本発明は、データ取り込み部によって取り込まれた外部からの第２のデータを一時的に保持するデータ保持部を具備し、データ読み出し部によって第１のデータの読み出し動作を行っている間は、データ保持部が第２のデータを保持することで、この第２のデータをデータ出力部からデータ記憶部に向けて出力する動作が停止されるとともに、データ読み出し部による第１のデータの読み出し動作が完了した後は、データ保持部が保持している第２のデータをデータ出力部からデータ記憶部に向けて出力する動作が開始されるように構成されたものである。
【００２１】
請求項４に記載の本発明は、データ読み出し部によってデータ記憶部から第１のデータの読み出しを行わせるための制御信号にもとづいて、前記データ読み出し部による第１のデータの読み出し動作が完了した後にデータ出力部からデータ記憶部に向けて第２のデータを出力する動作が開始されるように構成したものである。
【００２２】
これによれば、安定したしかも高速での書き込み動作を実現することができる。
請求項５に記載の本発明は、制御信号がデータ読み出し部を起動させるための信号であるようにしたものである。
【００２３】
これによれば、安定したしかも高速での書き込み動作を実現することができる。
以下、本発明の実施の形態の記憶装置について、図１および図２にもとづき、図３および図４に示した部材と同一の部材には同一の参照番号を付して、詳細に説明する。
＜実施の形態の記憶装置の構成＞
図１に本発明の実施の形態の半導体記憶装置の構成を示す。
【００２４】
この図１に示す半導体記憶装置は、強誘電体膜で構成されたメモリセル１、１Ａと、ワード線１５と、プレート線１６と、メモリセル１、１Ａに記憶されたデータを増幅して読み出すとともに再書き込みを行うセンスアンプ２と、メモリセル１、１Ａとセンスアンプ２をつなぐビット線３、３Ａと、センスアンプ２にセンスアンプ制御信号１７を送るセンスアンプ制御回路４とを有する。これらの構成は、図３のものと同様である。また１１はチップイネーブル信号、１２はライト信号、１４は書き込みデータで、これらも図３と同様のものである。
【００２５】
７はデータ転送回路で、外部から入力された書き込みデータ１４を取り込むデータ取り込み回路５と、データ保持・出力回路６とを有する。１０はデータ書き込み制御回路で、データ転送回路７のデータ取り込み回路５にデータ取り込み信号１３を送ることができるデータ取り込み制御回路８と、データ転送回路７のデータ保持・出力回路６に保持データ出力信号１８を送ることができるデータ保持・出力制御回路９とを有する。データ保持・出力制御回路９には、センスアンプ制御回路４からのセンスアンプ制御信号１７がタイミング信号として入力される。
【００２６】
＜実施の形態の記憶装置の動作＞
次に、以上のような構成の半導体記憶装置の動作について説明する。
図２に図１の記憶装置の動作シーケンスを示す。
【００２７】
外部からデータ書き込み制御回路１０にチップイネーブル信号１１とライト信号１２とが入力され、データ取り込み信号１３によって書き込みデータ１４がデータ取り込み回路５に取り込まれる。この後取り込まれたデータ１４はデータ保持・出力回路６に転送され保持される。
【００２８】
一方、この書き込みデータ１４が取り込まれる動作と並行して、このデータ１４を書き込もうとする所望のメモリセル１と同一のワード線１５とプレート線１６につながるメモリセル１およびメモリセル１Ａから、記憶データが読み出され増幅される。このとき、ワード線１５とプレート線１６との起動により、強誘電体膜からなるメモリセル１、１Ａからビット線３、３Ａへ電荷が読み出され、電位変化が発生する。するとビット線３、３Ａに微小電位差が生じ、この微小電位差をセンスアンプ２で増幅する。この増幅はセンスアンプ制御回路４からのセンスアンプ制御信号１７によって開始される。すなわち、センスアンプ２はセンスアンプ制御信号１７によって起動される。
【００２９】
ここでは、一連の書き込み動作において、取り込まれた書き込みデータを一旦データ保持・出力回路６に転送・保持させ、センスアンプ２による上記微小電位差の増幅を完了した後に、センスアンプ２およびビット線３、そしてメモリセル１に書き込みデータを転送させる。
【００３０】
このようなものであると、図２におけるＡの部分に示すように、隣接ビット線対にノイズが発生するのは読み出されたデータが十分増幅された後なので、誤データへの変化は起こらない。
【００３１】
また、本実施の形態によれば、センスアンプ制御信号１７をデータ保持・出力制御回路９に取り込んだタイミングにもとづき保持データ出力信号１８を出力させ、それによって書き込みデータの転送タイミングを発生させるので、転送タイミングの最適化が計られ、書き込み動作の高速化が図られる。
＜実施の形態の記憶装置の効果＞
以上のように、本実施の形態の記憶装置は、メモリセル１への外部の書き込みデータ１４の書き込みを隣接セルの読み出し動作完了後に実施する構成をとることから、書き込み動作によって発生するノイズによる隣接ビット線対での増幅誤動作を防ぐことができ、安定した書き込み動作が行える。また、このタイミングをセンスアンプ制御回路４からの信号１７にもとづいて発生させるので、高精度でのタイミング設定が可能になり、書き込み動作の高速化が図れる。
【００３２】
【発明の効果】
以上説明したように本発明によると、データ記憶部からのデータの読み出しと増幅とが終了するまで、このデータ記憶部へ書き込むべき取り込みデータを出力する動作が停止され、その後にその動作が開始されるものであるため、取り込まれたデータを所望のデータ記憶部に書き込む際に隣接ビット線にのるデータノイズによる悪影響の発生を防止できて、安定した書き込み動作を実現することができる。
【００３３】
また本発明によると、データ出力部からデータ記憶部に向けて第２のデータを出力するためのタイミングを、データ読み出し部によってデータ記憶部から第１のデータの読み出しを行わせるための制御信号にもとづいて決定するものであるため、安定したしかも高速での書き込み動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体記憶装置の構成図
【図２】図１の半導体記憶装置の動作シーケンス図
【図３】従来の半導体記憶装置の構成図
【図４】図３の半導体記憶装置の動作シーケンス図
【符号の説明】
１、１Ａ メモリセル
２ センスアンプ
４ センスアンプ制御回路
５ データ取り込み回路
６ データ保持・出力回路
７ データ転送回路
１０ データ書き込み制御回路
１４ 書き込み入力データ
１７ センスアンプ制御信号
１８ 保持データ出力信号
２０ データ書き込み制御回路
２１ データ取り込み・転送回路
【発明の属する技術分野】
本発明は記憶装置に関し、特に強誘電体メモリの大容量化によるチップサイズの拡大と動作速度の低下とを抑制しながらノイズ耐性を向上させることが可能な、半導体式の記憶装置に関する。
【０００２】
【従来の技術】
強誘電体メモリは、低電圧での高速書き込みが可能な不揮発性メモリであり、電源が切れた後もデータ保持が可能である。このため、ＥＥＰＲＯＭなどに代わって、低消費電力での動作が必要とされるＩＣカードなどのデータ記憶デバイスとして用いられ始めている。
【０００３】
強誘電体メモリは他のメモリデバイスと同様に大容量化が図られており、メガビットオーダーのチップも報告されている。代表的な強誘電体メモリは、強誘電体セルの電極に信号を印加し、電界を加えてデータの読み出しや書き込みを行う特徴をもっている。このため、ＤＲＡＭ等が最終的にデータ選択線（ＷＬ）１本でアクセスするセル選択が可能であるのに対して、強誘電体メモリはデータ選択線として更にプレート線（ＣＰ）の駆動が必要である。
【０００４】
このＣＰには強誘電体メモリセル電極が接続される為に付加容量が大きくなり、駆動回路の大規模化が必要となる。このため大容量化においてはこのＣＰ駆動回路ブロックを少なくするために、読み出し／書き込みいずれの動作でも、一回のアクセスに対して、同一データ選択線及びＣＰに接続されるデータを一旦読み出す必要が出てくる。
【０００５】
一方、強誘電体メモリへのアクセスについては、チップイネーブル信号（ＸＣＥ）とライトイネーブル信号（ＸＷＥ）によってデータの読み出し／書き込み動作が規定される。リード・モディファイ・ライトなどの動作を必要としない簡素な動作規定がなされるＩＣカードなどの場合は、ＸＣＥがＬｏｗ遷移する時のＸＷＥの論理状態で読み出し／書き込みが行われる。
【０００６】
上に述べたようにデータ読み出し／書き込み動作は、ＸＣＥがＬｏｗ遷移する時のＸＷＥの論理状態で規定され、ＣＰ駆動回路ブロックを少なくするために、読み出し／書き込みいずれの動作でも一回のアクセスに対して同一データ選択線及びＣＰに接続されるデータを一旦読み出す大容量強誘電体メモリにおいては、外部からのデータ取り込み・書き込み動作と、メモリセルからの読み出し動作が並行して行われる。この時、書換える必要のあるメモリセルへのデータ書き込み動作が、同一データ選択線及びＣＰに接続された他のデータ増幅動作に対してノイズを発生する。
【０００７】
図３は従来のこの種の記憶装置の構成を示し、図４は図３の記憶装置の動作シーケンスを示す。
図３において、１、１Ａはメモリセルで、これらのメモリセル１、１Ａに記憶されたデータを増幅して読み出しまた再書き込みを行うセンスアンプ２に対し、ビット線３、３Ａを介して接続されている。４はセンスアンプ制御回路であり、センスアンプ２にセンスアンプ制御信号１７を送るように構成されている。またメモリセル１、１Ａには、所望のメモリセルを選択するためのワード線１５とプレート線１６とが接続されている。
【０００８】
２１はデータ取り込み・転送回路で、外部から書き込みデータ１４を取り込んでメモリセル１、１Ａに送ることができるように構成されている。２０はデータ書き込み制御回路で、外部からチップイネーブル信号１１とライト信号１２とが入力されることで、データ取り込み・転送回路２１にデータ取り込み信号１３を送り、それによって実際に書き込みデータ１４を取り込んでメモリセル１、１Ａに送ることが可能となる。
【０００９】
次に、このような従来の記憶装置の動作について説明する。図４はその動作シーケンスである。
チップイネーブル信号１１とライト信号１２とが外部からデータ書き込み制御回路１０に入力されると、このデータ書き込み制御回路１０からデータ取り込み・転送回路２１にデータ取り込み信号１３が送られ、それによって書き込みデータ１４の取り込みが行われる。
【００１０】
一方、この書き込みデータ１４が取り込まれる動作と並行して、このデータ１４の書き込みを選択した所望のメモリセル１と同一のワード線１５およびプレート線１６につながるメモリセル１、１Ａから記憶データが読み出され、この読み出された記憶データは、センスアンプ制御回路４からのセンスアンプ制御信号１７にもとづきセンスアンプ２によって増幅される。詳細には、ワード線１５、プレート線１６の起動により強誘電体からなるメモリセル１、１Ａからビット線３、３Ａへ電荷が読み出され、電位変化が発生する。これによりビット線３、３Ａに微小電位差が生じ、この微小電位差をセンスアンプで増幅する。
【００１１】
そして、このように微小電位差をセンスアンプ２で増幅している最中に、センスアンプ２、ビット線３、３Ａ、メモリセル１、１Ａに書き込みデータを転送させる。
【００１２】
【発明が解決しようとする課題】
すると、上述のようにデータ書き込み動作がデータ増幅動作に対してノイズを発生するため、図４におけるＢの部分に示すように、隣接ビット線対の微小電位にノイズが発生し、誤データ増幅動作が発生してしまう。
【００１３】
そこで本発明は、このような問題点を解決して、記憶装置においてデータ記憶部としてのメモリセルへのデータの書き込みとメモリセルからのデータの読み出しを行う際に、ノイズ耐性を向上できるようにすることを目的とする。
【００１４】
【課題を解決するための手段】
この目的を達成するため、本発明の、データ記憶部からのデータの読み出しおよび増幅と、前記データ記憶部へのデータの書き込みとを行うようにした記憶装置は、前記データ記憶部へ書き込むべきデータを一時的に保持するデータ保持手段と、このデータ保持手段で保持したデータを、前記データ記憶部からのデータの読み出しおよび増幅が終了した後に前記データ記憶部へ書き込ませる手段とを具備したものである。
【００１５】
したがって本発明によると、データ記憶部からのデータの読み出しと増幅とが終了するまで、このデータ記憶部へ書き込むべき取り込みデータを一時的に保持しておくものであるため、取り込まれたデータを所望のデータ記憶部に書き込む際に隣接ビット線にのるデータノイズによる悪影響の発生を防止できて、安定した書き込み動作を実現することができる。
【００１６】
【発明の実施の形態】
請求項１に記載の本発明は、データ記憶部からのデータの読み出しおよび増幅と、前記データ記憶部へのデータの書き込みとを行うようにした記憶装置が、前記データ記憶部へ書き込むべきデータを一時的に保持するデータ保持手段と、このデータ保持手段で保持したデータを、前記データ記憶部からのデータの読み出しおよび増幅が終了した後に前記データ記憶部へ書き込ませる手段とを具備したものである。
【００１７】
これによれば、データ記憶部からのデータの読み出しと増幅とが終了するまで、このデータ記憶部へ書き込むべき取り込みデータを一時的に保持しておくものであるため、取り込まれたデータを所望のデータ記憶部に書き込む際に隣接ビット線にのるデータノイズによる悪影響の発生を防止できて、安定した書き込み動作を実現することができる。
【００１８】
請求項２に記載の本発明は、データ記憶部と、前記データ記憶部に記憶された第１のデータ読み出すデータ読み出し部と、前記データ記憶部に書き込むための第２のデータをこのデータ記憶部に向けて出力するデータ出力部と、外部からの第２のデータを取り込んで前記データ出力部に転送するデータ取り込み部とを具備し、第２のデータをデータ取り込み部に取り込むタイミングで、データ読み出し部がデータ記憶部から第１のデータを読み出すように構成され、データ読み出し部によって第１のデータの読み出し動作を行っている間は、データ出力部からデータ記憶部に向けて第２のデータを出力する動作が停止されるとともに、データ読み出し部による第１のデータの読み出し動作が完了した後は、データ出力部からデータ記憶部に向けて第２のデータを出力する動作が開始されるように構成されたものである。
【００１９】
これによれば、データ記憶部からのデータの読み出しと増幅とが終了するまで、このデータ記憶部へ書き込むべき取り込みデータを出力する動作が停止され、その後にその動作が開始されるものであるため、取り込まれたデータを所望のデータ記憶部に書き込む際に隣接ビット線にのるデータノイズによる悪影響の発生を防止できて、安定した書き込み動作を実現することができる。
【００２０】
請求項３に記載の本発明は、データ取り込み部によって取り込まれた外部からの第２のデータを一時的に保持するデータ保持部を具備し、データ読み出し部によって第１のデータの読み出し動作を行っている間は、データ保持部が第２のデータを保持することで、この第２のデータをデータ出力部からデータ記憶部に向けて出力する動作が停止されるとともに、データ読み出し部による第１のデータの読み出し動作が完了した後は、データ保持部が保持している第２のデータをデータ出力部からデータ記憶部に向けて出力する動作が開始されるように構成されたものである。
【００２１】
請求項４に記載の本発明は、データ読み出し部によってデータ記憶部から第１のデータの読み出しを行わせるための制御信号にもとづいて、前記データ読み出し部による第１のデータの読み出し動作が完了した後にデータ出力部からデータ記憶部に向けて第２のデータを出力する動作が開始されるように構成したものである。
【００２２】
これによれば、安定したしかも高速での書き込み動作を実現することができる。
請求項５に記載の本発明は、制御信号がデータ読み出し部を起動させるための信号であるようにしたものである。
【００２３】
これによれば、安定したしかも高速での書き込み動作を実現することができる。
以下、本発明の実施の形態の記憶装置について、図１および図２にもとづき、図３および図４に示した部材と同一の部材には同一の参照番号を付して、詳細に説明する。
＜実施の形態の記憶装置の構成＞
図１に本発明の実施の形態の半導体記憶装置の構成を示す。
【００２４】
この図１に示す半導体記憶装置は、強誘電体膜で構成されたメモリセル１、１Ａと、ワード線１５と、プレート線１６と、メモリセル１、１Ａに記憶されたデータを増幅して読み出すとともに再書き込みを行うセンスアンプ２と、メモリセル１、１Ａとセンスアンプ２をつなぐビット線３、３Ａと、センスアンプ２にセンスアンプ制御信号１７を送るセンスアンプ制御回路４とを有する。これらの構成は、図３のものと同様である。また１１はチップイネーブル信号、１２はライト信号、１４は書き込みデータで、これらも図３と同様のものである。
【００２５】
７はデータ転送回路で、外部から入力された書き込みデータ１４を取り込むデータ取り込み回路５と、データ保持・出力回路６とを有する。１０はデータ書き込み制御回路で、データ転送回路７のデータ取り込み回路５にデータ取り込み信号１３を送ることができるデータ取り込み制御回路８と、データ転送回路７のデータ保持・出力回路６に保持データ出力信号１８を送ることができるデータ保持・出力制御回路９とを有する。データ保持・出力制御回路９には、センスアンプ制御回路４からのセンスアンプ制御信号１７がタイミング信号として入力される。
【００２６】
＜実施の形態の記憶装置の動作＞
次に、以上のような構成の半導体記憶装置の動作について説明する。
図２に図１の記憶装置の動作シーケンスを示す。
【００２７】
外部からデータ書き込み制御回路１０にチップイネーブル信号１１とライト信号１２とが入力され、データ取り込み信号１３によって書き込みデータ１４がデータ取り込み回路５に取り込まれる。この後取り込まれたデータ１４はデータ保持・出力回路６に転送され保持される。
【００２８】
一方、この書き込みデータ１４が取り込まれる動作と並行して、このデータ１４を書き込もうとする所望のメモリセル１と同一のワード線１５とプレート線１６につながるメモリセル１およびメモリセル１Ａから、記憶データが読み出され増幅される。このとき、ワード線１５とプレート線１６との起動により、強誘電体膜からなるメモリセル１、１Ａからビット線３、３Ａへ電荷が読み出され、電位変化が発生する。するとビット線３、３Ａに微小電位差が生じ、この微小電位差をセンスアンプ２で増幅する。この増幅はセンスアンプ制御回路４からのセンスアンプ制御信号１７によって開始される。すなわち、センスアンプ２はセンスアンプ制御信号１７によって起動される。
【００２９】
ここでは、一連の書き込み動作において、取り込まれた書き込みデータを一旦データ保持・出力回路６に転送・保持させ、センスアンプ２による上記微小電位差の増幅を完了した後に、センスアンプ２およびビット線３、そしてメモリセル１に書き込みデータを転送させる。
【００３０】
このようなものであると、図２におけるＡの部分に示すように、隣接ビット線対にノイズが発生するのは読み出されたデータが十分増幅された後なので、誤データへの変化は起こらない。
【００３１】
また、本実施の形態によれば、センスアンプ制御信号１７をデータ保持・出力制御回路９に取り込んだタイミングにもとづき保持データ出力信号１８を出力させ、それによって書き込みデータの転送タイミングを発生させるので、転送タイミングの最適化が計られ、書き込み動作の高速化が図られる。
＜実施の形態の記憶装置の効果＞
以上のように、本実施の形態の記憶装置は、メモリセル１への外部の書き込みデータ１４の書き込みを隣接セルの読み出し動作完了後に実施する構成をとることから、書き込み動作によって発生するノイズによる隣接ビット線対での増幅誤動作を防ぐことができ、安定した書き込み動作が行える。また、このタイミングをセンスアンプ制御回路４からの信号１７にもとづいて発生させるので、高精度でのタイミング設定が可能になり、書き込み動作の高速化が図れる。
【００３２】
【発明の効果】
以上説明したように本発明によると、データ記憶部からのデータの読み出しと増幅とが終了するまで、このデータ記憶部へ書き込むべき取り込みデータを出力する動作が停止され、その後にその動作が開始されるものであるため、取り込まれたデータを所望のデータ記憶部に書き込む際に隣接ビット線にのるデータノイズによる悪影響の発生を防止できて、安定した書き込み動作を実現することができる。
【００３３】
また本発明によると、データ出力部からデータ記憶部に向けて第２のデータを出力するためのタイミングを、データ読み出し部によってデータ記憶部から第１のデータの読み出しを行わせるための制御信号にもとづいて決定するものであるため、安定したしかも高速での書き込み動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体記憶装置の構成図
【図２】図１の半導体記憶装置の動作シーケンス図
【図３】従来の半導体記憶装置の構成図
【図４】図３の半導体記憶装置の動作シーケンス図
【符号の説明】
１、１Ａ メモリセル
２ センスアンプ
４ センスアンプ制御回路
５ データ取り込み回路
６ データ保持・出力回路
７ データ転送回路
１０ データ書き込み制御回路
１４ 書き込み入力データ
１７ センスアンプ制御信号
１８ 保持データ出力信号
２０ データ書き込み制御回路
２１ データ取り込み・転送回路
Claims (5)
- データ記憶部からのデータの読み出しおよび増幅と、前記データ記憶部へのデータの書き込みとを行うようにした記憶装置であって、前記データ記憶部へ書き込むべきデータを一時的に保持するデータ保持手段と、このデータ保持手段で保持したデータを、前記データ記憶部からのデータの読み出しおよび増幅が終了した後に前記データ記憶部へ書き込ませる手段とを具備したことを特徴とする記憶装置。
- データ記憶部と、
前記データ記憶部に記憶された第１のデータ読み出すデータ読み出し部と、
前記データ記憶部に書き込むための第２のデータをこのデータ記憶部に向けて出力するデータ出力部と、
外部からの第２のデータを取り込んで前記データ出力部に転送するデータ取り込み部とを具備し、
第２のデータをデータ取り込み部に取り込むタイミングで、データ読み出し部がデータ記憶部から第１のデータを読み出すように構成され、
データ読み出し部によって第１のデータの読み出し動作を行っている間は、データ出力部からデータ記憶部に向けて第２のデータを出力する動作が停止されるとともに、データ読み出し部による第１のデータの読み出し動作が完了した後は、データ出力部からデータ記憶部に向けて第２のデータを出力する動作が開始されるように構成され、
ていることを特徴とする記憶装置。 - データ取り込み部によって取り込まれた外部からの第２のデータを一時的に保持するデータ保持部を具備し、
データ読み出し部によって第１のデータの読み出し動作を行っている間は、データ保持部が第２のデータを保持することで、この第２のデータをデータ出力部からデータ記憶部に向けて出力する動作が停止されるとともに、データ読み出し部による第１のデータの読み出し動作が完了した後は、データ保持部が保持している第２のデータをデータ出力部からデータ記憶部に向けて出力する動作が開始されるように構成され、
ていることを特徴とする請求項２記載の記憶装置。 - データ読み出し部によってデータ記憶部から第１のデータの読み出しを行わせるための制御信号にもとづいて、前記データ読み出し部による第１のデータの読み出し動作が完了した後にデータ出力部からデータ記憶部に向けて第２のデータを出力する動作が開始されるように構成されていることを特徴とする請求項２または３記載の記憶装置。
- 制御信号がデータ読み出し部を起動させるための信号であることを特徴とする請求項４記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002202003A JP2004046958A (ja) | 2002-07-11 | 2002-07-11 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002202003A JP2004046958A (ja) | 2002-07-11 | 2002-07-11 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004046958A true JP2004046958A (ja) | 2004-02-12 |
Family
ID=31708313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002202003A Pending JP2004046958A (ja) | 2002-07-11 | 2002-07-11 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004046958A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8336669B2 (en) | 2009-10-23 | 2012-12-25 | Nsk, Ltd. | Steering apparatus |
-
2002
- 2002-07-11 JP JP2002202003A patent/JP2004046958A/ja active Pending
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