JP2004039105A5 - - Google Patents
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- キャパシタに電荷を蓄えることにより情報を記憶する情報記憶方法において、
ビットライン対の一方のビットラインの電位をメモリセルのデータが消失しない範囲内で下げ、
前記一方のビットラインの電位を下げた後、前記ビットライン対の電位を中間電位とすることによって前記ビットライン対のプリチャージを行うために前記ビットライン対間を短絡することを特徴とする情報記憶方法。 - キャパシタに電荷を蓄えることにより情報を記憶する半導体記憶装置において、一端がハイ側の駆動ラインに接続された第1のスイッチング素子と、前記第1のスイッチング素子の他端と接地電位との間に並列に設けられた強制降圧用キャパシタ及び第2のスイッチング素子とを有する強制降圧回路と、
一方のビットラインが前記駆動ラインに接続されるビットライン対と、を備え、
前記第1のスイッチング素子がオン状態とされる前に、第2のスイッチング素子をオン状態として、前記強制降圧用キャパシタをゼロ電位に保持し、
ビットライン対の電位を中間電位とすることによってプリチャージを行うために前記ビットライン対を短絡する前に、前記第1のスイッチング素子をオン状態として、前記ハイ側の駆動ラインの電位をメモリセルに書き込んだデータが消失しない範囲内で下げておくことを特徴とする半導体記憶装置。 - キャパシタに電荷を蓄えることにより半導体記憶装置に情報を記憶する情報記憶方法において、
前記半導体記憶装置は、
一端がハイ側の駆動ラインに接続された第1のスイッチング素子と、前記第1のスイッチング素子の他端と接地電位との間に並列に設けられた強制降圧用キャパシタ及び第2のスイッチング素子と、を有する強制降圧回路と、
一方のビットラインが前記駆動ラインに接続されるビットライン対と、
を備え、
前記第2のスイッチング素子をオン状態として、前記強制降圧キャパシタをゼロ電位に保持し、
前記第2のスイッチング素子をオン状態にした後で、前記第1のスイッチング素子をオン状態にすることによりメモリセルのデータが消失しない範囲内で前記一方のビットラインの電位を下げ、
前記ビットライン対の電位を中間電位にすることにより前記ビットライン対をプリチャージするために前記ビットライン対間を短絡することを特徴とする情報記憶方法。 - 前記中間電位は1.5ボルトより小さいことを特徴とする請求項1記載の情報記憶方法。
- 前記中間電位は約1ボルトから約1.25ボルトであることを特徴とする請求項1記載の情報記憶方法。
- 前記一方のビットラインの電位は、約2.0ボルトから約2.5ボルトの電位より低いことを特徴とする請求項1記載の情報記憶方法。
- 前記メモリセルのデータが消失しない範囲は、前記メモリセルに関連したしきい値電圧によって限定されることを特徴とする請求項1記載の情報記憶方法。
- 前記ビットライン対間を短絡することは、前記ビットライン対の両方のビットラインに接続されているスイッチング素子をオン状態にすることを含むことを特徴とする請求項1記載の情報記憶方法。
- 前記中間電位は1.5ボルトより小さいことを特徴とする請求項2記載の半導体記憶装置。
- 前記中間電位は約1ボルトから約1.25ボルトであることを特徴とする請求項2記載の半導体記憶装置。
- 前記一方のビットラインの電位は、約2.0ボルトから約2.5ボ ルトの電位より低いことを特徴とする請求項2記載の半導体記憶装置。
- 前記メモリセルのデータが消失しない範囲は、前記メモリセルに関連したしきい値電圧によって限定されることを特徴とする請求項2記載の半導体記憶装置。
- 前記ビットライン対間を短絡することは、前記ビットライン対の両方のビットラインに接続されているスイッチング素子をオン状態にすることを含むことを特徴とする請求項2記載の半導体記憶装置。
- 前記中間電位は1.5ボルトより小さいことを特徴とする請求項3記載の情報記憶方法。
- 前記中間電位は約1ボルトから約1.25ボルトであることを特徴とする請求項3記載の情報記憶方法。
- 前記一方のビットラインの電位は、約2.0ボルトから約2.5ボルトの電位より低いことを特徴とする請求項3記載の情報記憶方法。
- 前記メモリセルのデータが消失しない範囲は、前記メモリセルに関連したしきい値電圧によって限定されることを特徴とする請求項3記載の情報記憶方法。
- 前記ビットライン対間を短絡することは、前記ビットライン対の両方のビットラインに接続されているスイッチング素子をオン状態にすることを含むことを特徴とする請求項3記載の情報記憶方法。
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