JP2004038544A

JP2004038544A - 画像処理装置

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Publication number: JP2004038544A
Application number: JP2002194481A
Authority: JP
Inventors: Mitsuyuki Tamaya; 玉谷　光之
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2002-07-03
Filing date: 2002-07-03
Publication date: 2004-02-05
Anticipated expiration: 2022-07-03
Also published as: JP4238529B2

Abstract

【課題】非線形処理用のルックアップテーブルを用いたＳＩＭＤプロセッサでは、ルックアップテーブルの個数を増やすと、回路規模が大きくなるととに、ピン数等が増大する。
【解決手段】プロセッサアレイ部２１、入力シフトレジスタ２２および出力シフトレジスタ２３を有するＳＩＭＤプロセッサ（第１画像処理部）２０と、入力画像データを一時的に蓄積し、入力シフトレジスタ２２に対してその第１系統入力として供給する入力ラインバッファ１０と、ＳＩＭＤプロセッサ２０から出力される画像データの一部を画像処理結果として一時的に蓄積する出力ラインバッファ３０と、ＳＩＭＤプロセッサ２０から出力される画像データの残りの一部を入力とし、処理後の画像データを入力シフトレジスタ２２に対してその第２系統入力として供給する第２画像処理部４０とを備えた構成とする。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、画像データをデジタル処理する画像処理装置に関し、特に複数のプロセッサを内蔵し、１ライン分の画像データを並列に処理することができるＳＩＭＤ（Ｓｉｎｇｌｅ　Ｉｎｓｔｒｕｃｔｉｏｎ　ｓｔｒｅａｍ　Ｍｕｌｔｉ　Ｄａｔａ　ｓｔｒｅａｍ）プロセッサを用いた画像処理装置に関する。
【０００２】
【従来の技術】
従来の汎用のマイクロプロセッサやＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）においては、信号処理を実行するに際し、単一の演算器を繰り返し使用していくことになるため、所々信号処理速度には限界があり、処理能力を高くすることができなかった。そのため、フルカスタムやゲートアレイ等の手法を用いてＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）を作成する必要があった。
【０００３】
近年、画像処理の分野では、複数のプロセッサを内蔵し、１ライン分の画像データを並列に処理することができるＳＩＭＤ（Ｓｉｎｇｌｅ　Ｉｎｓｔｒｕｃｔｉｏｎ　ｓｔｒｅａｍ　Ｍｕｌｔｉ　Ｄａｔａ　ｓｔｒｅａｍ）プロセッサが使用され始めている。複写機やプリンタ等における画像処理の種類として、黒補正、シェーディング補正、拡大／縮小、色空間変換等があり、これら各種の画像処理では、比較的単純な信号処理を繰り返すこととなる。そのため、複写機やプリンタ等における画像処理の態様としては、ＳＩＭＤプロセッサを用いた画像処理が適していることがわかる。
【０００４】
しかし、ＳＩＭＤプロセッサは線形の画像処理（以下、単に線形処理と記す場合もある）には適しているものの、ガンマ補正やリミッタ回路等の非線形の画像処理（以下、単に非線形処理と記す場合もある）には不向きな回路構成となっていた。このＳＩＭＤプロセッサが持つ固有の問題を解決するために、ＳＩＭＤプロセッサを用いた構成を採りながら、非線形の画像処理も行えるようにしたプログラマブルな信号処理用プロセッサが提案されている（例えば、特開平５−６７２０３号公報参照）。
【０００５】
この従来例に係る信号処理用プロセッサの回路構成を図７に示す。ただし、図７においては、特開平５−６７２０３号公報記載の発明の主旨を損ねず、かつ本発明の説明に沿うように各用語を変更し、また説明に不要な部分は省略して示している。
【０００６】
図７に示されるＳＩＭＤプロセッサは、入力シフトレジスタ１０１、非線形用入力シフトレジスタ１０２、プロセッサアレイ部１０３、非線形用出力シフトレジスタ１０４、出力シフトレジスタ１０５および非線形処理用のルックアップテーブル（ＬＵＴ）１０６を備えた構成となっている。なお、非線形用入力シフトレジスタ１０２および非線形用出力シフトレジスタ１０４は、非線形の画像処理のときにのみ用いられるシフトレジスタである。
【０００７】
次に、上記構成のＳＩＭＤプロセッサにおける各部の動作について説明する。入力画像データはビットを単位として入力シフトレジスタ１０１に読み込まれ、１水平走査期間の画像データが読み取られる。この１水平走査期間の画像データは、非線形用入力シフトレジスタ１０２を経由してプロセッサアレイ部１０３に転送される。プロセッサアレイ部１０３では、転送された画像データをＳＩＭＤ制御のもとに線形処理が実行される。
【０００８】
非線形の画像処理が必要なときは、画像データがプロセッサアレイ部１０３から非線形用出力シフトレジスタ１０４に転送され、ビットを単位として、ルックアップテーブル１０６に入力される。ルックアップテーブル１０６から出力される画像データは非線形用入力シフトレジスタ１０２に直列に入力され、そして当該入力シフトレジスタ１０２からプロセッサアレイ部１０３に転送される。この画像データは、プロセッサアレイ部１０３で再度線形処理されるか、若しくは処理されないでそのまま出力シフトレジスタ１０５にその結果が移され、そして出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した従来技術では、ＳＩＭＤプロセッサに不向きな処理、例えば非線形処理する回路（ルックアップテーブル１０６）の個数を増やした場合、その増えた個数分だけ非線形用入力シフトレジスタ１０２および非線形用出力シフトレジスタ１０４についてもその個数を増やす必要があるため、回路規模が大きくなるとともに、ピン数等が増大するという課題がある。
【００１０】
また、１ライン分の画素の演算処理に使用できる時間が１ライン分の画素を入力するのに要する時間であるために、非線形用シフトレジスタ１０２，１０３と外部データ入出力シフトレジスタ１０１，１０５とが同じ速度で動作している場合には、プロセッサアレイ部１０３で使用できる処理時間がすべて非線形処理に費やされてしまい、他の処理ができないことになり、処理の待ち時間によってパフォーマンスが低下するという課題もある。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、ＳＩＭＤプロセッサを用いた構成を採りながら、小さな回路規模にてＳＩＭＤプロセッサに不向きな処理（例えば、非線形な画像処理）の実現が可能であり、さらには処理の待ち時間によるパフォーマンスの低下を防ぐことができる画像処理装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明による画像処理装置は、ＳＩＭＤ制御されるプロセッサアレイ部、第１系統入力または第２系統入力として与えられる画像データをプロセッサアレイ部に並列に転送する入力シフトレジスタおよびプロセッサアレイ部で処理された画像データが並列入力される出力シフトレジスタを有する第１画像処理手段と、入力される画像データを一時的に蓄積し、その蓄積した画像データを前記入力シフトレジスタに対してその第１系統入力として供給する入力側蓄積手段と、前記第１画像処理手段から出力される画像データの一部を画像処理結果として一時的に蓄積する出力側蓄積手段と、前記第１画像処理手段から出力される画像データの残りの一部を入力とし、画像処理後の画像データを前記入力シフトレジスタに対してその第２系統入力として供給する第２画像処理手段とを備える構成となっている。
【００１３】
上記構成の画像処理装置において、第１画像処理手段としてのＳＩＭＤプロセッサを構成する入力シフトレジスタが、入力画像データと第２画像処理手段での処理後の画像データとを取り込む２系統の入力系を持つ一方、出力シフトレジスタから出力される画像データの一部を画像処理結果として出力側蓄積手段に、残りの一部を第２画像処理手段に供給することで、従来の非線形用入出力シフトレジスタを用いなくても、ＳＩＭＤプロセッサに不向きな処理、例えば非線形処理の実現が可能になる。これにより、非線形用入出力シフトレジスタを省略できる分だけ、特にＳＩＭＤプロセッサに不向きな処理を行う回路を増やす場合には、その増えた個数に相当する非線形用入出力シフトレジスタを省略できる分だけ、回路規模を縮小できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
［第１実施形態］
図１は、本発明の第１実施形態に係る画像処理装置の構成を示すブロック図である。図１から明らかなように、本実施形態に係る画像処理装置は、入力側蓄積手段としての入力ラインバッファ１０、第１画像処理部（以下、ＳＩＭＤプロセッサと記す）２０、出力側蓄積手段としての出力ラインバッファ３０および第２画像処理部４０を備えた構成となっている。
【００１６】
入力ラインバッファ１０は、一定走査期間ごとに入力される画像データを一時的に蓄積する。ここで、入力ラインバッファ１０が画像データを取り込む動作速度（クロック速度）と画像データを出力する動作速度とは必ずしも同じ速度でなくても良い。ここでは、一例として、入力ラインバッファ１０が画像データを取り込む動作速度に対して、その２倍の動作速度で入力ラインバッファ１０から画像データの出力を行うようにしている。
【００１７】
ＳＩＭＤプロセッサ２０は、プロセッサアレイ部２１、入力シフトレジスタ２２および出力シフトレジスタ２３を有する構成となっている。プロセッサアレイ部２１は、複数のプロセッサを内蔵し、プログラム制御部（図示せず）によってＳＩＭＤ制御されることにより、１ライン（１水平走査期間）分の画像データを並列に処理することができる。
【００１８】
入力シフトレジスタ２１は、入力ラインバッファ１０から供給される画像データを第１系統入力、第２画像処理部４０から供給される画像データを第２系統入力とし、これら画像データをプロセッサアレイ部２１に並列に転送する。プロセッサアレイ部２１は、入力される画像データに対して所定の線形な画像処理をＳＩＭＤ制御のもとに行う。プロセッサアレイ部２１で処理された画像データは、出力シフトレジスタ２３に対して並列に出力される。
【００１９】
出力シフトレジスタ２３の出力ライン２４の１本（２４ａ）は、識別信号としての出力データイネーブルフラグＦＬＧに割り当たられている。この出力データイネーブルフラグＦＬＧは、プロセッサアレイ部２１で生成される信号であり、プロセッサアレイ部２１での処理中の画像データが最終処理出力の画像データであるか、第２画像処理部４０に供給される画像データであるかを識別するのに用いられる。
【００２０】
出力データイネーブルフラグＦＬＧは、例えば、最終処理出力の画像データの場合には高レベル（以下、“Ｈ”レベルと記す）、第２画像処理部４０に供給される画像データの場合には低レベル（以下、“Ｌ”レベルと記す）になり、出力ライン２４ａを介して出力ラインバッファ３０に供給される。出力ラインバッファ３０は、ＳＩＭＤプロセッサ２０から出力される画像データの一部を画像処理結果として一時的に蓄積する。すなわち、出力ラインバッファ３０は、出力データイネーブルフラグＦＬＧを受けて、当該出力データイネーブルフラグＦＬＧが“Ｈ”レベルのときの画像データのみを取り込んで一時的に格納する。
【００２１】
ここで、出力ラインバッファ３０が画像データを取り込む動作速度（クロック速度）と画像データを出力する動作速度とは必ずしも同じ速度でなくても良い。ここでは、一例として、出力ラインバッファ３０が画像データを取り込む動作速度に対して、その１／２の動作速度で出力ラインバッファ３０から画像データの出力を行うようにしている。
【００２２】
ＳＩＭＤプロセッサ２０から出力される画像データの残りの一部、即ち出力データイネーブルフラグＦＬＧが“Ｌ”レベルのときの画像データは、第２画像処理部４０に供給される。第２画像処理部４０は、従来のＬＵＴ（ルックアップテーブル）に相当し、入力される画像データに対してＳＩＭＤプロセッサ２０に不向きな処理、例えば色変換に用いられる非線形な画像処理を行う。第２画像処理部４０で非線形処理された画像データは、入力シフトレジスタ２２に対してその第２系統入力として供給される。
【００２３】
次に、上記構成の第１実施形態に係る画像処理装置における各部の動作について説明する。
【００２４】
入力画像データは、入力ラインバッファ１０に一時的に格納され、さらに入力ラインバッファ１０からビットを単位として入力シフトレジスタ２２に読み込まれる。入力シフトレジスタ２２に読み込まれた１水平走査期間（１ライン分）の画像データは、入力シフトレジスタ２２からプロセッサアレイ部２１に並列に転送される。プロセッサアレイ部２１では、入力された画像データに対してＳＩＭＤ制御のもとに線形な画像処理が実行される。
【００２５】
プロセッサアレイ部２１は、線形処理した画像データが最終処理出力の画像データである場合は当該画像データと共に、“Ｈ”レベルの出力データイネーブルフラグＦＬＧを出力する。この最終処理出力の画像データおよび“Ｈ”レベルの出力データイネーブルフラグＦＬＧは、出力シフトレジスタ２３から出力ラインバッファ３０に渡される。すると、出力ラインバッファ３０は、“Ｈ”レベルの出力データイネーブルフラグＦＬＧを受けて最終処理出力の画像データを取り込み、一時的に格納する。
【００２６】
一方、入力された画像データに対して非線形な画像処理が必要なときは、プロセッサアレイ部２１は、当該画像データと共に“Ｌ”レベルの出力データイネーブルフラグＦＬＧを出力する。出力データイネーブルフラグＦＬＧが“Ｌ”レベルであることで、出力ラインバッファ３０は出力シフトレジスタ２３から出力される画像データの取り込みを行わない。
【００２７】
その結果、非線形な画像処理が必要な画像データは、プロセッサアレイ部２１から出力シフトレジスタ２３に転送され、さらにビットを単位として、第２画像処理部４０に供給される。第２画像処理部４０では、入力される画像データに対して非線形な画像処理を実行する。第２画像処理部４０で非線形処理された画像データは、入力シフトレジスタ２２に直列に入力され、そして入力シフトレジスタ２２からプロセッサアレイ部２１に並列に転送される。
【００２８】
この非線形処理後の画像データは、プロセッサアレイ部２１で再度線形処理されるか、若しくは処理されないでそのまま出力シフトレジスタ２３にその結果が転送される。このとき、プロセッサアレイ部２１からは、当該画像データと共に“Ｈ”レベルの出力データイネーブルフラグＦＬＧが出力される。そして、出力データイネーブルフラグＦＬＧによる識別のもとに、プロセッサアレイ部２１から出力される画像データは出力ラインバッファ３０に一時的に格納される。
【００２９】
ここで、第１実施形態に係る画像処理装置での画像処理の具体例について、例えば色変換処理を行う場合を例に挙げて説明する。先述したように、色変換処理には非線形な画像処理が必要であり、その処理は第２画像処理部４０で実行されることになる。
【００３０】
先ず、Ｒ（赤）Ｇ（緑）Ｂ（青）の入力画像データが、入力ラインバッファ１０に一時的に格納され、入力ラインバッファ１０からビットを単位として入力シフトレジスタ２２に１ライン分読み込まれ、さらに入力シフトレジスタ２２からプロセッサアレイ部２１に並列に転送される。プロセッサアレイ部２１では、ＲＧＢの画像データを、第２画像処理部４０においてＬＵＴを用いて色変換を行う際に使用するアドレスデータに変換する線形処理が行われる。
【００３１】
このアドレスデータは第２画像処理部４０に供給される。第２画像処理部４０では、入力されるアドレスデータを基にＬＵＴを用いて、ＲＧＢの画像データを例えばＹ（イエロー）Ｍ（マゼンタ）Ｃ（シアン）Ｋ（ブラック）の画像データに色変換する非線形処理が行われる。非線形処理後のＹＭＣＫの画像データは、入力シフトレジスタ２２に直列に入力され、さらに入力シフトレジスタ２２からプロセッサアレイ部２１に並列に転送される。
【００３２】
この非線形処理後の画像データは、プロセッサアレイ部２１で再度、例えばフィルタリング等の線形処理されて最終処理出力の画像データとなる。このとき、プロセッサアレイ部２１は、この最終処理出力の画像データと共に、“Ｈ”レベルの出力データイネーブルフラグＦＬＧを出力する。これにより、色変換処理が行われた画像データは、出力ラインバッファ３０を経由して出力される。なお、ここでの動作説明から明らかなように、プロセッサアレイ部２１は、入力画像データと第２画像処理部４０での処理後の画像データとに対してそれぞれ異なる処理を行うことになる。
【００３３】
上述したように、入力シフトレジスタ２２に入力画像データと非線形処理後の画像データとを取り込む２系統の入力系を持たせるとともに、出力シフトレジスタ２３から出力される画像データの一部を画像処理結果として出力ラインバッファ３０に、残りの一部を第２画像処理部４０に供給することで、従来の非線形用入出力シフトレジスタを用いなくても、ＳＩＭＤプロセッサに不向きな処理の実現が可能になる。これにより、非線形用入出力シフトレジスタを省略できる分だけ、特にＳＩＭＤプロセッサに不向きな処理を行う回路を増やす場合には、その増えた個数に相当する非線形用入出力シフトレジスタを省略できる分だけ、回路規模を縮小できる。
【００３４】
しかも、本実施形態に係る画像処理装置においては、入力ラインバッファ１０および出力ラインバッファ３０を設け、入力ラインバッファ１０が画像データを取り込む動作速度（クロック速度）および出力ラインバッファ３０が画像データを出力する動作速度に対して、内部の回路、即ち入力ラインバッファ１０の出力以降、出力ラインバッファ３０の入力までの回路の動作速度を速く、本例では２倍に設定していることで、入力ラインバッファ１０から次の１ライン分の画像データが入力されるまでの間にプロセッサアレイ部２１での画像処理と第２画像処理部４０での画像処理とを並行して行うことができるため、処理の待ち時間によるパフォーマンスの低下を防ぐことができる。
【００３５】
図２は、第１画像処理部（ＳＩＭＤプロセッサ）２０と第２画像処理部４０との信号ラインの接続の詳細を示す結線図であり、図中、図２と同等部分には同一符号を付して示している。
【００３６】
ここで、出力シフトレジスタ２３の出力ビット数を仮にＭビットとする。この出力ビット数Ｍのうち、第２画像処理部４０の入力ビット数をＮビットとする。なお、出力ラインバッファ３０には出力シフトレジスタ２３の出力ビット数Ｍ分の信号ラインが接続されている。
【００３７】
図３は、最終処理出力の画像データのビット数がＭ−Ｎビット以内のときの動作説明図である。処理内容によって最終処理出力の画像データのビット数は増減するが、Ｍ−Ｎビット以内の場合、最終処理出力の画像データのビット数が少ないため、第２画像処理部４０への入力画像データと重ならない。よって、第２画像処理部４０への入力画像データと最終処理出力の画像データは並行して出力シフトレジスタ２３から出力される。この場合、出力データイネーブルフラグＦＬＧは“Ｈ”レベルである。
【００３８】
図４は、最終処理出力の画像データのビット数がＭ−Ｎビットよりも多いときの動作説明図である。この場合、最終処理出力の画像データが第２画像処理部４０への入力画像データと重なるため、プロセッサアレイ部２１はこれらの画像データを出力シフトレジスタ２３の同じ出力端子から時間差を持ってそれぞれ出力するようにする。
【００３９】
具体的には、プロセッサアレイ部２１は最初に、第２画像処理部４０への入力画像データを出力する。この場合、当該画像データと共に“Ｌ”レベルの出力データイネーブルフラグＦＬＧを出力する。出力データイネーブルフラグＦＬＧが“Ｌ”レベルであることから、出力ラインバッファ３０はこの画像データを取り込まない。プロセッサアレイ部２１は次に、最終処理出力の画像データを出力する。この場合、当該画像データと共に“Ｈ”レベルの出力データイネーブルフラグＦＬＧを出力する。出力データイネーブルフラグＦＬＧが“Ｈ”レベルであることから、出力ラインバッファ３０はこの画像データを取り込む。
【００４０】
図５は、最終処理出力の画像データのビット数がＭ−Ｎビットよりも多い場合で、連続して入力画像データを送ったときの動作説明図である。ここで、入力ラインバッファ１０の入力および出力ラインバッファ３０の出力の動作速度に対して、内部の回路、即ち入力ラインバッファ１０の出力以降、出力ラインバッファ３０の入力までの回路は倍の速度で動作している。これにより、入力データと出力データのパイプラインを維持することができるので、処理の待ち時間によるパフォーマンスの低下を防ぐことができる。
【００４１】
［第２実施形態］
図６は、本発明の第２実施形態に係る画像処理装置の構成を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。
【００４２】
第１実施形態に係る画像処理装置では、ＳＩＭＤプログラムに不向きな処理を行う第２の画像処理手段として、単一の画像処理部、即ち第２画像処理部４０を設けた構成を採っていたのに対し、本実施形態に係る画像処理装置では、複数、例えば２つの画像処理部、即ち第２画像処理部４０および第３の画像処理部５０を設けた構成を採っている。
【００４３】
かかる構成の第２実施形態に係る画像処理装置においても、入力ラインバッファ１０の入力および出力ラインバッファ３０の出力の動作速度に対して、内部の回路が３倍の速度で動作するように設定すれば、第１実施形態に係る画像処理装置の場合と同様に、入力データと出力データのパイプラインを維持することができるため、処理の待ち時間によるパフォーマンスの低下を防ぐことができる。この動作原理のもとに、第２の画像処理手段として、画像処理部の数を３以上に増やすことも可能である。
【００４４】
なお、上記実施形態では、第２画像処理部４０の処理として、色変換に用いられる非線形処理を例に挙げて説明したが、これに限られるものではなく、例えばデータ圧縮に用いられるハフマン符号化処理など、ＳＩＭＤプロセッサ２０に不向きな処理であれば良い。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、２系統の入力系を持つ入力ラインバッファと、出力する画像データの一部を最終処理出力の画像データとし、残りの一部を第２画像処理部の画像データとする出力ラインバッファとを設けたことで、従来の非線形用出力シフトレジスタを省略できるため、ＳＩＭＤプロセッサを用いた構成を採りながら、小さな回路規模にてＳＩＭＤプロセッサに不向きな処理が可能である。また、入力側および出力側にそれぞれ蓄積手段を設け、当該蓄積手段に画像データを入力したり、蓄積手段から画像データを出力したりする際の動作速度に対して、実際に画像処理を行う内部回路の動作速度を速く設定したことで、入出力データのパイプラインを維持することができるため、処理の待ち時間によるパフォーマンスの低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る画像処理装置の構成を示すブロック図である。
【図２】第１画像処理部（ＳＩＭＤプロセッサ）と第２画像処理部との信号ラインの接続の詳細を示す結線図である。
【図３】最終処理出力の画像データのビット数がＭ−Ｎビット以内のときの動作説明図である。
【図４】最終処理出力の画像データのビット数がＭ−Ｎビットよりも多いときの動作説明図である。
【図５】最終処理出力の画像データのビット数がＭ−Ｎビットよりも多い場合で、連続して入力画像データを送ったときの動作説明図である。
【図６】本発明の第２実施形態に係る画像処理装置の構成を示すブロック図である。
【図７】従来例に係る信号処理用プロセッサの回路構成を示すブロック図である。
【符号の説明】
１０…入力ラインバッファ、２０…ＳＩＭＤプロセッサ（第１画像処理部）、２１…プロセッサアレイ部、２２…入力シフトレジスタ、２３…出力シフトレジスタ、３０…出力ラインバッファ、４０…第２画像処理部、５０…第３画像処理部

Claims

ＳＩＭＤ制御されるプロセッサアレイ部、第１系統入力または第２系統入力として与えられる画像データを前記プロセッサアレイ部に並列に転送する入力シフトレジスタおよび前記プロセッサアレイ部で処理された画像データが並列入力される出力シフトレジスタを有する第１画像処理手段と、
入力される画像データを一時的に蓄積し、その蓄積した画像データを前記入力シフトレジスタに対してその第１系統入力として供給する入力側蓄積手段と、
前記第１画像処理手段から出力される画像データの一部を画像処理結果として一時的に蓄積する出力側蓄積手段と、
前記第１画像処理手段から出力される画像データの残りの一部を入力とし、画像処理後の画像データを前記入力シフトレジスタに対してその第２系統入力として供給する第２画像処理手段と
を備えることを特徴とする画像処理装置。
前記第１画像処理手段は、前記入力側蓄積手段から供給される画像データと前記第２画像処理手段から供給される画像データとに対してそれぞれ異なる画像処理を行う
ことを特徴とする請求項１記載の画像処理装置。
前記第２画像処理手段は、前記第１画像処理手段から出力される画像データの残りの一部に対して非線形の画像処理を行う
ことを特徴とする請求項１記載の画像処理装置。
前記入力側蓄積手段への画像データの入力および前記出力側蓄積手段からの画像データの出力の各動作速度に対して、前記第１画像処理手段および前記第２画像処理手段の各動作速度が速く設定されている
ことを特徴とする請求項１記載の画像処理装置。
前記第１画像処理手段は、前記出力シフトレジスタの出力ビット数をＭ、前記第２画像処理手段の入力ビット数をＮとするとき、最終処理出力の画像データのビット数がＭ−Ｎビットよりも多い場合は、前記出力側蓄積手段に供給する画像データと前記第２画像処理手段に供給する画像データとを、前記出力シフトレジスタの同じ出力端子から時間差を持って出力する
ことを特徴とする請求項１記載の画像処理装置。
前記第１画像処理手段は、前記出力側蓄積手段に供給する画像データを出力するときは、その旨を示す識別信号を当該画像データと共に出力し、
前記出力側蓄積手段は前記識別信号が与えられると、そのときの画像データを取り込む
ことを特徴とする請求項１記載の画像処理装置。