JP2004031376A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】光電子混載型の半導体装置において、小型化及び低コスト化と高速化とを同時に実現する高性能の半導体装置を確実に得られるようにする。
【解決手段】半導体基板１１の主面には、溝部１１ａと、該溝部１１ａと接続される凹部１１ｂとが形成されており、溝部１１ａが延びる方向と交差する方向において、凹部１１ｂの開口寸法は半導体基板１１の寸法よりも小さく形成されている。半導体基板１１の主面上には、光ファイバ実装領域Ｒ１と光素子実装領域Ｒ２とに連続して半導体集積回路１２が形成されている。光素子チップ１８は、溝部１１ａが延びる方向と光軸の方向とが一致するように実装され、また光ファイバ１９は、端面が凹部１１ｂの壁面と接するように溝部１１ａに沿って実装されている。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、光伝送システムにおいて光信号の送受信を行う半導体装置に関し、特に、光信号の送受信を行う光素子と電気信号の入出力及び処理を行う電子回路とを混載する光・電気混載型の半導体装置に関する。
【０００２】
【従来の技術】
近年、通信の大容量化と高速化とに伴い、光ファイバ通信が急速に進展している。これまで、幹線系を中心に高速度の伝送が可能な高性能の光伝送システムが実現されているが、今後の需要増加が予想される加入者系の光伝送システムには、高速度の伝送が可能であることに加えて、光信号の送受信を行う半導体装置の低コスト化と小型化とが要求されている。
【０００３】
これに対し、光信号の送受信を行うための従来の半導体装置では、パッシブアライメント方式で光ファイバと光素子との光軸調節を行うことにより製造コストの低減を図ると共に、光素子を駆動するための周辺回路が形成された実装基板に光素子チップを実装することによって小型化が図られている。また、高速化に関しては、光素子チップ又は周辺回路用の半導体集積回路チップを実装するためのボンディングワイヤ等の配線を少なくして寄生インダクタンスを低下させることにより対応している。
【０００４】
以下に、第１の従来例として、半導体集積回路を形成した実装基板に、パッシブアライメント方式で光素子チップを実装する光・電気混載型の半導体装置について図面を参照しながら説明する。
【０００５】
図６（ａ）は、第１の従来例に係る半導体装置を示す斜視図である。図６（ａ）に示すように、シリコン基板１０１には、光素子と光ファイバとの光軸を互いに一致させるために用いられるガイド溝１０１ａと、光素子と光ファイバの端面との距離を調節するための位置合わせ用溝１０１ｂとが形成されている。
【０００６】
ここで、シリコン基板１０１の主面は、位置合わせ用溝１０１ｂを境界として、ガイド溝１０１ａが形成された側である光ファイバ実装領域Ｒ１と、その反対側である光素子実装領域Ｒ２とに分割されており、光素子実装領域Ｒ２には電気信号の入出力処理等を行う周辺回路として半導体集積回路１０２が形成されると共に、光信号の送受信を行う光素子チップ１０３がフリップチップ方式で実装されている。
【０００７】
第１の従来例に係る装置において、位置合わせ用溝１０１ｂは、光素子実装領域Ｒ２側の壁面がシリコン基板１０１の主面に対してほぼ垂直となるように形成されており、また、ガイド溝１０１ａは、断面がＶ字形状で、位置合わせ用溝１０１ｂとほぼ直交するように形成されており、パッシブアライメント方式で光ファイバ（図示せず）の光軸調節を行うことができる。具体的には、光ファイバの端面が位置合わせ用溝１０１ｂの壁面と接するようにガイド溝１０１ａに沿って押し当てることにより光ファイバと光素子チップとの光軸が一致する。このようにすると、光ファイバの実装時に光素子を駆動して光軸の位置調節を行うアクティブアライメント方式に比べて、実装時間を短縮できるのに加えて、光ファイバの保持具や治具を用いる必要がなく部材と製造工程とを簡略化できるため、半導体装置の製造コストを低減できる。
【０００８】
また、第１の従来例に係る装置は、半導体集積回路１０２が形成された光素子実装領域Ｒ２の上に光素子チップを実装することにより、特別なパッケージやボンディングワイヤを用いることなくシリコン基板１０１上に光素子と周辺回路とを形成することができ、半導体装置の小型化が実現されている。
【０００９】
以下に、第２の従来例として、第１の従来例に係る装置において光ファイバ実装領域Ｒ１にも半導体集積回路１０２を形成して、さらに小型化された半導体装置について図面を参照しながら説明する。
【００１０】
図６（ｂ）は、第２の従来例に係る半導体装置を示す斜視図である。図６（ｂ）に示すように、第２の従来例では、半導体集積回路１０２は光ファイバ実装領域Ｒ１と光素子実装領域Ｒ２とに形成されており、２つの領域に形成された半導体集積回路１０２同士はボンディングワイヤ１０４によって接続されている。このようにすると、光素子実装領域Ｒ２の面積を小さくすることができるので、第１の従来例よりも小型化が可能である。
【００１１】
なお、第１及び第２の従来例に係る装置において、ガイド溝１０１ａは、金属蒸着膜をマスクとして用い、水酸化カリウム等をエッチング液として用いた異方性エッチングを行うことにより、シリコン基板１０１の上部を選択的に除去して形成される。また、位置合わせ用溝１０１ｂは、ウエハから半導体装置を分離するよりも前にダイシング法を用いて形成されており、これによりシリコン基板１０１の主面に対してほぼ垂直で平坦な壁面が形成される。
【００１２】
【発明が解決しようとする課題】
しかしながら、前記第２の従来例に係る装置によると、ボンディングワイヤ１０４を用いているため、半導体集積回路１０２における寄生インダクタンスが増大し、光伝送システムの伝送速度が低下するという問題を有している。
【００１３】
これに対し、第１の従来例に係る装置は、ボンディングワイヤを用いていないため、第２の従来例よりも高速な光伝送システムを実現可能であるが、光ファイバ実装領域Ｒ１に半導体集積回路１０２を形成しないため、半導体集積回路１０２に２の従来例と同一面積が必要とされる場合には、第２の従来例よりもチップサイズが大きくなってしまう。
【００１４】
ここで、第１及び第２の従来例に係る装置の製造工程において、光伝送システムに必要とされる精度を実現するためには加工寸法が微細で複雑な工程を繰り返し行う必要があり、単位面積あたりの製造コストが非常に高くなるため、光素子チップ１０３の製造コストを除くと、半導体装置の製造コストはほぼ半導体装置のチップサイズに比例する。従って、第１の従来例と第２の従来例とで半導体集積回路１０２を同一の面積に形成する場合、第１の従来例では、第２の従来例と比べて、光素子実装領域Ｒ２の面積を大きくする必要があり、製造コストが増大してしまう。
【００１５】
逆に、第２の従来例に係る装置は、半導体装置の小型化と低コスト化とを実現できるが、位置合わせ用溝１０１ｂがシリコン基板１０１の主面を分割するように形成されているため、光ファイバ実装領域Ｒ１と光素子実装領域Ｒ２とをボンディングワイヤ１０４を用いる必要が生じ、第１の従来例に比べて半導体装置の伝送速度が低下してしまう。
【００１６】
このように、前記従来の半導体装置は、ボンディングワイヤ１０４を用いることなく光ファイバ実装領域Ｒ１に半導体集積回路１０２を形成することが困難であるため、従って高速化、小型化及び低コスト化を同時に実現することが困難であるという問題を有している。
【００１７】
また、第１及び第２の従来例に係る半導体装置において、ガイド溝１０１ａは金属蒸着膜をマスクとして用いたウエットエッチングによって形成されるが、金属蒸着膜とシリコン基板１０１との密着性が良くないため、エッチング時にサイドエッチが生じてガイド溝１０１ａの加工精度が劣化し、光ファイバと光素子チップ１０３との光軸にずれが生じて、半導体装置の性能が低下するという問題も有している。
【００１８】
本発明は、前記従来の問題を解決し、光電子混載型の半導体装置において、小型化及び低コスト化と高速化とを同時に実現する高性能の半導体装置を確実に得られるようにすることを目的とする。
【００１９】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、位置合わせ用の凹部を半導体装置の側面と間隔をおいて形成する構成とする。具体的に、本発明に係る半導体装置は、半導体基板と、半導体基板の主面に形成され、半導体基板の端部から中央部に向かって延びる溝部と、半導体基板の主面に形成されており、その側部が溝部における半導体基板の中央部側の端部と接続され、且つ溝部と反対側の壁面が溝部が延びる方向に対してほぼ垂直となるように形成された凹部と、半導体基板の主面における溝部の側方の領域及び凹部の溝部と反対側の領域に形成された電子回路と、半導体基板の上における凹部に対して溝部の反対側の領域に、その光軸が溝部が延びる方向と一致するように形成され、電子回路と電気的に接続された光素子とを備え、溝部が延びる方向と交差する方向において、凹部の開口寸法は半導体基板の寸法よりも小さい。
【００２０】
本発明の半導体装置によると、半導体基板の主面上に形成された溝部と、溝部と反対側の壁面が溝部が延びる方向に対してほぼ垂直に形成された凹部を備えているため、溝部と凹部とを用いて光ファイバと光素子との光軸調節を行うことができる。さらに、凹部は、溝部が延びる方向と交差する方向において、半導体基板の寸法よりも小さく形成されているため、凹部を半導体基板の側面と間隔をおいて形成することができる。従って、半導体基板の主面は、溝部の少なくとも一方の側方において、溝部が延びる方向に連続しており、ボンディングワイヤを用いることなく半導体基板の溝部の側方の領域に形成された電子回路と凹部に対して溝部の反対側の領域に形成された電子回路とを電気的に接続することができるため、半導体装置の小型化及び低コスト化と高速度化とが可能となる。
【００２１】
本発明の半導体装置において、凹部は、少なくとも一方の端部が半導体基板の側面と間隔をおき、且つ溝部とほぼ直交する方向に延びるように形成され、電子回路は、半導体基板の主面における溝部の側方の領域と凹部の周辺の領域とに連続して形成されていることが好ましい。このようにすると、半導体基板の主面を高効率に利用して電子回路を形成することができるため、半導体装置の小型化と低コスト化を確実に実現できる。
【００２２】
本発明の半導体装置は、半導体基板の上における凹部及び溝部の周囲に形成された第１の絶縁膜と、電子回路及び第１の絶縁膜の上に形成された第２の絶縁膜と、溝部の壁面上に形成された第３の絶縁膜とをさらに備えていることが好ましい。
【００２３】
本発明の半導体装置の製造方法は、半導体基板の溝部形成領域及び凹部形成領域に第１のマスク膜を形成する第１の工程と、半導体基板の溝部形成領域及び凹部形成領域を除く領域に電子回路を形成する第２の工程と、半導体基板上の上に、電子回路及び第１のマスク膜の上を含む全面にわたって第２のマスク膜を形成する第３の工程と、第２のマスク膜及び第１のマスク膜を順次パターニングすることにより、半導体基板の溝部形成領域を露出する第４の工程と、第１のマスク膜及び第２のマスク膜を用いて、溝部形成領域に対してエッチングを行うことにより溝部を形成する第５の工程と、半導体基板の上に、溝部及び第２のマスク膜の上を含む全面にわたって第３のマスク膜を形成する第６の工程と、第３のマスク膜、第２のマスク膜及び第１のマスク膜を順次パターニングすることにより、半導体基板の凹部形成領域を露出する第７の工程と、少なくとも第１のマスク膜及び第３のマスク膜を用いて、凹部形成領域に対してエッチングを行うことにより凹部を形成する第８の工程とを備えている。
【００２４】
本発明の半導体装置の製造方法によると、凹部形成領域及び溝部形成領域を除く領域に電子回路を形成する工程を備えているため、半導体装置を小型化してチップコストを低減することができるのに加えて、ボンディングワイヤを用いることなく半導体基板の溝部の側方の領域と凹部に対して溝部の反対側の領域とに連続的に電子回路を形成することができるため、半導体装置の高速化が実現可能な半導体装置を得ることができる。
【００２５】
本発明の半導体装置の製造方法において、半導体基板及び第１のマスク膜は、それぞれシリコン及び酸化シリコンからなり、第１の工程は、第２の工程における電子回路の構成部材を形成するための熱酸化工程と共に行うことが好ましい。このようにすると、第１のマスク膜の形成工程を簡略化することができ、製造コストを低減することができる。
【００２６】
本発明の半導体装置の製造方法において、第２のマスク膜は窒化シリコンからなり、第５の工程は、水酸化カリウム溶液を用いたウエットエッチング法により行うことが好ましい。このようにすると、第１のマスク膜により半導体基板が確実に保護されるため、ウエットエッチング時にサイドエッチが生じることがなく、溝部を高い精度で形成することができる。また、第２のマスク膜により電子回路をエッチングのダメージから保護することができる。
【００２７】
本発明の半導体装置の製造方法において、第３のマスク膜は酸化シリコンからなり、第８の工程は、フッ化硫黄、臭化水素及び酸素を含むエッチングガスを用いたドライエッチング法により行うことが好ましい。このようにすると、フッ化硫黄によって半導体基板を高速にエッチングが可能であるのに加えて、エッチングされてなる壁面が臭化水素との反応生成物により保護されるため、平坦な壁面を有する凹部を確実に形成することができる。また、このエッチングの際に、第３のマスク膜により溝部を保護することができ、溝部と凹部との確実に形成することができる。
【００２８】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【００２９】
図１（ａ）は、本発明の一実施形態に係る半導体装置を示す斜視図であり、図１（ｂ）は図１（ａ）のＩｂ−Ｉｂ線における断面図である。
【００３０】
図１（ａ）及び図１（ｂ）に示すように、例えば、シリコンからなる半導体基板１１の主面には、該半導体基板１１の端部から中央部に向かって延びる深さが約５０μｍで断面がＶ字形状の溝部１１ａと、その側部が溝部１１ａの中央部側の端部と接続される深さが約６０μｍの凹部１１ｂとが形成されている。
【００３１】
ここで、溝部１１ａは、半導体基板１１の主面に対して並行となるようにほぼ均一な深さで延びるように形成されており、また、凹部１１ｂは、平面形状が溝部１１ａが延びる方向に対してほぼ直交する方向に延びる長方形状となり、且つ壁面が半導体基板１１の主面に対してほぼ垂直で平坦となるように形成されている。つまり、凹部１１ｂにおける溝部１１ａと反対側の壁面は溝部１１ａが延びる方向に対してほぼ垂直である。
【００３２】
また、凹部１１ｂの長さ寸法は、溝部の幅よりも大きく、且つ半導体基板１１における凹部１１ｂが延びる方向の寸法よりも小さくなるように、凹部１１ｂの両端部は半導体基板１１の側面と間隔をおいて形成されている。これにより、半導体基板１１の主面は、溝部１１ａの側方と凹部１１ｂの溝部１１ａと反対側とが溝部１１ａの延びる方向に沿って連続している。
【００３３】
溝部１１ａ及び凹部１１ｂ並びに溝部１１ａ及び凹部１１ｂの周囲の上を除く半導体基板１１の主面上には、発光素子駆動回路及び多重化回路等の発光素子制御用の周辺回路である半導体集積回路１２が形成されると共に、溝部１１ａ及び凹部１１ｂの周囲には厚さが約０．５μｍの第１のシリコン酸化膜１３Ａが形成されている。また、半導体集積回路１２及び第１のシリコン酸化膜１３Ａの上には半導体集積回路１２を保護するためパッシベーション膜となる厚さが約０．５μｍのシリコン窒化膜１４Ａが形成されている。さらに、溝部１１ａの壁面及びシリコン窒化膜１４Ａの上には、厚さが約１μｍの第２のシリコン酸化膜１５Ａが形成されている。
【００３４】
半導体集積回路１２の上における凹部１１ｂに対して溝部１１ａの反対側の領域には、第２のシリコン酸化膜１５Ａ及びシリコン窒化膜１４Ａに形成されたコンタクト窓を介して、金属電極１６及び半田材１７により半導体集積回路１２と接続される半導体レーザ素子を有する光素子チップ１８が形成されている。また、溝部１１ａの上には、その端面が凹部１１ｂにおける光素子チップ１８が形成された側の壁面と接するように光ファイバ１９がパッシブアライメント方式により実装されている。
【００３５】
具体的に、光素子チップ１８は、光軸の方向が溝部１１ａが延びる方向と一致するように実装されており、且つ凹部１１ｂにおける溝部１１ａと反対側の壁面は溝部１１ａが延びる方向に対して垂直となるように形成されているため、光ファイバ１９の端面を凹部１１ｂの壁面と接するように溝部１１ａに沿って押し当てることにより、光ファイバ１９のコア１９ａの方向と光素子チップ１８の光軸の方向とが一致して、光ファイバ１９と光素子チップ１８とが光学的に結合される。また、光ファイバ１９の直径に合わせて溝部１１ａの深さを適切に設定することにより、光ファイバ１９のコア１９ａの高さ方向の位置を光素子チップ１８の光軸の位置と合わせることができる。
【００３６】
このような溝部１１ａ及び凹部１１ｂを用いたパッシブアライメント方式の実装により、光素子を駆動して光軸の位置を観察しながら調節するアクティブアライメント方式と比較して、光ファイバ１９の実装を低コストで行うことができる。また、このような光軸調節は溝部１１ａ及び凹部１１ｂによって制御されるため、フォトリソグラフィ法で形成された溝部１１ａ及び凹部１１ｂを用いてサブミクロンオーダーの精度で光素子チップ１８と光ファイバ１９との光軸調節行うことができる。
【００３７】
なお、光素子チップ１８は半導体レーザ素子を含む構成に限られず、発光ダイオード素子等の発光素子を含む構成であればよい。また、光素子チップ１８をＰＩＮフォトダイオード又はアバランシェフォトダイオード等の受光素子を含むように構成し、半導体集積回路１２を発光素子駆動回路及び多重化回路等の発光素子制御用の周辺回路に変えて、前置増幅回路、等価増幅回路、タイミング抽出回路、識別再生回路及び分離回路等の受光素子制御用の周辺回路として形成してもよい。受光素子を含む光素子チップ１８を用いる場合であっても、パッシブアライメント方式により、光ファイバ１９の光軸と光素子チップ１８の受光面とが一致するように位置合わせを行うことができる。
【００３８】
本実施形態の半導体装置において、凹部１１ｂの両側の端部が半導体基板１１の側面と間隔をおいて形成されているため、半導体基板１１の主面は、溝部１１ａ及び凹部１１ｂが形成された領域である光ファイバ実装領域Ｒ１と光素子チップ１８の実装された光素子実装領域Ｒ２とが連続している。従って、ボンディングワイヤを用いることなく、溝部１１ａに沿う方向に光ファイバ実装領域Ｒ１と光素子実装領域Ｒ２とに連続して半導体集積回路１２を形成することができ、図６（ｂ）に示す従来の半導体装置と同様に小型化が可能であるのに加えて、より高速化が可能となる。
【００３９】
さらに、光ファイバ実装領域Ｒ１と光素子実装領域Ｒ２とに半導体集積回路１２を形成しているため、図６（ａ）に示す従来の半導体装置のように、光素子実装領域Ｒ２にのみ半導体集積回路１２を形成するよりも高効率に半導体基板１１を利用でき、半導体装置の小型化が可能である。具体的に、光ファイバ実装領域Ｒ１に形成された半導体集積回路１２の面積と光素子実装領域Ｒ２に形成された半導体集積回路１２の面積とがほぼ等しい場合を考えると、同じ面積の半導体集積回路１２を光素子実装領域Ｒ２にのみ形成する場合と比べて、半導体基板１１の面積は約３分の２の面積となり、小型化が可能である。
【００４０】
また、本実施形態の半導体装置の製造コストは、光素子チップ１８の製造コストを除くとほぼ半導体基板１１の面積に比例するため、例えば半導体基板１１の面積が約３分の２となれば半導体装置の製造コストも約３分の２となり、低コスト化が可能である。
【００４１】
なお、凹部１１ｂは、両側の端部が半導体基板１１の側面と間隔をおいて形成されていることが好ましいが、いずれか一方の端部が半導体基板１１の側面と接続されていてもよく、すなわち、溝部１１ａが延びる方向と交差する方向において、開口寸法が半導体基板１１の寸法よりも小さくなるように形成されていればよい。このような場合であっても、半導体基板１１の主面は、光ファイバ実装領域Ｒ１における溝部１１ａの側方の２つの領域のうちの一方の領域と光素子実装領域Ｒ２とが連続しているため、光ファイバ実装領域Ｒ１と光素子実装領域Ｒ２とに連続して半導体集積回路１２を形成することができる。このようにすると、図６（ａ）に示す従来の半導体装置と同様の高速化の効果を得られると共に、図６（ａ）に示す従来の半導体装置と比べて、溝部１１ａの一方の側方に形成された半導体集積回路１２の面積分だけ光素子実装領域Ｒ２の面積を小さくすることができ、小型化と低コスト化の効果を得られる。
【００４２】
また、凹部１１ｂの壁面は半導体基板１１の主面に対して垂直である必要はなく、溝部１１ａと反対側の壁面が溝部１１ａが延びる方向に対してほぼ垂直で平坦となるように形成されていればよい。このようにすれば、光ファイバ１９を、端面が凹部１１ｂの壁面に接するように実装できる。
【００４３】
さらに、凹部１１ｂの形状は長方形状に限られず、例えば凹部１１ｂが正方形状、台形状又は多角形状に形成されている場合であっても、凹部１１ｂにおける溝部１１ａと反対側に位置する壁面が溝部１１ａが延びる方向に対してほぼ垂直で平坦に形成されていればよい。このようにすれば、光ファイバ１９の端面が凹部１１ｂの壁面と接するように溝部１１ａに沿って押し当てることにより、パッシブアライメント方式による光ファイバ１９の光軸調節に溝部１１ａと凹部１１ｂとを用いることができる。
【００４４】
以上説明したように、本実施形態の半導体装置によると、位置合わせ用に形成された凹部１１ｂの端部を半導体基板１１の側面と間隔をおいて形成することにより、ボンディングワイヤを用いることなく半導体基板１１上のほぼ全面に半導体集積回路１２を形成することができるため、半導体装置の小型化及び低コスト化と高速化とを同時に実現することが可能である。
【００４５】
なお、本実施形態では、半導体集積回路１２が光ファイバ実装領域Ｒ１と光素子実装領域Ｒ２とに連続して形成されている場合について説明したが、半導体集積回路１２が凹部１１ｂの側方で光ファイバ実装領域Ｒ１と光素子実装領域Ｒ２とに分割されている場合であっても、凹部１１ｂの側方に位置する半導体基板１１の主面上に金属配線等を形成して光ファイバ実装領域Ｒ１の半導体集積回路１２と光素子実装領域Ｒ２の半導体集積回路１２とを電気的に接続すればよい。このようにしても、ボンディングワイヤを用いた場合と比べて寄生インダクタンスを小さくすることができ、高速化の効果を得ることができる。
【００４６】
また、本実施形態において、光素子を制御するためのすべての周辺回路が半導体集積回路１２に形成されている必要はなく、例えば、半導体集積回路１２に光素子駆動回路を形成し、多重化回路を半導体集積回路チップとして半導体集積回路１２の上に実装してもよい。このようにすると、半導体集積回路１２の面積を小さくすることができ、半導体装置をさらに小型化することができる。
【００４７】
（製造方法）
以下に、前述のように構成された本発明の一実施形態の半導体装置の製造方法について図面を参照しながら説明する。
【００４８】
図２〜図５は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示し、各図面において（ａ）は斜視図であり、（ｂ）は（ａ）の一部の構成断面図である。具体的に、それぞれ、図２（ｂ）は図２（ａ）のＩＩｂ−ＩＩｂ線、図３（ｂ）は図３（ａ）のＩＩＩｂ−ＩＩＩｂ線、図４（ｂ）は図４（ａ）のＩＶｂ−ＩＶｂ線、図５（ｂ）は図５（ａ）のＶｂ−Ｖｂ線における断面構成を示している。なお、図２〜図５において、図１に示す部材と同一の部材については同一の符号を付すことにより説明を省略する。
【００４９】
まず、図２（ａ）及び図２（ｂ）に示すように、主面の面方位が｛１００｝面であるシリコンからなる半導体基板１１において、溝部形成領域１１ｃ及び凹部形成領域１１ｄ並びに該溝部形成領域１１ｃ及び凹部形成領域１１ｄの周囲の領域には熱酸化法により厚さが約０．５μｍの酸化シリコンからなる第１のマスク膜１３を形成すると共に、少なくとも溝部形成領域１１ｃ及び凹部形成領域１１ｄを除く領域には半導体集積回路１２を形成する。続いて、半導体基板１１の上の全面にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さが約０．５μｍの窒化シリコンからなる第２のマスク膜１４を堆積する。
【００５０】
なお、溝部形成領域１１ｃ及び凹部形成領域１１ｄとは、半導体基板１１の主面のうち、それぞれ溝部１１ａ及び凹部１１ｂが形成される領域を表している。
【００５１】
ここで、例えば、半導体基板１１を熱酸化することにより半導体集積回路１２の構成部材であるゲート絶縁膜を形成する等のように、半導体集積回路１２の形成工程には熱酸化工程が含まれており、該熱酸化工程において溝部形成領域１１ｃ及び凹部形成領域１１ｄにも熱酸化膜を形成し、その後の工程において溝部形成領域１１ｃ及び凹部形成領域１１ｄの上側部分をレジストマスク等で保護しながら半導体集積回路１２を形成することにより、半導体集積回路１２の形成と共に第１のマスク膜１３を形成することができる。
【００５２】
勿論、半導体集積回路１２と第１のマスク膜１３とを別々の工程により行うことも可能である。例えば、半導体集積回路１２を形成した後、半導体基板１１の溝部形成領域１１ｃと凹部形成領域１１ｄとを露出し、熱酸化法により第１のマスク膜１３を形成してもよく、逆に溝部形成領域１１ｃ及び凹部形成領域１１ｄに第１のマスク膜１３を形成した後、半導体集積回路１２を形成してもよい。
【００５３】
次に、図３（ａ）及び図３（ｂ）に示すように、フォトリソグラフィ法及びウエットエッチング法により、溝部形成領域１１ｃとその周囲の領域との上側に位置する第２のマスク膜１４を除去した後、第２のマスク膜１４の間に露出した第１のマスク膜１３をさらに除去して溝部形成領域１１ｃに半導体基板１１を露出する。続いて、水酸化カリウム（ＫＯＨ）溶液を用いたウエットエッチングにより、溝部形成領域１１ｃに露出した半導体基板１１をエッチングして深さが約５０μｍの溝部１１ａを形成する。
【００５４】
ここで、ＫＯＨ溶液によるエッチングにおいて、他の面方位に比べて特に｛１１１｝面のエッチング速度が遅いため、｛１１１｝面が露出した時点で半導体基板１１のエッチングがほとんど進行しなくなる。従って、溝部形成領域１１ｃにおいて第１のマスク膜１３の間に露出した半導体基板１１には、｛１１１｝面を斜面とするＶ字形状の断面を有するように溝部１１ａが形成される。この際、第１のマスク膜１３は半導体基板１１との密着性が極めて良好な熱酸化膜であるため、サイドエッチをほとんど生じることなく溝部１１ａを形成することができる。
【００５５】
また、第２のマスク膜１４は窒化シリコンからなるため、ＫＯＨ溶液によってほとんどエッチングされないので、半導体集積回路１２を確実に保護することができる。
【００５６】
このように、第１のマスク膜１３により溝部１１ａの周囲の半導体基板１１をマスクすると共に、第２のマスク膜１４により半導体集積回路１２を保護することができ、溝部１１ａを極めて精度良く形成することができる。
【００５７】
次に、図４（ａ）及び図４（ｂ）に示すように、まず、プラズマＣＶＤ法により、溝部１１ａの壁面の上及び第２のマスク膜１４の上を含む半導体基板１１上の全面に厚さが約１μｍの酸化シリコンからなる第３のマスク膜１５を堆積する。その後、フォトリソグラフィ法及びウエットエッチング法により、第３のマスク膜１５をパターニングして、凹部形成領域１１ｄ及びその周囲の領域の上側部分を開口する。同様にして、凹部形成領域１１ｄの上に位置する第２のマスク膜１４及び第１のマスク膜１３を順次エッチング除去して、凹部形成領域１１ｄに半導体基板１１を露出する。
【００５８】
続いて、六フッ化硫黄（ＳＦ_６　）、臭化水素（ＨＢｒ）及び酸素をエッチングガスとして用いた反応性イオンエッチング法により、凹部形成領域１１ｄに露出した半導体基板１１をエッチングすることにより、深さが約６０μｍの凹部１１ｂを形成する。
【００５９】
ここで、反応性イオンエッチング法において、シリコンは主にＳＦ_６　との反応により高速にエッチングされると共に、エッチングされてなる壁面はＨＢｒとの反応生成物により保護されるため、半導体基板１１の主面に対してほぼ垂直な方向に高速なエッチングを行うことが可能である。
【００６０】
また、ＳＦ_６　の酸化シリコンに対するエッチング速度は、シリコンに対するエッチング速度に比べて極めて小さいため、第３のマスク膜１５及び第１のマスク膜１３をエッチング用のマスクとして用いることができ、溝部１１ａ及び半導体集積回路１２を第３のマスク膜１５によって保護しながら、第１のマスク膜１３の開口部に凹部１１ｂを形成することができる。
【００６１】
このように、ＳＦ_６　、ＨＢｒ及び酸素を用いたイオンエッチング法により、従来のようなダイシング法を用いることなく、半導体基板１１の主面に対してほぼ垂直で平坦な壁面を有するように凹部１１ｂを精密に形成することができる。なお、凹部１１ｂ形成用のエッチングガスはＳＦ_６　、ＨＢｒ及び酸素を含む構成に限られず、主面に対してほぼ垂直な方向に高速なエッチングが可能となるように構成されていればよい。
【００６２】
なお、以上の工程によってパターニングされた第１のマスク膜１３、第２のマスク膜１４及び第３のマスク膜１５は、それぞれ、第１のシリコン酸化膜１３Ａ、シリコン窒化膜１４Ａ及び第２のシリコン酸化膜１５Ａとなる。
【００６３】
次に、図５（ａ）及び図５（ｂ）に示すように、まず、フォトリソグラフィ法及びドライエッチング法により、凹部１１ｂに対して溝部１１ａの反対側に位置する第３のマスク膜１５及び第２のマスク膜１４を選択的に除去して半導体集積回路１２を露出するコンタクト窓を形成した後、形成したコンタクト窓の上にチタン及び金からなる金属電極１６を形成する。続いて、フリップチップボンディング法により、金及び錫の合金からなる半田材１７を用いて、半導体レーザ素子を含む光素子チップ１８を金属電極１６に固着して実装する。
【００６４】
その後、図示はしないが、光ファイバ１９を端部が凹部１１ｂにおける溝部１１ａと反対側の壁面に接するように溝部１１ａの上に実装することにより、本実施形態の半導体装置が完成する。なお、光ファイバ１９の実装時の光軸調節は、パッシブアライメント方式で行われるが、前述のように形成された溝部１１ａ及び凹部１１ｂの加工精度はフォトリソグラフィ法の加工精度とほぼ同一であるため、サブミクロンオーダーの精度で光軸調節が可能となる。
【００６５】
【発明の効果】
本発明の半導体装置によると、光ファイバの光軸調節のために形成された凹部の端部を半導体基板の側面と間隔をおいて形成することにより、ボンディングワイヤを用いることなく溝部の側方の領域と凹部の周辺の領域とに連続して半導体集積回路を形成することができるため、半導体装置の小型化及び低コスト化と高速化とを同時に実現することができる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置を示し、（ａ）は斜視図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における光ファイバ実装時の構成断面図である。
【図２】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法の工程順の様子を示し、（ａ）は斜視図であり、（ｂ）は（ａ）のＩＩｂ−ＩＩｂ線における構成断面図である。
【図３】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法の工程順の様子を示し、（ａ）は斜視図であり、（ｂ）は（ａ）のＩＩＩｂ−ＩＩＩｂ線における構成断面図である。
【図４】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法の工程順の様子を示し、（ａ）は斜視図であり、（ｂ）は（ａ）のＩＶｂ−ＩＶｂ線における構成断面図である。
【図５】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法の工程順の様子を示し、（ａ）は斜視図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における構成断面図である。
【図６】（ａ）は第１の従来例に係る半導体装置を示す斜視図であり、（ｂ）は第２の従来例に係る半導体装置を示す斜視図である。
【符号の説明】
１１　　半導体基板
１１ａ　溝部
１１ｂ　凹部
１１ｃ　溝部形成領域
１１ｄ　凹部形成領域
１２　　半導体集積回路（電子回路）
１３　　第１のマスク膜
１３Ａ　第１のシリコン酸化膜（第１の絶縁膜）
１４　　第２のマスク膜
１４Ａ　シリコン窒化膜（第２の絶縁膜）
１５　　第３のマスク膜
１５Ａ　第２のシリコン酸化膜（第３の絶縁膜）
１６　　金属電極
１７　　半田材
１８　　光素子チップ（光素子）
１９　　光ファイバ
１９ａ　コア
Ｒ１　　光ファイバ実装領域
Ｒ２　　光素子実装領域

Claims (7)

1. 半導体基板と、
   前記半導体基板の主面に形成され、前記半導体基板の端部から中央部に向かって延びる溝部と、
   前記半導体基板の主面に形成されており、その側部が前記溝部における前記半導体基板の中央部側の端部と接続され、且つ前記溝部と反対側の壁面が前記溝部が延びる方向に対してほぼ垂直となるように形成された凹部と、
   前記半導体基板の主面における前記溝部の側方の領域及び前記凹部の前記溝部と反対側の領域に形成された電子回路と、
   前記半導体基板の上における前記凹部に対して前記溝部の反対側の領域に、その光軸が前記溝部が延びる方向と一致するように形成され、前記電子回路と電気的に接続された光素子とを備え、
   前記溝部が延びる方向と交差する方向において、前記凹部の開口寸法は前記半導体基板の寸法よりも小さいことを特徴とする半導体装置。
2. 前記凹部は、少なくとも一方の端部が前記半導体基板の側面と間隔をおき、且つ前記溝部とほぼ直交する方向に延びるように形成され、
   前記電子回路は、前記半導体基板の主面における前記溝部の側方の領域と前記凹部の周辺の領域とに連続して形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板の上における前記凹部及び溝部の周囲に形成された第１の絶縁膜と、
   前記電子回路及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
   前記溝部の壁面上に形成された第３の絶縁膜とをさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。
4. 半導体基板の溝部形成領域及び凹部形成領域に第１のマスク膜を形成する第１の工程と、
   前記半導体基板の前記溝部形成領域及び凹部形成領域を除く領域に電子回路を形成する第２の工程と、
   半導体基板上の上に、前記電子回路及び第１のマスク膜の上を含む全面にわたって第２のマスク膜を形成する第３の工程と、
   前記第２のマスク膜及び前記第１のマスク膜を順次パターニングすることにより、前記半導体基板の前記溝部形成領域を露出する第４の工程と、
   前記第１のマスク膜及び第２のマスク膜を用いて、前記溝部形成領域に対してエッチングを行うことにより溝部を形成する第５の工程と、
   半導体基板の上に、前記溝部及び第２のマスク膜の上を含む全面にわたって第３のマスク膜を形成する第６の工程と、
   前記第３のマスク膜、第２のマスク膜及び第１のマスク膜を順次パターニングすることにより、前記半導体基板の前記凹部形成領域を露出する第７の工程と、
   少なくとも前記第１のマスク膜及び第３のマスク膜を用いて、前記凹部形成領域に対してエッチングを行うことにより凹部を形成する第８の工程とを備えていることを特徴とする半導体装置の製造方法。
5. 前記半導体基板及び第１のマスク膜は、それぞれシリコン及び酸化シリコンからなり、
   前記第１の工程は、前記第２の工程における前記電子回路の構成部材を形成するための熱酸化工程と共に行うことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第２のマスク膜は窒化シリコンからなり、
   前記第５の工程は、水酸化カリウム溶液を用いたウエットエッチング法により行うことを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第３のマスク膜は酸化シリコンからなり、
   前記第８の工程は、フッ化硫黄、臭化水素及び酸素を含むエッチングガスを用いたドライエッチング法により行うことを特徴とする請求項６に記載の半導体装置の製造方法。

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