JP2004030517A5 - - Google Patents

Claims (18)

1. 中央演算処理装置からの命令を受け、メモリを制御するメモリ制御装置と、
   前記メモリ制御装置により制御され、メモリバンクと複数のキャッシュメモリとを備えるメモリと、を有し、
   前記複数のキャッシュメモリが前記メモリバンクに対して割り当てられ、
   前記複数のキャッシュメモリの一つは、前記メモリ制御装置からのヒット判定対象とされず、
   前記メモリ制御装置からのヒット判定がミスであって前記複数のキャッシュメモリのうちヒット判定対象とされるキャッシュメモリの一つに格納されているデータが前記メモリバンクに書き戻される場合、
   データが前記メモリバンクから、前記ヒット判定対象とされない前記複数のキャッシュメモリに読み出され、
   前記ヒット判定対象とされる前記複数のキャッシュメモリの前記一つに格納されているデータは前記メモリバンクに書き戻される半導体装置。
2. 前記メモリ制御装置からの前記ヒット判定がダーティミスの場合、
   前記ヒット判定対象とされない前記複数のキャッシュメモリの前記一つが次のヒット判定対象とされ、
   前記複数のキャッシュメモリの他の一つが次のヒット判定対象とされない請求項１記載の半導体装置。
3. 前記メモリ制御装置からのヒット判定がヒットの場合、
   該ヒット判定対象とされない前記複数のキャッシュメモリの前記一つがさらに、次のヒット判定対象とされない請求項２記載の半導体装置。
4. 前記メモリ制御装置と同一の第１チップ上に形成された中央演算処理装置と、
   前記メモリ制御装置によって制御されるＤＲＡＭメモリチップと、を有し、
   前記第１チップおよび前記ＤＲＡＭメモリチップが１つの同一パッケージ内にモールドされている請求項２記載の半導体装置。
5. 前記ミスがクリーンミスの場合、ヒット判定対象とされない前記複数のキャッシュメモリの前記一つのヒット判定は変化せず、次のヒット判定対象とされない請求項２記載の半導体装置。
6. 前記ヒット判定対象とされる前記キャッシュメモリのデータが前記メモリバンクに書き戻される必要がない場合、
   前記ヒット判定対象とされない前記複数のキャッシュメモリの前記一つのヒット判定を変更しない請求項２記載の半導体装置。
7. 前記メモリ制御装置は、前記メモリ制御装置への入力信号が命令信号か、あるいはデータ信号かを判定する請求項１記載の半導体装置。
8. 中央演算処理装置からの命令を受け、メモリを制御するメモリ制御装置と、
   前記メモリ制御装置により制御され、メモリバンクと複数のキャッシュメモリとを備えるメモリと、を有し
   前記メモリバンクは、センスアンプを有し、
   前記キャッシュメモリと前記センスアンプの双方に対して、ヒット判定が前記メモリ制御装置によって実行される半導体装置。
9. 前記キャッシュメモリおよび前記センスアンプに対するヒット判定が同時に開始され、
   前記キャッシュメモリに対するヒット判定がヒットの場合、前記センスアンプに対するヒット判定が完結しない請求項８記載の半導体装置。
10. 前記メモリ制御装置が、前記メモリ制御装置への入力信号が命令信号か、あるいはデータ信号かを判定する請求項８記載の半導体装置。
11. 前記メモリ制御装置と同一の第１チップ上に形成された中央演算処理装置と、
    前記メモリ制御装置によって制御されたＤＲＡＭメモリチップと、を有し、
    前記第１チップと前記ＤＲＡＭメモリチップとが１つの同一パッケージにモールドされている請求項８記載の半導体装置。
12. 中央演算処理装置からの命令を受け、メモリを制御するメモリ制御装置と、
    前記メモリ制御装置により制御され、メモリバンクと複数のキャッシュメモリとを備えるメモリと、を有し、
    前記キャッシュメモリの記憶領域のいくつかは、前記メモリ制御装置からのヒット判定対象とされず、
    前記メモリ制御装置からのヒット判定がミスであってヒット判定対象とされない前記キャッシュメモリの記憶領域のいくつかに格納されたデータが前記メモリバンクへ書き戻される場合、
    データは、前記メモリバンクからヒット判定対象とされない前記キャッシュメモリの記憶領域のいくつかに読み出され、ヒット判定対象とされる前記キャッシュメモリの記憶領域の他のいくつかに格納されたデータは、前記メモリバンクに書き戻される半導体装置。
13. 前記キャッシュメモリの記憶領域は、前記メモリバンクに対して重複したアドレスを持たない請求項１２記載の半導体装置。
14. 前記メモリ制御装置と同一の第１チップ上に形成された中央演算処理装置と、
    前記メモリ制御装置によって制御されるＤＲＡＭメモリチップと、を有し、
    前記第１チップおよび前記ＤＲＡＭメモリチップが一つの同一パッケージにモールドされている請求項１２記載の半導体装置。
15. 前記ヒット判定がダーティミスならば、前記記憶領域のいくつかと異なる記憶領域は、次のヒット判定対象とされず、前記記憶領域のいくつかが前記次のヒット判定対象とされる請求項１４記載の半導体装置。
16. 中演算処理装置と、メモリ制御装置と、前記メモリ制御装置により制御され、
    以下のステップを有する複数のメモリバンクおよび複数のキャッシュメモリを具備してなるメモリ装置と、を備えた情報処理システムであって、
    前記メモリ制御装置において前記中央演算処理装置から転送される読出し要求を入力し、
    前記読出し要求に応じて、キャッシュメモリおよび前記複数のメモリバンクに配置されたセンスアンプメモリの双方に対してヒット判定を実行するメモリ制御方法。
17. 前記中央演算処理装置からの要求データが命令コードあるいは処理データの場合、前記制御装置は判定を行い、
    前記要求データが命令コードの場合、前記ヒット判定は前記キャッシュメモリに対して実行され、
    前記要求データが処理データの場合、前記ヒット判定は前記センスアンプメモリに対して実行される請求項１６記載のメモリ制御方法。
18. 前記中央演算処理装置から要求されたデータが命令コードあるいは処理データならば、前記制御装置は判定を行い、
    前記要求データが命令コードと判定された場合、前記制御装置は前記キャッシュメモリからデータを読み出し、前記要求データが処理データと判定された場合は、メモリバンクにアクセスする請求項１６記載のメモリ制御方法。