JP2004022555A

JP2004022555A - Insulated-gate field-effect transistor and manufacturing method thereof

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Publication number: JP2004022555A
Application number: JP2002170996A
Authority: JP
Inventors: Satoshi Matsumoto; 松本　聡; Masato Mino; 三野　正人
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2002-06-12
Filing date: 2002-06-12
Publication date: 2004-01-22

Abstract

<P>PROBLEM TO BE SOLVED: To provide a new insulated gate field-effect transistor having excellent high-frequency characteristics, and a manufacturing method thereof, by solving the problems of the gate resistance and the parasitic bipolar effect of an insulated gate field-effect transistor manufactured by prior arts. <P>SOLUTION: By using a laminated-structure bearing semiconductor substrate comprising a p-type single-crystal silicon semiconductor substrate 1, a silicon oxide film 2, and a single-crystal silicon semiconductor layer 3; the insulated gate field-effect transistor is constituted out of an n-ype source region 5, a p-type body-contact region 6, a p-type channel region 4, an offset region 7, an n-type drain region 8, a gate-insulation film 9, and a gate electrode 10. Further, in the constitution of this transistor, the junction of the body-contact region 6 to a source electrode 12 is a Schottky junction, and a portion of the channel region 4 is interposed extendedly between the source region 5 and the silicon oxide film 2. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタおよびその製造方法に関し、特に、高電圧・大電流で使用する絶縁ゲート型電界効果トランジスタおよびその製造方法に関するものである。
【０００２】
【従来の技術】
従来技術による絶縁ゲート型電界効果トランジスタを図４の（ａ）、（ｂ）および（ｃ）に例示するとともにその構造を説明する。
【０００３】
図４において、（ａ）は従来技術による絶縁ゲート型電界効果トランジスタの一例の平面図であり、（ｂ）は（ａ）に示した電界効果トランジスタのＣ−Ｃ’断面図であり、（ｃ）は（ａ）に示した電界効果トランジスタのＤ−Ｄ’断面図である。
【０００４】
図４において、単結晶シリコン半導体基板１０１上にシリコン酸化膜１０２を有し、さらにシリコン酸化膜１０２上に単結晶シリコン半導体層１０３を有する積層構造の半導体基板を用いて絶縁ゲート型電界効果トランジスタが構成され、その絶縁ゲート型電界効果トランジスタは、ｐ型のチャネル領域１０４を有し、前記チャネル領域１０４と接続するようにｎ型のソース領域１０５を有し、チャネル領域１０４に接続しかつソース領域１０５に連接するように（金属との間の接合が）オーミック接合となる濃度の不純物を添加されたｐ型のボディコンタクト領域１０６を有し、チャネル領域１０４に接続し前記ソース領域１０５に対向するようにｎ型でソース領域１０５に比べて低濃度の不純物を添加されたオフセット領域１０７を有し、オフセット領域１０７に接続しオフセット領域１０７に比べ高濃度の不純物を添加されたｎ型ドレイン領域１０８を有し、チャネル領域１０４の第１主面側にゲート絶縁膜１０９を有し、ゲート絶縁膜１０９上にゲート電極１１０を有し、ソース領域１０５、ボディコンタクト領域１０６、ゲート電極１１０、オフセット領域１０７およびドレイン領域１０８の上に層間膜１１１を有し、ソース領域１０５およびボディコンタクト領域１０６に接続したソース電極１１２と、ドレイン領域１０８に接続したドレイン電極１１３とを有している。
【０００５】
なお、図４において、オフセット領域１０７の幅（左右方向）は、（ａ）における幅よりも、（ｂ）および（ｃ）における幅が狭く描かれている。
【０００６】
ボディコンタクト領域１０６の役割は、電界効果トランジスタのボディ領域の電位を固定して、トランジスタ動作を安定化させるとともに信頼性を向上させることである。
【０００７】
【発明が解決しようとする課題】
上記に例示した、従来技術による絶縁ゲート型の電界効果トランジスタを製造する場合においては、ボディコンタクト領域１０６形成のためのドーズ量がソース領域１０５、ドレイン領域１０８およびゲート電極１１０におけるドーズ量と同程度となっている。このため、ボディコンタクト領域１０６にｐ型の不純物、例えばボロンをイオン注入する際、ゲート電極１１０にもボロンが高濃度で同時注入されるため、ゲート電極１１０をｎ型の不純物の添加によって低抵抗化している場合に、ｐ型とｎ型とが打消しあい、ゲート電極１１０が十分に低抵抗化されず、高周波特性の改善には限界があった。また、ゲート電極１１０におけるｐ型の不純物のドーズ量がオーミック接合となる程度に高く、しかも、ｎ型の不純物の添加が不十分な場合には、ゲート電極１１０内にｐｎ接合が形成され、それによってトランジスタ動作が不安定になるという不都合が生じる。
【０００８】
また、上記従来技術による絶縁ゲート型の電界効果トランジスタにおいては、ソース領域１０５をエミッタとし、チャネル領域１０４をベースとし、ドレイン領域１０８をコレクタとする寄生バイポーラトランジスタによる寄生バイポーラ効果が電界効果トランジスタの高周波特性の改善を阻害していた。
【０００９】
本発明は前記の従来技術が持つ問題点を鑑みてなされたものであり、本発明の目的は、従来技術による絶縁ゲート型電界効果トランジスタのゲート抵抗の問題点と寄生バイポーラ効果の問題点とを解決し、優れた高周波特性を有する新規な絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明においては、請求項１に記載のように、
単結晶シリコン半導体基板の第１主面側に基板絶縁膜を有し、前記基板絶縁膜の第１主面側に単結晶シリコン半導体層を有する積層構造の半導体基板の前記単結晶シリコン半導体層内に第１の導電型のチャネル領域と、前記チャネル領域に接続する第２の導電型のソース領域と、前記チャネル領域に接続しかつ前記ソース領域に連接する前記第１の導電型のボディコンタクト領域と、前記チャネル領域に接続し前記ソース領域に対向する、前記ソース領域と同一の導電型で前記ソース領域に比べて低濃度の不純物を添加されたオフセット領域と、前記オフセット領域に接続し前記ソース領域と同一の導電型で前記オフセット領域に比べて高濃度の不純物を添加されたドレイン領域とを有し、前記チャネル領域の第１主面側にゲート絶縁膜を有し、前記ゲート絶縁膜の第１主面側にゲート電極を有し、前記ソース領域および前記ボディコンタクト領域に接続したソース電極と、前記ドレイン領域に接続したドレイン電極とを有する絶縁ゲート型電界効果トランジスタにおいて、前記ボディコンタクト領域と前記ソース電極との接合がショットキー接合であり、前記ソース領域と前記基板絶縁膜との間には前記チャネル領域の一部分が延在していることを特徴とする絶縁ゲート型電界効果トランジスタを構成する。
【００１１】
また、本発明においては、請求項２に記載のように、単結晶シリコン半導体基板の第１主面側に基板絶縁膜を有し、前記基板絶縁膜の第１主面側に単結晶シリコン半導体層を有する積層構造の半導体基板を用いて、前記単結晶シリコン半導体層内に、第１の導電型のチャネル領域と、前記チャネル領域に接続する第２の導電型のソース領域と、前記チャネル領域に接続しかつ前記ソース領域に連接する前記第１の導電型のボディコンタクト領域と、前記チャネル領域に接続し前記ソース領域に対向する、前記ソース領域と同一の導電型で前記ソース領域に比べて低濃度の不純物を添加されたオフセット領域と、前記オフセット領域に接続し前記ソース領域と同一の導電型で前記オフセット領域に比べて高濃度の不純物を添加されたドレイン領域とを形成する工程と、前記チャネル領域の第１主面側にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の第１主面側にゲート電極を形成する工程と、前記ソース領域および前記ボディコンタクト領域に接続したソース電極と、前記ドレイン領域に接続したドレイン電極とを形成する工程とを有する絶縁ゲート型電界効果トランジスタの製造方法において、前記ボディコンタクト領域を形成するために添加する不純物の濃度を、前記ソース領域を形成するために添加する不純物の濃度および前記ドレイン領域を形成するために添加する不純物の濃度よりも低くし、かつ、前記ボディコンタクト領域と前記ソース電極との接合がショットキー接合となる範囲内に留め、前記ソース領域を形成するために不純物の添加を行う領域の深さを前記基板絶縁膜には到達しない範囲内に留めて前記ソース領域と前記基板絶縁膜との間に前記チャネル領域の一部分が延在している部位を残すことを特徴とする絶縁ゲート型電界効果トランジスタの製造方法を構成する。
【００１２】
【発明の実施の形態】
本発明の実施の形態においては、ボディコンタクト領域を形成するために添加する不純物の濃度を、ソース領域およびドレイン領域を形成するために添加する不純物の濃度よりも低くし、かつ、ボディコンタクト領域とソース電極との接合がショットキー接合となる範囲内に留め、これによってゲート抵抗の増大を防ぐとともに、ソース領域下部にチャネル領域を設けることにより、ソース領域をエミッタとし、チャネル領域をベースとし、ドレイン領域をコレクタとする寄生バイポーラトランジスタの外部ベース領域の抵抗を低減し、寄生バイポーラ効果を抑制して電界効果トランジスタの高周波特性を改善する。
【００１３】
以下に、本発明を実施の形態例によって詳細に説明する。
【００１４】
（実施の形態例１）
図１において、（ａ）は本発明の実施の形態例である絶縁ゲート型電界効果トランジスタの平面図であり、（ｂ）は（ａ）に示した電界効果トランジスタのＡ−Ａ’断面図であり、（ｃ）は（ａ）に示した電界効果トランジスタのＢ−Ｂ’断面図である。
【００１５】
図１において、ｐ型単結晶シリコン半導体基板１の第１主面側に基板絶縁膜であるシリコン酸化膜２を有し、シリコン酸化膜２の第１主面側に単結晶シリコン半導体層３を有する積層構造の半導体基板を用いて絶縁ゲート型電界効果トランジスタが構成され、その絶縁ゲート型電界効果トランジスタは、前記積層構造の基板の単結晶シリコン半導体層３内に、第１の導電型であるｐ型のチャネル領域４と、チャネル領域４と接続しかつシリコン酸化膜２との間にチャネル領域４の一部分を残すように形成された、第２の導電型であるｎ型のソース領域５と、チャネル領域４と接続しかつソース領域５に連接するように、例えば５×１０^１８ｃｍ^−３程度の濃度の不純物を添加された第１の導電型であるｐ型のボディコンタクト領域６と、チャネル領域４に接続しソース領域５に対向する、ソース領域５と同一の導電型であるｎ型でソース領域５に比べて低濃度の不純物を添加されたオフセット領域７と、オフセット領域７に接続しソース領域５と同一の導電型であるｎ型でオフセット領域７に比べ高濃度の不純物を添加されたドレイン領域８とを有し、チャネル領域４の第１主面側にゲート絶縁膜９を有し、ゲート絶縁膜９の第１主面側にゲート電極１０を有し、ソース領域５、ボディコンタクト領域６、ゲート電極１０、オフセット領域７およびドレイン領域８の上に層間膜１１を有し、ソース領域５およびボディコンタクト領域６に接続したソース電極１２と、ドレイン領域８に接続したドレイン電極１３とを有する絶縁ゲート型電界効果トランジスタである。
【００１６】
なお、図１において、オフセット領域７の幅（左右方向）は、（ａ）における幅よりも、（ｂ）および（ｃ）における幅が狭く描かれている。
【００１７】
前記絶縁ゲート型電界効果トランジスタにおいて、ボディコンタクト領域６には、従来技術における不純物濃度よりも低い濃度、例えば５×１０^１８ｃｍ^−３程度の濃度の不純物が添加されていて、ボディコンタクト領域６とソース電極１２との接合がショットキー接合となっており、これが本発明に係る絶縁ゲート型電界効果トランジスタの第１の特徴となっている。さらに、図１の（ｂ）に示したように、ソース領域５とシリコン酸化膜２との間には、チャネル領域４の一部分が延在しており、これが本発明に係る絶縁ゲート型電界効果トランジスタの第２の特徴となっている。
【００１８】
上記第１の特徴、すなわちボディコンタクト領域６とソース電極１２との接合がショットキー接合であることによってゲート電極１０の低抵抗化不十分の問題点が解決される。すなわち、この電界効果トランジスタはｎチャネル型であり、ゲート電極１０はｎ型の不純物の添加によって低抵抗化されているのであるが、ボディコンタクト領域６とソース電極１２との接合がショットキー接合であれば、ボディコンタクト領域６の不純物添加の際にゲート電極１０に添加されるｐ型の不純物（これは低抵抗化のためのｎ型化を打ち消すように働く）の濃度が低いので、ｎ型化が打ち消されずに、低抵抗化が十分に行われたままであり、その結果として、電界効果トランジスタの高周波特性が支障なく改善される。また、ゲート電極１０内にｐｎ接合が形成されることはなく、このようなｐｎ接合によってトランジスタ動作が不安定になるという不都合も生じない。
【００１９】
上記第２の特徴によって、ソース領域５をエミッタとし、チャネル領域４をベースとし、ドレイン領域８をコレクタとする寄生バイポーラトランジスタの寄生バイポーラ効果を抑制して高周波特性を改善することが可能となる。すなわち、本実施の形態例（図１の（ｂ））を従来技術例（図４の（ｂ）と比較すれば明らかなように、本実施の形態例においては、従来技術例とは異なり、ソース領域５とシリコン酸化膜２との間にチャネル領域４の一部分が延在している部位が存在する。この部位はコレクタ（ドレイン領域８）の正電位の影響を受けにくいので、この部位におけるベース（チャネル領域４）は外部ベース領域となり、その電流路断面積も十分に大きいので、この外部ベース領域の抵抗が低減され、しかも、エミッタ（ソース領域５）とベース（チャネル領域４）とはこの部位においても接合面を有しているので、寄生バイポーラ効果が電界効果トランジスタに及ぼす影響は小さくなり、その結果として、電界効果トランジスタの高周波特性が改善される。
【００２０】
（実施の形態例２）
図２および図３を用いて、本発明による絶縁ゲート型電界効果トランジスタの製造方法の一例を説明する。なお、図２の（ｂ）および図３の（ａ）は図１の（ｂ）に対応する断面図であり、図２の（ｃ）および図３の（ｂ）は図１の（ｃ）に対応する断面図である。
【００２１】
ｐ型単結晶シリコン半導体基板２１の第１主面側にシリコン酸化膜２２を有し、シリコン酸化膜２２の第１主面側に単結晶シリコン半導体層２３を有する積層構造の半導体基板を用いて、ｐ型チャネル領域２４を形成するため、ボロンのイオン注入と拡散とを行い、次に、ゲート酸化膜２５を形成した後、多結晶シリコンを堆積加工することによりゲート電極２６を形成し、さらに、例えばリンのイオン注入により低濃度の不純物を添加されたオフセット領域２７を形成する（図２の（ａ））。
【００２２】
所望の領域にフォトレジストを形成した後、例えば３×１０^１５ｃｍ^−２のドーズ量の砒素のイオン注入と拡散を行い、ソース領域２８を形成する（図２の（ｂ））。この場合に、砒素のイオン注入はｐ型チャネル領域２４の一部分に対しても行い、注入の深さをシリコン酸化膜２２には到達しない範囲内に留めて、ソース領域２８とシリコン酸化膜２２との間にｐ型チャネル領域２４の一部分が延在している部位を残すようにする。
【００２３】
再び、所望の領域にフォトレジストを形成した後、ボディコンタクト領域２９を形成するため、ボロンを例えば２×１０^１４ｃｍ^−２のドーズ量でイオン注入する（図２の（ｃ））。この場合に、従来技術とは異なり、ボロンのドーズ量（２×１０^１４ｃｍ^−２）を上記砒素のドーズ量（３×１０^１５ｃｍ^−２）よりも低くし、ボディコンタクト領域２９における不純物濃度が、ソース領域２８における不純物濃度よりも低く、しかも、後の工程で形成されるソース電極３４とボディコンタクト領域２９との接合がショットキー接合となるような範囲内にあるようにする。
【００２４】
次に、シリコン酸化膜３０を堆積し、異方性エッチングとして、例えば反応性イオンエッチングを用いてシリコン酸化膜３０を加工する（図２の（ｂ）および（ｃ））。
【００２５】
ドレイン領域３１を形成するため、例えば３×１０^１５ｃｍ^−２のドーズ量の砒素のイオン注入と拡散を行い、次に、例えばチタンシリサイド３２を、ゲート電極２６、ソース領域２８、ボディコンタクト領域２９およびドレイン領域３１上に形成した後、層間膜３３を堆積し、コンタクトホールを窓開する。ソース電極３４およびドレイン電極３５として、例えばアルミニウムを堆積加工することにより、本発明に係る絶縁ゲート型電界効果トランジスタが完成する（図３の（ａ）および（ｂ））。
【００２６】
以上の工程を経て、本発明に係る絶縁ゲート型電界効果トランジスタが製造される。この場合に、上記のイオン注入を、それぞれに対して記載したドーズ量に従って行えば、ボディコンタクト領域２９を形成するために添加する不純物の濃度は、ソース領域２８を形成するために添加する不純物の濃度およびドレイン領域３１を形成するために添加する不純物の濃度よりも低くなり、しかも、ボディコンタクト領域２９とソース電極３４との間の接合はショットキー接合となる。また、ゲート電極２６内にｐｎ接合が形成されることはない。
【００２７】
本実施の形態例によって製造された絶縁ゲート型電界効果トランジスタにおいて、ボディコンタクト領域２９には、上記のように、従来技術における不純物濃度よりも低い濃度の不純物が添加されていて、ボディコンタクト領域２９とソース電極３４との接合がショットキー接合となっており、これによって、ゲート電極２６の低抵抗化不十分の問題点が解決される。すなわち、この電界効果トランジスタはｎチャネル型であり、ゲート電極２６はｎ型の不純物の添加によって低抵抗化されているのであるが、ボディコンタクト領域２９とソース電極３４との接合がショットキー接合であれば、ボディコンタクト領域２９の不純物添加の際にゲート電極２６に添加されるｐ型の不純物（これは低抵抗化のためのｎ型化を打ち消すように働く）の濃度が低いので、ｎ型化が打ち消されずに、低抵抗化が十分に行われたままであり、その結果として、電界効果トランジスタの高周波特性が支障なく改善される。また、ゲート電極１０内にｐｎ接合が形成されることはなく、このようなｐｎ接合によってトランジスタ動作が不安定になるという不都合も生じない。
【００２８】
また、本実施の形態例によって製造された絶縁ゲート型電界効果トランジスタにおいては、上記のように、ソース領域２８とシリコン酸化膜２２との間にｐ型チャネル領域２４の一部分が延在している部位が存在する。これによって、ソース領域２８をエミッタとし、ｐ型チャネル領域２４をベースとし、ドレイン領域３１をコレクタとする寄生バイポーラトランジスタの寄生バイポーラ効果を抑制して高周波特性を改善することが可能となる。すなわち、上記の部位はコレクタ（ドレイン領域３１）の正電位の影響を受けにくいので、この部位におけるベース（ｐ型チャネル領域２４）は外部ベース領域となり、その電流路断面積も十分に大きいので、この外部ベース領域の抵抗が低減され、しかも、エミッタ（ソース領域２８）とベース（ｐ型チャネル領域２４）とはこの部位においても接合面を有しているので、寄生バイポーラ効果が電界効果トランジスタに及ぼす影響は小さくなり、その結果として、電界効果トランジスタの高周波特性が改善される。
【００２９】
上記の実施の形態例についての説明においては、ｎチャネル絶縁ゲート型電界効果トランジスタについて説明したが、半導体の導電型、すなわちｐ型とｎ型とを逆にすることによって、上記と同様の特徴を有する、本発明に係るｐチャネル絶縁ゲート型電界効果トランジスタの構成と製造が可能となる。
【００３０】
【発明の効果】
本発明の実施により、従来技術による絶縁ゲート型電界効果トランジスタのゲート抵抗の問題点と寄生バイポーラ効果の問題点とを解決し、優れた高周波特性を有する新規な絶縁ゲート型電界効果トランジスタおよびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る絶縁ゲート型電界効果トランジスタの構成を説明する図である。
【図２】本発明に係る絶縁ゲート型電界効果トランジスタの製造方法を説明する図である。
【図３】本発明に係る絶縁ゲート型電界効果トランジスタの製造方法を説明する図である。
【図４】従来技術による絶縁ゲート型電界効果トランジスタの構成を説明する図である。
【符号の説明】
１…ｐ型単結晶シリコン半導体基板、２…シリコン酸化膜、３…単結晶シリコン半導体層、４…ｐ型チャネル領域、５…ｎ型ソース領域、６…ｐ型ボディコンタクト領域、７…オフセット領域、８…ｎ型ドレイン領域、９…ゲート絶縁膜、１０…ゲート電極、１１…層間膜、１２…ソース電極、１３…ドレイン電極、２１…ｐ型単結晶シリコン半導体基板、２２…シリコン酸化膜、２３…単結晶シリコン半導体層、２４…ｐ型チャネル領域、２５…ゲート酸化膜、２６…ゲート電極、２７…オフセット領域、２８…ソース領域、２９…ボディコンタクト領域、３０…シリコン酸化膜、３１…ドレイン領域、３２…チタンシリサイド、３３…層間膜、３４…ソース電極、３５…ドレイン電極、１０１…単結晶シリコン半導体基板、１０２…シリコン酸化膜、１０３…単結晶シリコン半導体層、１０４…ｐ型チャネル領域、１０５…ｎ型ソース領域、１０６…ｐ型ボディコンタクト領域、１０７…オフセット領域、１０８…ｎ型ドレイン領域、１０９…ゲート絶縁膜、１１０…ゲート電極、１１１…層間膜、１１２…ソース電極、１１３…ドレイン電極。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an insulated gate field effect transistor and a method of manufacturing the same, and more particularly, to an insulated gate field effect transistor used at a high voltage and a large current and a method of manufacturing the same.
[0002]
[Prior art]
A conventional insulated gate field effect transistor is illustrated in FIGS. 4A, 4B and 4C and the structure thereof will be described.
[0003]
4A is a plan view of an example of an insulated gate field effect transistor according to the related art, FIG. 4B is a cross-sectional view taken along the line CC ′ of the field effect transistor shown in FIG. () Is a DD ′ cross-sectional view of the field-effect transistor shown in (a).
[0004]
In FIG. 4, an insulated gate field effect transistor is formed by using a semiconductor substrate having a stacked structure including a silicon oxide film 102 over a single crystal silicon semiconductor substrate 101 and a single crystal silicon semiconductor layer 103 over the silicon oxide film 102. The insulated gate field effect transistor has a p-type channel region 104, an n-type source region 105 connected to the channel region 104, and a source region connected to the channel region 104. A p-type body contact region 106 doped with an impurity at a concentration that forms an ohmic junction (at a junction with a metal) so as to be connected to the region 105 is connected to the channel region 104 and faces the source region 105. Has an offset region 107 which is n-type and doped with a lower concentration of impurity than the source region 105. An n-type drain region connected to the offset region 107 and doped with a higher concentration of impurities than the offset region 107; a gate insulating film 109 on the first main surface side of the channel region 104; A gate electrode 110 is provided thereon, and an interlayer film 111 is provided on the source region 105, the body contact region 106, the gate electrode 110, the offset region 107 and the drain region 108, and is connected to the source region 105 and the body contact region 106. It has a source electrode 112 and a drain electrode 113 connected to the drain region 108.
[0005]
Note that, in FIG. 4, the width of the offset region 107 (in the left-right direction) is smaller in (b) and (c) than in (a).
[0006]
The role of the body contact region 106 is to fix the potential of the body region of the field-effect transistor, stabilize transistor operation, and improve reliability.
[0007]
[Problems to be solved by the invention]
In the case of manufacturing the above-described insulated gate field effect transistor according to the related art, the dose for forming the body contact region 106 is substantially equal to the dose in the source region 105, the drain region 108, and the gate electrode 110. It has become. Therefore, when a p-type impurity, for example, boron is ion-implanted into the body contact region 106, boron is simultaneously implanted at a high concentration into the gate electrode 110, so that the gate electrode 110 has a low resistance by adding an n-type impurity. In this case, the p-type and the n-type cancel each other out, the resistance of the gate electrode 110 is not sufficiently reduced, and there is a limit to the improvement of the high-frequency characteristics. If the dose of the p-type impurity in the gate electrode 110 is high enough to form an ohmic junction and the addition of the n-type impurity is insufficient, a pn junction is formed in the gate electrode 110, This causes a disadvantage that the operation of the transistor becomes unstable.
[0008]
In the above-described insulated gate field effect transistor according to the related art, the parasitic bipolar effect caused by the parasitic bipolar transistor having the source region 105 as an emitter, the channel region 104 as a base, and the drain region 108 as a collector has a high frequency. This hindered the improvement of properties.
[0009]
The present invention has been made in view of the above-mentioned problems of the conventional technology, and an object of the present invention is to solve the problems of the gate resistance and the problem of the parasitic bipolar effect of the insulated gate field effect transistor according to the conventional technology. It is an object of the present invention to provide a novel insulated gate field effect transistor having excellent high frequency characteristics and a method for manufacturing the same.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, in the present invention, as described in claim 1,
In the single crystal silicon semiconductor layer of the laminated semiconductor substrate having a substrate insulating film on the first main surface side of the single crystal silicon semiconductor substrate and a single crystal silicon semiconductor layer on the first main surface side of the substrate insulating film A first conductivity type channel region, a second conductivity type source region connected to the channel region, and a first conductivity type body contact region connected to the channel region and connected to the source region. An offset region connected to the channel region and facing the source region, having the same conductivity type as the source region and doped with a lower concentration of impurity than the source region; and connecting the source to the offset region. A drain region having the same conductivity type as the region and having a higher impurity concentration than the offset region; and a gate insulating film on the first main surface side of the channel region. An insulated gate field effect transistor having a gate electrode on the first main surface side of the gate insulating film, having a source electrode connected to the source region and the body contact region, and a drain electrode connected to the drain region Wherein the junction between the body contact region and the source electrode is a Schottky junction, and a part of the channel region extends between the source region and the substrate insulating film. A gate type field effect transistor is formed.
[0011]
Further, in the present invention, as described in claim 2, a substrate insulating film is provided on the first main surface side of the single crystal silicon semiconductor substrate, and the single crystal silicon semiconductor is provided on the first main surface side of the substrate insulating film. A channel region of a first conductivity type, a source region of a second conductivity type connected to the channel region, and the channel region in the single crystal silicon semiconductor layer using a semiconductor substrate having a layered structure having layers. And a body contact region of the first conductivity type connected to the source region and connected to the source region; and a body contact region connected to the channel region and facing the source region and having the same conductivity type as the source region as compared with the source region. An offset region doped with a low concentration of impurity; and a drain region connected to the offset region and having the same conductivity type as the source region and doped with a higher concentration than the offset region. Forming a gate insulating film on the first main surface side of the channel region; forming a gate electrode on the first main surface side of the gate insulating film; Forming a source electrode connected to a body contact region and a drain electrode connected to the drain region, the method comprising the steps of: The concentration is lower than the concentration of the impurity added to form the source region and the concentration of the impurity added to form the drain region, and the junction between the body contact region and the source electrode is shot. The depth of a region where an impurity is added to form the source region is kept within a range where a key junction is formed. A region where a part of the channel region extends between the source region and the substrate insulating film, so that the region does not reach the plate insulating film. Configure the manufacturing method.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
In the embodiment of the present invention, the concentration of the impurity added to form the body contact region is lower than the concentration of the impurity added to form the source region and the drain region, and The junction with the source electrode is kept within a range where the junction becomes a Schottky junction, thereby preventing an increase in gate resistance, and providing a channel region below the source region, so that the source region becomes an emitter, the channel region becomes a base, The resistance of an external base region of a parasitic bipolar transistor having a region as a collector is reduced, the parasitic bipolar effect is suppressed, and the high-frequency characteristics of a field effect transistor are improved.
[0013]
Hereinafter, the present invention will be described in detail with reference to embodiments.
[0014]
(Embodiment 1)
1A is a plan view of an insulated gate field effect transistor according to an embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line AA ′ of the field effect transistor shown in FIG. FIG. 3C is a cross-sectional view of the field-effect transistor shown in FIG.
[0015]
In FIG. 1, a silicon oxide film 2 serving as a substrate insulating film is provided on a first main surface side of a p-type single crystal silicon semiconductor substrate 1, and a single crystal silicon semiconductor layer 3 is provided on a first main surface side of the silicon oxide film 2. An insulated gate field effect transistor is formed using a semiconductor substrate having a stacked structure having the first conductivity type in the single crystal silicon semiconductor layer 3 of the substrate having the stacked structure. a p-type channel region 4 and an n-type source region 5 of the second conductivity type formed so as to be connected to the channel region 4 and leave a part of the channel region 4 between the silicon oxide film 2 and A p-type body contact region 6 of a first conductivity type doped with an impurity having a concentration of, for example, about 5 × 10 ¹⁸ cm ⁻³ so as to be connected to the channel region 4 and connected to the source region 5; H An n-type offset region connected to the tunnel region and opposed to the source region, having the same conductivity type as the source region, and doped with an impurity at a lower concentration than the source region; A source region 5 and an n-type drain region 8 having the same conductivity type as the offset region 7 and doped with a higher concentration of impurities than the offset region 7. A gate insulating film 9 is formed on the first main surface side of the channel region 4. A gate electrode on the first main surface side of the gate insulating film, and an interlayer film on the source region, the body contact region, the gate electrode, the offset region and the drain region , A source electrode 12 connected to the source region 5 and the body contact region 6, and a drain electrode 13 connected to the drain region 8.
[0016]
In FIG. 1, the width (left and right directions) of the offset region 7 is drawn such that the width in (b) and (c) is smaller than the width in (a).
[0017]
In the insulated gate field effect transistor, the body contact region 6 is doped with an impurity having a concentration lower than that of the prior art, for example, a concentration of about 5 × 10 ¹⁸ cm ^−3. The junction with the source electrode 12 is a Schottky junction, which is the first feature of the insulated gate field effect transistor according to the present invention. Further, as shown in FIG. 1B, a part of the channel region 4 extends between the source region 5 and the silicon oxide film 2, and this is the insulated gate field effect according to the present invention. This is the second feature of the transistor.
[0018]
The first characteristic, that is, the problem that the resistance of the gate electrode 10 is not sufficiently reduced by the Schottky junction between the body contact region 6 and the source electrode 12 is solved. That is, the field effect transistor is an n-channel type, and the gate electrode 10 has a low resistance by adding an n-type impurity, but the junction between the body contact region 6 and the source electrode 12 is a Schottky junction. If there is, the concentration of the p-type impurity added to the gate electrode 10 at the time of adding the impurity to the body contact region 6 (this acts to cancel the n-type for lowering the resistance) is low. However, the resistance is still sufficiently reduced, and as a result, the high frequency characteristics of the field effect transistor are improved without any trouble. In addition, a pn junction is not formed in the gate electrode 10, and there is no inconvenience that the transistor operation becomes unstable due to such a pn junction.
[0019]
According to the second feature, the parasitic bipolar effect of the parasitic bipolar transistor having the source region 5 as the emitter, the channel region 4 as the base, and the drain region 8 as the collector can be suppressed to improve the high-frequency characteristics. That is, as is apparent from a comparison between the present embodiment (FIG. 1B) and the prior art example (FIG. 4B), the present embodiment is different from the prior art example. There is a portion where a portion of the channel region 4 extends between the source region 5 and the silicon oxide film 2. Since this portion is not easily affected by the positive potential of the collector (drain region 8), the Since the base (channel region 4) becomes an external base region and the current path cross-sectional area is sufficiently large, the resistance of the external base region is reduced, and the emitter (source region 5) and the base (channel region 4) are separated. Since this portion also has a junction surface, the effect of the parasitic bipolar effect on the field effect transistor is reduced, and as a result, the high frequency characteristics of the field effect transistor are improved.
[0020]
(Embodiment 2)
An example of a method for manufacturing an insulated gate field effect transistor according to the present invention will be described with reference to FIGS. 2 (b) and 3 (a) are cross-sectional views corresponding to FIG. 1 (b), and FIGS. 2 (c) and 3 (b) are FIG. 1 (c). It is sectional drawing corresponding to FIG.
[0021]
A semiconductor substrate having a stacked structure having a silicon oxide film 22 on a first main surface side of a p-type single crystal silicon semiconductor substrate 21 and a single crystal silicon semiconductor layer 23 on a first main surface side of the silicon oxide film 22 is used. To form the p-type channel region 24, boron ion implantation and diffusion are performed, and then, after forming a gate oxide film 25, polycrystalline silicon is deposited to form a gate electrode 26. For example, an offset region 27 to which a low-concentration impurity is added by, for example, phosphorus ion implantation is formed (FIG. 2A).
[0022]
After a photoresist is formed in a desired region, ion implantation and diffusion of arsenic, for example, at a dose of 3 × 10 ¹⁵ cm ⁻² are performed to form a source region 28 (FIG. 2B). In this case, arsenic ion implantation is also performed on a part of the p-type channel region 24, and the implantation depth is kept within a range that does not reach the silicon oxide film 22. A portion where a part of the p-type channel region 24 extends is left.
[0023]
After a photoresist is formed again in a desired region, boron is ion-implanted at a dose of, for example, 2 × 10 ¹⁴ cm ⁻² to form the body contact region 29 (FIG. 2C). In this case, unlike the prior art, the dose of boron (2 × 10 ¹⁴ cm ⁻² ) is set lower than the dose of arsenic (3 × 10 ¹⁵ cm ⁻² ), and the impurity concentration in the body contact region 29 is reduced. Is lower than the impurity concentration in the source region 28, and is in a range where the junction between the source electrode 34 and the body contact region 29 formed in a later step becomes a Schottky junction.
[0024]
Next, a silicon oxide film 30 is deposited, and the silicon oxide film 30 is processed using, for example, reactive ion etching as anisotropic etching (FIGS. 2B and 2C).
[0025]
In order to form the drain region 31, ion implantation and diffusion of arsenic, for example, at a dose of 3 × 10 ¹⁵ cm ⁻² are performed, and then, for example, titanium silicide 32 is deposited on the gate electrode 26, the source region 28, and the body contact region 29. After forming on the drain region 31, an interlayer film 33 is deposited, and a contact hole is opened in a window. By depositing aluminum, for example, as the source electrode 34 and the drain electrode 35, the insulated gate field effect transistor according to the present invention is completed (FIGS. 3A and 3B).
[0026]
Through the above steps, the insulated gate field effect transistor according to the present invention is manufactured. In this case, if the above-described ion implantation is performed in accordance with the dose amount described for each, the concentration of the impurity added to form body contact region 29 will be the same as that of the impurity added to form source region 28. The concentration and the concentration of the impurity added to form the drain region 31 are lower, and the junction between the body contact region 29 and the source electrode 34 is a Schottky junction. Further, no pn junction is formed in the gate electrode 26.
[0027]
In the insulated gate field effect transistor manufactured according to the present embodiment, the body contact region 29 is doped with an impurity having a concentration lower than that of the prior art, as described above. The junction between the gate electrode 26 and the source electrode 34 is a Schottky junction, which solves the problem that the resistance of the gate electrode 26 is not sufficiently reduced. That is, this field-effect transistor is an n-channel type, and the gate electrode 26 has a low resistance by adding an n-type impurity, but the junction between the body contact region 29 and the source electrode 34 is a Schottky junction. If there is, the concentration of the p-type impurity added to the gate electrode 26 at the time of adding the impurity to the body contact region 29 (this acts to cancel the n-type for lowering the resistance) is low. However, the resistance is still sufficiently reduced, and as a result, the high frequency characteristics of the field effect transistor are improved without any trouble. In addition, a pn junction is not formed in the gate electrode 10, and there is no inconvenience that the transistor operation becomes unstable due to such a pn junction.
[0028]
In the insulated gate field effect transistor manufactured according to the present embodiment, a part of p-type channel region 24 extends between source region 28 and silicon oxide film 22 as described above. There is a site. This makes it possible to suppress the parasitic bipolar effect of the parasitic bipolar transistor having the source region 28 as the emitter, the p-type channel region 24 as the base, and the drain region 31 as the collector, thereby improving the high-frequency characteristics. That is, since the above-mentioned portion is hardly affected by the positive potential of the collector (drain region 31), the base (p-type channel region 24) in this portion becomes an external base region and its current path cross-sectional area is sufficiently large. Since the resistance of the external base region is reduced, and the emitter (source region 28) and the base (p-type channel region 24) also have a junction surface at this portion, the parasitic bipolar effect is reduced in the field effect transistor. The influence is reduced, and as a result, the high frequency characteristics of the field effect transistor are improved.
[0029]
In the description of the above embodiment, the n-channel insulated gate field effect transistor has been described. However, by reversing the conductivity type of the semiconductor, that is, the p-type and the n-type, the same features as described above are obtained. The p-channel insulated gate field effect transistor according to the present invention can be configured and manufactured.
[0030]
【The invention's effect】
By implementing the present invention, the problem of the gate resistance and the problem of the parasitic bipolar effect of the insulated gate field effect transistor according to the prior art are solved, and a novel insulated gate field effect transistor having excellent high frequency characteristics and its manufacture A method can be provided.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration of an insulated gate field effect transistor according to the present invention.
FIG. 2 is a diagram illustrating a method for manufacturing an insulated gate field effect transistor according to the present invention.
FIG. 3 is a diagram illustrating a method for manufacturing an insulated gate field effect transistor according to the present invention.
FIG. 4 is a diagram illustrating a configuration of a conventional insulated gate field effect transistor.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... p-type single crystal silicon semiconductor substrate, 2 ... silicon oxide film, 3 ... single crystal silicon semiconductor layer, 4 ... p-type channel region, 5 ... n-type source region, 6 ... p-type body contact region, 7 ... offset region , 8 n-type drain region, 9 gate insulating film, 10 gate electrode, 11 interlayer film, 12 source electrode, 13 drain electrode, 21 p-type single crystal silicon semiconductor substrate, 22 silicon oxide film, 23 ... single crystal silicon semiconductor layer, 24 ... p-type channel region, 25 ... gate oxide film, 26 ... gate electrode, 27 ... offset region, 28 ... source region, 29 ... body contact region, 30 ... silicon oxide film, 31 ... Drain region, 32: titanium silicide, 33: interlayer film, 34: source electrode, 35: drain electrode, 101: single crystal silicon semiconductor substrate, 102: silicon Oxide film, 103 single-crystal silicon semiconductor layer, 104 p-type channel region, 105 n-type source region, 106 p-type body contact region, 107 offset region, 108 n-type drain region, 109 gate insulation Film 110, gate electrode, 111 interlayer film, 112 source electrode, 113 drain electrode.

Claims

In the single crystal silicon semiconductor layer of the laminated semiconductor substrate having a substrate insulating film on the first main surface side of the single crystal silicon semiconductor substrate and a single crystal silicon semiconductor layer on the first main surface side of the substrate insulating film A first conductivity type channel region, a second conductivity type source region connected to the channel region, and a first conductivity type body contact region connected to the channel region and connected to the source region. An offset region connected to the channel region and facing the source region, having the same conductivity type as the source region and doped with a lower concentration of impurity than the source region; and connecting the source to the offset region. Having a drain region doped with a higher concentration of impurities than the offset region with the same conductivity type as the region,
A gate insulating film on the first main surface side of the channel region;
A gate electrode on a first main surface side of the gate insulating film;
A source electrode connected to the source region and the body contact region, and an insulated gate field effect transistor having a drain electrode connected to the drain region,
The junction between the body contact region and the source electrode is a Schottky junction,
An insulated gate field effect transistor, wherein a part of the channel region extends between the source region and the substrate insulating film.

Using a semiconductor substrate having a stacked structure including a substrate insulating film on a first main surface side of a single crystal silicon semiconductor substrate and a single crystal silicon semiconductor layer on a first main surface side of the substrate insulating film,
In the single crystal silicon semiconductor layer, a first conductivity type channel region, a second conductivity type source region connected to the channel region, and a second conductivity type source region connected to the channel region and connected to the source region. A body contact region of conductivity type 1 and an offset region connected to the channel region and facing the source region, the offset region being of the same conductivity type as the source region and doped with a lower concentration of impurity than the source region; Forming a drain region connected to the offset region and doped with a higher concentration of impurities than the offset region with the same conductivity type as the source region;
Forming a gate insulating film on the first main surface side of the channel region;
Forming a gate electrode on the first main surface side of the gate insulating film;
Forming a source electrode connected to the source region and the body contact region, and forming a drain electrode connected to the drain region.
The concentration of the impurity added to form the body contact region is lower than the concentration of the impurity added to form the source region and the concentration of the impurity added to form the drain region, and A junction between the body contact region and the source electrode is limited to a range that is a Schottky junction,
A part of the channel region extends between the source region and the substrate insulating film while keeping a depth of a region where an impurity is added to form the source region within a range not reaching the substrate insulating film. A method of manufacturing an insulated gate field effect transistor, characterized by leaving existing portions.