JP2005311311A - Semiconductor device, manufacturing method of the semiconductor device, and semiconductor integrated circuit - Google Patents

Semiconductor device, manufacturing method of the semiconductor device, and semiconductor integrated circuit Download PDF

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Tatsu Kato
Teruo Takizawa
達 加藤
照夫 瀧澤
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Seiko Epson Corp
セイコーエプソン株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device including a MOS transistor, having a source-to-body tie structure which can efficiently absorb positive holes generated by impact ionization phenomenon, and to provide its manufacturing method. <P>SOLUTION: The semiconductor device comprises an insulating layer 8; a semiconductor layer 10 arranged above the insulating layer 8; a gate insulating layer 20 arranged in the upper part of the semiconductor layer 10; a gate electrode 22 arranged in the upper part of the gate insulating layer 20; a source region 26a and a drain region 26b which are arranged in the semiconductor layer 10; a body region 12 in the semiconductor layer 10 but not belonging to the source region 26a and the drain region 26b; and a body contact region 30, which is arranged so that the source region 26a is divided into a plurality of regions, and joints with the body region 12. The body contact region 30 is a compound, consisting of the semiconductor of the semiconductor layer 10 and a metal. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、ボディ領域とソース領域とが接続されたいわゆるソースボディタイ構造を有する半導体装置、半導体装置の製造方法および半導体集積回路に関する。 The present invention relates to a semiconductor device having a so-called source-body tie structure and the body region and the source region are connected to a manufacturing method and a semiconductor integrated circuit of the semiconductor device.

絶縁層上に設けられた半導体層(SOI層:Silicon On Insulator層)に設けられた絶縁ゲート型トランジスタは、バルク状の半導体層に形成する場合と比して低消費電力、高速動作が実現できるデバイスとして、近年研究開発が進められている。 Semiconductor layer provided on the insulating layer: an insulated gate transistor provided on (SOI layer Silicon On Insulator layer) is a low power, high speed operation can be realized compared with the case of forming a bulk semiconductor layer as a device, research and development has been advanced in recent years. このようなSOI層に設けられた絶縁ゲート型電界効果型トランジスタにおいて、ソース領域とボディ領域とを接続したいわゆるソース・ボディタイ構造を有するものがある。 In an insulated gate field effect transistor provided on such an SOI layer, those having a so-called source-body tie structure that connects the source region and the body region. 図8に、従来例にかかるソース・ボディタイ構造のMOSトランジスタを含む半導体装置の平面図を示し、図9(A)に、図XにおけるA−A線に沿った断面図を、図9(B)に、B−B線に沿った断面図を示す。 Figure 8 shows a plan view of a semiconductor device including a MOS transistor of the source-body tie structure according to the conventional example, in FIG. 9 (A), a sectional view along line A-A in FIG. X, FIG. 9 ( in B), a sectional view taken along the line B-B. 従来例にかかる半導体装置として、nチャネル型のMOSトランジスタがSOI層上に設けられているものを例示する。 As a semiconductor device according to the conventional example, illustrates what n-channel type MOS transistor is provided on the SOI layer. 従来例にかかる半導体装置では、半導体層110の上に設けられたゲート絶縁層120およびゲート電極122を含む。 In the semiconductor device according to the conventional example, a gate insulating layer 120 and the gate electrode 122 provided on the semiconductor layer 110. 半導体層110には、n型の高濃度不純物領域からなるソース領域126aとドレイン領域126bとが設けられる。 The semiconductor layer 110 includes a source region 126a and drain region 126b is provided consisting of n-type high concentration impurity region. そして、ソース領域126aは、ボディコンタクト領域130により複数に分割されて設けられている。 The source region 126a is provided is divided into a plurality by the body contact region 130. ボディコンタクト領域130は、p型の不純物領域で構成され、ボディ領域112と接合されるように設けられている。 Body contact region 130 is composed of a p-type impurity region is provided so as to be joined with the body region 112.

ソース領域126aおよびドレイン領域126bには、それぞれコンタクト部140が設けられている。 The source region 126a and drain region 126b, a contact portion 140, respectively. ゲート電極122の下方でインパクトイオン化により生じた正孔は、ボィコンタクト領域130を経てコンタクト部140に吸収されることになる。 Holes generated by impact ionization below the gate electrode 122 will be absorbed by the contact portion 140 via the ball I contact region 130. ソース・ボディタイ構造のMOSトランジスタでは、このようにインパクトイオン化により生じた正孔を吸収することができるために、基板浮遊効果が低減された半導体装置を提供できるのである。 In MOS transistor of source-body tie structure, in order to be able to absorb the holes generated by this way impact ionization is able to provide a semiconductor device substrate floating effect is reduced.
特開2002−111005号公報 JP 2002-111005 JP

上述したように従来例にかかる半導体装置では、ゲート電極122下で生じたインパクトイオンは、ボディ領域112からボディコンタクト領域130を経てコンタクト部140から吸収される。 In the semiconductor device according to the conventional example as described above, impact ions generated under the gate electrode 122 is absorbed from the contact portion 140 through the body contact region 130 from the body region 112. つまり、インパクトイオン化により発生した正孔は、長い距離を移動して吸収されることになり、近年の高速スイッチング特性の要請のもとでは、ソース・ボディタイ構造の効果を十分に発揮できないことがあった。 In other words, holes generated by impact ionization, will be absorbed by moving a long distance, under the recent demand of high-speed switching characteristics, can not be sufficiently exhibit the effect of source-body tie structure there were.

本発明の目的は、インパクトイオン化現象により生じた正孔を効率よく吸収することができるソース・ボディタイ構造を有するMOSトランジスタを含む、半導体装置およびその製造方法を提供することにある。 An object of the present invention, includes a MOS transistor having a source-body tie structure capable of efficiently absorbing holes generated by impact ionization is to provide a semiconductor device and a manufacturing method thereof.

本発明の他の目的は、ソース・ボディタイ構造を有するMOSトランジスタを適用した半導体集積回路を提供することにある。 Another object of the present invention is to provide a semiconductor integrated circuit using a MOS transistor having a source-body tie structure.

1. 1. 半導体装置 本発明の半導体装置は、絶縁層と、 The semiconductor device a semiconductor device of the present invention includes an insulating layer,
前記絶縁層の上方に設けられた半導体層と、 A semiconductor layer provided over the insulating layer,
前記半導体層の上方に設けられたゲート絶縁層と、 A gate insulating layer provided over the semiconductor layer,
前記ゲート絶縁層の上方に設けられたゲート電極と、 A gate electrode provided above the gate insulating layer,
前記半導体層に設けられたソース領域およびドレイン領域と、 A source region and a drain region provided in the semiconductor layer,
前記半導体層において、ソース領域およびドレイン領域以外であるボディ領域と、 In the semiconductor layer, a body region other than the source and drain regions,
前記ソース領域を複数に分割するように設けられ、前記ボディ領域と接合するボディコンタクト領域と、を含み、 It is provided so as to divide the source area into a plurality, wherein the body contact region to be joined with the body region,
前記ボディコンタクト領域は、前記半導体層の半導体と金属との化合物である。 The body contact region is a compound of the semiconductor and the metal of the semiconductor layer.

本発明の半導体装置によれば、ボディ領域とボディコンタクト領域とがショットキー接合をしている。 According to the semiconductor device of the present invention, it is a Schottky junction with the body region and the body contact region. そのため、MOSトランジスタを動作させたときにインパクトイオン化現象により発生した正孔は、コンタクト部まで移動することなく、ボディコンタクト領域に直接吸収されることができる。 Therefore, holes generated by impact ionization when operating the MOS transistors without moving to the contact portion, can be absorbed directly into the body contact region. その結果、ボディ領域で発生した正孔の吸収を良好に行なうことができ、高電圧を印加した場合でも基板浮遊効果が低減され特性の良好な半導体装置を提供することができる。 As a result, it is possible to carry out satisfactorily the holes absorption generated in the body region, floating body effects even when a high voltage is applied can be provided a good semiconductor device of reduced properties.

なお、本発明において、特定のA層の上方に設けられたB層というとき、A層の上に直接B層が設けられている場合と、A層の上に他の層を介してB層が設けられている場合とを含む。 In the present invention, the term B layer disposed above a specific layer A, and if direct B layer on the A layer is provided, the B layer through another layer on top of layer A and a case where provided.

本発明の半導体装置において、前記ボディコンタクト領域は、シリサイド化合物からなることができる。 In the semiconductor device of the present invention, the body contact region may consist of silicide compound. この態様によれば、より簡易な工程によりボディコンタクト領域が形成された半導体装置を提供することができる。 According to this aspect, it is possible to provide a semiconductor device body contact region is formed by a simpler process.

本発明の半導体装置において、前記ボディ領域と、前記ボディコンタクト領域とは、ショットキー接合されていることができる。 In the semiconductor device of the present invention, said body region, said body contact region can be Schottky junction.

本発明の半導体装置において、少なくとも前記ソース領域の上にシリサイド層が設けられ、前記ソース領域とシリサイド層とは、オーミック接合されていることができる。 In the semiconductor device of the present invention, at least silicide layer is provided on the source region, the source region and the silicide layer can have ohmic contact.

本発明の半導体装置において、さらに、前記ソース領域および前記ボディコンタクト領域と接触するように設けられたコンタクト部と、を含むことができる。 In the semiconductor device of the present invention, it can further comprise a contact portion provided in contact with the source region and the body contact region.

2. 2. 半導体装置の製造方法 本発明の半導体装置の製造方法は、 The method of manufacturing a semiconductor device manufacturing method of the semiconductor device of the present invention,
(a)絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成し、 (A) forming a gate insulating layer on the semiconductor layer provided on the insulating layer,
(b)前記ゲート絶縁層の上方にゲート電極を形成し、 (B) forming a gate electrode over the gate insulating layer,
(c)前記半導体層の所定の領域を覆うマスク層を形成した後に前記半導体層に不純物を導入することによりソース領域およびドレイン領域を形成し、 (C) forming a source region and a drain region by introducing an impurity into the semiconductor layer after forming the mask layer covering a predetermined region of the semiconductor layer,
(d)前記第1マスク層に覆われていた領域にシリサイド層を形成することにより、前記ソース領域を分割するようにボディコンタクト領域を形成すること、を含む。 (D) by forming a silicide layer on said first region which has been covered with the mask layer comprises, forming a body contact region so as to divide the source region.

本発明の半導体装置の製造方法によれば、後の工程で形成されるボディコンタクト領域が形成される領域を覆うマスク層を形成した後に、ソース領域およびドレイン領域の形成が行われる。 According to the manufacturing method of the semiconductor device of the present invention, the body contact region formed in a later step after forming a mask layer covering a region to be formed, formation of the source and drain regions is performed. その後、マスク層に覆われていた領域にシリサイド層を形成することで、前記ソース領域を分割するようにボディコンタクト領域が形成される。 Then, by forming a silicide layer in a region covered with the mask layer, the body contact region so as to divide said source region is formed. これにより、ボディ領域とボディコンタクト領域とがショットキー接合された半導体装置を製造することができる。 Thus, it is possible to manufacture a semiconductor device comprising a body region and the body contact region are Schottky junction.

本発明の半導体装置の製造方法において、前記(c)は、前記ソース領域およびドレイン領域を形成した後に、該ソース領域およびドレイン領域の上に、他のシリサイド層を形成すること、を含むことができる。 In the method of the present invention, the (c), after forming the source and drain regions, on the said source and drain regions, forming another silicide layer, it may include it can. この態様によれば、ソース領域およびドレイン領域の上方に、ボディコンタクト領域を構成するシリサイド層とは異なる他のシリサイド層を形成することができる。 According to this embodiment, above the source region and the drain region, it can be formed different from the silicide layer and the silicide layer forming the body contact region.

本発明の半導体装置の製造方法において、前記(d)は、前記ボディコンタクト領域が形成される領域以外を覆う他のマスク層を形成した後に行われることができる。 In the method of the present invention, the (d) may be performed after formation of the other mask layer covering a region other than the region where the body contact region is formed. この態様によれば、ボディコンタクト領域を構成するシリサイド層と、ソース領域およびドレイン領域の上方に形成されるシリサイド層とを作り分けることができる。 According to this aspect, it is possible to separately form a silicide layer forming a body contact region, and a silicide layer formed above the source and drain regions.

3. 3. 半導体集積回路 本発明の半導体集積回路は、1. The semiconductor integrated circuit of the semiconductor integrated circuit present invention, 1. の項に記載の半導体装置がパストランジスタとして用いられている。 The semiconductor device according to the section is used as a pass transistor. 従来技術によるSOIデバイスをパストランジスタとして用いた場合、インパクトイオンにより発生したホールを、効率よくソース電極へ引き抜く事が出来なかった為、集積回路の安定動作や高速動作に問題が生じていた。 When using an SOI device according to the prior art as a pass transistor, the holes generated by impact ionization efficiently because they could not be pulled out to the source electrode, a problem has occurred in the stable operation and high-speed operation of the integrated circuit. 本発明にかかる半導体装置は、上述したソース・ボディタイ型のトランジスタであり、設けられたショットキー接合により効率の良いホール引き抜きが可能となるため、低消費電力でありかつ高速動作が可能となる。 The semiconductor device according to the present invention is a transistor of the source-body tie type mentioned above, since the good hole extracting efficiency by Schottky junction provided becomes possible, thereby enabling is high speed operation and low power consumption . その結果、本発明によれば、低消費電力化および高速化が図られた半導体集積回路を提供することができる。 As a result, according to the present invention, it is possible to provide a semiconductor integrated circuit power consumption and high speed is achieved. なお、本発明において、パストランジスタとは、一方の回路ブロックと他方の回路ブロックとを接続するためのトランジスタである。 In the present invention, the pass transistor is a transistor for connecting the circuit blocks of one of the circuit blocks and the other.

以下に、本発明の実施の形態の一例について説明する。 Hereinafter, an example embodiment of the present invention.

1. 1. 第1の実施の形態 (半導体装置) First Embodiment (semiconductor device)
図1は、本実施の形態の半導体装置を模式的に示す平面図であり、図2(A)は、図1のA−A線に沿った断面図であり、図2(B)は、図1のB−B線に沿った断面図である。 1, the semiconductor device of this embodiment is a plan view schematically illustrating, FIG. 2 (A) is a sectional view taken along the line A-A of FIG. 1, FIG. 2 (B), it is a sectional view taken along line B-B of FIG.

半導体層10の上に、ゲート絶縁層20およびゲート電極22が形成されている。 On the semiconductor layer 10, the gate insulating layer 20 and the gate electrode 22 is formed. 図1に示すように、ゲート電極22を挟んで一方の半導体層10には、ドレイン領域26bが設けられ、他方の半導体層10には、ソース領域26aが設けられている。 As shown in FIG. 1, on one of the semiconductor layer 10 through the gate electrode 22, the drain region 26b is provided on the other of the semiconductor layer 10, the source region 26a is provided. ソース領域およびドレイン領域26a,26bには、上層に設けられる配線(図示せず)と接続するためのコンタクト部40a,40bが形成されている。 Source and drain regions 26a, the 26b, the contact portion 40a for connection with provided on the upper layer wiring (not shown), 40b are formed. ソース領域26aは、ボディコンタクト領域30により分割して設けられている。 The source regions 26a are provided by dividing the body contact region 30. ボディコンタクト領域30は、半導体層10の半導体と金属との化合物からなり、ボディ領域12とコンタクト部40aを接続するために設けられている。 Body contact region 30 is made of a compound of the semiconductor and the metal of the semiconductor layer 10 is provided for connecting the body region 12 and the contact portion 40a. ボディコンタクト領域30を構成する半導体と金属との化合物は、たとえば、シリサイドであることができる。 Compounds of the semiconductor and the metal constituting the body contact region 30 can be, for example, silicide. このときボディ領域の不純物濃度は半導体装置(トランジスタ)の閾値調整のため10 19 [cm -3 ]以下に設定されており、それゆえ半導体であるボディ領域12とシリサイドであるボディコンタクト領域30とはショットキー接触することとなる。 At this time the impurity concentration of the body region is set to 10 19 [cm -3] or less for threshold adjustment of the semiconductor device (transistor), and the body contact region 30 is a body region 12 and the silicide is therefore semiconductor so that the Schottky contact.

また、ソース領域26aおよびドレイン領域26bの上には、シリサイド層32が形成されている。 Further, on the source region 26a and drain region 26b is silicide layer 32 is formed. シリサイド層32は、ボディコンタクト領域30を構成することができるシリサイド層とは、異なる仕事関数を有する材質で形成されている。 Silicide layer 32, the silicide layer can constitute a body contact region 30 are formed of a material having a different work function. 具体的には、シリサイド層32は、ソース領域26aとオーミック接触を形成するような材質で形成されている。 Specifically, silicide layer 32 is formed of a material so as to form an ohmic contact with the source region 26a.

ソース領域26bに設けられたコンタクト部40aは、ソース領域26aおよびボディコンタクト領域30の双方と接触するように設けられている。 Contact portion 40a provided on the source region 26b is provided in contact with both the source region 26a and the body contact region 30. このような態様をとることで、一のコンタクト部40aでボディコンタクト領域30からの正孔の吸収も兼ねることができる。 By taking such a manner, it is possible in one of the contact portions 40a also serves as a hole absorption from the body contact region 30.

本実施の形態の半導体装置の利点は以下の通りである。 An advantage of the semiconductor device of this embodiment is as follows.

本実施の形態の半導体装置は、ボディ領域12とソース領域とが接続されたソース・ボディタイ型のトランジスタにおいて、ボディコンタクト領域30が半導体層10の半導体と金属との化合物で形成されている。 The semiconductor device of the present embodiment, in the source-body-tied transistor body region 12 and source region are connected, the body contact region 30 is formed of a compound of the semiconductor and the metal of the semiconductor layer 10. 本実施の形態の半導体装置の利点について、従来例にかかる半導体装置と比較するために、例えばnチャネル型トランジスタについて、図10,11を参照しながら説明する。 The advantages of the semiconductor device of this embodiment, for comparison with the semiconductor device according to the conventional example, for example, the n-channel transistor, will be described with reference to FIGS. 10 and 11. 図10は、本実施の形態の半導体装置のボディ領域12、ボディコンタクト領域30のエネルギーバンド図を示し、(A)は、ゲート電圧が印加される前の状態を示し、(B)は、ゲート電圧が印加された後の状態を示す図である。 Figure 10 is a body region 12 of the semiconductor device of this embodiment, it shows an energy band diagram of a body contact region 30, (A) shows a state before the gate voltage is applied, (B), the gate it is a diagram showing a state after a voltage is applied. 図11は、図8,9に示した従来例にかかる半導体装置のMOSトランジスタを動作させた場合のボディ領域112、ボディコンタクト領域130のエネルギーバンド図を示す。 Figure 11 is a body region 112 of the case of operating the MOS transistor of the semiconductor device according to the conventional example shown in FIGS. 8 and 9 shows an energy band diagram of the body contact region 130. 図11に示すように、従来例にかかる半導体装置では、ドレイン領域とボディ領域との境界でインパクトイオン化により発生した正孔は、長い穏やかなポテンシャルの中を走らなくてはならない。 As shown in FIG. 11, in the semiconductor device according to the conventional example, holes generated by impact ionization at the boundary between the drain region and the body region must be run through a long gentle potential. そのため、基板浮遊効果を抑制するためにソース・ボディタイ構造を採用した場合でも、ドレイン領域にかかる電圧によっては十分な高速動作性を確保することができない場合がある。 Therefore, even when adopting the source-body tie structure to suppress the substrate floating effect, it may be impossible to ensure a sufficiently high speed operation property by a voltage applied to the drain region. ついで、本実施の形態の半導体装置について説明する。 Next, a description will be given of a semiconductor device of this embodiment. 図10(A)に示すように、ボディ領域12である低濃度のp型不純物領域のフェルミレベルがボディコンタクト領域30であるシリサイド層のフェルミレベルとつり合うためにショットキー障壁が形成されている。 As shown in FIG. 10 (A), the Schottky barrier to balance the Fermi level of the low-concentration silicide layer Fermi level of the p-type impurity region is body contact region 30 are formed in the body region 12. トランジスタが動作されると、ゲート電極22から電界の影響を受けて図10(B)に示すようにエネルギーバンドが変調される。 When the transistor is operated, an energy band as shown in FIG. 10 (B) under the influence of an electric field from the gate electrode 22 is modulated. そのため、インパクトイオン化により生じた正孔は、障壁がなくなるために、シリサイド層で形成されたボディコンタクト領域30に流れこむことができる。 Therefore, the holes generated by impact ionization can be to the barrier is eliminated, it flows into the body contact region 30 formed in the silicide layer. この現象により、本実施の形態の半導体装置では、インパクトイオン化により生じた正孔を良好にボディコンタクト領域30に吸収させることができる。 This phenomenon, in the semiconductor device of the present embodiment can be favorably absorbed by the body contact region 30 holes generated by impact ionization. その結果、基板浮遊効果などのキンク効果を抑制し、かつ、低消費電力化および高速動作性が図られた半導体装置を提供することができる。 As a result, to suppress the kink effect, such as a substrate floating effect, and can provide a semiconductor device that low power consumption and high speed operation is achieved. なお、上記利点についてはnチャネル型に限定されるものではない。 It is not limited to the n-channel type for the above advantages.

(半導体装置の製造方法) (Method of manufacturing a semiconductor device)
次に、本実施の形態の半導体装置の製造方法について図3〜7を参照しながら説明する。 Next, a method of manufacturing the semiconductor device of this embodiment is described with reference to FIGS. 3-7 for. なお、以下に説明する製造方法において、具体例として記載した数値は、nチャネル型のMOSトランジスタを形成する場合を記載したものである。 In the production method described below, the numerical values ​​set forth as specific examples are those described the case of forming the n-channel type MOS transistor. なお、図5〜7において、(A)は、図2(A)に該当する箇所の製造工程を示し、(B)は、図2(B)に該当する箇所の製造工程を示すものである。 Incidentally, in FIG. 5 to 7, (A) shows a manufacturing process of the portion corresponding to FIG. 2 (A), (B) shows a manufacturing process of the portion corresponding to FIG. 2 (B) .

(1)まず、図3に示すように、支持基板6上の絶縁層8の上に設けられた半導体層10からなるSOI基板10Aを準備する。 (1) First, as shown in FIG. 3, an SOI substrate 10A made of a semiconductor layer 10 provided on the insulating layer 8 on the supporting substrate 6. SOI基板10Aとしては、支持基板6の上に絶縁層8および半導体層10が積層された基板を用いた場合を例として説明するが、これに限定されず、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。 The SOI substrate 10A, but will be described as an example the case of using a substrate having an insulating layer 8 and the semiconductor layer 10 are stacked on the support substrate 6 is not limited thereto, SIMOX (Separation by Implanted Oxgen) substrate, or the like can be used bonded substrate or a laser annealing the substrate. 半導体層10としては、たとえば、Si、Si−Ge、GaAs、InP、GaP、GaNなどを用いることができる。 As the semiconductor layer 10, for example, it can be used Si, Si-Ge, GaAs, InP, GaP, GaN and the like. また、準備されたSOI基板10Aの半導体層10の膜厚が所望の膜厚と異なる場合には、犠牲酸化やフッ酸によるウェットエッチングを行なうことによりその膜厚を調整する。 Also, if the film thickness of the semiconductor layer 10 of the prepared SOI substrate 10A is different from the desired film thickness, to adjust the film thickness by performing the wet etching by sacrificial oxidation and hydrofluoric acid.

ついで、図3に示すように、しきい値の調整のために、所定の導電型の不純物を半導体層10に導入する。 Then, as shown in FIG. 3, in order to adjust the threshold, introducing a predetermined conductivity type impurity into the semiconductor layer 10. この不純物の導入は、イオン注入法により行なうことができる。 The introduction of the impurity may be performed by ion implantation. たとえば、半導体層10として、膜厚が50nmの単結晶シリコン層を用いて、nチャネル型のMOSトランジスタを形成する場合には、不純物としてBF を用い30keVのエネルギーで1〜5E 12 /cm 程度打ち込むことができる。 For example, as the semiconductor layer 10, thickness using a single crystal silicon layer of 50 nm, in the case of forming the n-channel type MOS transistor, 1~5E 12 / cm 2 at an energy of 30keV with BF 2 as an impurity it can be implanted degree.

(2)次に、図4に示すように、ゲート絶縁層20およびゲート電極22の形成を行なう。 (2) Next, as shown in FIG. 4, performs the formation of the gate insulating layer 20 and the gate electrode 22. ゲート絶縁層20は、たとえば、熱酸化法により酸化シリコン膜を形成することができる。 The gate insulating layer 20 is, for example, it is possible to form a silicon oxide film by thermal oxidation. ついで、ゲート絶縁層20の上に、ゲート電極22のための導電層(図示せず)を形成する。 Then, on the gate insulating layer 20 to form a conductive layer for the gate electrode 22 (not shown). 導電層としては、たとえば、多結晶シリコン層を200nm程堆積することができる。 The conductive layer, for example, a polycrystalline silicon layer can be deposited as 200 nm. その後、この導電層を公知のリソグラフィーおよびエッチング技術によりパターニングすることによりゲート電極22が形成される。 Thereafter, the gate electrode 22 is formed by patterning the conductive layer by a known lithography and etching techniques.

(3)次に、図5(A),(B)に示すように、ゲート電極22の側面にサイドウォール絶縁層24を形成する。 (3) Next, FIG. 5 (A), forming a sidewall insulating layer 24, the side surfaces of the gate electrode 22 as shown in (B). サイドウォール絶縁層24の形成は、たとえば、以下のようにして行なうことができる。 Forming sidewall insulating layer 24 is, for example, can be carried out as follows. 半導体層10の全面の上方に絶縁層(図示せず)を形成する。 Forming an upper insulating layer over the entire surface of the semiconductor layer 10 (not shown). 絶縁層としては、窒化シリコン膜や酸化シリコン膜またそれらの積層膜を用いることができる。 The insulating layer may be a silicon film or a silicon oxide film also a laminated film thereof nitride. その後、この絶縁層に異方性のエッチングを施すことにより、ゲート電極22の側面にサイドウォール絶縁層24を形成することができる。 Then, by performing anisotropic etching on the insulating layer, it is possible to form the sidewall insulating layers 24 on the side surfaces of the gate electrode 22.

ついで、図5(A)に示すように、ボディコンタクト領域(図1参照)が形成される領域に保護膜M1を形成する。 Then, as shown in FIG. 5 (A), to form a protective film M1 in a region a body contact region (see FIG. 1) is formed. このとき、ソース領域が形成される領域には、図5(B)に示すように、保護膜M1が形成されていない。 At this time, in the region where the source region is formed, as shown in FIG. 5 (B), the protective film M1 is not formed. この保護膜M1は、たとえば、半導体層10の全面の上方に酸化シリコン層などの絶縁層(図示せず)を形成し、パターニングすることにより形成される。 The protective film M1, for example, an insulating layer such as the upper silicon oxide layer over the entire surface of the semiconductor layer 10 (not shown), it is formed by patterning.

ついで、ソース/ドレイン領域26a,bを形成するために、所定の導電型の不純物を半導体層10に導入する。 Then, in order to form source / drain regions 26a, the b, introducing a predetermined conductivity type impurity into the semiconductor layer 10. たとえば、不純物としてPを用い、10keVのエネルギーで約2E 15 /cm の量を打ちこむことができる。 For example, using P as an impurity, it is possible to drive a quantity of about 2E 15 / cm 2 at an energy of 10 keV. このとき、保護層M1に覆われている領域には、不純物は導入されていない。 In this case, the region covered with the protective layer M1, the impurity is not introduced. また、このイオン注入では、斜めイオン注入法を用いて、図5(A),(B)に示すように、サイドウォール絶縁層24に覆われている半導体層10にも不純物を導入することができる。 Further, in this ion implantation, using the oblique ion implantation method, FIG. 5 (A), the be introduced (B), the impurities in the semiconductor layer 10 covered with the sidewall insulating layer 24 it can. その後、熱処理を施し、導入した不純物を活性化する。 Thereafter, heat treatment is performed to activate the implanted impurities. この熱処理は、たとえば、RTA法により、処理温度は1000℃、処理時間は30secの条件で行なうことができる。 This heat treatment, for example, by an RTA method, the treatment temperature is 1000 ° C., the treatment time may be carried out under conditions of 30 sec.

(4)次に、ソース領域26aおよびドレイン領域26bの上にシリサイド層32(図2参照)の形成を行なう。 (4) Next, the formation of the silicide layer 32 (see FIG. 2) on the source region 26a and drain region 26b. この工程を図6(A),(B)を参照しながら説明する。 Figure 6 This step (A), will be described with reference to (B). この工程では、前述の工程(3)で形成した保護膜M1が残存している状態で行われる。 In this process, it carried out in a state in which the protective film M1 formed in the previous step (3) remains. シリサイド層32の形成は、たとえば、以下のようにして行なうことができる。 Formation of the silicide layer 32, for example, can be carried out as follows. まず、図6(A),(B)に示すように、シリサイド層32を形成するための金属層32aを半導体層10の上方の全面に形成する。 First, FIG. 6 (A), the as shown in (B), a metal layer 32a for forming the silicide layer 32 over the entire surface of the semiconductor layer 10. 金属層32aとしては、たとえば、Tiを約20nm、スパッタ法により堆積させる。 The metal layer 32a is, for example, about 20 nm, is deposited by sputtering Ti. シリサイド層32としては、ソース領域26aとオーミック接触する材質を用いることができる。 The silicide layer 32 may be the material that is in ohmic contact with the source region 26a. この態様をとることにより、ボディ領域12には、しきい値調整ができるだけの不純物が導入されていればよいことになり、ボディ領域12に高濃度の不純物を注入する必要がなくなる。 By adopting this aspect, a body region 12, will be sufficient if the introduction only of impurities can threshold adjustment, it is not necessary to inject a high concentration of impurity in the body region 12. また金属層32aとしてはTi、Co、Ni、Mo、Pt、Rbであっても良い。 As the metal layer 32a is Ti, Co, Ni, Mo, Pt, may be Rb.

(5)次に、第1段目の熱処理を行ない、金属層32aと、半導体層10とをシリサイド化反応させる。 (5) Next, and was heat-treated in the first stage, the metal layer 32a, the semiconductor layer 10 to silicidation reaction. これにより、図7に示すように、ソース領域26aおよびドレイン領域26bの上にシリサイド層32が形成される。 Thus, as shown in FIG. 7, the silicide layer 32 is formed on the source region 26a and drain region 26b. この第1段目の熱処理は、たとえば、RTA法を用いて、処理温度が600℃〜700℃の条件で行なうことができる。 Heat treatment of the first stage, for example, by using an RTA method, the treatment temperature can be carried out under conditions of 600 ° C. to 700 ° C.. ついで、未反応の金属層32aを除去する。 Then, to remove the metal layer 32a unreacted. 未反応の金属層32aの除去は、NH OH,H ,H Oの混合液を用いたウェットエッチングにより行なうことができる。 Removal of the unreacted metal layer 32a is, NH 4 OH, can be performed by wet etching using a mixed solution of H 2 O 2, H 2 O . その後、第2段目の熱処理を施すことで、シリサイド層32をより安定的なものにして、低抵抗なシリサイド層32を形成する。 Thereafter, by performing heat treatment of the second stage, and the silicide layer 32 to a more stable ones, to form a low-resistance silicide layer 32. 第2段目の熱処理は、処理温度が800℃以上の条件で行なうことができる。 Heat treatment of the second stage, the treatment temperature can be carried out under the condition of more than 800 ° C.. その後、保護膜M1を除去する。 Then, to remove the protective film M1. この工程では、ボディコンタクト領域は、保護膜M1に覆われた状態で行われたため、シリサイド層32が形成されることはない。 In this process, body contact region, because it was made in a state of being covered with the protective film M1, never silicide layer 32 is formed.

ついで、ボディコンタクト領域30(図2参照)の形成を行なう。 Then, perform the formation of the body contact region 30 (see FIG. 2). ボディコンタクト領域30は、半導体層10の半導体と金属との化合物からなる。 Body contact region 30 is made of a compound of the semiconductor and the metal of the semiconductor layer 10. ボディコンタクト領域30としては、たとえば、シリサイド層を用いることができる。 The body contact region 30, for example, can be used silicide layer. 本実施の形態では、シリサイド層を形成する場合について説明する。 In this embodiment, the case of forming a silicide layer. まず、図7に示すように、半導体層10上方全面に、金属層34aを形成する。 First, as shown in FIG. 7, the semiconductor layer 10 above the entire surface to form a metal layer 34a. 金属層34aとしては、たとえば、Ptをスパッタ法により形成することができる。 The metal layer 34a is, for example, can be formed by sputtering Pt. ついで、シリサイド化反応をさせるための熱処理を施す。 Then, heat treatment for causing the silicidation reaction. シリサイド化のための熱処理は、前述の工程(4)で述べたように、2段階の熱処理により行なってもよいし、金属層の材質によっては、一段目の熱処理のみで足りる場合には、1段目の熱処理のみでもよい。 Heat treatment for silicidation, as mentioned in the foregoing step (4) may be performed by heat treatment in two stages, depending on the material of the metal layer, when sufficient only heat treatment of the first stage is 1 it may be the only heat treatment of stage. その後、未反応の金属層34aを除去する。 Then, to remove the metal layer 34a unreacted. 金属層34aの除去は、前述の工程(4)で述べた方法と同様に行なうことができる。 Removal of the metal layer 34a can be performed in the same manner as described in the previous step (4). ボディコンタクト領域30を構成する化合物としては、ボディ領域12のフェルミ準位に整合することのできる材質であることが好ましい。 Examples of the compound constituting the body contact region 30 is preferably a material which can be matched to the Fermi level of the body region 12. より好ましくは、MOSトランジスタを動作させていない状態において、ボディ領域12とフラットバンド状態にあることができる材質である。 More preferably, in a state that is not to operate the MOS transistors, a material that can be in a flat band state and the body region 12.

ついで、ソース領域26aおよびドレイン領域26bの上にコンタクト部40a,b(図1参照)を形成する。 Then formed contact portions 40a, b (see FIG. 1) on the source region 26a and drain region 26b. コンタクト部40a,bは、導電層を形成してこの導電層をパターニングすることにより形成される。 Contact portions 40a, b is a conductive layer is formed by patterning the conductive layer. このとき、ソース領域26aに形成されるコンタクト部40aは、ソース領域26aとボディコンタクト領域30との双方と接触するように形成される。 At this time, the contact portion 40a which is formed on the source region 26a is formed in contact with both the source region 26a and the body contact region 30.

第1の実施の形態にかかる半導体装置の製造方法によれば、ボディコンタクト領域30が形成される領域を覆う保護層(マスク層)M1を形成した後に、ソース領域26aおよびドレイン領域26bの形成が行われる。 According to the manufacturing method of the semiconductor device according to the first embodiment, after forming the protective layer (mask layer) M1 that covers a region the body contact region 30 is formed, the formation of the source region 26a and drain region 26b is It takes place. その後、保護層M1に覆われていた領域の半導体層の半導体をシリサイド化することで、前記ソース領域26aを分割するようにボディコンタクト領域30が形成される。 Thereafter, the semiconductor of the semiconductor layer of the area covered by the protective layer M1 by silicidation, body contact region 30 so as to divide the source region 26a is formed. これにより、ボディ領域12とボディコンタクト領域30とがショットキー接合された半導体装置を製造することができる。 Thus, it is possible to manufacture the semiconductor device and the body region 12 and the body contact region 30 is Schottky junction. その結果、上述したように、ソース・ボディタイ構造のMOSトランジスタにおいて、インパクトイオン化現象により発生した正孔の吸収効率が向上した半導体装置を製造することができる。 As a result, as described above, in the MOS transistor of the source-body tie structure, the absorption efficiency of the holes generated by impact ionization phenomenon it is possible to manufacture a semiconductor device with improved.

(変形例) (Modification)
第1の実施の形態にかかる半導体装置は、上述の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。 The semiconductor device according to the first embodiment is not limited to the above-described embodiment, and can be modified within the scope of the invention. 変形例として、たとえば、図12〜14に示す半導体装置を挙げることができる。 Alternatively, for example, mention may be made of the semiconductor device shown in FIG. 12-14. 図12は、第1の変形例にかかる半導体装置を模式的に示す断面図であり、図13は、第2の変形例にかかる半導体装置を模式的に示す断面図であり、図14は、第3の変形例にかかる半導体装置を模式的に示す平面図である。 Figure 12 is a semiconductor device according to a first modification is a cross-sectional view schematically illustrating, FIG. 13 is a sectional view showing a semiconductor device according to a second modification schematically FIG. 14, the semiconductor device according to a third modification is a plan view schematically showing. なお、図12,13の断面図は、図2(A)の断面図と同じ箇所を示す断面図である。 The cross-sectional view of FIG. 12 is a sectional view showing the same section as the cross-sectional view of FIG. 2 (A).

第1の変形例にかかる半導体装置は、図12に示すように、ドレイン領域26bとチャネル領域(ゲート絶縁層20下の半導体層10)との間に、LDD(Light doped drain)領域28を設けることができる。 The semiconductor device according to a first modification, as shown in FIG. 12, between the drain region 26b and the channel region (semiconductor layer 10 under the gate insulating layer 20), provided LDD (Light Doped Drain) region 28 be able to. この態様では、ドレイン領域26bとボディ領域12との境界部で電界緩和が図られるため、インパクトイオン化現象の発生を抑制することができる。 In this embodiment, since the electric field relaxation is achieved at the boundary between the drain region 26b and the body region 12, it is possible to suppress the occurrence of impact ionization. その結果、基板浮遊効果の原因となる正孔の発生を抑制することができ、低消費電力化および高速動作性の向上した半導体装置を提供することができる。 As a result, it is possible to suppress the generation of holes causes the substrate floating effect, it is possible to provide a semiconductor device with improved power consumption and high speed operation. なお、この態様の半導体装置を製造する際には、本実施の形態の工程(3)でサイドウォール絶縁層24を形成する前に、所定の導電型の不純物を導入することにより行われる。 In producing a semiconductor device of this embodiment, before forming the sidewall insulating layer 24 in the process of the present embodiment (3) is performed by introducing predetermined conductive impurities.

第2の変形例にかかる半導体装置は、図13に示すように、ドレイン領域26bとチャネル領域との間に、エクステンション領域29が設けられている点が、本実施の形態の半導体装置とは異なる点である。 The semiconductor device according to a second modification, as shown in FIG. 13, between the drain region 26b and the channel region, that the extension region 29 is provided is different from the semiconductor device of this embodiment is the point. この態様では、短チャネル効果を抑制できるという利点がある。 In this embodiment, there is an advantage that a short channel effect can be suppressed. そのため、より微細で高速動作が可能な半導体装置を提供できる。 Therefore, it is possible to provide a more semiconductor device capable of high-speed operation in fine. なお、第2の変形例にかかる半導体装置を製造する際には、本実施の形態の工程(3)でサイドウォール絶縁層24を形成する前に、所定の導電型の不純物を導入することにより行われる。 In producing a semiconductor device according to a second modification, before forming the sidewall insulating layer 24 in the process of the present embodiment (3), by introducing a predetermined conductivity type impurity It takes place.

第3の変形例にかかる半導体装置は、図14に示すように、コンタクト部40aが本実施の形態の半導体装置と異なる。 The semiconductor device according to a third modification, as shown in FIG. 14, the contact portion 40a is different from the semiconductor device of this embodiment. コンタクト部40aは、ソース領域26aとボディコンタクト領域30との双方に接触していれば、その形状は特に限定されない。 Contact portion 40a, as long as contact with both the source region 26a and the body contact region 30, the shape is not particularly limited. たとえば、図14に示すように、コンタクト部40aは、ボディコンタクト領域30を跨ぐ形状を有していてもよい。 For example, as shown in FIG. 14, the contact portion 40a may have a shape that straddles the body contact region 30.

2. 2. 第2の実施の形態 次に、本発明の第2の実施の形態について図15〜17を参照しつつ説明する。 Second Embodiment Next, a description is given of a second embodiment of the present invention while referring to Figure 15-17. 第2の実施の形態は、本発明にかかる半導体装置を半導体集積回路に適用した例である。 The second embodiment is an example of applying the semiconductor device according to the present invention to a semiconductor integrated circuit. 半導体装置を模式的に示す2つのインバータを接続するトランジスタ50に、本発明のソース・ボディタイ型のMOSトランジスタを適用した例である。 The semiconductor device to the transistor 50 which connects the two inverters schematically showing an example of applying the MOS transistor of the source-body tie type of the present invention. 図15は、本実施の形態にかかる半導体装置のレイアウトを示す平面図であり、図16は、図15のI−I線に沿った断面図であり、図17は、図15のII−II線に沿った断面図である。 Figure 15 is a plan view showing a layout of a semiconductor device according to this embodiment, FIG. 16 is a sectional view taken along line II of FIG. 15, FIG. 17, II-II in FIG. 15 it is a cross-sectional view along the line.

図15に示すように、本実施の形態にかかる半導体装置は、第1のインバータ52と、第2のインバータ54と、さらに、第1のインバータ52と第2のインバータ54とを接続するトランジスタ50を有する。 As shown in FIG. 15, the semiconductor device according to the present embodiment includes a first inverter 52, a second inverter 54, and further, the transistor 50 is connected to the first inverter 52 and second inverter 54 having. 第1のインバータ52は、PチャネルMOSトランジスタ100Pと、NチャネルMOSトランジスタ100Nとを含んで構成されている。 The first inverter 52 is configured to include a P-channel MOS transistor 100P, and an N-channel MOS transistor 100 N.

第1のインバータ52について、図17を参照しつつ、説明する。 The first inverter 52, with reference to FIG. 17 will be described. 図17に示すように、絶縁層8の上に、素子形成領域が画定された半導体層10P、10Nが設けられている。 As shown in FIG. 17, on the insulating layer 8, the semiconductor layer 10P of the element forming region is defined, 10 N are provided. 半導体層10Pには、PチャネルMOSトランジスタ100Pが設けられている。 The semiconductor layer 10P, is provided P-channel MOS transistor 100P. PチャネルMOSトランジスタ100Pは、半導体層10の上に設けられたゲート絶縁層102と、ゲート絶縁層102の上に設けられたゲート電極104と、ゲート電極104の側面に設けられたサイドウォール106と、ソース領域またはドレイン領域となる不純物領域108と、を含んで構成されている。 P-channel MOS transistor 100P includes a gate insulating layer 102 provided on the semiconductor layer 10, a gate electrode 104 provided on the gate insulating layer 102, a sidewall 106 provided on side surfaces of the gate electrode 104 It is configured to include an impurity region 108 serving as a source region or a drain region. 同様に、半導体層10NにはNチャネルMOSトランジスタ100Nが設けられている。 Similarly, N-channel MOS transistor 100N are provided in the semiconductor layer 10 N.

Pチャネルトランジスタ100PとNチャネルトランジスタ100Nとを覆うように層間絶縁層60が設けられている。 An interlayer insulating layer 60 is provided so as to cover the P-channel transistor 100P and the N-channel transistor 100 N. 層間絶縁層60にはコンタクト層62が、層間絶縁層60の上には、配線64が設けられている。 Contact layer 62 in the interlayer insulating layer 60 is, on the interlayer insulating layer 60, wiring 64 is provided. コンタクト層62と配線64とを介して、PチャネルMOSトランジスタ100Pのドレイン領域108と、NチャネルMOSトランジスタ100Nのソース領域108とが接続されている。 Via the contact layer 62 and the wiring 64, a drain region 108 of the P-channel MOS transistor 100P, and a source region 108 of the N-channel MOS transistor 100N is connected.

次に、図16を参照しつつ、第1インバータ52と第2インバータ54とを接続するMOSトランジスタ50について説明する。 Next, referring to FIG. 16, described MOS transistor 50 connected to the first inverter 52 and second inverter 54. 図16に示すように、このMOSトランジスタ50は、図2に示すトランジスタと同様に、ゲート絶縁層20、ゲート絶縁層20上のゲート電極22、ゲート電極22の側面のサイドウォール24、ドレイン領域26bおよびボディコンタクト領域30を有する。 As shown in FIG. 16, the MOS transistor 50, similarly to the transistor shown in FIG. 2, the gate insulating layer 20, a gate electrode 22 on the gate insulating layer 20, the sidewalls 24 of the side surface of the gate electrode 22, the drain region 26b and a body contact region 30.

第2の実施の形態にかかる半導体集積回路によれば、第1のインバータ(一方の回路ブロックに相当する)と第2のインバータ(他方の回路ブロックに相当する)とが、本実施の形態にかかるソース・ボディタイ構造のMOSトランジスタ50により接続されている。 According to the semiconductor integrated circuit according to the second embodiment, the the first inverter (corresponding to one circuit block) a second inverter (corresponding to other circuit blocks), but the embodiment It is connected by MOS transistors 50 of such source-body tie structure. MOSトランジスタ50は、上述したようにボディ部とソース電極の間はショットキー接合が形成されているため(図10B)、インパクトイオンにより発生したホールをソース電極側へ効率よく引き抜く事ができる。 MOS transistor 50, between the body and the source electrode as described above for the Schottky junction is formed (FIG. 10B), the holes generated by impact ionization can be pulled out efficiently to the source electrode side. 従って、接続された2つのインバータの安定動作性・高速動作性を向上させることができる。 Therefore, it is possible to improve the stable operation of high-speed operation of the two connected inverters. このような特性のMOSトランジスタ50を複数の回路ブロックを接続するパストランジスタとして用いることで、低消費電力化、高速動作性の向上が図られた半導体集積回路を提供することができる。 By using the MOS transistor 50 of such properties as a pass transistor for connecting a plurality of circuit blocks, it is possible to provide a semiconductor integrated circuit power consumption, improvement of high speed operation is achieved.

本実施の形態にかかる半導体装置の製造方法は、第1の実施の形態にかかる半導体装置の製造方法の項で説明した方法と同様にして行うことができる。 The method of manufacturing a semiconductor device according to this embodiment can be performed in the same method as described in the section of the semiconductor device manufacturing method according to the first embodiment.

3. 3. 第3の実施の形態 次に、本発明の第3の実施の形態について図18を参照しつつ説明する。 Third Embodiment Next, a description will be given of a third embodiment of the present invention while referring to Figure 18. 第3の実施の形態は、第1の実施の形態で説明したソース・ボディ体型のMOSトランジスタをSRAMの転送ゲート用トランジスタに適用した例である。 The third embodiment is an example of applying the source-body type of the MOS transistors described in the first embodiment to the gate transistor transferring SRAM. この転送ゲート用トランジスタは、フリップフロップ回路と、メモリセルを駆動する回路とをワード線やビット線を介して接続するためのいわゆるパストランジスタである。 The transfer gate transistor is a so-called pass transistors for connecting via a flip-flop circuit, a word line and a bit line and a circuit for driving the memory cell. 図18には、SRAMセルの回路図を示す。 Figure 18 shows a circuit diagram of an SRAM cell.

図18に示すように、SRAMセルは、CMOSタイプの第1のインバータ52および第2のインバータ54が互いの入力端と出力端が交差(クロスカップル)接続されている。 As shown in FIG. 18, SRAM cell includes a first inverter 52 and second inverter 54 of the CMOS type output terminal and the input terminal of each other are connected crossed (cross-coupled). 第1のインバータ52は、NチャネルMOSトランジスタ100Nと、PチャネルMOSトランジスタ100Pとから構成されている。 The first inverter 52 includes N-channel MOS transistor 100 N, is composed of a P-channel MOS transistor 100P. 同様に、第2のインバータ54は、NチャネルMOSトランジスタ100Nと、PチャネルMOSトランジスタ100Pとから構成されている。 Similarly, the second inverter 54 includes N-channel MOS transistor 100 N, is composed of a P-channel MOS transistor 100P. 第1のインバータ52および第2のインバータ54の各出力端は、それぞれ、転送ゲート用トランジスタであるNチャネルMOSトランジスタ50を介してビット線BL、/BLに接続されている。 Each output terminal of the first inverter 52 and second inverter 54 are respectively connected to the bit lines BL, / BL via the N-channel MOS transistor 50 is a transistor for transfer gate. このNチャネルMOSトランジスタ50は、第1の実施の形態で示したソース・ボディタイ構造のトランジスタである。 The N-channel MOS transistor 50 is a transistor source-body tie structure shown in the first embodiment.

本実施の形態によれば、良好なスイッチング特性が要求される転送ゲート用トランジスタに、上述のMOSトランジスタ50を適用することで、第1のインバータ52、および第2のインバータ54からの電気信号を、安定的かつ高速に外部インターフェース回路(図示せず)に送り出す事ができる。 According to this embodiment, the transistor transfer gate good switching characteristic is required, by applying the MOS transistor 50 described above, the electrical signal from the first inverter 52, and the second inverter 54 , it can be sent out to a stable and high speed external interface circuit (not shown). また、第3の実施の形態では、SRAMセルの転送ゲート用トランジスタに第1の実施の形態にかかるソース・ボディタイ型のトランジスタを用いた場合を例示したが、これに限定されることなく、DRAM、FeRAMなどの選択トランジスタなどに適用することができる。 Further, in the third embodiment, a case has been exemplified using a source-body tie type transistor according to the first embodiment in a transistor for transfer gate of the SRAM cell, without being limited thereto, DRAM, can be applied to a selection transistor, such as FeRAM.

なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。 The present invention is not limited to the embodiments described above, various modifications are possible. 例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成)を含む。 For example, the present invention includes a configuration structure and substantially the same as described in the embodiments (in function, method and result, or in objective and result, for example). また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。 The invention also includes configurations that replace non-essential parts of the configurations described in the embodiments. また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。 The invention also includes a configuration capable of achieving the structure or the same object exhibits the same effects as the configurations described in the embodiments. また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 The invention also includes configurations obtained by adding known technology to the configurations described in the embodiments.

第1の実施の形態にかかる半導体装置を模式的に示す平面図。 Plan view schematically showing a semiconductor device according to the first embodiment. (A)は、図1のA‐A線に沿った断面図であり。 (A) is an cross-sectional view taken along the line A-A of FIG. (B)は、図1のB−B線に沿った断面図。 (B) is a sectional view taken along line B-B of FIG. 第1の実施の形態にかかる半導体装置の製造工程を模式的に示す平面図。 Plan view schematically showing a manufacturing process of a semiconductor device according to the first embodiment. 第1の実施の形態にかかる半導体装置の製造工程を模式的に示す平面図。 Plan view schematically showing a manufacturing process of a semiconductor device according to the first embodiment. 第1の実施の形態にかかる半導体装置の製造工程を模式的に示す平面図。 Plan view schematically showing a manufacturing process of a semiconductor device according to the first embodiment. 第1の実施の形態にかかる半導体装置の製造工程を模式的に示す平面図。 Plan view schematically showing a manufacturing process of a semiconductor device according to the first embodiment. 第1の実施の形態にかかる半導体装置の製造工程を模式的に示す平面図。 Plan view schematically showing a manufacturing process of a semiconductor device according to the first embodiment. 従来例にかかる半導体装置を模式的に示す平面図。 Plan view schematically showing a semiconductor device according to a conventional example. (A)は、図8のA‐A線に沿った断面図であり。 (A) is an cross-sectional view taken along line A-A of FIG. (B)は、図8のB−B線に沿った断面図。 (B) is a sectional view taken along line B-B of FIG. 第1の実施の形態にかかる半導体装置の動作を説明する図。 Diagram for explaining the operation of the semiconductor device according to the first embodiment. 従来例にかかる半導体装置の動作を説明する図。 Diagram for explaining the operation of the semiconductor device according to a conventional example. 第1の変形例にかかる半導体装置を模式的に示す平面図。 Plan view schematically showing a semiconductor device according to a first modification. 第2の変形例にかかる半導体装置を模式的に示す平面図。 Plan view schematically showing a semiconductor device according to a second modification. 第3の変形例にかかる半導体装置を模式的に示す平面図。 Plan view schematically showing a semiconductor device according to a third modification. 第2の実施の形態にかかる半導体集積回路のレイアウトを示す平面図。 Plan view showing a layout of a semiconductor integrated circuit according to the second embodiment. 図15のI−I線に沿った断面を模式的に示す断面図。 Sectional view schematically showing a cross section taken along line I-I in FIG. 15. 図15のII−II線に沿った断面を模式的に示す断面図。 Cross sectional view schematically showing a taken along the line II-II in FIG. 15. 第3の実施の形態にかかる半導体集積回路を説明する図。 It illustrates a semiconductor integrated circuit according to the third embodiment.

符号の説明 DESCRIPTION OF SYMBOLS

6…支持基板、 8…絶縁層、 10、10P、10N…半導体層、 12…ボディ領域、 20…ゲート絶縁層、 22…ゲート電極、 24…サイドウォール絶縁層、 26a…ソース領域、 26b…ドレイン領域、 28…LDD領域、 29…エクステンション領域、 30…ボディコンタクト領域、 32…シリサイド層、 40a、40b…コンタクト部、 50…MOSトランジスタ、 52…第1のインバータ、 54…第2のインバータ、 60…層間絶縁層、 62…コンタクト層、 64…配線、100P…PチャネルMOSトランジスタ100P、 100N…NチャネルMOSトランジスタ、 102…ゲート絶縁層、 104…ゲート電極、 106…サイドウォール、 108…不純物領域(ソース領域またはドレイン領域) 6 ... supporting substrate, 8 ... insulating layer, 10,10P, 10 N ... semiconductor layer, 12 ... body region, 20 ... gate insulating layer, 22 ... gate electrode, 24 ... side wall insulating layer, 26a ... source region, 26b ... drain region, 28 ... LDD region, 29 ... extension regions, 30 ... the body contact region, 32 ... silicide layer, 40a, 40b ... contact portion, 50 ... MOS transistor, 52 ... first inverter, 54 ... second inverter, 60 ... interlayer insulating layer, 62 ... contact layer, 64 ... wiring, 100P ... P-channel MOS transistor 100P, 100 N ... N-channel MOS transistor, 102 ... gate insulating layer, 104 ... gate electrode, 106 ... sidewall 108 ... impurity regions ( a source region and a drain region)

Claims (9)

  1. 絶縁層と、 An insulating layer,
    前記絶縁層の上方に設けられた半導体層と、 A semiconductor layer provided over the insulating layer,
    前記半導体層の上方に設けられたゲート絶縁層と、 A gate insulating layer provided over the semiconductor layer,
    前記ゲート絶縁層の上方に設けられたゲート電極と、 A gate electrode provided above the gate insulating layer,
    前記半導体層に設けられたソース領域およびドレイン領域と、 A source region and a drain region provided in the semiconductor layer,
    前記半導体層において、ソース領域およびドレイン領域以外であるボディ領域と、 In the semiconductor layer, a body region other than the source and drain regions,
    前記ソース領域を複数に分割するように設けられ、前記ボディ領域と接合するボディコンタクト領域と、を含み、 It is provided so as to divide the source area into a plurality, wherein the body contact region to be joined with the body region,
    前記ボディコンタクト領域は、前記半導体層の半導体と金属との化合物である、半導体装置。 The body contact region is a compound of the semiconductor and the metal of the semiconductor layer, the semiconductor device.
  2. 請求項1において、 According to claim 1,
    前記ボディコンタクト領域は、シリサイド化合物からなる、半導体装置。 The body contact region consists of a silicide compound, the semiconductor device.
  3. 請求項1または2において、 According to claim 1 or 2,
    前記ボディ領域と、前記ボディコンタクト領域とは、ショットキー接合されている、半導体装置。 Wherein the body region, and the body contact region is a Schottky junction, the semiconductor device.
  4. 請求項1〜3のいずれかにおいて、 In any one of claims 1 to 3,
    少なくとも前記ソース領域の上にシリサイド層が設けられ、前記ソース領域とシリサイド層とは、オーミック接合されている、半導体装置。 At least silicide layer is provided on the source region, the source region and the silicide layer is ohmically bonded, the semiconductor device.
  5. 請求項1〜4のいずれかにおいて、 In any one of claims 1 to 4,
    さらに、前記ソース領域および前記ボディコンタクト領域と接触するように設けられたコンタクト部と、を含む、半導体装置。 Further includes a contact portion provided in contact with the source region and the body contact region, the semiconductor device.
  6. (a)絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成し、 (A) forming a gate insulating layer on the semiconductor layer provided on the insulating layer,
    (b)前記ゲート絶縁層の上方にゲート電極を形成し、 (B) forming a gate electrode over the gate insulating layer,
    (c)前記半導体層の所定の領域を覆うマスク層を形成した後に前記半導体層に不純物を導入することによりソース領域およびドレイン領域を形成し、 (C) forming a source region and a drain region by introducing an impurity into the semiconductor layer after forming the mask layer covering a predetermined region of the semiconductor layer,
    (d)前記マスク層に覆われていた領域にシリサイド層を形成することにより、前記ソース領域を分割するようにボディコンタクト領域を形成すること、を含む、半導体装置の製造方法。 (D) by forming a silicide layer on said covered with the mask layer region, forming a body contact region so as to divide said source region includes a method of manufacturing a semiconductor device.
  7. 請求項6において、 According to claim 6,
    前記(c)は、前記ソース領域およびドレイン領域を形成した後に、該ソース領域およびドレイン領域の上に、シリサイド層を形成すること、を含む、半導体装置の製造方法。 Wherein (c), after forming the source and drain regions, on the said source and drain regions, comprising, forming a silicide layer, a method of manufacturing a semiconductor device.
  8. 請求項6において、 According to claim 6,
    前記(d)は、前記ボディコンタクト領域が形成される領域以外を覆う他のマスク層を形成した後に行われる、半導体装置の製造方法。 Wherein (d) is the carried out after the formation of the other mask layer covering a region other than the region where body contact region is formed, a method of manufacturing a semiconductor device.
  9. 請求項1〜5のいずれかに記載の半導体装置がパストランジスタとして用いられている、半導体集積回路。 The semiconductor device according to claim 1 is used as a pass transistor, the semiconductor integrated circuit.
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