JP2004015060A - プログラム可能論理装置回路及びその製造方法 - Google Patents

Abstract

【課題】改良したプログラム可能論理装置（ＰＬＤ）及びその製造方法を提供する。
【解決手段】本発明に基づくＰＬＤは複数個のＰＬＤセルからなるアレイを有している。各ＰＬＤセルはプログラム可能トランジスタと選択トランジスタとを有している。ＰＬＤアレイは少なくとも１つの第一区域と該少なくとも１つの第一区域に隣接した少なくとも１つの第二区域とに分割されている。該少なくとも１つの第二区域はプログラム可能トランジスタを包含しており、且つ該少なくとも１つの第二区域は選択トランジスタを包含している。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明はプログラム可能論理装置（ＰＬＤ）に関するものであって、更に詳細には、より簡単に且つより廉価に製造することが可能なＰＬＤに関するものである。
【０００２】
【従来の技術】
プログラマブルロジックデバイス即ちプログラム可能論理装置（ＰＬＤ）は従来公知である。従来のＰＬＤは複数個のＰＬＤセルを有しており、その各々は少なくとも２つの状態のうちのいずれかにプログラム可能（書込可能）／消去可能である。ある従来のＰＬＤセルはＥＥＰＲＯＭ技術を使用しており、その場合に、プログラム可能な薄い酸化膜コンデンサが設けられており、それを横断して充分な電圧が印加された場合に小さな電流が流れる。このトンネル酸化膜は、検知トランジスタへ接続しているフローティングゲートへ電荷を注入するか又はそれから電荷を抽出するために使用され、検知トランジスタ自身は該薄い酸化膜コンデンサのプログラム即ち書込まれた状態を検知する。このＥＥＰＲＯＭを基礎としたＰＬＤセルにおいては、２個の付加的なトランジスタ（プログラムトランジスタ及び読取トランジスタ）と制御コンデンサが設けられている。
【０００３】
部分的には、上述したＥＥＰＲＯＭを基礎としたＰＬＤセルによって占有される空間がかなり大きなものであるために、よりコンパクトなＰＬＤセルを提供するためにその他の技術が使用されている。フラッシュメモリプロセスがＰＬＤにおいて使用されている。フラッシュを基礎としたＰＬＤセルにおいては、フラッシュフローティングゲートトランジスタがプログラム可能構成要素を形成する。このフラッシュを基礎としたＰＬＤセルは、更に、フローティングゲートトランジスタと直列に接続した直列選択トランジスタを有している。この選択トランジスタのゲート／制御端子はワード線へ結合され、該ワード線はＰＬＤセルを選択、即ち活性化させる。従来のフラッシュを基礎としたＰＬＤセルにおけるトランジスタ（選択トランジスタ及びフラッシュフローティングゲートトランジスタ）はＰＬＤチップ上において互いに隣接して配設されている。フラッシュを基礎としたＰＬＤセルは、先導する非揮発性メモリ技術と比較的適合性があるものである一方、増加させた密度を提供する。
【０００４】
従来のフラッシュを基礎としたＰＬＤに関する欠点は、フラッシュフローティングゲートトランジスタを集積回路チップ内の通常の選択トランジスタと集積化させる点である。特に、選択トランジスタを製造するための処理の流れに対し、フローティングゲートトランジスタを製造するための処理の流れには違いがある。フラッシュフローティングゲートトランジスタ及び隣接する通常の選択トランジスタの各トランジスタにおいて、欠陥性及びトンネル酸化膜完全性に関連する信頼性の問題が発生している。
【０００５】
従って、費用効果的な態様で製造され且つ比較的高いセル密度を提供する信頼性のあるＰＬＤセルを提供することの必要性が存在している。
【０００６】
【発明が解決しようとする課題】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良したプログラム可能論理装置（ＰＬＤ）及びその製造方法を提供することを目的とする。本発明の別の目的とするところは、信頼性を向上し且つコストを低下させたプログラム可能論理装置（ＰＬＤ）及びその製造方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明の例示的実施例では、従来のＰＬＤ装置の欠点を解消し、且つ容易に且つ効率的に製造されるＰＬＤ装置を提供することにより顕著な利点を提供している。本発明の例示的実施例に基づくＰＬＤ装置は、非揮発性メモリによって使用されるのと実質的に同一の設計基準を使用して製造される。このように、非揮発性メモリ装置とＰＬＤ装置の両方を具備する応用特定集積回路（ＡＳＩＣ）等の集積回路を減少させた組の製造ステップで製造することを可能としている。
【０００８】
本発明の例示的実施例によれば、集積回路の少なくとも１つの第一区域内に配設した例えばフローティングゲートトランジスタ等の複数個の非揮発性及び／又はプログラム可能トランジスタを具備するＰＬＤ装置が提供される。尚、「非揮発性メモリトランジスタ」という用語は、少なくとも２つの別個の非揮発性動作状態のうちのいずれか１つにプログラム即ち書込むことが可能なトランジスタのことを意味するものとして本明細書全体にわたって使用される。複数個の選択トランジスタが、該少なくとも１つの第一区域に隣接した少なくとも１つの第二区域内に配設されている。第一区域内の非揮発性メモリトランジスタは、ＰＬＤのＰＬＤセルを形成するために、第二区域内の選択トランジスタと結合される。非揮発性メモリトランジスタをそれらの対応する選択トランジスタから離隔させるか又は分離させることにより、従来のフラッシュメモリ装置のコアを製造するための設計／処理基準をＰＬＤを製造する場合に比較的容易に使用することが可能であり、それにより、ＰＬＤアレイ動作に対する第一回目の成功をより良く確保する。
【０００９】
【発明の実施の形態】
図１を参照すると、本発明の例示的実施例に基づく集積回路チップ１のブロック図が示されている。集積回路チップ１は、例えば、応用特定集積回路（ＡＳＩＣ）とすることが可能である。集積回路チップ１の一部はプログラム可能論理装置（ＰＬＤ）２を有している。従来のＰＬＤにおけるように、ＰＬＤ２は多様な論理演算のうちの１つ又はそれ以上を実施するためにプログラム即ち書込むことが可能である。ＰＬＤ２は複数個の入力を受取り且つその中にプログラム即ち書込まれている論理演算（操作）に基づいて１個又はそれ以上の出力信号を発生する。
【００１０】
ＰＬＤ２は、複数個のＰＬＤセルからなるアレイ３を有している。ＰＬＤ２における各ＰＬＤセルは、選択トランジスタと直列に接続されている非揮発性メモリトランジスタを有している。非揮発性メモリトランジスタと選択トランジスタとの直列接続は、ビット線とソース線との間に配設させることが可能である。従って、アレイ３は複数個のビット線とソース線とを有することが可能であり、その場合に、各対のビット線及び対応するソース線に対して、複数個のＰＬＤセルがそれらの間に並列に接続される。ＰＬＤ２は、更に、センスアンプ回路４を有しており、該センスアンプ回路４は、アレイ３からソース線を受取り、その上の電流レベルを測定し、且つ検知した電流レベルに対応する論理レベルを有する出力信号を発生するためにアレイ３に隣接して配設されている。センスアンプ回路４は従来公知であるので、センスアンプ回路４の詳細な説明は割愛する。
【００１１】
センスアンプ回路４の出力信号は論理プレーン５によって受取られる。論理プレーン５は、センスアンプ回路４の出力信号を受取り且つ種々のブール論理演算を実行する回路を有している。例えば、論理プレーン５は、複数個の論理ＮＯＲ演算を実施する回路を有することが可能である。論理プレーンを使用することはＰＬＤの設計において公知であるので、論理プレーン５の詳細な説明については割愛する。
【００１２】
ＰＬＤ２は、ＰＬＤ２の複数個の入力信号とアレイ３との間に結合されている入力回路６を有している。入力回路６は、入力信号の条件付けを行い且つその条件付けした入力信号をアレイ３内のＰＬＤセルへ印加させる。該条件付けした入力信号はアレイ３内のＰＬＤセルの選択トランジスタのゲート／制御端子へ結合させることが可能である。ＰＬＤ２は、更に、基準発生器回路７を有しており、それは所定の電圧レベルを発生し且つアレイ３内の非揮発性メモリトランジスタの制御端子へ印加し、従って各ＰＬＤセルは、その選択トランジスタの活性化により、複数個の論理値のうちの１つを表わす信号を発生することが可能である。
【００１３】
上述したように、アレイ３内の各ＰＬＤセルはソース線とビット線との間に配設されている非揮発性メモリトランジスタと選択トランジスタとの直列接続を包含している。各ＰＬＤセルの非揮発性メモリトランジスタと選択トランジスタとが互いに直接的に隣接して配置されている従来のＰＬＤセルと対比して、本発明の例示的実施例によれば、各ＰＬＤセルの非揮発性メモリトランジスタと選択トランジスタとはアレイ３の異なる部分内に配設されている。特に、アレイ３は複数個のＰＬＤセルブロック８に分割させることが可能であり（図８）、その各々は非揮発性メモリセルの第一区域９と選択トランジスタの第二区域１０とを包含している。ＰＬＤセルからなる各ブロック８に対して、非揮発性メモリセルは第一区域９内に位置されており、且つ対応する選択トランジスタは第二区域１０内に位置されている。各ブロック８に対して、第二区域１０は第一区域９と隣接して配置することが可能である。集積回路チップ１の物理的レイアウトにおいて、非揮発性メモリトランジスタを対応する選択トランジスタから離隔させることにより、以下に更に詳細に説明するように、集積回路チップ１の製造が著しく簡単化される。更に、集積回路チップ１において非揮発性メモリトランジスタをそれらの対応する選択トランジスタから離隔させることは、公知のフラッシュメモリ技術を使用すること、特に、フラッシュメモリトランジスタとして非揮発性メモリトランジスタを実現させることを比較的容易に可能とさせる。
【００１４】
図１は、ＰＬＤセルからなる各ブロック８が非揮発性メモリトランジスタの単一の第一区域９と選択トランジスタの単一の第二区域１０とを具備するものとして示しているが、ＰＬＤセルからなる任意の１つ又はそれ以上のブロック８が非揮発性メモリトランジスタからなる１個を超える第一区域９、又は選択トランジスタからなる１個を超える第二区域１０を有することが可能であることを理解すべきである。後者に関して、ＰＬＤセルからなるブロック８は、単一の第一区域９内の非揮発性メモリトランジスタと関連する選択トランジスタの二つの第二区域１０を包含することが可能であり、単一の第一区域９はこれら二つの第二区域１０の間に配設させることが可能である。
【００１５】
図２はＰＬＤセルからなる１つのブロック８の一部を示した概略図である。各ＰＬＤセルは、選択トランジスタと直列接続した非揮発性メモリトランジスタ２によって形成することが可能であり、その場合に、選択トランジスタのゲート端子はＰＬＤセルの入力端を形成する。各非揮発性メモリトランジスタ２０のゲート端子は、基準発生器回路７からの基準電圧へ結合される。第一区域９内の非揮発性メモリトランジスタ２０は端部同士を並べて製造することが可能である。各非揮発性メモリトランジスタ２０のドレイン端子は、ビット線ＢＬへ結合されており、且つ各非揮発性メモリトランジスタ２０のソース端子は別個の中間線ＩＭへ結合している。第二区域１０内の選択トランジスタ２１は端部同士並べて接続／製造することが可能である。選択トランジスタ２１は電界効果トランジスタとすることが可能である。選択トランジスタ２１は対毎にグループ化することが可能である。各対の選択トランジスタ２１に対して、選択トランジスタ２１は、ＰＬＤセルの単一の選択トランジスタを実効的に形成するために並列接続することが可能である。各対の選択トランジスタにおける選択トランジスタ２１のソース端子はソース線ＳＬへ結合しており、且つそのドレイン端子は別個の中間線ＩＭへ結合している。従って、中間線ＩＭは非揮発性メモリトランジスタと対応する選択トランジスタとの間の接続を形成する。理解されるように、複数個のＰＬＤセルをビット線ＢＬとソース線ＳＬとの間に形成することが可能である。
【００１６】
ＰＬＤセルからなる各ブロック８は、複数個の対のビット線ＢＬとソース線ＳＬとを有することが可能であることを理解すべきであり、その場合に、各対のビット線ＢＬとソース線ＳＬとに対して、複数個のＰＬＤセルがそれらの間に結合される。
【００１７】
第一区域９の一部の例示的なレイアウトを図３に示してある。特に、図３は第一区域９内の複数個の非揮発性メモリトランジスタ２０を示している。各非揮発性メモリトランジスタ２０は、並列接続された複数個の非揮発性メモリトランジスタ２０Ａから形成することが可能である。この場合には、複数個のアクティブ区域３１が互いに離隔された関係で隣接して配設される。自己整合型ソース領域３２は多数のアクティブ区域３１を横断して延在しており且つ隣接するアクティブ区域３１における非揮発性メモリトランジスタ２０Ａのソース領域を接続する。ポリシリコン３３、この場合にはポリシリコン３３のストリップ、この場合には、ポリシリコンの第二層（ポリシリコンの第一層は非揮発性メモリトランジスタ２０Ａのフローティングゲートを形成し、説明の便宜上図３には示していない）がアクティブ区域３１に関して実質的に垂直に延在しており、且つ非揮発性メモリトランジスタ２０Ａのゲート／制御端子を形成している。図３に示したように、アクティブ区域３１、自己整合型ソース領域３２、ポリシリコン区域３３は、複数個の非揮発性メモリトランジスタ２０Ａを画定しており、それにより、非揮発性メモリトランジスタ２０Ａのドレイン領域及びソース領域は、ポリシリコンストリップ３３及びアクティブ区域３１の交差区域の両側に沿ってアクティブ区域３１内に位置されている。各アクティブ区域３１に沿って、隣接する非揮発性メモリトランジスタ２０Ａが共通のソース領域を共有している。
【００１８】
コンタクト３４及び第一金属層のセグメント（説明の便宜上図３には示していない）が非揮発性メモリトランジスタ２０Ａのドレイン領域をビット線ＢＬへ接続させることが可能である。更に、各グループの並列接続した非揮発性メモリトランジスタ２０Ａの自己整合型ソース領域３２は、中間線ＩＭを形成するコンタクト３７を介して、第一金属層のセグメント３６へ接続されている。中間線ＩＭは、ＰＬＤセルの非揮発性メモリトランジスタ２０Ａをその対応する選択トランジスタ２１へ接続させるために、第一区域９から第二区域１０へ延在している。
【００１９】
図３に示した非揮発性メモリトランジスタ２０Ａのレイアウトの多数の特性について説明する。最初に、第一金属セグメントが５つの隣接するアクティブ（活性）区域３１内の非揮発性メモリトランジスタ２０Ａを接続しているにも拘わらず、８個の非揮発性メモリトランジスタ２０Ａ（４つの隣接したアクティブ区域３１において）が使用されている。特に、一対のダミートランジスタ２０Ｂが各グループの並列接続した非揮発性メモリトランジスタ２０Ａに隣接して配設されており且つ分離を与える。第二に、各中間線ＩＭに対するコンタクト３７は、非揮発性メモリトランジスタ２０Ａの隣接するグループの間に分離を与え且つリークを回避するために、非揮発性メモリトランジスタ２０Ａの両側に沿って互い違いにされている。
【００２０】
理解すべきことであるが、非揮発性メモリトランジスタ２０は図３の物理的レイアウトに対して異なる物理的レイアウトを有することが可能である。
【００２１】
第二区域１０の一部の例示的な物理的レイアウトを図４に示してある。アクティブ（活性）区域４１は半導体物質からなる基板内に画定されている。ポリシリコンの第二層等のポリシリコン層のセグメント４２が選択トランジスタ２１のゲート／制御端子を形成するためにアクティブ区域４１を横断して横方向に画定されており、選択トランジスタ２１のドレイン領域及びソース領域はセグメント４２によってオーバーラップされたアクティブ区域４１の部分の両側に沿って配設されている。ポリシリコンセグメント４２は入力回路６に向かって延在しており、従ってＰＬＤ装置２の入力は選択トランジスタ２１のゲート端子へ印加させることが可能である。第二金属層等の金属層内に画定されるソース線ＳＬはアクティブ区域４１に沿って延在し且つコンタクト４３を使用して選択トランジスタ２１のソース端子へ接続している。中間線ＩＭは対応する第一区域９から延在し且つコンタクト４４を使用して選択トランジスタ２１のドレイン端子へ接続させることが可能である。ソース線ＳＬは、図１に示したように、センスアンプ回路４に対して経路付けさせることが可能である。
【００２２】
上述したように、ＰＬＤセルのブロック８の第一区域９は、対応する第二区域１０に隣接して集積回路チップ１内に配設されている。図５はブロック８が二次元的配列とされたアレイ３の例示的レイアウトを示している。この場合には、Ｘ方向にＰＬＤセルのブロック８を付加するとビット線の数を増加し、且つＹ方向にＰＬＤセルのブロック８を付加するとビット線当たりのＰＬＤセルの数（積項）を増加させる。
【００２３】
対応する選択トランジスタ２１から別個の区域内に配設した非揮発性メモリトランジスタ２０を有することの利点は、処理の統合上の問題が実質的に減少されることである。上述したように非揮発性メモリトランジスタ２０を選択トランジスタ２１と離隔させる結果として、集積回路チップ１を製造する上での処理の流れ及び装置制御における変化はより少ない。更に、例えば欠陥性及びトンネル酸化物完全性に関連するような非揮発性メモリトランジスタ及び選択トランジスタを製造することに関連する信頼性の問題も実質的に減少される。
【００２４】
更に、非揮発性メモリトランジスタ２０を選択トランジスタ２１から分離させることは、既存の処理ステップを使用し且つ非揮発性メモリ装置の製造に関連する設計基準を使用して、アレイ３をより容易に製造することを可能とする。このように、集積回路チップ１は、非揮発性メモリ１１を製造するのに必要な処理ステップと相対的に処理ステップを著しく増加させることなしに、ＰＬＤアレイ２及び非揮発性メモリ１１（図１）の両方を包含して製造することが可能である。例えば、非揮発性メモリ１１はフラッシュメモリとすることが可能であり、且つ非揮発性メモリトランジスタ２０はフラッシュメモリトランジスタとすることが可能であり、その場合に、ＰＬＤセルのアレイ３は、既存のフラッシュメモリ処理ステップ及び設計基準を使用して製造することが可能である。非揮発性メモリトランジスタ２０は、非揮発性メモリ１１におけるフローティングゲートトランジスタと同一のトランジスタアーキテクチャを有することが可能である。その結果、集積回路チップ１は、比較的廉価に且つ増加された信頼性で製造することが可能である。
【００２５】
ＰＬＤ２及び／又はＰＬＤ２を埋め込んだ集積回路チップ１を製造する方法について図６を参照して説明する。該方法は、図６に示したように、ステップ６０において、半導体基板の第一区域内に複数個の非揮発性メモリトランジスタ２０を形成し、該第一区域とは別個の半導体基板の第二区域内に複数個の選択トランジスタ２１を形成し、ＰＬＤ２に対する周辺回路（入力回路６、基準発生器回路７、センスアンプ４、ＮＯＲプレーン回路５等）に対して専用の半導体基板の第三区域内にトランジスタを形成し、且つ（オプションとして）集積回路チップ１のフラッシュメモリ１１に対して専用の半導体基板の第四区域内に非揮発性メモリトランジスタ及び選択トランジスタを形成する。非揮発性メモリトランジスタ２０の各々は、上述した如く、複数個の非揮発性メモリトランジスタ２０Ａから形成することが可能である。
【００２６】
次に、ステップ６１において、半導体基板上に金属相互接続層を付着形成し且つパターニングして、各非揮発性メモリトランジスタ２０に対して、非揮発性メモリトランジスタ２０を形成する非揮発性メモリトランジスタ２０Ａを並列接続させる。更に、該金属相互接続層は、並列接続した選択トランジスタ２１の対を形成するために、選択トランジスタ２１を並列接続させることが可能である。更に、該金属層は、第一区域と第二区域との間において経路付けを行い、各非揮発性メモリトランジスタ２０をそれに対応する選択トランジスタ２１へ接続させることが可能である。該金属相互接続層は、又、第三区域内のトランジスタを接続してＰＬＤ２の周辺回路を形成し、且つ第四区域内のトランジスタを接続してフラッシュメモリ１１を形成することが可能である。
【００２７】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の例示的実施例に基づくＰＬＤ装置を具備する集積回路チップを示した概略ブロック図。
【図２】図１のＰＬＤ装置の一部を示した概略図。
【図３】図１のＰＬＤ装置の非揮発性メモリトランジスタを示した概略平面図。
【図４】図１のＰＬＤ装置の選択トランジスタを示した概略平面図。
【図５】図１のＰＬＤ装置の一部を示した概略平面図。
【図６】図１のＰＬＤ装置を製造する方法を示したフローチャート。
【符号の説明】
１　集積回路チップ
２　プログラム可能論理装置（ＰＬＤ）
３　アレイ
４　センスアンプ回路
５　論理プレーン
６　入力回路
７　基準発生器回路
８　ＰＬＤセルブロック
９　第一区域
１０　第二区域
２０　非揮発性メモリトランジスタ
２１　選択トランジスタ

Claims (27)

1. 集積回路において、
   プログラム可能論理装置（ＰＬＤ）、
   を有しており、前記プログラム可能論理装置が、
   複数個のＰＬＤセルの各々がビット線とソース線との間に直列接続されている非揮発性トランジスタと選択トランジスタとを有しており、前記非揮発性トランジスタの制御端子が所定の電圧レベルへ接続しており且つ前記選択トランジスタの制御端子が前記ＰＬＤの入力端へ結合しており、前記非揮発性トランジスタがアレイ内の少なくとも１つの第一区域内に配設されており且つ前記選択トランジスタが前記アレイ内の少なくとも１つの第二区域内に配設されており、前記少なくとも１つの第二区域が前記少なくとも１つの第一区域に隣接して配設されている、複数個のＰＬＤセルからなるアレイ、
   各々が別個のソース線へ結合している複数個のセンスアンプ、
   前記センスアンプへ結合している入力端と前記ＰＬＤの出力端へ結合している少なくとも１個の出力端とを具備している組合わせ論理からなるアレイ、
   を有していることを特徴とする集積回路。
2. 請求項１において、更に、非揮発性メモリ装置に対する１組の設計基準に準拠したレイアウトを具備する非揮発性メモリ装置を有しており、前記ＰＬＤセルからなるアレイのレイアウトが前記非揮発性メモリ装置に対する１組の設計基準に適合していることを特徴とする集積回路。
3. 請求項２において、前記非揮発性メモリ装置がフラッシュメモリ装置を有しており、且つ前記ＰＬＤセルアレイの非揮発性トランジスタがフラッシュメモリトランジスタを有していることを特徴とする集積回路。
4. 請求項２において、前記非揮発性メモリ装置が複数個のフローティングゲートトランジスタを有しており、前記ＰＬＤセルアレイの非揮発性トランジスタがフローティングゲートトランジスタを有しており、且つ前記非揮発性メモリ装置のフローティングゲートトランジスタ及び前記ＰＬＤセルアレイのフローティングゲートトランジスタが実質的に同一のトランジスタアーキテクチャを有していることを特徴とする集積回路。
5. 請求項１において、前記非揮発性トランジスタが複数個の第一区域内に配設されており、且つ前記選択トランジスタが前記第一区域とは別の複数個の第二区域内に配設されていることを特徴とする集積回路。
6. 請求項５において、各第一区域内の非揮発性トランジスタが、前記第一区域に隣接した別個の第二区域内の選択トランジスタと共にＰＬＤセルを形成していることを特徴とする集積回路。
7. 請求項１において、前記ＰＬＤセルを形成している電気的接続が導電性物質からなる三層からなるセグメントを有していることを特徴とする集積回路。
8. 請求項１において、前記少なくとも１つの第一区域内の導電性物質からなるセグメント及び前記少なくとも１つの第二区域内の導電性物質からなるセグメントが、導電性物質からなる２つの層からのセグメントを有していることを特徴とする集積回路。
9. 請求項１において、複数個の非揮発性トランジスタの各々が複数個の第一非揮発性トランジスタを有しており、単一の非揮発性トランジスタの第一非揮発性トランジスタが前記少なくとも１つの第一区域内のトランジスタからなる少なくとも２つの行内に配設されていることを特徴とする集積回路。
10. 請求項１において、更に、前記第一区域内の隣接する非揮発性トランジスタ間に配設されている複数個の分離トランジスタを有していることを特徴とする集積回路。
11. 請求項９において、対応する選択トランジスタへの電気的接続を可能とさせる前記非揮発性トランジスタに対するコンタクトが互い違いとされていることを特徴とする集積回路。
12. 集積回路の製造方法において、
    集積回路の第一区域内に複数個の非揮発性トランジスタを形成し、
    前記集積回路の第二区域内に複数個の選択トランジスタを形成し且つ第三区域内に複数個のトランジスタを形成し、
    各々が別個の選択トランジスタと直列接続している非揮発性トランジスタを有する複数個のプログラム可能論理装置（ＰＬＤ）セルを形成し、組合わせ論理回路を形成するために前記第三区域内のトランジスタを互いに電気的に接続させ、且つ前記ＰＬＤセルを前記第三区域内のトランジスタへ電気的に接続させるために前記第一区域内の非揮発性トランジスタと前記第二区域内の選択トランジスタとの間に電気的相互接続を形成する、
    ことを特徴とする方法。
13. 請求項１２において、更に、
    前記集積回路の第四区域内に非揮発性トランジスタからなるアレイを形成し、
    前記第一区域内の非揮発性トランジスタ及び前記第四区域内の非揮発性トランジスタが同一の組のレイアウト設計基準に従うことを特徴とする方法。
14. 請求項１２において、更に、
    前記集積回路の第四区域内に非揮発性トランジスタからなるアレイを形成し、
    前記第一区域内の非揮発性トランジスタと前記第四区域内の非揮発性トランジスタとが実質的に同一のトランジスタアーキテクチャを有していることを特徴とする方法。
15. 請求項１２において、前記非揮発性トランジスタがフローティングゲートトランジスタであることを特徴とする方法。
16. 請求項１２において、前記非揮発性トランジスタがフラッシュメモリトランジスタであることを特徴とする方法。
17. 請求項１２において、電気的相互接続を形成する場合に、少なくとも１つのビット線と少なくとも１つのソース線との間において複数個のＰＬＤセルを並列接続させることを特徴とする方法。
18. 請求項１２において、前記非揮発性トランジスタを形成する場合に複数個の第一区域内に非揮発性トランジスタを形成し、前記選択トランジスタを形成する場合に複数個の第二区域内に選択トランジスタを形成し、各第二区域が第一区域と隣接していることを特徴とする方法。
19. 請求項１８において、電気的相互接続を形成する場合に、各第一区域内の非揮発性トランジスタをそれに隣接する第二区域内の選択トランジスタと接続してＰＬＤセルを形成することを特徴とする方法。
20. 請求項１９において、第一区域からのＰＬＤセル及びそれに隣接する第二区域内の選択トランジスタがＰＬＤブロックを形成し、前記集積回路がＰＬＤブロックからなるアレイを有していることを特徴とする方法。
21. 集積回路において、
    プログラム可能論理装置（ＰＬＤ）、
    を有しており、前記プログラム可能論理装置が、
    半導体基板の少なくとも１つの第一区域内に配設されている複数個のフローティングゲートトランジスタ、
    前記半導体基板の少なくとも１つの第二区域内に配設されている複数個の電界効果トランジスタ、
    前記半導体基板上に配設されており且つ複数個のＰＬＤセルを形成するために前記フローティングゲートトランジスタと前記電界効果トランジスタとを電気的に接続させる導電性物質からなる複数個の層、
    を有しており、前記複数個のＰＬＤセルの各々が少なくとも１個の別個の電界効果トランジスタと直列接続しているフローティングゲートトランジスタを有しており、前記複数個のＰＬＤセルが少なくとも１つのソース線と少なくとも１つのビット線との間に接続されている、
    ことを特徴とする集積回路。
22. 請求項２１において、前記ＰＬＤ装置が、更に、前記半導体基板の第三区域内における複数個のトランジスタを有しており、前記導電性物質からなる層が前記第三区域内のトランジスタを互いに接続して組合わせ論理回路を形成し且つ前記少なくとも１つのビット線を前記組合わせ論理回路へ接続し、前記組合わせ論理回路が前記ＰＬＤ装置の少なくとも１つの出力信号を発生する、
    ことを特徴とする集積回路。
23. 請求項２１において、前記導電性物質からなる層が前記電界効果トランジスタのゲート端子を前記ＰＬＤ装置の入力端へ結合させることを特徴とする集積回路。
24. 請求項２１において、前記フローティングゲートトランジスタが複数個の第一区域内に配設されており且つ前記複数個の電界効果トランジスタが複数個の第二区域内に配設されており、前記導電性物質からなる層が、第一区域内のフローティングゲートトランジスタ及び前記第一区域に隣接する第二区域内の電界効果トランジスタと共にＰＬＤセルを形成していることを特徴とする集積回路。
25. 請求項２４において、第一区域とそれに隣接する対応する第二区域との各対が複数回繰返されていることを特徴とする集積回路。
26. 請求項２１において、更に、複数個の非揮発性メモリセルを具備する非揮発性メモリ装置を有しており、複数個の非揮発性メモリセルの各々が前記ＰＬＤ装置のフローティングゲートトランジスタと実質的に同一のアーキテクチャを具備しているフローティングゲートトランジスタを有していることを特徴とする集積回路。
27. 請求項２１において、更に、複数個の非揮発性メモリセルを具備する非揮発性メモリ装置を有しており、複数個の非揮発性メモリセルの各々が、前記ＰＬＤ装置のフローティングゲートトランジスタのレイアウトと同一の組の設計基準に適合するレイアウトを具備しているフローティングゲートトランジスタを有していることを特徴とする集積回路。

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