JP2004014594A - 半導体集積回路設計の自動配線方法及び装置並びに半導体集積回路装置 - Google Patents
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Abstract
【課題】クロストークエラーのチェックとレイアウト修正に要する時間を短縮し又はゼロにすることにより自動配線処理時間を短縮する。
【解決手段】クロストークノイズによりタイミングエラーを生じさせる虞のあるクロック信号線16を最初に配線し、通常動作時に信号レベルが固定されるスキャンモード信号線18を、クロック信号線16との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして該第1信号線に沿ってジグザグ配線し、次に他の信号線を配線する。
【選択図】 図1
【解決手段】クロストークノイズによりタイミングエラーを生じさせる虞のあるクロック信号線16を最初に配線し、通常動作時に信号レベルが固定されるスキャンモード信号線18を、クロック信号線16との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして該第1信号線に沿ってジグザグ配線し、次に他の信号線を配線する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路設計の自動配線方法及び装置並びに半導体集積回路装置に関する。
【0002】
【従来の技術】
半導体集積回路の高速化に伴いノイズが増加し、高集積化に伴い配線間隔が狭くなって並行配線間のクロストークノイズが増加する傾向にある。さらに、電源の低電圧化によりSN比が低下してクロストークノイズの影響が大きくなる。クロストークノイズにより信号波形が変形し、信号伝播遅延時間が増加又は減少する。このため、特に、広範囲で使用されるクロック信号の位相がクロストークノイズによりずれて、フリップフロップにおいてタイミングエラーが生ずる原因となる。そこで、このようなクリティカルな信号については、半導体集積回路のレイアウト設計において、並行配線を回避しながら自動配線を行なうことが要求される。
【0003】
図8は、セル配置後にセル間を配線する従来の自動配方法を示す概略フローチャートである。以下、括弧内は図8中のステップ識別符号である。
【0004】
(S1)迂回配線による信号伝播遅延を避けてタイミングエラーの発生を防止するため、クロック信号線のようなクリティカルな信号線が優先的に配線される。
【0005】
(S2)次に、その他の信号線が配線される。
【0006】
(S3)ステップS1の各配線について、これに所定値以上接近して配線されたステップS2の信号線との間の並行配線長が所定値以上であるクロストークエラーが存在するかどうかをチェックする。
【0007】
(S4)存在すればステップS5へ進み、そうでなければステップS6へ進む。
【0008】
(S5)検出されたクロストークエラーについて、ステップS2で配線された信号線をずらし、場合によってはさらにセルをずらすというレイアウト修正により、所定間隔以下の並行配線長が所定値以下になるようにする。このレイアウト修正により、他の部分で新たなクロストークエラーが生ずる場合があるので、ステップS3へ戻る。
【0009】
(S6)スタティックタイミングエラーアナライザー(STA)によりタイミングエラーをチェックし、検出されたエラーに対しレイアウト修正を行なうという処理を、エラーが無くなるまで繰り返す。
【0010】
【発明が解決しようとする課題】
上記ステップS5の処理を自動で行なうことができない場合には、手動で行わなければならず、また、ステップS3〜S5の処理が繰り返されるので、配線処理時間が長くなる。
【0011】
本発明の目的は、このような問題点に鑑み、クロストークエラーのチェックとレイアウト修正に要する時間を短縮し又はゼロにすることにより処理時間を短縮することが可能な半導体集積回路設計の自動配線方法及び装置並びに半導体集積回路装置を提供することにある。
【0012】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、セルを配置後にセル間を配線する、半導体集積回路設計の自動配線方法において、
(a)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線を最初に配線し、
(b)通常動作時に信号レベルが略固定される第2信号線を、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして該第1信号線に沿って配線し、
(c)次に他の信号線を配線する。
【0013】
この構成によれば、ステップ(c)で配線された信号線が第1信号線と所定間隔以下で隣り合って並行に配線されても、その長さは許容値以下になり、クロストークエラーの発生が防止されるので、そのチェック及びレイアウト修正処理が不要となる。したがって、自動配線処理を従来よりも高速に行なうことが可能となる。
【0014】
また、レイアウト修正処理による迂回配線が防止されるので、半導体装置の動作の高速化に寄与する。
【0015】
該第2信号線を、該第1信号線の一方側と他方側に交互に沿ってジグザグ配線すれば、該第1信号線の両側について、クロストークエラーの発生が防止される。
【0016】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【0018】
[第1実施形態]
図1は、半導体集積回路10の配線の一部を示す概略レイアウト図である。
【0019】
半導体集積回路10上の互いに離れた領域に配置されたフリップフロップ群11〜14に対し、略同一位相のクロック信号CLKを供給するように、外部端子15の位置及び外部端子15からフリップフロップ群11〜14へクロック信号CLKを供給するクロック信号線16の配置が決定される。
【0020】
このクロック信号線16は、フリップフロップ群11と12の間の中央を通り一端が外部端子15に接続された信号線161と、中点に信号線161の他端が接続されフリップフロップ群11と14の間及びフリップフロップ群12と13の間の中央を通る信号線162と、信号線162の一端が中点に接続され一端及び他端がそれぞれフリップフロップ群11及び14に接続された信号線163と、信号線162の他端が中点に接続され一端及び他端がそれぞれフリップフロップ群12及び13に接続された信号線164とからなる。
【0021】
外部端子15の隣の外部端子17には、半導体集積回路10の通常使用時に信号レベルが固定されるスキャンモード信号SMが供給される。スキャンモード信号SMは、一端が外部端子17に接続されたスキャンモード信号線18を介してフリップフロップ群11〜14に供給される。
【0022】
スキャンモード信号線18は、信号線161〜164にそれぞれ沿った信号線181〜184からなる。スキャンモード信号線18には、信号線が長いことによる信号波形の鈍りを防止するために、バッファゲートB1〜B10が介在している。この点はクロック信号線16についても同様であるが、図1ではクロック信号線16に介装されたバッファゲートが図示省略されている。
【0023】
スキャンモード信号線18は、クロック信号線16の一方側と他方側に交互に沿ってジグザグ配線されている。
【0024】
図2は、このジグザグ配線の一部を模式的に示す斜視図である。
【0025】
設計ルールにより、上下に隣り合う一方のメタル配線層の各配線は、他方のメタル配線層の各配線と直角な方向である。クロック信号線16は、メタル2層目M2に形成されている。
【0026】
スキャンモード信号線18では、クロック信号線16と並行な線片L2A〜L2Cがメタル2層目M2に形成され、クロック信号線16と離間して交差する線片L3A及びL3Bがメタル3層目M3に形成されている。線片L2A及びL2Cはクロック信号線16の一方側に配置され、線片L2AとL2Cの間の線片L2Bはクロック信号線16の他方側に配置されている。クロック信号線16とこれに並行かつ側方の線片L2A〜L2Cとの間隔は、許容最小値の2倍より短く、且つ、許容最小値以上であり、例えば許容最小値である。この点は、以下の他の実施形態においても同じである。
【0027】
層間コンタクトC23Aは、線片L2Aの一端と線片L3Aの一端との間を接続するためのものであり、層間コンタクトC23Bは、線片L3Aの他端と線片L2Bの一端との間を接続するためのものであり、層間コンタクトC23Cは、線片L2Bの他端と線片L3Bの一端との間を接続するためのものであり、層間コンタクトC23Dは、線片L3Bの他端と線片L2Cの一端との間を接続するためのものである。
【0028】
図3は、図1中のフリップフロップ群11の概略ブロック図である。
【0029】
フリップフロップ群11は、互いに同一構成のスキャンフリップフロップ111〜114を備えている。実際にはフリップフロップ群11は多数のスキャンフリップフロップを備えているが、図3では簡単化のために4個のみ示している。
【0030】
スキャンフリップフロップ111では、スキャンモード信号SMが低レベルのときデータ入力端Dが選択され、スキャンモード信号SMが高レベルのときスキャンイン端SIが選択され、選択された信号がクロック入力端Cの立ち上がりでラッチされて、データ出力端Q及びスキャンアウト端SOから出力される。スキャンフリップフロップ111〜114のデータ入力端D及びデータ出力端Qは、不図示の組み合わせ回路に接続されている。スキャンフリップフロップ111〜114は、この組み合わせ回路との関係で信号線が短くなるように配置され、実際には散在している。
【0031】
テスト容易化のために、スキャンフリップフロップ111〜114がスキャンイン端SI及びスキャンアウト端SOに関し縦続接続されて、スキャンパスが形成されている。スキャンフリップフロップ111〜114のクロック入力端C及びスキャンモード信号SMにはそれぞれ、クロック信号CLK及びスキャンモード信号SMが信号線165及び185を介して供給される。信号線165及び185はそれぞれ、図1中の信号線163及び183に接続されている。信号線185は、信号線165に沿って図2と同様にジグザグ配線されている。
【0032】
図1に戻って、スキャンモード信号SMが高レベルのときフリップフロップ群11〜14が全体として1つのシフトレジスタを構成するように、スキャンフリップフロップが縦続接続されている。
【0033】
図4は、自動配置配線装置の概略ブロック図である。
【0034】
コンピュータ20は、プロセッサと、これに結合された記憶装置及び入出力インタフェースとを備えている。この記憶装置のうち、外部記憶装置には、半導体集積回路10の設計に用いられるセルライブラリ21、設計により得られたネットリスト22が格納されている。コンピュータ20は、セルライブラリ21とネットリスト22とに基づいて、セル自動配置を行い、その結果を該外部記憶装置の領域23に格納する。ネットリスト22には、上述のクリティカルな信号線及びこれに沿って配線すべき信号線が予め定められている。コンピュータ20は、セル自動配置結果23のデータに基づいてセルの位置を認識し、セルライブラリ21のデータを用いてセル内の端子位置を認識し、セルの端子間をネットリスト22のデータに基づいて所定のアルゴリズムにより自動配線し、その結果を該外部記憶装置の領域24に格納する。コンピュータ20の上記入出力インタフェースには、入力装置25及び表示装置26が接続されている。
【0035】
図5は、図4の装置により実施される自動配線方法を示す概略フローチャートである。
【0036】
(S1)迂回配線による信号遅延がタイミングエラーが生じうるクリティカルな信号のクリティカルな信号線が、優先的に配線される。このような信号線は、クロストークノイズによってもタイミングエラーを生じさせる虞があり、並行配線に関してもクリティカルな信号線である。
【0037】
例えば図1において、クロック信号線16が優先的に配線されないことにより迂回すると、信号線161に関し信号線162〜164が非対称になって、フリップフロップ群11〜14に到達したクロック信号の位相が互いに異なって、タイミングエラーが生ずる虞がある。このような信号線は、他の信号線との間にクロストークノイズが生じても、フリップフロップ群11〜14に到達したクロック信号の位相がずれてタイミングエラーが生ずる虞がある。
【0038】
(S21)ステップS1の各信号線に沿って、通常動作時に信号レベルが固定される信号線を、図1及び図2に示すようにジグザグ配線する。図1のスキャンモード信号SMは、通常動作時には低レベルに固定される。
【0039】
(S22)残りの信号線を、従来と同様にして配線する。
【0040】
信号線をこのようなステップS1、S21及びS22に従って配線することにより、ステップS22で配線された信号線がクロック信号線16と所定間隔以下で隣り合って配線されても、その長さは許容値以下になり(このようになるように、クロック信号線16と並行する上記線片の長さが定められている)、図8のステップS3〜S5のループ処理が不要となる。したがって、自動配線処理を従来よりも高速に行なうことが可能となる。
【0041】
また、ステップS5のレイアウト修正処理による迂回配線が防止されるので、半導体装置の動作の高速化に寄与する。
【0042】
(S6)図8のステップS6と同様に、タイミングエラーチェック及びレイアウト修正を行なう。
【0043】
[第2実施形態]
図6は、本発明の第2実施形態のジグザグ配線の模式的斜視図である。
【0044】
メタル配線層は4層以上である。設計ルールにより、上下に隣り合う一方のメタル配線層の各配線は、他方のメタル配線層の各配線と直角な方向である。
【0045】
クロック信号線16は、図2と同様にメタル2層目M2に形成されている。図2と異なる点は、スキャンモード信号線18のうちクロック信号線16に並行な部分が、メタル2層目M2のみならずその真上のメタル4層目M4にも存在する点である。該並行部分は、クロック信号線16の一方側、クロック信号線16の真上側及びクロック信号線16の他方側の順に周期的にクロック信号線16に沿って配置されており、スキャンモード信号線18はクロック信号線16に沿ったジグザグ配線である。
【0046】
すなわち、スキャンモード信号線18では、クロック信号線16と並行な線片L2A及びL2Bがメタル2層目M2に形成され、クロック信号線16の真上にクロック信号線16と並行な線片L4Aがメタル4層目M4に形成され、クロック信号線16と離間して交差する線片L3A〜L3Cがメタル3層目M3に形成されている。線片L2A及びL2Cはそれぞれクロック信号線16の一方側及び他方側に配置されている。
【0047】
図6中、C23A〜C23Cは、メタル2層目M2とメタル3層目M3の間の層間コンタクトであり、C34A及びC34Bは、メタル3層目M3とメタル4層目M4の間の層間コンタクトである。
【0048】
他の構成は、上記第1実施形態と同一である。
【0049】
本第2実施形態によれば、図5のステップS22で配線された信号線がクロック信号線16と所定間隔以下で上下又は側方に隣り合って配線されても、その長さは許容値以下になり(このようになるように、クロック信号線16と並行する上記線片の長さが定められている)、図8のステップS3〜S5のループ処理が不要となる。したがって、自動配線処理を従来よりも高速に行なうことが可能となる。
【0050】
[第3実施形態]
図7は、本発明の第3実施形態のジグザグ配線の模式的斜視図である。
【0051】
メタル配線層は5層以上である。設計ルールにより、上下に隣り合う一方のメタル配線層の各配線は、他方のメタル配線層の各配線と直角な方向である。
【0052】
クロック信号線16は、メタル3層目M3に形成されている。図6と異なる点は、スキャンモード信号線18のうちクロック信号線16と並行な部分が、メタル2層目M2及びクロック信号線16の真上のメタル4層目M4のみならず、クロック信号線16の真下のメタル1層目M1にも存在する点である。該並行部分は、クロック信号線16の一方側、クロック信号線16の真上側、クロック信号線16の他方側及びクロック信号線16真下側の順に、周期的にクロック信号線16に沿ってジグザグ配線されている。
【0053】
すなわち、スキャンモード信号線18では、クロック信号線16と並行な線片L3A〜L3Cがメタル3層目M3に形成され、クロック信号線16の真上にクロック信号線16と並行な線片L5Aがメタル5層目M5に形成され、クロック信号線16の真下にクロック信号線16と並行な線片L1Aがメタル1層目M1に形成され、クロック信号線16と離間して交差する線片L4A及びL4Bがメタル4層目M4に形成され、クロック信号線16と離間して交差する線片L2A及びL2Bがメタル2層目M2に形成されている。線片L3A及びL3Cはクロック信号線16の一方側に配置され、線片L3Bはクロック信号線16の他方側に配置されている。
【0054】
図7中、C34A及びC34Bは、メタル3層目M3とメタル4層目M4の間の層間コンタクトであり、C45A及びC45Bは、メタル4層目M4とメタル5層目M5の間の層間コンタクトであり、C23A及びC23Bは、メタル2層目M2とメタル3層目M3の間の層間コンタクトであり、C12A及びC12Bは、メタル1層目M1とメタル2層目M2の間の層間コンタクトである。
【0055】
他の構成は、上記第2実施形態と同一である。
【0056】
本第3実施形態によれば、上記第2実施形態と同様な効果が得られる。
【0057】
なお、本発明には外にも種々の変形例が含まれる。
【0058】
例えば、図6の配線を上下反転させた構成、すなわち、スキャンモード信号線18のうちクロック信号線16と並行な部分が、クロック信号線16の一方側、クロック信号線16の真下側及びクロック信号線16の他方側の順に、周期的にクロック信号線16に沿ってジグザグ配線された構成であってもよい。
【0059】
また、ジグザグ配線は、通常動作時に信号レベルが完全に固定されなくても、略固定、すなわちクリティカルな信号の信号線に対しクロストークノイズによりタイミングエラーを生じさせない程度に変化するものであってもよい。換言すれば、ジグザグ配線は、通常動作時に信号レベルが実質的に固定されていればよい。
【0060】
以上の説明から明らかなように、本発明には以下の付記が含まれる。
【0061】
(付記1)(a)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線を最初に配線し、
(b)通常動作時に信号レベルが略固定される第2信号線を、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして該第1信号線に沿って配線し、
(c)次に他の信号線を配線する、
ことを特徴とする半導体集積回路設計の自動配線方法。(1)
(付記2)該ステップ(b)において、該第2信号線は通常動作時に信号レベルが固定されることを特徴とする付記1記載の半導体集積回路設計の自動配線方法。
【0062】
(付記3)該ステップ(b)では、該第2信号線を、該第1信号線の一方側と他方側に交互に沿ってジグザグ配線することを特徴とする付記1又は2記載の半導体集積回路設計の自動配線方法。(2)
(付記4)該ステップ(b)では、該ジグザグ配線の周期を設定することを特徴とする付記1乃至3のいずれか1つに記載の半導体集積回路設計の自動配線方法。
【0063】
(付記5)該ステップ(b)では、該第2信号線にバッファを介在させることを特徴とする付記1乃至4のいずれか1つに記載の半導体集積回路設計の自動配線方法。
【0064】
(付記6)該ステップ(b)では、該第2信号線を、該第1信号線の側方の一方側及び他方側と該第1信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線することを特徴とする付記1又は2記載の半導体集積回路設計の自動配線方法。(3)
(付記7)該第1信号線はクロック信号線であることを特徴とする付記1乃至6のいずれか1つに記載の半導体集積回路設計の自動配線方法。(4)
(付記8)プロセッサと、
該プロセッサに結合されプログラムが格納された記憶装置と、
を有し、該プログラムは該プロセッサに対し、
(a)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線を最初に配線させ、
(b)通常動作時に信号レベルが略固定される第2信号線を、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして該第1信号線に沿って配線させ、
(c)次に他の信号線を配線させる、
ことを特徴とする半導体集積回路設計用自動配線装置。(5)
(付記9)該ステップ(b)では、該プロセッサに対し、該第2信号線を、該第1信号線の一方側と他方側に交互に沿ってジグザグ配線させることを特徴とする付記8記載の半導体集積回路設計用自動配線装置。(6)
(付記10)該ステップ(b)では、該プロセッサに対し、該第2信号線を、該第1信号線の側方の一方側及び他方側と該第1信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線させることを特徴とする付記8記載の半導体集積回路設計用自動配線装置。(7)
(付記11)上記第1配線はクロック信号線であることを特徴とする付記8乃至10のいずれか1つに記載の半導体集積回路設計用自動配線装置。(8)
(付記12)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線と、
通常動作時に信号レベルが略固定される第2信号線と、
を有する半導体集積回路装置において、
該第2信号線は、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして、該第1信号線の一方側と他方側に交互に沿ってジグザグ配線されていることを特徴とする半導体集積回路装置。(9)
(付記13)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線と、
通常動作時に信号レベルが略固定される第2信号線と、
を有する半導体集積回路装置において、
該第2信号線は、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして、該第1信号線の側方の一方側及び他方側と該第1信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線されていることを特徴とする半導体集積回路装置。(10)
【図面の簡単な説明】
【図1】半導体集積回路の配線の一部を示す概略レイアウト図である。
【図2】図1中のジグザグ配線の一部を模式的に示す斜視図である。
【図3】図1中のフリップフロップ群11の概略ブロック図である。
【図4】自動配置配線装置の概略ブロック図である。
【図5】図4の装置により実施される自動配線方法を示す概略フローチャートである。
【図6】本発明の第2実施形態のジグザグ配線の模式的斜視図である。
【図7】本発明の第3実施形態のジグザグ配線の模式的斜視図である。
【図8】従来の自動配線方法を示す概略フローチャートである。
【符号の説明】
10 半導体集積回路
11〜14 フリップフロップ群
15、17 外部端子
16 クロック信号線
18 スキャンモード信号線
161〜165、181〜185 信号線
B1〜B10 バッファゲート
111〜114 スキャンフリップフロップ
M1〜M5 メタル1〜5層目
L1A、L2A〜L2C、L3A〜L3C、L4A、L4B、L5A 線片
C12A、C12B、C23A〜C23D、C34A、C34B、C45A、C45B 層間コンタクト
【発明の属する技術分野】
本発明は、半導体集積回路設計の自動配線方法及び装置並びに半導体集積回路装置に関する。
【0002】
【従来の技術】
半導体集積回路の高速化に伴いノイズが増加し、高集積化に伴い配線間隔が狭くなって並行配線間のクロストークノイズが増加する傾向にある。さらに、電源の低電圧化によりSN比が低下してクロストークノイズの影響が大きくなる。クロストークノイズにより信号波形が変形し、信号伝播遅延時間が増加又は減少する。このため、特に、広範囲で使用されるクロック信号の位相がクロストークノイズによりずれて、フリップフロップにおいてタイミングエラーが生ずる原因となる。そこで、このようなクリティカルな信号については、半導体集積回路のレイアウト設計において、並行配線を回避しながら自動配線を行なうことが要求される。
【0003】
図8は、セル配置後にセル間を配線する従来の自動配方法を示す概略フローチャートである。以下、括弧内は図8中のステップ識別符号である。
【0004】
(S1)迂回配線による信号伝播遅延を避けてタイミングエラーの発生を防止するため、クロック信号線のようなクリティカルな信号線が優先的に配線される。
【0005】
(S2)次に、その他の信号線が配線される。
【0006】
(S3)ステップS1の各配線について、これに所定値以上接近して配線されたステップS2の信号線との間の並行配線長が所定値以上であるクロストークエラーが存在するかどうかをチェックする。
【0007】
(S4)存在すればステップS5へ進み、そうでなければステップS6へ進む。
【0008】
(S5)検出されたクロストークエラーについて、ステップS2で配線された信号線をずらし、場合によってはさらにセルをずらすというレイアウト修正により、所定間隔以下の並行配線長が所定値以下になるようにする。このレイアウト修正により、他の部分で新たなクロストークエラーが生ずる場合があるので、ステップS3へ戻る。
【0009】
(S6)スタティックタイミングエラーアナライザー(STA)によりタイミングエラーをチェックし、検出されたエラーに対しレイアウト修正を行なうという処理を、エラーが無くなるまで繰り返す。
【0010】
【発明が解決しようとする課題】
上記ステップS5の処理を自動で行なうことができない場合には、手動で行わなければならず、また、ステップS3〜S5の処理が繰り返されるので、配線処理時間が長くなる。
【0011】
本発明の目的は、このような問題点に鑑み、クロストークエラーのチェックとレイアウト修正に要する時間を短縮し又はゼロにすることにより処理時間を短縮することが可能な半導体集積回路設計の自動配線方法及び装置並びに半導体集積回路装置を提供することにある。
【0012】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、セルを配置後にセル間を配線する、半導体集積回路設計の自動配線方法において、
(a)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線を最初に配線し、
(b)通常動作時に信号レベルが略固定される第2信号線を、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして該第1信号線に沿って配線し、
(c)次に他の信号線を配線する。
【0013】
この構成によれば、ステップ(c)で配線された信号線が第1信号線と所定間隔以下で隣り合って並行に配線されても、その長さは許容値以下になり、クロストークエラーの発生が防止されるので、そのチェック及びレイアウト修正処理が不要となる。したがって、自動配線処理を従来よりも高速に行なうことが可能となる。
【0014】
また、レイアウト修正処理による迂回配線が防止されるので、半導体装置の動作の高速化に寄与する。
【0015】
該第2信号線を、該第1信号線の一方側と他方側に交互に沿ってジグザグ配線すれば、該第1信号線の両側について、クロストークエラーの発生が防止される。
【0016】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【0018】
[第1実施形態]
図1は、半導体集積回路10の配線の一部を示す概略レイアウト図である。
【0019】
半導体集積回路10上の互いに離れた領域に配置されたフリップフロップ群11〜14に対し、略同一位相のクロック信号CLKを供給するように、外部端子15の位置及び外部端子15からフリップフロップ群11〜14へクロック信号CLKを供給するクロック信号線16の配置が決定される。
【0020】
このクロック信号線16は、フリップフロップ群11と12の間の中央を通り一端が外部端子15に接続された信号線161と、中点に信号線161の他端が接続されフリップフロップ群11と14の間及びフリップフロップ群12と13の間の中央を通る信号線162と、信号線162の一端が中点に接続され一端及び他端がそれぞれフリップフロップ群11及び14に接続された信号線163と、信号線162の他端が中点に接続され一端及び他端がそれぞれフリップフロップ群12及び13に接続された信号線164とからなる。
【0021】
外部端子15の隣の外部端子17には、半導体集積回路10の通常使用時に信号レベルが固定されるスキャンモード信号SMが供給される。スキャンモード信号SMは、一端が外部端子17に接続されたスキャンモード信号線18を介してフリップフロップ群11〜14に供給される。
【0022】
スキャンモード信号線18は、信号線161〜164にそれぞれ沿った信号線181〜184からなる。スキャンモード信号線18には、信号線が長いことによる信号波形の鈍りを防止するために、バッファゲートB1〜B10が介在している。この点はクロック信号線16についても同様であるが、図1ではクロック信号線16に介装されたバッファゲートが図示省略されている。
【0023】
スキャンモード信号線18は、クロック信号線16の一方側と他方側に交互に沿ってジグザグ配線されている。
【0024】
図2は、このジグザグ配線の一部を模式的に示す斜視図である。
【0025】
設計ルールにより、上下に隣り合う一方のメタル配線層の各配線は、他方のメタル配線層の各配線と直角な方向である。クロック信号線16は、メタル2層目M2に形成されている。
【0026】
スキャンモード信号線18では、クロック信号線16と並行な線片L2A〜L2Cがメタル2層目M2に形成され、クロック信号線16と離間して交差する線片L3A及びL3Bがメタル3層目M3に形成されている。線片L2A及びL2Cはクロック信号線16の一方側に配置され、線片L2AとL2Cの間の線片L2Bはクロック信号線16の他方側に配置されている。クロック信号線16とこれに並行かつ側方の線片L2A〜L2Cとの間隔は、許容最小値の2倍より短く、且つ、許容最小値以上であり、例えば許容最小値である。この点は、以下の他の実施形態においても同じである。
【0027】
層間コンタクトC23Aは、線片L2Aの一端と線片L3Aの一端との間を接続するためのものであり、層間コンタクトC23Bは、線片L3Aの他端と線片L2Bの一端との間を接続するためのものであり、層間コンタクトC23Cは、線片L2Bの他端と線片L3Bの一端との間を接続するためのものであり、層間コンタクトC23Dは、線片L3Bの他端と線片L2Cの一端との間を接続するためのものである。
【0028】
図3は、図1中のフリップフロップ群11の概略ブロック図である。
【0029】
フリップフロップ群11は、互いに同一構成のスキャンフリップフロップ111〜114を備えている。実際にはフリップフロップ群11は多数のスキャンフリップフロップを備えているが、図3では簡単化のために4個のみ示している。
【0030】
スキャンフリップフロップ111では、スキャンモード信号SMが低レベルのときデータ入力端Dが選択され、スキャンモード信号SMが高レベルのときスキャンイン端SIが選択され、選択された信号がクロック入力端Cの立ち上がりでラッチされて、データ出力端Q及びスキャンアウト端SOから出力される。スキャンフリップフロップ111〜114のデータ入力端D及びデータ出力端Qは、不図示の組み合わせ回路に接続されている。スキャンフリップフロップ111〜114は、この組み合わせ回路との関係で信号線が短くなるように配置され、実際には散在している。
【0031】
テスト容易化のために、スキャンフリップフロップ111〜114がスキャンイン端SI及びスキャンアウト端SOに関し縦続接続されて、スキャンパスが形成されている。スキャンフリップフロップ111〜114のクロック入力端C及びスキャンモード信号SMにはそれぞれ、クロック信号CLK及びスキャンモード信号SMが信号線165及び185を介して供給される。信号線165及び185はそれぞれ、図1中の信号線163及び183に接続されている。信号線185は、信号線165に沿って図2と同様にジグザグ配線されている。
【0032】
図1に戻って、スキャンモード信号SMが高レベルのときフリップフロップ群11〜14が全体として1つのシフトレジスタを構成するように、スキャンフリップフロップが縦続接続されている。
【0033】
図4は、自動配置配線装置の概略ブロック図である。
【0034】
コンピュータ20は、プロセッサと、これに結合された記憶装置及び入出力インタフェースとを備えている。この記憶装置のうち、外部記憶装置には、半導体集積回路10の設計に用いられるセルライブラリ21、設計により得られたネットリスト22が格納されている。コンピュータ20は、セルライブラリ21とネットリスト22とに基づいて、セル自動配置を行い、その結果を該外部記憶装置の領域23に格納する。ネットリスト22には、上述のクリティカルな信号線及びこれに沿って配線すべき信号線が予め定められている。コンピュータ20は、セル自動配置結果23のデータに基づいてセルの位置を認識し、セルライブラリ21のデータを用いてセル内の端子位置を認識し、セルの端子間をネットリスト22のデータに基づいて所定のアルゴリズムにより自動配線し、その結果を該外部記憶装置の領域24に格納する。コンピュータ20の上記入出力インタフェースには、入力装置25及び表示装置26が接続されている。
【0035】
図5は、図4の装置により実施される自動配線方法を示す概略フローチャートである。
【0036】
(S1)迂回配線による信号遅延がタイミングエラーが生じうるクリティカルな信号のクリティカルな信号線が、優先的に配線される。このような信号線は、クロストークノイズによってもタイミングエラーを生じさせる虞があり、並行配線に関してもクリティカルな信号線である。
【0037】
例えば図1において、クロック信号線16が優先的に配線されないことにより迂回すると、信号線161に関し信号線162〜164が非対称になって、フリップフロップ群11〜14に到達したクロック信号の位相が互いに異なって、タイミングエラーが生ずる虞がある。このような信号線は、他の信号線との間にクロストークノイズが生じても、フリップフロップ群11〜14に到達したクロック信号の位相がずれてタイミングエラーが生ずる虞がある。
【0038】
(S21)ステップS1の各信号線に沿って、通常動作時に信号レベルが固定される信号線を、図1及び図2に示すようにジグザグ配線する。図1のスキャンモード信号SMは、通常動作時には低レベルに固定される。
【0039】
(S22)残りの信号線を、従来と同様にして配線する。
【0040】
信号線をこのようなステップS1、S21及びS22に従って配線することにより、ステップS22で配線された信号線がクロック信号線16と所定間隔以下で隣り合って配線されても、その長さは許容値以下になり(このようになるように、クロック信号線16と並行する上記線片の長さが定められている)、図8のステップS3〜S5のループ処理が不要となる。したがって、自動配線処理を従来よりも高速に行なうことが可能となる。
【0041】
また、ステップS5のレイアウト修正処理による迂回配線が防止されるので、半導体装置の動作の高速化に寄与する。
【0042】
(S6)図8のステップS6と同様に、タイミングエラーチェック及びレイアウト修正を行なう。
【0043】
[第2実施形態]
図6は、本発明の第2実施形態のジグザグ配線の模式的斜視図である。
【0044】
メタル配線層は4層以上である。設計ルールにより、上下に隣り合う一方のメタル配線層の各配線は、他方のメタル配線層の各配線と直角な方向である。
【0045】
クロック信号線16は、図2と同様にメタル2層目M2に形成されている。図2と異なる点は、スキャンモード信号線18のうちクロック信号線16に並行な部分が、メタル2層目M2のみならずその真上のメタル4層目M4にも存在する点である。該並行部分は、クロック信号線16の一方側、クロック信号線16の真上側及びクロック信号線16の他方側の順に周期的にクロック信号線16に沿って配置されており、スキャンモード信号線18はクロック信号線16に沿ったジグザグ配線である。
【0046】
すなわち、スキャンモード信号線18では、クロック信号線16と並行な線片L2A及びL2Bがメタル2層目M2に形成され、クロック信号線16の真上にクロック信号線16と並行な線片L4Aがメタル4層目M4に形成され、クロック信号線16と離間して交差する線片L3A〜L3Cがメタル3層目M3に形成されている。線片L2A及びL2Cはそれぞれクロック信号線16の一方側及び他方側に配置されている。
【0047】
図6中、C23A〜C23Cは、メタル2層目M2とメタル3層目M3の間の層間コンタクトであり、C34A及びC34Bは、メタル3層目M3とメタル4層目M4の間の層間コンタクトである。
【0048】
他の構成は、上記第1実施形態と同一である。
【0049】
本第2実施形態によれば、図5のステップS22で配線された信号線がクロック信号線16と所定間隔以下で上下又は側方に隣り合って配線されても、その長さは許容値以下になり(このようになるように、クロック信号線16と並行する上記線片の長さが定められている)、図8のステップS3〜S5のループ処理が不要となる。したがって、自動配線処理を従来よりも高速に行なうことが可能となる。
【0050】
[第3実施形態]
図7は、本発明の第3実施形態のジグザグ配線の模式的斜視図である。
【0051】
メタル配線層は5層以上である。設計ルールにより、上下に隣り合う一方のメタル配線層の各配線は、他方のメタル配線層の各配線と直角な方向である。
【0052】
クロック信号線16は、メタル3層目M3に形成されている。図6と異なる点は、スキャンモード信号線18のうちクロック信号線16と並行な部分が、メタル2層目M2及びクロック信号線16の真上のメタル4層目M4のみならず、クロック信号線16の真下のメタル1層目M1にも存在する点である。該並行部分は、クロック信号線16の一方側、クロック信号線16の真上側、クロック信号線16の他方側及びクロック信号線16真下側の順に、周期的にクロック信号線16に沿ってジグザグ配線されている。
【0053】
すなわち、スキャンモード信号線18では、クロック信号線16と並行な線片L3A〜L3Cがメタル3層目M3に形成され、クロック信号線16の真上にクロック信号線16と並行な線片L5Aがメタル5層目M5に形成され、クロック信号線16の真下にクロック信号線16と並行な線片L1Aがメタル1層目M1に形成され、クロック信号線16と離間して交差する線片L4A及びL4Bがメタル4層目M4に形成され、クロック信号線16と離間して交差する線片L2A及びL2Bがメタル2層目M2に形成されている。線片L3A及びL3Cはクロック信号線16の一方側に配置され、線片L3Bはクロック信号線16の他方側に配置されている。
【0054】
図7中、C34A及びC34Bは、メタル3層目M3とメタル4層目M4の間の層間コンタクトであり、C45A及びC45Bは、メタル4層目M4とメタル5層目M5の間の層間コンタクトであり、C23A及びC23Bは、メタル2層目M2とメタル3層目M3の間の層間コンタクトであり、C12A及びC12Bは、メタル1層目M1とメタル2層目M2の間の層間コンタクトである。
【0055】
他の構成は、上記第2実施形態と同一である。
【0056】
本第3実施形態によれば、上記第2実施形態と同様な効果が得られる。
【0057】
なお、本発明には外にも種々の変形例が含まれる。
【0058】
例えば、図6の配線を上下反転させた構成、すなわち、スキャンモード信号線18のうちクロック信号線16と並行な部分が、クロック信号線16の一方側、クロック信号線16の真下側及びクロック信号線16の他方側の順に、周期的にクロック信号線16に沿ってジグザグ配線された構成であってもよい。
【0059】
また、ジグザグ配線は、通常動作時に信号レベルが完全に固定されなくても、略固定、すなわちクリティカルな信号の信号線に対しクロストークノイズによりタイミングエラーを生じさせない程度に変化するものであってもよい。換言すれば、ジグザグ配線は、通常動作時に信号レベルが実質的に固定されていればよい。
【0060】
以上の説明から明らかなように、本発明には以下の付記が含まれる。
【0061】
(付記1)(a)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線を最初に配線し、
(b)通常動作時に信号レベルが略固定される第2信号線を、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして該第1信号線に沿って配線し、
(c)次に他の信号線を配線する、
ことを特徴とする半導体集積回路設計の自動配線方法。(1)
(付記2)該ステップ(b)において、該第2信号線は通常動作時に信号レベルが固定されることを特徴とする付記1記載の半導体集積回路設計の自動配線方法。
【0062】
(付記3)該ステップ(b)では、該第2信号線を、該第1信号線の一方側と他方側に交互に沿ってジグザグ配線することを特徴とする付記1又は2記載の半導体集積回路設計の自動配線方法。(2)
(付記4)該ステップ(b)では、該ジグザグ配線の周期を設定することを特徴とする付記1乃至3のいずれか1つに記載の半導体集積回路設計の自動配線方法。
【0063】
(付記5)該ステップ(b)では、該第2信号線にバッファを介在させることを特徴とする付記1乃至4のいずれか1つに記載の半導体集積回路設計の自動配線方法。
【0064】
(付記6)該ステップ(b)では、該第2信号線を、該第1信号線の側方の一方側及び他方側と該第1信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線することを特徴とする付記1又は2記載の半導体集積回路設計の自動配線方法。(3)
(付記7)該第1信号線はクロック信号線であることを特徴とする付記1乃至6のいずれか1つに記載の半導体集積回路設計の自動配線方法。(4)
(付記8)プロセッサと、
該プロセッサに結合されプログラムが格納された記憶装置と、
を有し、該プログラムは該プロセッサに対し、
(a)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線を最初に配線させ、
(b)通常動作時に信号レベルが略固定される第2信号線を、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして該第1信号線に沿って配線させ、
(c)次に他の信号線を配線させる、
ことを特徴とする半導体集積回路設計用自動配線装置。(5)
(付記9)該ステップ(b)では、該プロセッサに対し、該第2信号線を、該第1信号線の一方側と他方側に交互に沿ってジグザグ配線させることを特徴とする付記8記載の半導体集積回路設計用自動配線装置。(6)
(付記10)該ステップ(b)では、該プロセッサに対し、該第2信号線を、該第1信号線の側方の一方側及び他方側と該第1信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線させることを特徴とする付記8記載の半導体集積回路設計用自動配線装置。(7)
(付記11)上記第1配線はクロック信号線であることを特徴とする付記8乃至10のいずれか1つに記載の半導体集積回路設計用自動配線装置。(8)
(付記12)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線と、
通常動作時に信号レベルが略固定される第2信号線と、
を有する半導体集積回路装置において、
該第2信号線は、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして、該第1信号線の一方側と他方側に交互に沿ってジグザグ配線されていることを特徴とする半導体集積回路装置。(9)
(付記13)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線と、
通常動作時に信号レベルが略固定される第2信号線と、
を有する半導体集積回路装置において、
該第2信号線は、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして、該第1信号線の側方の一方側及び他方側と該第1信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線されていることを特徴とする半導体集積回路装置。(10)
【図面の簡単な説明】
【図1】半導体集積回路の配線の一部を示す概略レイアウト図である。
【図2】図1中のジグザグ配線の一部を模式的に示す斜視図である。
【図3】図1中のフリップフロップ群11の概略ブロック図である。
【図4】自動配置配線装置の概略ブロック図である。
【図5】図4の装置により実施される自動配線方法を示す概略フローチャートである。
【図6】本発明の第2実施形態のジグザグ配線の模式的斜視図である。
【図7】本発明の第3実施形態のジグザグ配線の模式的斜視図である。
【図8】従来の自動配線方法を示す概略フローチャートである。
【符号の説明】
10 半導体集積回路
11〜14 フリップフロップ群
15、17 外部端子
16 クロック信号線
18 スキャンモード信号線
161〜165、181〜185 信号線
B1〜B10 バッファゲート
111〜114 スキャンフリップフロップ
M1〜M5 メタル1〜5層目
L1A、L2A〜L2C、L3A〜L3C、L4A、L4B、L5A 線片
C12A、C12B、C23A〜C23D、C34A、C34B、C45A、C45B 層間コンタクト
Claims (10)
- (a)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線を最初に配線し、
(b)通常動作時に信号レベルが略固定される第2信号線を、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして該第1信号線に沿って配線し、
(c)次に他の信号線を配線する、
ことを特徴とする半導体集積回路設計の自動配線方法。 - 該ステップ(b)では、該第2信号線を、該第1信号線の一方側と他方側に交互に沿ってジグザグ配線することを特徴とする請求項1記載の半導体集積回路設計の自動配線方法。
- 該ステップ(b)では、該第2信号線を、該第1信号線の側方の一方側及び他方側と該第1信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線することを特徴とする請求項1記載の半導体集積回路設計の自動配線方法。
- 該第1信号線はクロック信号線であることを特徴とする請求項1乃至3のいずれか1つに記載の半導体集積回路設計の自動配線方法。
- プロセッサと、
該プロセッサに結合されプログラムが格納された記憶装置と、
を有し、該プログラムは該プロセッサに対し、
(a)クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線を最初に配線させ、
(b)通常動作時に信号レベルが略固定される第2信号線を、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして該第1信号線に沿って配線させ、
(c)次に他の信号線を配線させる、
ことを特徴とする半導体集積回路設計用自動配線装置。 - 該ステップ(b)では、該プロセッサに対し、該第2信号線を、該第1信号線の一方側と他方側に交互に沿ってジグザグ配線させることを特徴とする請求項5記載の半導体集積回路設計用自動配線装置。
- 該ステップ(b)では、該プロセッサに対し、該第2信号線を、該第1信号線の側方の一方側及び他方側と該第1信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線させることを特徴とする請求項5記載の半導体集積回路設計用自動配線装置。
- 上記第1配線はクロック信号線であることを特徴とする請求項5乃至7のいずれか1つに記載の半導体集積回路設計用自動配線装置。
- クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線と、
通常動作時に信号レベルが略固定される第2信号線と、
を有する半導体集積回路装置において、
該第2信号線は、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして、該第1信号線の一方側と他方側に交互に沿ってジグザグ配線されていることを特徴とする半導体集積回路装置。 - クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第1信号線と、
通常動作時に信号レベルが略固定される第2信号線と、
を有する半導体集積回路装置において、
該第2信号線は、該第1信号線との間隔を許容最小間隔の2倍より短く且つ許容最小値以上にして、該第1信号線の側方の一方側及び他方側と該第1信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線されていることを特徴とする半導体集積回路装置。
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