JP2004006852A - 有機ｉｌｄ（インターレベル誘電体）内のバイア抵抗シフトを除去する方法 - Google Patents

有機ｉｌｄ（インターレベル誘電体）内のバイア抵抗シフトを除去する方法 Download PDF

Info

Publication number
JP2004006852A
JP2004006852A JP2003124691A JP2003124691A JP2004006852A JP 2004006852 A JP2004006852 A JP 2004006852A JP 2003124691 A JP2003124691 A JP 2003124691A JP 2003124691 A JP2003124691 A JP 2003124691A JP 2004006852 A JP2004006852 A JP 2004006852A
Authority
JP
Japan
Prior art keywords
layer
organic
catalyst layer
interlevel dielectric
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003124691A
Other languages
English (en)
Other versions
JP4336139B2 (ja
Inventor
Darryl D Restaino
レステイノ、ディー、ダリル
Shahab Siddiqui
シディクイ、シャハ
Erdem Kaltalioglu
カルタリオグル、アーデン
Delores Bennett
ベネット、デロアズ
C C Liu
リウ、シーシー
Hsueh-Chung Chen
チェン、スーチュン
Tong-Yu Chen
チェン、トンユー
Gwo-Shii Yang
ヤン、グオシイ
Chiung-Sheng Hsiung
シゥン、チゥンシェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2004006852A publication Critical patent/JP2004006852A/ja
Application granted granted Critical
Publication of JP4336139B2 publication Critical patent/JP4336139B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31695—Deposition of porous oxides or porous glassy oxides or oxide based porous glass

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】低誘電率ｋ有機ＩＬＤ素材を使用している、サブミクロンの半導体集積回路中の、ライナー／銅（Ｃｕ層）の下部の界面で、しばしば発生する、バイア抵抗を低減すること。
【解決手段】上部層３０に接着触媒を適用し、その上に有機インターレベル誘電体を付着する前に薄膜接着触媒を酸化して薄い２酸化シリコン状薄膜５０とすることによって、マルチレベルの金属および有機インターレベル誘電体を具体化する半導体ウェハーの熱サイクル中のバイア抵抗問題を低減する。
【選択図】　図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体プロセスに関し、より詳細には、有機インターレベル誘電体を使用している、進歩したプロセス技術を使用して、小型デザインの形状を組み合わせる、半導体ウェハーのプロセスに関する。
【０００２】
【従来の技術】
無数の微小構成要素間の、要求される接着を達成するために、今日の高密度のマルチレベル半導体集積回路を構成する、素材および素材の層への挑戦が、続いている。様々な構成要素の欠点は、その界面で適切に接着される素材および素材の層が、この製作された集積回路内において、多数の問題を提示する結果となってしまうことである。従って、半導体回路製作に対する一側面には、この問題を識別し、それを解決することを、必要とする。
【０００３】
ＵＳ特許登録番号６，１７４，７９３は、銅層と、シリコン窒化物からなる拡散バリヤ層との間の接着を、その間の接着を促進するための介在的な銅リン化物層を提供することによって、改善するための方法を開示する。同様に、ＵＳ特許登録番号６，２２１，０８４は、シランもしくはジクロロシランの、プラズマで、銅層を処理し、キャップ層を付着する前に、その上に銅珪化物を形成することによって、銅層と拡散バリヤ層の間、すなわち、銅層とシリコン窒化物のキャッピング層との間の接着を、促進する方法を開示する。ＵＳ特許登録番号６，２２５，２１０は、高密度プラズマ状態の下で、銅層上にキャッピング層を付着し、すなわち、付着の際に銅層の表面を滑らかにし、キャッピング層の接着を促進することにより、同じ結果を達成している。
【０００４】
ＵＳ特許登録番号６，２０７，５５４は、ＳｉＮ２、ＳｉＣなどの非酸化化合物、および、関連する化合物ＢＣ、ＢＣＮ、およびＢＮを、接着触媒として使用して、誘電素材の隣接する層間の接着を促進することを開示する。同様に、ＵＳ特許登録番号６，１６６，４３９は、誘電素材と絶縁素材の、異なる層の間の接着を促進するための、様々な接着触媒について開示する。ＵＳ特許登録番号６，０２０，０２９およびＵＳ特許登録番号６，１２０，６３９は、集積回路内の金属表面と樹脂表面との間の接着を改善するために、酸を形成する過酸化物などの接着触媒もしくは金属、および、金属用の還元剤を使用する技術を開示する。
【０００５】
低誘電定数の有機インターレベル誘電素材（低誘電率ｋ有機ＩＬＤ素材）の使用は、業界標準になってきている。サブミクロンの集積回路に関する需要が高まるにつれて、非常に低い誘電定数をもつ、有機誘電素材／有機絶縁素材を使用する必要がある。
【０００６】
マルチレベル半導体集積回路の典型的なレベルの構成は、低誘電率ｋ有機ＩＬＤ素材層を、キャップ層上に付着することによって、デバイスのより低いレベルを完全にすることにより、開始するのが一般的である。次いで、このＩＬＤは、パタンニングされ、エッチングされ、このデバイスの特定レベルのための所望の回路を形成する、必要なトレンチおよびバイアスを形成する。金属は、通常は銅であるが、次いで、有機ＩＬＤ内に形成されたトレンチおよびバイアス中に付着され、たとえば、そのレベルのワイヤー線や、レベル間の伝導性の相互結合を形成する。
【０００７】
【発明が解決しようとする課題】
バイア抵抗シフトが、低誘電率ｋ有機ＩＬＤ素材を使用している、サブミクロンの半導体集積回路中の、ライナー／銅（Ｃｕ層）の下部の界面で、しばしば発生することが、わかっている。この現象は、また、デバイスのより低いレベルのキャップ層と、その上に付着された低誘電率ｋ有機ＩＬＤとの間の接着が、弱いことから、得られる結果であることが、判明した。前述した望ましくないバイア抵抗のシフトを発生させることなく、および、それに関する問題を引き起こすことなく、前述したようなデバイスを構成するための方法があれば、それが有益であるのは、いうまでもない。
【０００８】
【課題を解決するための手段】
本発明のある側面は、介在的な絶縁層として有機ＩＬＤ素材を、好ましくは低誘電率ｋ有機ＩＬＤ素材を、使用して、従来の技術での構成で発生したようなバイア抵抗シフト、およびその関連した問題を生じさせることなく、半導体マルチレベルウェハー構造を実現し、有機ＩＬＤ素材を使用した高密度マルチレベル半導体回路を使用することである。
【０００９】
本発明の、他の側面は、その上に有機ＩＬＤ層、好ましくは、低誘電率ｋ有機ＩＬＤ層を付着する前に、キャップ層上に、接着触媒として、酸化のスピンオンコーティングを提供し、両者間の接着を促進する、薄膜２酸化シリコン状層を形成し、本方法を使用しない場合には、構成された集積回路の熱サイクル中に発生する、バイア抵抗シフトの問題を排除することである。
【００１０】
本発明の第１の実施形態によれば、接着触媒層をもつ、事前に形成されたキャップ層をコーティングするステップ、すなわち、接着触媒層を酸化し、このキャップ層の上に２酸化シリコン状薄膜層を形成するステップと、次いで、この２酸化シリコン状薄膜層に、有機インターレベル誘電体を含むコーティングを適用するステップを含む、ダマシンプロセスまたはデュアルダマシンプロセス中の、有機インターレベル誘電体中のバイア抵抗シフトを防ぐための方法が、提供される。
【００１１】
最大の利益を得るには、この有機インターレベル誘電体は、ＳＩＬＫもしくは多孔性ＳＩＬＫなどの、低誘電定数有機インターレベル誘電素材（低誘電率ｋ有機ＩＬＤ素材）であることが好ましい。さらに、有機インターレベル誘電体を適用する前に、２酸化シリコン状薄膜層に、新しい接着触媒層を適用することが好ましい。
【００１２】
本発明の他の実施形態によれば、マルチレベル半導体基板の一つのレベルのキャップ層上に、接着触媒コーティングを処置するための方法が提供される。この方法は、接着触媒層を酸化し、接着触媒層を、Ｏ２プラズマ処理を施すことにより、キャップ層上に、２酸化シリコン状薄膜層を形成することを含んでいる。好ましい実施形態では、このプラズマ処理は、指定された好ましい状況下で施される、Ｏ２／Ｎ２Ｈ２誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ−ｃｏｕｐｌｅｄ　ｄｏｗｎｓｔｒｅａｍ　ｐｌａｓｍａ）を使用する。
【００１３】
【発明の実施の形態】
本発明の一実施形態を、図１〜図４を参照して、次に記述する。図１に示すように、マルチレベル高密度半導体ウェハーは、たとえば銅のワイヤー線などの、金属ワイヤー線２０の周辺に、既知のいずれかの誘電素材、または、適した誘電素材１５を含んでいる、第１のレベルもしくは前のより低いレベル１０を有してる。誘電素材１５および金属ワイヤー線２０を含んでいるレベル１０は、たとえば、シリコン窒化物のような上部窒化物層などの、適したいずれかのもしくは既知の、上部素材からなる、キャップ層３０によって、完全に覆われている。
【００１４】
このレベル１０のさまざまな構成要素は、従来技術によって形成される。従って、誘電素材１５は、化学蒸着法（ＣＶＤ）、もしくは、スピンオンコーティング法などの、いずれかの適した方法、もしくは既知の方法によって、適用され、もしくは付着される。誘電素材１５は、有機インターレベル誘電素材であることが好ましく、低誘電率ｋ有機誘電素材であることが、より好ましい。様々なトレンチおよびバイアスは、適した、もしくは、従来の、いずれかのフォトリソグラフィー技術、および／またはエッチング技術によって、付着された誘電素材１５中にパタンニングされる。
【００１５】
例として好ましくはＣｕである、一つまたは複数の金属は、その後で、パタンニングされた誘電素材１５の界面上に付着され、この誘電素材１５の表面を覆い、トレンチおよびバイアスを埋め、レベル間の伝導性の相互結合を形成し、および、金属ワイヤー線２０を含んでいるレベル１０上に、金属ワイヤー線のパタンニングを形成する。電気めっきもしくは無電解めっきのいずれかの結果として起こる、銅のシード層のスパッター付着などの、適するもしくは従来のいずれの付着技術も、この金属付着ステップに、使用することができる。
【００１６】
次に、この誘電素材１５の金属で覆われた表面が、たとえば、化学的機械研磨（ＣＭＰ）によって、研磨され、付着された金属を除去し、誘電素材１５の表面２５を顕わにし、バイアスおよびＣｕ金属２０で埋められたトレンチなどのトレンチは、ほぼ埋められたまま残されるが、金属がオーバーフローすることはない。次いで、キャップ層３０は、ＣＶＤ、もしくは、プラズマ促進ＣＶＤ（ＰＥＣＶＤ）などの、適したもしくは既知のいずれかの技術によって付着される。
【００１７】
次いで、図２に示すように、キャップ層３０は、接着触媒の薄膜層４０で覆われる。接着触媒として知られる、様々なシランカップリング剤を含んでいる、本発明で使用することができる２酸化シリコン状薄膜は、適した処置下での任意の適した接着触媒で、転用できる。
【００１８】
特に適した、好ましい接着触媒は、ＡＰ−４０００、Ｄｏｗ　Ｃｈｅｍｉｃａｌ　Ｃｏｍｐａｎｙ　ｏｆ　Ｍｉｄｌａｎｄ，　Ｍｉｃｈｉｇａｎ社から市販され入手できる、商標ＡＰ−４０００で売られている、ビニルトリアセトクシシランをベースとした接着触媒である。この接着触媒は、シリコン、酸素および炭素を含み、従って、酸化することにより、２酸化シリコン状薄膜と、互換性をもつ。
【００１９】
たとえば、接着触媒のための一つの適した応用技術は、約９０Å〜約１４０Åの典型的な範囲を有する、およそ１２０Åの厚さのフィルムを応用することである。この接着触媒は、スピンオンで適用されることが好ましく、キャップ層３０へのＩＬＤコーティングの接着を促進するために、次に有機ＩＬＤコーティングを付着する前に適用されることが好ましい。
【００２０】
図３に示すように、薄膜接着触媒層４０は、次いで、酸化され、キャップ層３０上に、薄い２酸化シリコン状薄膜５０を形成する。この接着触媒は、Ｏ２プラズマ処理５５を介した酸化を含む、適したもしくは既知のいずれかの技術によって酸化できる。
【００２１】
プラズマ処理としては、Ｏ２／Ｎ２Ｈ２誘電結合プラズマ（ＩＣＰ）を使用することが好ましい。この好ましいプラズマ処理は、約１５０℃〜約３００℃の可動範囲を有する、約２５０℃の好ましいウェハー温度で操作される。この酸素の流速は、約３５００ｓｃｃｍ〜約５０００ｓｃｃｍの可動範囲を有する、４２００ｓｃｃｍであることが好ましい。このＮ２Ｈ２流速は、約１００ｓｃｃｍ〜約５００ｓｃｃｍの可動範囲を有する、２００ｓｃｃｍであることが好ましい。この反応圧は、約０．９Ｔｏｒｒ〜約２．０Ｔｏｒｒの可動範囲を有する、１．１Ｔｏｒｒであることが好ましい、最後に、このプラズマの動力は、約５００Ｗ〜約１０００Ｗの可動範囲を有する、９００Ｗであることが好ましい。このプロセスは、長時間のプラズマ衝撃から認められる有害な影響を受けずに、有効プラズマ処理時間を非常に広い範囲とすることが好ましく、約３秒〜約１８０秒の範囲であることが好ましい。
【００２２】
このＯ２プラズマ処理によって、ＸＰＳ（Ｘ線光電子分光分析）によって確認できるように、接着触媒の有機炭素の部分が除去され、ウェハー表面上のＳｉＯ２薄膜層５０はそのままに残されている。この２酸化シリコン状薄膜は、シリコンおよび酸素を含むが、ＳｉＯ２の元素記号をもたらす正確な組成比は必要ではない。この酸化物のような薄膜厚の典型的な範囲は、約４０Å〜約６０Åである。
【００２３】
以下の表１に、Ｏ２プラズマ処理後の、接着触媒層中の含有炭素の減少を示す。
【００２４】
【表１】
Figure 2004006852
【００２５】
表１の例示的な報告によって示すように、適用された接着触媒層の酸化は、非常に減少し、その含有炭素を効果的に除去し、ウェハー表面上のＳｉＯｘ薄膜層はそのままに残している。表１の例示的な報告では、前述した好ましいパラメータ下で操作された、Ｏ２プラズマ処理を介して、接着触媒コーティングを酸化した結果、接着触媒の含有炭素は、約３９．６８重量％から、約３．９６重量％まで減少している。逆に、この酸化処理の結果、含有酸素は、約３９．８９重量％から、約７１．１２重量％まで増加している。
【００２６】
２酸化シリコン状薄膜５０が形成された後に、図４に示すように、接着触媒６０の新しい層が、好ましくは約９０Åから約１４０Åの範囲の厚さで、その上に適用されることが好ましい。この最適化された接着触媒薄膜厚の範囲は、プロセスを統合的に考慮することに基づいて、選択される。この件に関しては、接着触媒層６０は、非常に厚いために、インターレベル誘電体（ＩＬＤ）の有効誘電定数が非常に増大し、これは好ましいものではない。逆に、接着触媒層６０があまりにも薄いと、ダマシン構造のトポロジー的な特徴を適切に平坦化することが不可能になり、これも望ましくなく、および、好ましいものではない。
【００２７】
接着触媒６０の新しい層を付着した後、次いで、インターレベル誘電素材を付着し、誘電素材絶縁層７０を形成する。誘電素材７０は、有機インターレベル誘電素材であることが好ましく、低誘電率ｋ誘電素材であることが、より好ましい。
【００２８】
任意の有機ＩＬＤを、インターレベル誘電体として使用するときに、本発明は、より有益となる。低誘電率ｋ有機ＩＬＤは、もっとも好まれる。さらに、この有機ＩＬＤが、ＳＩＬＫ、Ｄｏｗ　Ｃｈｅｍｉｃａｌ　Ｃｏｍｐａｎｙ　ｏｆ　Ｍｉｄｌａｎｄ，　Ｍｉｃｈｉｇａｎ社製の、商標ＳＩＬＫで売られている、特定の低誘電率ｋの誘電素材であるときは、特に有益であり、もっとも好ましいものである。ＳＩＬＫは、金属間を絶縁するための、新規の低誘電定数素材として、最近使用される、有機熱硬化性ポリマーである。
【００２９】
ＳＩＬＫ誘電体は、たとえば、最初に硬化し、次に、焼成し、インターレベル誘電体（ＩＬＤ）層７０の形成を完成させる、スピンオンコーティングプロセスで適用される。さらに、例示の目的のみで示すが、リソグラフィーフォトレジストのために従来使用されたのと同様のウェハー溝内で、処理できる。このＳＩＬＫ素材は、液体の形で適用され、スピンオンコーティングの間に、素早く乾燥する。
【００３０】
一つの有益な実施形態では、新しい接着触媒層６０が、ＡＰ−４０００接着触媒から形成され、絶縁層７０が、多孔性ＳＩＬＫなどの、多孔性の低誘電率ｋ誘電素材から形成される。多孔性の低誘電率ｋ誘電素材の構成要素は、たとえば、ＵＳ特許登録番号６，１０７，３５７に記載されるが、その内容を、参照することにより、本明細書に完全に組み込む。
【００３１】
誘電絶縁層７０を形成した後、このウェハーの新規レベルが、従来の手法における、ダマシンプロセス／デュアルダマシンプロセスの対象となる。
【００３２】
マルチレベル高密度半導体構造の各全てのレベル間の絶縁層として、この有機ＩＬＤ素材を適用することは、前述した方法で実行できる。この２酸化シリコン状層は、ライナー／Ｃｕ下部との界面の間の接着の機械的強度を改善する。従って、熱サイクル中に、従来観察されていた、バイア抵抗シフトの問題が、低減する。
【００３３】
比較試験
図５は、従来のマルチレベル半導体ウェハー構造で観察されたバイア抵抗シフトと、本発明の方法によって形成された同様の半導体ウェハー構造で観察されたバイア抵抗シフトがない場合とを比較した、比較図である。この比較図は、本発明の方法が、たとえば、第三の金属レベルを、マルチレベル構成中の半導体ウェハーの第二の金属レベルの上に付着するときに、従来の方法では発生する、バイア抵抗のシフトを、排除することを立証する。
【００３４】
図５のグラフは、第２の金属レベルの形成後に、測定したバイア抵抗を示し、図６のグラフは、この同じ試験構造に対し、第３金属レベルの形成後に測定した、バイア抵抗を示す。図５におよび図６に示すグラフのそれぞれは、異なる方法で処理された３個のウェハーの３グループを示す。図５および図６のグラフ中の、それぞれの３個のウェハーの左側のグループは、従来の方法によって処理されており、金属間の誘電体層を付着した結果として生じる、付着された接着触媒層を含むが、この接着触媒層の酸化はいずれも介在していない。図５および図６のグラフ中の、それぞれの３個のウェハーの真ん中のグループは、本発明の実施形態に従って、結果として得られた２酸化シリコン状薄膜上に、ＳＩＬＫ誘電体層を付着した結果として生じる接着触媒層を、プラズマ処理によって処理したものである。図５および図６のグラフ中のそれぞれの３個のウェハーの右側のグループは、本発明の他の実施形態に従って、結果として生じる２酸化シリコン状薄膜上に、多孔性ＳＩＬＫ誘電体層を付着した結果として生じる、接着触媒層を、プラズマ処理によって処理したものである。
【００３５】
図５および図６のグラフは、ｙ軸はリンクを経由して（０．９Ω〜１．９Ωのスケールで）試験した、それぞれの測定したオームを表している。ｘ軸の各位置は、９つの別個のウェハーのうちの一つを表している。ウエハー間で、ウェハーを結んでいる破線は、所与のウェハーレベル（第２レベルもしくは第３レベル）で、バイアスを測定した１００個の平均オーム抵抗測定値を表す点で、各ウェハーと交わっている。
【００３６】
図５に示すように、従来の先行技術のプロセス（図５および図６のグラフの、それぞれの、左側のウェハーグループ）では、有機ＩＬＤ絶縁素材としてＳＩＬＫを使用した半導体マルチレベルウェハー構造中に、第三の金属レベル（Ｍ３）を付着後、約１０％のバイア抵抗シフトが、観察された。これは、図５および図６に示すグラフの、それぞれの左側の、３個のウェハーの抵抗の中間値を比べることによって、認められる。２つのグラフ間の値の増加は、バイア抵抗のシフト、すなわち、バイア抵抗の増加は、第３の金属レベル形成の結果であることを、示している。
【００３７】
逆に、ウェハー表面上に接着触媒がコーティングされ、有機ＩＬＤとしてＳＩＬＫ、もしくは多孔性ＳＩＬＫのいずれかを付着する前に酸化させる、本発明に従った、同様のウェハーでは、バイア抵抗のシフトはほとんど観察されない。これは、真ん中のグループの３個のウェハー（ＳＩＬＫ）の測定結果と、図５および図６のグラフのそれぞれの右側（多孔性ＳＩＬＫ）に示す３個のウェハーの測定結果を、それぞれ比較するとわかる。
【００３８】
本発明は、ある特定の好ましい実施形態において記述されるが、本発明に様々な改良、バリエーション、変更および拡張を、本発明の基本概念から外れることなく作成できることは、当業者には理解されよう。このように、本発明は、本明細書に記述した特定の実施形態に制限すべきものではない。そうではなく、本発明の主旨は、特許請求の範囲によって決定すべきものである。
【図面の簡単な説明】
【図１】マルチレベルの高密度半導体ウェハーの構成レベルの一例の断面図である。
【図２】接着触媒が、図１に示すキャップ層に適用されている、本発明の方法の１実施形態に従った、第１の方法のステップを示す、断面図である。
【図３】図２に示す適用された接着触媒が酸化されている、本発明の方法の１実施形態に従った、第２の方法のステップを示す、断面図である。
【図４】有機インターレベル誘電体が、図３に示す処置された界面に適用されている、本発明の方法の１実施形態に従った、第３の方法のステップを示す、断面図である。
【図５】従来のマルチレベル半導体ウェハー構造で観察されたバイア抵抗シフトと、本発明の方法によって構成された同様の半導体ウェハー構造内で観察された、バイア抵抗シフトがない場合との、比較図である。

Claims (20)

  1. ダマシンプロセスまたはデュアルダマシンプロセスにおいて、有機インターレベル誘電体内のバイア抵抗シフトを防ぐための方法であって、
    前もって形成されたキャップ層に、接着触媒層でコーティングするステップと、
    前記接着触媒層を酸化し、前記キャップ層上に２酸化シリコン状薄膜層を形成するステップと、
    前記２酸化シリコン状薄膜層に、有機インターレベル誘電体のコーティングを適用するステップと
    を含む方法。
  2. 前記接着触媒が、ＡＰ−４０００である、請求項１に記載の方法。
  3. 前記酸化させるステップが、Ｏ２プラズマ処理を使用して実施される、請求項１に記載の方法。
  4. 前記接着触媒層が、約９０Å〜約１４０Åの範囲の厚さである、請求項１に記載の方法。
  5. 前記２酸化シリコン状薄膜層が、約４０Å〜約６０Åの範囲の厚さである、請求項１に記載の方法。
  6. 前記有機インターレベル誘電体が、低誘電率ｋ有機インターレベル誘電体である、請求項１に記載の方法。
  7. 前記有機インターレベル誘電体が、ＳＩＬＫおよび多孔性ＳＩＬＫを含むグループから選択される、請求項１に記載の方法。
  8. ダマシンプロセスまたはデュアルダマシンプロセス内で、有機インターレベル誘電体内のバイア抵抗シフトを防ぐ方法であって、
    前もって形成されたキャップ層に、接着触媒の第１の層でコーティングするステップと、
    前記第１の接着触媒層を酸化し、前記キャップ層上の２酸化シリコン状薄膜層を形成するステップと、
    第２の接着触媒層を、２酸化シリコン状薄膜層に適用するステップと、
    有機インターレベル誘電体のコーティングを、前記第２の接着触媒層に適用するステップと、
    を含む方法。
  9. 前記第１の接着触媒層が、ＡＰ−４０００である、請求項８に記載の方法。
  10. 前記第２の接着触媒層が、ＡＰ−４０００である、請求項８に記載の方法。
  11. 前記酸化させるステップが、Ｏ２プラズマ処理を使用して実施される、請求項８に記載の方法。
  12. 前記第１の接着触媒層が、約９０Å〜約１４０Åの範囲の厚さである、請求項８に記載の方法。
  13. 前記第２の接着触媒層が、約９０Å〜約１４０Åの範囲の厚さである、請求項８に記載の方法。
  14. 前記２酸化シリコン状薄膜層が、約４０Å〜約６０Åの範囲の厚さである、請求項８に記載の方法。
  15. 前記有機インターレベル誘電体が、低誘電率ｋ有機インターレベル誘電体である、請求項８に記載の方法。
  16. 前記有機インターレベル誘電体が、ＳＩＬＫおよび多孔性ＳＩＬＫを含むグループから選択される、請求項８に記載の方法。
  17. マルチレベル半導体基板の一レベルのキャップ層上に付着された、接着触媒層を処置する方法であって、前記接着触媒層を酸化し、前記キャップ層上に２酸化シリコン状薄膜層を形成し、前記酸化が、前記接着触媒層に、Ｏ２プラズマ処理を施すステップを含む、方法。
  18. 前記Ｏ２プラズマ処理が、Ｏ２／Ｎ２Ｈ２誘導結合プラズマ（ＩＣＰ）を含む、請求項１７に記載の方法。
  19. 前記Ｏ２プラズマ処理が、ウェハー温度が約１５０℃〜約３００℃の範囲の温度で、Ｏ２流速が約３５００ｓｃｃｍ〜約５０００ｓｃｃｍの範囲で、Ｎ２Ｈ２流速が約１００ｓｃｃｍ〜約５００ｓｃｃｍの範囲で処置され、反応圧が約０．９Ｔｏｒｒ〜約２．０Ｔｏｒｒの範囲、およびプラズマの動力が約５００Ｗ〜１０００Ｗの範囲である、請求項１８に記載の方法。
  20. 前記Ｏ２プラズマ処理が、約３秒〜約１８０秒の範囲の間、施される、請求項１７に記載の方法。
JP2003124691A 2002-05-01 2003-04-30 有機ｉｌｄ（インターレベル誘電体）内のバイア抵抗シフトを除去する方法 Expired - Fee Related JP4336139B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/137,274 US6806182B2 (en) 2002-05-01 2002-05-01 Method for eliminating via resistance shift in organic ILD

Publications (2)

Publication Number Publication Date
JP2004006852A true JP2004006852A (ja) 2004-01-08
JP4336139B2 JP4336139B2 (ja) 2009-09-30

Family

ID=29269064

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003124691A Expired - Fee Related JP4336139B2 (ja) 2002-05-01 2003-04-30 有機ｉｌｄ（インターレベル誘電体）内のバイア抵抗シフトを除去する方法

Country Status (2)

Country Link
US (1) US6806182B2 (ja)
JP (1) JP4336139B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7208418B1 (en) * 2003-12-08 2007-04-24 Advanced Micro Devices, Inc. Sealing sidewall pores in low-k dielectrics
US7691736B2 (en) * 2006-02-10 2010-04-06 Infineon Technologies Ag Minimizing low-k dielectric damage during plasma processing

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63140539A (ja) * 1986-12-02 1988-06-13 Nec Corp 半導体装置の製造方法
JPH06267835A (ja) * 1993-03-12 1994-09-22 Seiko Instr Inc 薄膜のパターニング方法
JPH09167764A (ja) * 1995-10-09 1997-06-24 Sony Corp 絶縁膜の形成方法
JPH1092804A (ja) * 1996-09-19 1998-04-10 Sony Corp 多孔質誘電体膜の製造方法
US5789325A (en) * 1996-04-29 1998-08-04 Dow Corning Corporation Coating electronic substrates with silica derived from polycarbosilane
JP2000183052A (ja) * 1998-12-18 2000-06-30 Sony Corp 電子装置の製造方法
WO2000040637A1 (en) * 1999-01-08 2000-07-13 The Dow Chemical Company Low dielectric constant polymers having good adhesion and toughness and articles made with such polymers
JP2001267622A (ja) * 2000-01-18 2001-09-28 Lucent Technol Inc 半導体デバイスおよびその製造方法
JP2001296559A (ja) * 1995-08-11 2001-10-26 Sharp Corp 液晶表示装置、およびアクティブマトリクス基板
US20030036290A1 (en) * 2001-08-17 2003-02-20 United Microelectronics Corp. Method for improving the coating capability of low-k dielectric layer

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4826430A (en) * 1984-04-23 1989-05-02 Johnson & Johnson Consumer Products, Inc. Adhesive primer for alumina brackets
US5658994A (en) 1995-07-13 1997-08-19 Air Products And Chemicals, Inc. Nonfunctionalized poly(arylene ether) dielectrics
US6020029A (en) 1997-06-12 2000-02-01 Macdermid, Incorporated Process for treating metal surfaces
US6120639A (en) 1997-11-17 2000-09-19 Macdermid, Incorporated Method for the manufacture of printed circuit boards
US6166439A (en) 1997-12-30 2000-12-26 Advanced Micro Devices, Inc. Low dielectric constant material and method of application to isolate conductive lines
US6211084B1 (en) 1998-07-09 2001-04-03 Advanced Micro Devices, Inc. Method of forming reliable copper interconnects
US6184284B1 (en) * 1998-08-24 2001-02-06 The Dow Chemical Company Adhesion promoter and self-priming resin compositions and articles made therefrom
US6225210B1 (en) 1998-12-09 2001-05-01 Advanced Micro Devices, Inc. High density capping layers with improved adhesion to copper interconnects
US6207554B1 (en) 1999-07-12 2001-03-27 Chartered Semiconductor Manufacturing Ltd. Gap filling process in integrated circuits using low dielectric constant materials
US6174793B1 (en) 1999-10-11 2001-01-16 United Microelectronics Corp. Method for enhancing adhesion between copper and silicon nitride
US6352938B2 (en) * 1999-12-09 2002-03-05 United Microelectronics Corp. Method of removing photoresist and reducing native oxide in dual damascene copper process
JP3549193B2 (ja) * 2000-03-31 2004-08-04 キヤノン販売株式会社 被成膜面の改質方法及び半導体装置の製造方法
WO2002016477A2 (en) * 2000-08-21 2002-02-28 Dow Global Technologies Inc. Organosilicate resins as hardmasks for organic polymer dielectrics in fabrication of microelectronic devices
TW469570B (en) * 2000-09-21 2001-12-21 United Microelectronics Corp Method for forming low-K material on the hydrophilic dielectric material and the structure thereof
TW471134B (en) * 2001-02-27 2002-01-01 United Microelectronics Corp Manufacturing method for multilevel interconnects
US6383913B1 (en) * 2001-04-06 2002-05-07 United Microelectronics Corp. Method for improving surface wettability of low k material
US20020164889A1 (en) * 2001-05-02 2002-11-07 Cheng-Yuan Tsai Method for improving adhesion of low k materials with adjacent layer
US20020182857A1 (en) * 2001-05-29 2002-12-05 Chih-Chien Liu Damascene process in intergrated circuit fabrication
US6762127B2 (en) * 2001-08-23 2004-07-13 Yves Pierre Boiteux Etch process for dielectric materials comprising oxidized organo silane materials

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63140539A (ja) * 1986-12-02 1988-06-13 Nec Corp 半導体装置の製造方法
JPH06267835A (ja) * 1993-03-12 1994-09-22 Seiko Instr Inc 薄膜のパターニング方法
JP2001296559A (ja) * 1995-08-11 2001-10-26 Sharp Corp 液晶表示装置、およびアクティブマトリクス基板
JPH09167764A (ja) * 1995-10-09 1997-06-24 Sony Corp 絶縁膜の形成方法
US5789325A (en) * 1996-04-29 1998-08-04 Dow Corning Corporation Coating electronic substrates with silica derived from polycarbosilane
JPH1092804A (ja) * 1996-09-19 1998-04-10 Sony Corp 多孔質誘電体膜の製造方法
JP2000183052A (ja) * 1998-12-18 2000-06-30 Sony Corp 電子装置の製造方法
WO2000040637A1 (en) * 1999-01-08 2000-07-13 The Dow Chemical Company Low dielectric constant polymers having good adhesion and toughness and articles made with such polymers
JP2001267622A (ja) * 2000-01-18 2001-09-28 Lucent Technol Inc 半導体デバイスおよびその製造方法
US20030036290A1 (en) * 2001-08-17 2003-02-20 United Microelectronics Corp. Method for improving the coating capability of low-k dielectric layer

Also Published As

Publication number Publication date
JP4336139B2 (ja) 2009-09-30
US20030207559A1 (en) 2003-11-06
US6806182B2 (en) 2004-10-19

Similar Documents

Publication Publication Date Title
US7763979B2 (en) Organic insulating film, manufacturing method thereof, semiconductor device using such organic insulating film and manufacturing method thereof
US6737747B2 (en) Advanced BEOL interconnect structures with low-k PE CVD cap layer and method thereof
US6962869B1 (en) SiOCH low k surface protection layer formation by CxHy gas plasma treatment
US7265038B2 (en) Method for forming a multi-layer seed layer for improved Cu ECP
US20080166870A1 (en) Fabrication of Interconnect Structures
US7176571B2 (en) Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure
US20060118961A1 (en) Dual damascene integration of ultra low dielectric constant porous materials
US6614096B2 (en) Method for manufacturing a semiconductor device and a semiconductor device
KR20020070631A (ko) 상호 접속 구조물 및 그 형성 방법
JP4629244B2 (ja) 半導体デバイス
GB2313954A (en) Interlayer insulating films for semiconductor devices
JP2004289105A (ja) 半導体装置およびその製造方法
US6248665B1 (en) Delamination improvement between Cu and dielectrics for damascene process
JP2002509356A (ja) パターニングされた導電層の空隙をｈｓｑで充填した高集積度ボーダレスビア
US7129164B2 (en) Method for forming a multi-layer low-K dual damascene
JP2004289155A (ja) 選択性エッチング化学薬品及びｃｄ制御のための高重合性ガスを含むｂａｒｃエッチング
US20060051947A1 (en) Plasma treatment to improve barrier layer performance over porous low-K insulating dielectrics
JP4336139B2 (ja) 有機ｉｌｄ（インターレベル誘電体）内のバイア抵抗シフトを除去する方法
JP4092902B2 (ja) 半導体装置の製造方法
JPH11233630A (ja) 半導体装置の製造方法およびこれを用いた半導体装置
US20040248395A1 (en) Method for manufacturing semiconductor device
JP2000183052A (ja) 電子装置の製造方法
JP3843275B2 (ja) 半導体装置の製造方法
JP2007088495A (ja) 有機絶縁膜及びその製造方法及び有機絶縁膜を用いた半導体装置及びその製造方法
KR20070019748A (ko) 상호접속 구조물의 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070109

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20070202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070202

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070320

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070607

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090602

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090623

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20090623

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090626

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120703

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130703

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees