JP2003534580A - 改善された装置間シリアルバスプロトコル - Google Patents

改善された装置間シリアルバスプロトコル

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JP2003534580A
JP2003534580A JP2000558463A JP2000558463A JP2003534580A JP 2003534580 A JP2003534580 A JP 2003534580A JP 2000558463 A JP2000558463 A JP 2000558463A JP 2000558463 A JP2000558463 A JP 2000558463A JP 2003534580 A JP2003534580 A JP 2003534580A
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clock
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ジャー、サンジャイ・ケー
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Abstract

(57)【要約】 装置間シリアルバスプロトコルは、シリアルバスを介する種々の装置間の相互接続および通信を容易にする。バス(48)は、クロックワイヤ、データワイヤおよびスタート／ストップワイヤを含んでいる。マスターシリアルバスインターフェースはマスター装置をシリアルバスに接続する。スレーブシリアルバスインターフェースはスレーブ装置をシリアルバスに接続する。マスターシリアルバスインターフェース(180) は、トランザクション開始装置、データ書込みメカニズム、データ読出しメカニズムおよびクロックドライバを含んでいてもよい。トランザクション開始装置は、スタート／ストップワイヤの信号レベルを低下させることによってトランザクションを開始する。データ書込みメカニズムは、スレーブ装置に書込まれるべきデータにしたがってデータワイヤ上の信号レベルを制御する。データ読出しメカニズムはデータワイヤ上の信号レベルをモニタすることによってデータを読出す。クロックドライバは所望のクロック信号にしたがってクロックワイヤ上の信号レベルを制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、装置間シリアルバスに関する。ある構成において、本発明は、少数
のラインを有しており、バスに接続された、そのいくつかが異なったプロトコル
を使用してもよい装置間における簡単なマスター／スレーブ関係を容易にするた
めのプロトコルを使用する装置間シリアルバスに関する。
【０００２】
【従来の技術】
たとえば、把持式のセルラー電話機、電子計算機、ＣＤプレーヤ、カムコーダ
等の電子装置は、単一チップのマイクロプロセッサにより制御されている種々の
内部コンポーネント（ＩＣまたはチップ）を含んでいる。これらの装置は、それ
らの内部コンポーネントをリンクするために装置間シリアルバスを組み込んでい
ることが多い。チップは内部マイクロプロセッサと通信し、装置間シリアルバス
を介してマイクロプロセッサとの間でデータを転送する。
【０００３】 マイクロプロセッサは、チップに対してある制御を行う。たとえば、マイク
ロプロセッサは、それが電力を使用せず、その機能を変更し、そうでない場合に
は性能を変化させるためにチップと相互作用するようにチップを構成することが
できる。直列化プロセスが使用されない、すなわち装置間シリアルバスが使用さ
れない場合、マイクロプロセッサから特定のチップへの通信はチップの適切なレ
ジスタに別々にルートされる必要があり、使用されるピンが増え、消費電力量が
潜在的に高くなる。しかしながら、装置間シリアルバスを使用することによって
、マイクロプロセッサによる種々のチップ中の何百もの機能の制御を容易にする
ために使用されるピンの数を減少させることができる。
【０００４】 フィリップス社製のＩ2 Ｃ−バスは、一般に使用されている装置間シリアル
バスプロトコルである。Ｉ2 Ｃ−バスプロトコルにしたがって、スレーブチップ
はバスに従い、マスタとして機能するプロセッサによってアドレスされたときに
適当なメッセージを捕えることにより応答し、アドレス情報を内部で復号し、そ
れにしたがってデータを導く。
【０００５】
【発明が解決しようとする課題】
これらの多チップ装置の寸法をもっとコンパクトにし、それらの設計および製
造に関連する費用を削減することが希望されている。したがって、異なった多チ
ップ装置において予め形成されているチップの互換性を容易にし、互換性のある
別のシリアルバスプロトコルを提供するメカニズムが必要とされている。これに
よって、ＩＣサプライヤおよび最終的な多チップ装置の製造業者が利用できるオ
プションが増加する。チップを一般的なシリアルインターフェースで構築した場
合、それらの構成および使用が標準化され、基板またはシステムレベルで経済的
になる。
【０００６】 したがって、広範囲のクロック速度にわたって動作可能であり、２ワイヤの
フィリップスＩ2 Ｃ−バスプロトコルと適合することのできる改善された装置間
シリアルバスプロトコルが必要とされている。このようなプロトコルは、クロッ
ク情報、データ情報、および相互接続されたチップ間のトランザクションのスタ
ートおよびストップを制御する情報の転送に適応することが必要である。いくつ
かの例において、このようなプロトコルは、シリアルバスにアクセスした複数の
マスター間の調停を行い、スレーブ装置にアドレスし、スレーブ装置に対してデ
ータの読出しおよび書込みが行われる時期を示すメカニズムを含んでいることが
必要である。このような改善されたシリアルバスプロトコルによる装置間の通信
は同期動作を伴うことが好ましい。
【０００７】 以下、ここに記載されている実施形態および特徴を理解し易くするために用
語の定義を示す。 ［制御情報］ バス上の情報の流れを制御するための情報。このような情報は、スタートトラ
ンザクション指示およびストップトランザクション指示を含んでいてもよい。 ［マスター］ 同じバスに接続されている別の装置とのトランザクションを開始させることの
できるバスに接続された装置。 ［パリティ］ この用語は、互いに通信している装置間の同一性または等価性の質を示してい
る。それは、たとえば送信されている情報がエラー無しに送信されたか否かを決
定するために転送データがチェックされるエラーチェック手順を含んでいてもよ
い。 ［受信機］ バス上に設けられているデータラインからデータを受信する任意の装置。 ［シリアル通信］ コンピュータまたはその他の装置間において単一ラインを介して一時に１ビッ
ト行われる情報の転送。シリアル通信は同期（クロックのような時間基準により
制御される）、または非同期（情報流を支配する制御信号間交換により管理され
る）であってもよい。シリアル通信では送信側と受信側の両者が同じパリティま
たは制御情報を使用する。 ［スレーブ］ 書込みおよび読出しを行うことができるが、トランザクションは開始しない装
置。 ［同期動作］ クロックまたはタイミングメカニズムによって制御される動作。同期バス動作
の場合において、データ流に埋め込まれた、あるいは別のライン上に同時に与え
られたクロックパルスにしたがってデータが転送される。 ［トランザクション］ トランザクションは、データ転送がマスターによって始められた時からデータ
転送がマスターまたは他の装置によって終了させられるまでの間にマスターとス
レーブとの間で行われるデータの転送を含んでいる。 ［送信機］ バス上に設けられたデータラインを介して情報を送信している、バスに接続さ
れた任意の装置。
【０００８】
【課題を解決するための手段】
本発明は、マスターおよびスレーブ装置を小型の多チップ装置内においてリン
クするために現存するシリアルインターフェースプロトコルに改善を加える。本
発明は一般に、バスインターフェースを介して装置間で同期プロトコルを実施す
るメカニズムを提供する。このメカニズムは、少ないラインだけを使用して種々
の装置間の有効な通信を促進し、他方において多チップ装置およびシステムの設
計および実施を容易にする。ここに示されているプロトコルメカニズムは、さら
に多チップシステムの種々のコンポーネントの故障診断およびデバッグの助けと
なるはずである。
【０００９】 したがって、本発明は、種々の装置間のシリアルバスを介した相互接続およ
び通信を促進する装置間シリアルバスプロトコルまたはその１以上の部分に関す
る。シリアルバスは、クロックワイヤ、データワイヤおよびスタート／ストップ
ワイヤを含んでいてもよい。マスター装置をシリアルバスに接続するマスターシ
リアルバスインターフェースが設けられてもよい。スレーブ装置をシリアルバス
に接続するスレーブシリアルバスインターフェースが設けられてもよい。本発明
のある特徴において、マスターシリアルバスインターフェースはトランザクショ
ン開始装置と、データ書込みメカニズムと、データ読出しメカニズムと、クロッ
クドライバとを含んでいる。トランザクション開始装置は、スタート／ストップ
ワイヤの信号レベルを低下させることによってトランザクションを開始させる。
データ書込みメカニズムは、スレーブ装置に書込まれるべきデータにしたがって
データワイヤ上の信号レベルを制御する。データ読出しメカニズムは、データワ
イヤ上の信号レベルを監視することによってデータを読出す。クロックドライバ
は所望のクロック信号にしたがってクロックワイヤ上の信号レベルを制御する。
【００１０】
【発明の実施の形態】
以下の詳細な説明および添付図面を参照して本発明の例示的であるが限定的で
はない実施形態により本発明の上記および別の目的、特徴ならびに利点をさらに
詳細に説明する。なお、同じ参照符号は、いくつかの図面において一貫して本発
明の類似の部分を表している。 図１乃至６は、Ｉ2 Ｃ−バスプロトコルの種々の特徴およびそのいくつかの実
施例を示している。図７乃至１４は、新しいシリアルバスインターフェース（Ｓ
ＢＩ）プロトコルに適用された本発明の例示的な実施形態の種々の特徴を示して
いる。示されているＳＩＢプロトコルは、３つのワイヤを有するバスを使用する
。装置はバスに接続されることができ、それによって情報を互いに転送すること
が可能になる。このような装置は、マスター装置およびスレーブ装置を含んでい
る。調停手順がＳＢＩプロトコル中に含まれてもよく、それによって１以上のマ
スター装置が同時にデータ転送を開始することが可能になる。示されているＳＢ
Ｉプロトコルは、新しいプロトコルに適応する装置と適合するだけでなく、Ｉ2 Ｃ−バス装置にも適応する。
【００１１】 以下図面を詳細に参照して、最初に図１乃至７を参照して通常のＩ2 Ｃ−バ
スプロトコルを説明する。図１は、Ｉ2 Ｃ−バスに接続された１対の装置を示し
ており、これは他の場合にＩ2 Ｃ−バス構成10と呼ばれている。示されているＩ2 Ｃ−バス構成10は、１対のワイヤを有するバス11を含んでいる。この対は、シ
リアルデータラインＳＤＡである第１のワイヤと、シリアルクロックラインＳＣ
Ｌである第２のワイヤとを含んでいる。プルアップ抵抗12と13は、それらの第１
の端部がシリアルクロックラインＳＣＬとシリアルデータラインＳＤＡにそれぞ
れ接続され、それらの第２の端部が共通のＤＣ電圧源＋ＶDDに接続されている。
第１の装置14および第２の装置16を含む１対の装置は、示されているＩ2 Ｃ−バ
ス11に結合されている。第１の装置14は、数ある素子（示されていない）に加え
て、クロックインターフェース回路18およびデータインターフェース回路19を含
んでいる。第２の装置16は他の素子（示されていない）と共にクロックインター
フェース回路18' およびデータインターフェース回路19' を含んでいる。示され
ている各クロックインターフェース回路18，18' は、増幅器およびトランジスタ
を含んでいる。各ワイヤＳＤＡおよびＳＣＬが開放されている（ｆｒｅｅ）とき
、両ラインは高い、すなわち論理１の状態である。各インターフェース回路18，
18' ，19および19' のトランジスタは、配線されたアンド機能を行うために開ド
レインまたは開コレクタ方式で接続されているため、付勢されたときに、それら
はその各ラインＳＤＡまたはＳＣＬを低レベル状態にプルダウンし、それによっ
て論理“ゼロ”を示す。種々の異なった技術（ＣＭＯＳ，ＮＭＯＳ，ＢＩＰＯＬ
ＡＲ等）がＩ2 Ｃ−バスに接続可能である。
【００１２】 図２は、Ｉ2 Ｃ−バス上のビット転送を示す波形図である。上方の波形は、
信号およびデータラインＳＤＡであり、下方の波形は信号およびクロックライン
ＳＣＬである。クロック信号の高状態における安定性チェック期間20のあいだ、
データラインＳＤＡ上のデータ信号のレベルは変化することができない。データ
ラインＳＤＡの高または低状態は、クロック信号が低レベル状態のデータライン
変化期間22のあいだに変化することができる。データラインＳＤＡ上を転送され
た各データビット当たり１個のクロックパルスが発生される。
【００１３】 図３は、Ｉ2 Ｃ−バス上のストップおよびスタート指示を示す波形図である
。データラインＳＤＡおよびクロックラインＳＣＬ上の２つの波形は、示されて
いるようにスタート状態24およびストップ状態26をそれぞれ表している。スター
ト状態24は、クロックラインＳＣＬ上の信号が高いあいだにデータラインＳＤＡ
上で高レベルから低レベルへの転移が発生した時期を示している。ストップ状態
26は、クロックラインＳＣＬ上の信号レベルが高いあいだにデータラインＳＤＡ
上で低から高への転移が発生した時期を示している。Ｉ2 Ｃ−バス仕様によると
、スタートおよびストップ状態は常にマスター装置によって発生させられる。
【００１４】 図４は、Ｉ2 Ｃ−バスプロトコルの一般的なプロトコルフォーマットを表す
概略ブロック図である。単一のトランザクションが示されており、そのスタート
がスタート状態24によって示され、その終了がストップ状態26によって示されて
いる。送信された情報の第１のバイトは、７ビットスレーブアドレス28およびこ
れに後続する１ビット読出し／書込みビット（Ｒ／Ｗ）30を含んでいる。その後
、承諾ビットＡ32が続く。第１の承諾ビット32の後に、データのバイトおよび第
２の承諾ビット36が続く。その後、データ38の付加的なバイトおよび別の承諾ビ
ット40が続く。
【００１５】 示されているように、シーケンスにおいて“Ａ”ブロックで示されている承
諾ビットが各バイトに後続する。Ｒ／Ｗビットが０である場合、データはマスタ
ー装置からスレーブ装置に書込まれ、この場合、承諾または承諾の失敗はスレー
ブ装置からマスター装置に送られるだけである。Ｒ／Ｗビットが１ならば、デー
タはスレーブ装置からマスター装置に読み出され、承諾ビットがマスター装置か
らスレーブ装置に送られる。
【００１６】 図５は、本発明の示された実施形態によるシリアルバス構成を示している。
図５に示されているように、マスター装置50はシリアルバス48を介して第１およ
び第２のスレーブ装置52，54に接続されている。シリアルバス48は、クロックワ
イヤＳＢＣＫ、スタート／ストップワイヤＳＢＳＴ、ならびにデータワイヤＳＢ
ＤＴを含んでいる。クロックワイヤＳＢＣＫおよびデータワイヤＳＢＤＴは、プ
ルアップ抵抗Ｒを介してプルアップＤＣ電圧ＶDDにそれぞれ接続されている。も
っと多くの装置がシリアルバス48上に追加されるので、あるＲＣ定数を維持する
ためにプルアップ抵抗値が調節されてもよい。スタート／ストップワイヤＳＢＳ
Ｔは、プルアップ接続されない。マスター装置50、第１のスレーブ装置52および
第２のスレーブ装置54はそれぞれ、各ＳＢＩ制御装置と、各装置をシリアルバス
48に結合するシリアルバスインターフェースとして集合的に機能する１組のバス
相互作用回路とを含んでいる。
【００１７】 マスターＳＢＩ制御装置56は、クロックワイヤ相互作用回路62、スタート／
ストップワイヤ相互作用回路64およびデータワイヤ相互作用回路66を含む各相互
作用回路を介してクロックワイヤＳＢＣＫ、スタート／ストップワイヤＳＢＳＴ
およびデータワイヤＳＢＤＴに接続されている。示されているクロックワイヤ相
互作用回路62は、ソース、ドレインおよびゲート電極を含む電界効果トランジス
タ68を含んでいる。そのソース電極はクロックワイヤＳＢＣＫに接続されている
。そのドレイン電極は接地端子に接続され、そのゲート電極はマスターＳＢＩ制
御装置56のクロックワイヤ動作端子78に接続されている。
【００１８】 スタート／ストップワイヤ相互作用回路64は、入力および出力端子を有する
増幅器70を含んでいる。その出力端子はスタート／ストップワイヤＳＢＳＴに接
続され、その入力端子はスタート／ストップワイヤ動作端子80に接続されている
。
【００１９】 データ／ワイヤ相互作用回路66は、増幅器72および電界効果トランジスタ74
を含んでいる。増幅器72は入力端子および出力端子を含み、入力端子はデータワ
イヤＳＢＤＴに接続され、出力端子はマスターＳＢＩ制御装置56のデータモニタ
端子82に接続されている。電界効果トランジスタ74は、ソース、ドレイン、およ
びゲート電極を含んでいる。そのソース電極は、増幅器72の入力端子と共通にデ
ータワイヤＳＢＤＴに接続されている。そのドレイン電極は、接地端子に接続さ
れている。そのゲート電極は、マスターＳＢＩ制御装置56のデータ動作端子84に
接続される。
【００２０】 各スレーブ装置52および54は、クロックワイヤＳＢＣＫ、スタート／ストッ
プワイヤＳＢＳＴおよびデータワイヤＳＢＤＴにそれぞれ接続された複数の相互
作用回路を含んでいる。とくに、スレーブ装置52および54は、クロックワイヤＳ
ＢＣＫに接続されたクロックワイヤ相互作用回路63a および63b と、スタート／
ストップワイヤＳＢＳＴに接続されたスタート／ストップワイヤ相互作用回路65
a および65b と、およびデータワイヤＳＢＤＴに接続されたデータワイヤ相互作
用回路67a および67b とを含んでいる。
【００２１】 クロックワイヤ相互作用回路63a および63b は、増幅器86a および86b をそ
れぞれ含んでいる。スタート／ストップワイヤ相互作用回路65a および65b は、
増幅器88a および88b をそれぞれ含んでいる。データワイヤ相互作用回路67a お
よび67b は、第１および第２の回路素子セットをそれぞれ含んでいる。データワ
イヤ相互作用回路67a を形成する第１の回路素子セットは増幅器90a と電界効果
トランジスタ92a を含んでいる。データワイヤ相互作用回路67b を形成する第２
の回路素子セットは増幅器90b と電界効果トランジスタ92b を含んでいる。
【００２２】 増幅器86a は入力端子と出力端子とを備えており、入力端子がクロックワイ
ヤＳＢＣＫに接続され、出力端子がクロックモニタ端子94a に接続されている。
増幅器88a は入力端子と出力端子とを備えており、入力端子がスタート／ストッ
プワイヤＳＢＳＴに接続され、出力端子がスタート／ストップモニタ端子96a に
接続されている。増幅器90a は入力端子と出力端子とを備えており、入力端子が
データワイヤＳＢＤＴに接続され、その出力端子がデータモニタ端子98a に接続
されている。電界効果トランジスタ92a はソース、ドレイン、およびゲート電極
を含んでいる。そのソース電極は、増幅器90a の入力端子と共通にデータワイヤ
ＳＢＤＴに接続されている。そのドレイン電極は、接地端子に接続されている。
そのゲート電極はスレーブ制御装置58のデータ動作端子58に接続されている。
【００２３】 動作において、低電圧レベルによりワイヤＳＢＣＫ、ＳＢＳＴ、ＳＢＤＴの
任意のものの上に０が表される。とくに、クロックワイヤＳＢＣＫおよびデータ
ワイヤＳＢＤＴ上において、０はラインをプルダウンすることによって示され、
１はドライバを３状態にし、外部プルアップに電圧レベルを高くすることによっ
て示される。スタート／ストップワイヤＳＢＳＴ上では、０または１が適切なマ
スター制御装置56の排他的制御の下に増幅器70を介して示される。増幅器70の出
力端子における信号が低レベルのとき、スタート／ストップワイヤＳＢＳＴ上に
０が示され、信号が高レベルのときに、１が示される。マスター装置50のクロッ
クワイヤ相互作用回路62は、マスターＳＢＩ制御装置56がクロックワイヤ動作端
子78を介してクロックワイヤＳＢＣＫ上で動作できるようにし、それによってク
ロックワイヤＳＢＣＫ上の電圧を低下させるように機能する。マスター装置50の
スタート／ストップワイヤ検出回路64は、スタート／ストップワイヤＳＢＳＴ上
に存在する信号レベルを制御するためにスタート／ストップ動作端子80を介した
スタート／ストップワイヤＳＢＳＴ上におけるマスターＳＢＩ制御装置56の動作
を容易にする。マスター装置50のデータワイヤ相互作用回路66は、マスターＳＢ
Ｉ制御装置56がデータモニタ端子82およびデータ動作端子84をそれぞれ介してデ
ータワイヤＳＢＤＴ上で動作すると共にデータワイヤＳＢＤＴ上の信号レベルを
モニタできるようにする。
【００２４】 とくに、クロックワイヤおよびマスター制御装置56は、クロックワイヤ動作
端子78を介して電界効果トランジスタ68のゲート電極上で動作し、それによって
電流が電界効果トランジスタ68のソースとドレインとの間を流れ、クロックワイ
ヤＳＢＣＫ上の電圧レベルを低下させることが可能になる。マスター制御装置56
はデータ動作端子84を介して電界効果トランジスタ74のゲート電極をトリガーし
、それによって電流が電界効果トランジスタ74のソースからドレインに流れさせ
てデータワイヤＳＢＤＴ上の電圧レベルを低下させることによってデータワイヤ
ＳＢＤＴ上で動作する。
【００２５】 各スレーブ装置52および54（ならびに、おそらく、示されていないその他）
はクロックワイヤＳＢＣＫ、スタート／ストップワイヤＳＢＳＴ、およびデータ
ワイヤＳＢＤＴのそれぞれにおける信号レベルを、対応した増幅器の出力端子を
受けるモニタ端子を介してモニタしてもよい。とくに、スレーブ装置52のスレー
ブＳＢＩ制御装置58は、増幅器86a の出力端子から信号を受けるクロックモニタ
端子94a を含んでおり、増幅器86a の入力端子はクロックワイヤにＳＢＣＫに接
続されている。スレーブ制御装置58はまた、増幅器88a の出力端子を受けるスタ
ート／ストップモニタ端子96a を含み、増幅器88a の入力端子はスタート／スト
ップワイヤＳＢＳＴに接続されている。スレーブ制御装置58のデータモニタ端子
98a は増幅器90a の出力端子からの信号を受け、増幅器90a の入力端子はデータ
ワイヤＳＢＤＴに接続されている。スレーブ制御装置58のデータワイヤ動作端子
100aは電界効果トランジスタ92のゲート電極に接続されている。これによってス
レーブ制御装置58は、電界効果トランジスタ92a をスイッチできるようになり、
したがって電流が電界効果トランジスタ92a のソースからドレインに流れて、デ
ータワイヤＳＢＤＴ上の電圧レベルが低下する。
【００２６】 マスター装置50は、シリアルバス48を介してスレーブ装置52および54（なら
びに、とくに示されてはいないが随意に別の装置）と通信できる。示されている
シリアルバス48は１組のバスワイヤ（すなわち、クロックワイヤＳＢＣＫ、スタ
ート／ストップワイヤＳＢＳＴおよびデータワイヤＳＢＤＴ）を含んでいる。マ
スター装置50とスレーブ装置52および54の１以上のものとの間のトランザクショ
ンは、スタート指示をスタート／ストップワイヤＳＢＳＴ上に与えるマスター装
置50によって開始されることができる。したがって、マスター装置50のマスター
ＳＢＩ制御装置56は、増幅器70に所望の電圧レベルを出力させるスタート／スト
ップ動作端子80に電圧レベルを出力することによって電圧レベルをスタート／ス
トップワイヤＳＢＳＴ上に設定する。とくに、示されている実施形態では、マス
ターＳＢＩ制御装置56は、スタート／ストップ動作端子80で信号を出力し、結果
的にスタート／ストップワイヤＳＢＳＴ上の信号レベルを低下させることによっ
てトランザクションを開始する。
【００２７】 クロック信号は、マスター装置50によりクロックワイヤＳＢＣＫ上に与えら
れる。マスター制御装置56は、クロックドライバ（図５には示されていない）を
含み、このクロックドライバにより、電界効果トランジスタ68をスイッチするた
めに適切な動作信号がクロックワイヤ動作端子78で出力される。このようにして
、マスターＳＢＩ制御装置56は、所望のクロック信号にしたがってクロックワイ
ヤＳＢＣＫ上の信号レベルを制御する。結果的に得られる所望のクロック信号は
、トランザクションに関与するマスター装置50と任意の１以上のスレーブ装置52
および54との同期動作を容易にするためにマスター装置50とスレーブ装置52およ
び54とによって共通して使用される。
【００２８】 マスター装置50のマスターＳＢＩ制御装置56はデータ書込みメカニズムを備
えており、このメカニズムは電界効果トランジスタ74をスイッチするためにデー
タ動作端子84を使用し、それによって電界効果トランジスタ74を３状態にして、
データワイヤＳＢＤＴ上の電圧レベルを高いままにしておくか、あるいは電流が
電界効果トランジスタ74のソースからドレインに流れるようにして電圧レベルを
低下させる。したがって、データワイヤＳＢＤＴ上の信号レベルは、トランザク
ションに関与するスレーブ装置52または54に書込まれるデータにしたがって制御
される。以下、後続する図面を参照して、この動作をさらに詳細に説明する。
【００２９】 図６は、第１のタイプの（ここにおいて説明されている新しいプロトコルを
使用する）マスター装置およびスレーブ装置が第２のタイプの（Ｉ2 Ｃ−バスプ
ロトコルを使用する）マスターおよびスレーブ装置と共通してシリアルバス48に
接続されているシリアルバス構成を示している。とくに、示されているように、
クロックワイヤＳＢＣＫ、スタート／ストップワイヤＳＢＳＴおよびデータワイ
ヤＳＢＤＴを含むシリアルバス48が設けられている。クロックワイヤＳＢＣＫお
よびデータワイヤＳＢＤＴは、プルアップ抵抗Ｒを介してＤＣ電圧ＶDDにそれぞ
れ接続されている。第１のシリアルバスインターフェースプロトコルを使用する
マスター装置を含む第１のタイプのマスター100 は、クロックワイヤＳＢＣＫ、
スタート／ストップワイヤＳＢＳＴおよびデータワイヤＳＢＤＴのそれぞれに別
々の端子を介して接続されている。第１のシリアルバスインターフェースプロト
コルを使用するスレーブ装置を含む第１のタイプのスレーブ102 は、クロックワ
イヤＳＢＣＫ、スタート／ストップワイヤＳＢＳＴおよびデータワイヤＳＢＤＴ
に各端子を介して接続されている。第１のタイプのマスター100 および第１のタ
イプのスレーブ102 は、図５を参照して上述されたマスターおよびスレーブ装置
で構成されることができる。したがって、第１のタイプのマスター100 はマスタ
ーＳＢＩ制御装置56と、クロックワイヤ相互作用回路62、スタート／ストップワ
イヤ相互作用回路64およびデータワイヤ相互作用回路66を含む相互作用回路とを
含んでいてもよい。第１のタイプのスレーブ102 はスレーブ制御装置58と、クロ
ックワイヤ相互作用回路63a 、スタート／ストップワイヤ相互作用回路65a およ
びデータワイヤ相互作用回路67a を含む相互作用回路とを含んでいてもよい。
【００３０】 Ｉ2 Ｃマスター104 およびＩ2 Ｃスレーブ106 は、内容がここにおいて完全
に参考文献とされている文献（たとえば、Philips Semiconductors document “
The I2 C-bus and How to Use It(Including Specifications) ”1995 update,
pages 1-24(April 1995)）に記載されているマスターおよびスレーブ装置で構成
されることができる。いずれにしても、Ｉ2 Ｃマスター104 およびＩ2 Ｃスレー
ブ106 は、任意のよく知られている方法で構成されることができる。各Ｉ2 Ｃ装
置104 および106 は、Ｉ2 ＣプロトコルにしたがってクロックワイヤＳＢＣＫお
よびデータワイヤＳＢＤＴにそれぞれ接続された２つの端子を備えている。した
がって、Ｉ2 Ｃマスター104 は、クロックワイヤＳＢＣＫに接続された第１の端
子を備え、所望のクロック信号にしたがってクロックワイヤＳＢＣＫ上の信号レ
ベルを制御するメカニズムを含んでいる。所望のクロック信号は、トランザクシ
ョンがＩ2 Ｃマスター104 とＩ2 Ｃスレーブ106 との間で発生したときに、これ
ら２つの装置の同期動作を容易にするためにＩ2 Ｃマスター104 およびＩ2 Ｃス
レーブ106 により共通して使用される。
【００３１】 Ｉ2 Ｃマスター104 はさらに、データワイヤＳＢＤＴと、図３を参照して上
述したようにＩ2 Ｃ−バスプロトコルにしたがってスタート指示をデータワイヤ
ＳＢＤＴ上に与えることによってトランザクションを開始するトランザクション
開始装置（示されていない）とに接続された第２の端子を備えている。Ｉ2 Ｃマ
スター104 はさらに、Ｉ2 Ｃスレーブ106 に書込まれるデータにしたがってデー
タワイヤＳＢＤＴ上の信号レベルを制御するマスターデータ書込み機構（示され
ていない）を備えている。そのデータは、ペイロードデータと、Ｉ2 Ｃプロトコ
ルにしたがってＩ2 Ｃスレーブ106 をアドレスする情報を含むオーバーヘッドデ
ータとを含んでいてもよい。
【００３２】 動作において、第１のタイプのマスター装置100 は、トランザクションスタ
ートおよびストップ指示を含む制御情報の送信に対して指定された指定バスワイ
ヤ上にスタート指示を与えることによってトランザクションを開始する。示され
ている実施形態では、指定バスワイヤは、クロックワイヤＳＢＣＫおよびデータ
ワイヤＳＢＤＴから分離した異なるスタート／ストップワイヤＳＢＳＴを含んで
いる。第１のタイプのマスター装置100 は、第１のタイプのスレーブ装置102 に
転送されるデータにしたがってデータバスワイヤＳＢＤＴ上の信号レベルを制御
する。そのデータは、ペイロードデータと、第１のタイプのスレーブ装置102 お
よびその中の１以上の特有のレジスタをアドレスする情報を含むオーバーヘッド
データとを含んでいてもよい。
【００３３】 クロックワイヤＳＢＣＫ上の信号レベルは、第１のタイプのマスター装置100
および第１のタイプのスレーブ装置102 の同期動作を容易にするために第１の
タイプのマスター装置100 および第１のタイプのスレーブ装置102 により共通し
て使用される所望のクロック信号にしたがって第１のタイプのマスター装置100
によって制御される。
【００３４】 第１のタイプのマスター装置100 は、指定されたバスワイヤ（スタート／ス
トップワイヤＳＢＳＴ）にストップ指示を与え、データおよびクロックワイヤＳ
ＢＤＴおよびＳＢＣＫ上にある任意の指示の存在とは無関係にそのストップ指示
を維持することによってトランザクションを終了させる。示されている実施形態
では、これは、スタート／ストップワイヤＳＢＳＴのレベルを高状態に維持する
ことによって行われる。このようにして、第１のタイプのマスター装置100 はデ
ータワイヤＳＢＤＴ上における信号レベルの第１のタイプのマスター装置100 に
よる制御を抑制し、ストップ指示が与えられて維持されている限り、データを転
送し、クロックワイヤＳＢＣＫ上における信号レベルの第１のタイプのマスター
装置100 による制御を抑制する。
【００３５】 Ｉ2 Ｃマスター装置104 は、データワイヤＳＢＤＴ上のＩ2 Ｃプロトコルに
したがってＩ2 Ｃスタート指示を与えることによりトランザクションを開始する
。Ｉ2 Ｃマスター装置104 はデータワイヤＳＢＤＴ上における信号レベルをＩ2 Ｃスレーブ装置106 に転送されたデータにしたがって制御し、このデータはペイ
ロードデータと、Ｉ2 Ｃ−バスプロトコルにしたがってＩ2 Ｃスレーブ106 をア
ドレスする情報を含むオーバーヘッドデータとを含んでいてもよい。Ｉ2 Ｃマス
ター装置104 は、所望のクロック信号にしたがってクロックワイヤＳＢＣＫ上の
信号レベルを制御する。所望のクロック信号はトランザクション中のＩ2 Ｃマス
ター装置104 およびＩ2 Ｃスレーブ装置106 の同期動作を容易にするために２つ
の装置によって共通に使用される。トランザクションはＩ2 Ｃマスター装置104
がデータワイヤＳＢＤＴ上にストップ指示を与えることにより終了される。Ｉ2 Ｃマスター装置104 は、これが命令した予定の信号レベルに一致しない低い信号
レベルをデータワイヤＳＢＤＴ上で検出した場合、それ自身とＩ2 Ｃスレーブ装
置106 との間の任意のトランザクションを抑制する。新しいバスが古いＩ2 Ｃバ
スと共同して動作する能力は、本発明の１実施形態の利点である。
【００３６】 図７は、示されているシリアルバスインターフェースプロトコルの割込み転
送モード（ＩＴＭ）メッセージフォーマットを表すタイミング図を示している。
クロックワイヤＳＢＣＫ、スタート／ストップワイヤＳＢＴＳおよびデータワイ
ヤＳＢＤＴ上の信号を表す波形と共にＩＴＭトランザクション110 の概略図が示
されている。示されているＩＴＭトランザクション110 は、スタート指示112 、
転送モード識別子114 、スレーブアドレス116 、符号化されたメッセージ118 、
クロック休止期間120 およびストップ指示（停止）122 を含んでいる。スタート
指示112 がデータラインＳＢＤＴ上を転送される第１のビットをトリガーし、こ
の第１のビットは、スタート／ストップ信号が低くなった後でマスター装置の内
部クロック信号の第２の後縁上でラッチされる（図７には、このような信号は明
確に示されていない）。したがって、図７にはスタート時間124 にスタートする
データの第１のビットが示されている。
【００３７】 トランザクションスタート時間124 に続いて、転送モードがマスター装置か
ら、同じプロトコルを使用し、かつ同じシリアルバスに接続されている全てのス
レーブ装置に送信される。示されている実施形態において、転送モード識別子11
4 は１対のビットを含み、このビット対は、マスター装置が割込みモードでトラ
ンザクションを開始することを示す００である。したがって、データワイヤＳＢ
ＤＴ上の信号レベルは、クロック信号ＳＢＣＫの後縁に対応したスレーブアドレ
ススタート時間126 に達するまでの２クロックサイクル期間中低い。その後、１
ビットスレーブアドレス116 が送信される。したがって、２つの受信機（マスタ
ーまたはスレーブを含んでいてもよい）だけが割込みモードでアドレスされるこ
とができる。割込み転送モード（ＩＴＭ）は、符号化された情報の１バイトだけ
を転送するために使用される。ＩＴＭメッセージは、１つのマスターにより別の
マスタに割り込みを通知するために使用されるワイヤ専用メッセージとして使用
されてもよい。符号化されたメッセージ118 は、５つの送信されたデータビット
を含んでいる。符号化されたメッセージ118 に続いて、クロック休止期間120 が
示されており、この後のストップ指示122 はスタート／ストップワイヤＳＢＳＴ
上に与えられる。
【００３８】 上述したように、１以上のマスター装置がシリアルバスに接続されている場
合には、マスター装置は、データワイヤ上に０を送信する最初のものである別の
マスター装置に従う。このようにして、ＩＴＭトランザクションは別のトランザ
クションに対する優先性を得る。これは、２つの連続する０を送信していない他
のマスター装置の最初のビットはデータワイヤＳＢＤＴ上の信号レベルをそれら
の予定の状態に維持できないためにこのようなマスター装置が予め排除されてい
るので、データワイヤＳＢＤＴ上において送信される情報の最初の２ビット（転
送モード識別子114 ）は０、すなわち低電圧レベルである。
【００３９】 再び図５を参照すると、マスター装置50は、データ動作端子84を介してデー
タワイヤＳＢＤＴ上の信号レベルを制御し、同時にデータモニタ端子82を介して
データワイヤＳＢＤＴ上の信号レベルをモニタする。データワイヤＳＢＤＴ上の
信号レベルが電界効果トランジスタ74に関連したデータ動作端子84の動作に従っ
た予定の信号レベルに対応しない場合、マスター装置50のマスター制御装置56は
バスを解放する。したがって、０を送信しているマスターは調停において１を送
信しているマスターより常に優勢である。このため、ＩＭＴトランザクションは
、あるマスター装置が別のマスター装置への割込みを行なうか、あるいはそうで
なければシリアルバスに対する別のマスター装置の制御に取って代わるのに適し
ている。
【００４０】 図８は、高速転送モード（ＦＴＭ）トランザクションに該当するトランザク
ションおよび対応波形を示している。送信された５バイトの情報を含むＦＴＭト
ランザクション134 が示されている。とくに、示されているＦＴＭトランザクシ
ョン134 はスタート指示136 の発生時にスタートし、データワイヤＳＢＤＴ上を
送信された情報の最初の２ビット（“０１”）、すなわち転送モード識別子138
がスタート指示136 に後続し、その後、送信された情報の第１のバイトを満たす
６ビットのスレーブアドレス140 が続く。その後に第１のクロック休止期間141a
が続く。第２の送信されたバイトは、最初のＲ／Ｗ（読出し／書込み）ビット14
2 と、それに続く７ビットのレジスタアドレス144 とを含んでいる。その後に第
２のクロック休止期間141bが、データワイヤＳＢＤＴを介して送信された別のバ
イトの情報を分離している。各クロック休止期間141a乃至141eの期間中、データ
ワイヤＳＢＤＴ上の信号のレベルは高い。
【００４１】 送信機と受信機との間で送信された第１の情報セットにはデータ146 の第１
のバイトが含まれている。このデータは、前に送信された読出し／書込みビット
142 の状態に応じて、マスター装置（送信機として機能する）からスレーブ装置
（受信機として機能する）に送られてもよいし、あるいはスレーブ装置（送信機
として機能する）からマスター装置装置（受信機として機能する）に転送されて
もよい。その後、第２の読出し／書込みビット147 が最初のビットとしてマスタ
ー装置によって送信され、このビットの後に、データが転送され、あるいはデー
タが検索されるレジスタビット148 が続く。データが識別されたレジスタから読
出されている場合、スレーブ装置は、別のクロック休止期間141dの終了時に始ま
る次のデータのバイト150 の期間のあいだデータワイヤＳＢＤＴを駆動する。送
信の終わりに近付くと、最後のクロック休止期間141eが発生し、マスター装置に
よりストップ指示がスタート／ストップワイヤＳＢＳＴ上に与えられた時点でト
ランザクションが終了する。
【００４２】 ＦＴＭトランザクションは、スレーブ装置との間のデータ転送を意図するも
のであり、その他の転送モードをサポートしなくてもよい。このようなスレーブ
装置への送信の優先度は適度であり、したがって、“０１”の転送モード識別子
がこれに先行する。このモードにおいて、スレーブ装置に対するデータの書込み
および読出しの両者が同じトランザクション内で行われてもよい。
【００４３】 図９は、クロックワイヤ、スタート／ストップワイヤおよびデータワイヤの
それぞれの上における信号と共にバルク転送モード（ＢＴＭ）トランザクション
を示している。示されているＢＴＭトランザクション160 はスタート指示162 に
より始まり、このスタート指示162 の後に２ビットの転送モード識別子164 およ
びスレーブアドレス166 が続く。示されているＢＴＭトランザクション160 によ
り送信された情報は、多数のバイトを含んでいる。第１のクロック休止期間169a
に続いて送信される第２のバイトは、読出し／書込みビット167 と、これに続く
７ビットのレジスタアドレス168 とを含んでいる。その後、第２のクロック休止
期間169bの後に第３のデータのバイト170 が送信される。マスターがＳＢＳＴラ
インの権利を主張し、トランザクションの終了を示すまで、残りのバイトは全て
類似の方式で転送される。転送されるデータバイトの数はプロトコルの時間制限
だけに依存する。その後、最後のクロック休止期間169dが発生し、その後にスタ
ート／ストップワイヤＳＢＳＴ上に与えられたストップ指示が続く。第１および
第２のデータのバイト170 および172 （ならびに後続するバイト）は、読出し／
書込みビット167 において与えられた値にしたがって、スレーブ装置の特定のレ
ジスタに書込まれてもよいし、あるいはスレーブ装置の特定のレジスタから読出
されてもよい。とくに、示されている実施形態では、読出し／書込みビット167
がクリアされている場合、すなわち、データワイヤＳＢＤＴ上の信号のレベルが
低い場合、マスター装置はデータをスレーブ装置に書込んでいる。読出し／書込
みビット167 が設定されている場合、すなわち、データワイヤＳＢＤＴ上の信号
のレベルが高い場合、マスター装置はデータをスレーブ装置から読出している。
【００４４】 マスター装置が特定のレジスタアドレスバイトに後続するデータを読出すこ
とを希望した場合、それはクロックワイヤＳＢＣＫ上の信号のエッジの後にデー
タワイヤＳＢＤＴを解放し、これはレジスタアドレス168 内の転送された最後の
ビットの直後に行われる。第２および第３のクロック休止期間169bおよび169cの
それぞれに続いて、スレーブ装置はデータを送信する。マスター装置は、クロッ
クワイヤＳＢＣＫ上の信号レベルの制御を続ける。スタート／ストップワイヤＳ
ＢＳＴ上の信号レベルは、トランザクション中一貫して低いまま維持される。
【００４５】 上記の各モードにおいて、レジスタアドレスは７ビットのフィールドである
。このためにスレーブ中の１２８個までのレジスタのアドレス指定が可能である
。バルク転送モードにおいて、スレーブはそれ自身のレジスタアドレスを発生し
、したがって無制限の数のレジスタアドレスがスレーブの内部で生成されること
ができる。
【００４６】 各マスター装置のマスターＳＢＩ制御装置は、ファンクショナルモードおよ
びテストモードを含む２つの動作モードを有するように構成されてもよい。ファ
ンクショナルモード中、マスター装置は限定された時間だけバスの制御を維持す
るだけである。このようなモードでは、マスター装置は、トランザクションの長
さを示すしきい値に到達したとき、指定されたクロックワイヤＳＢＣＫにストッ
プ指示を与える。図示の実施形態では、そのしきい値は転送されたデータの量で
あり、すなわち３２バイトが転送されるときのデータ量である。テストモードで
は、マスター装置は限定されていないデータ転送を許容される。１つのマスター
装置により支配される所定のトランザクション内で転送可能なバイトの量を限定
することにより、これは他のマスター装置がシリアルバスの使用を共有すること
を可能にする。
【００４７】 ここで開示したプロトコルの図示の例示的な実施形態の第２の一般的な特性
について以下説明する。 （１）クロックワイヤＳＢＣＫ上の信号レベルが低い状態で、データワイヤＳ
ＢＤＴの全ての状態変化が生じる。 （２）全てのトランザクションはスタート／ストップワイヤＳＢＳＴ上の信号
を低くすることによって開始され、スタート／ストップワイヤＳＢＳＴの信号レ
ベルを高くすることにより完了される。 （３）ＳＢＳＴ、ＳＢＤＴ、ＳＢＣＫは新しいトランザクションが開始できる
前に、少なくとも１つのクロック期間（クロック速度が１．５３ＭＨｚであるな
らば６００ｎｓである）中は全て高レベルでなければならない。３つのワイヤの
うちの１つが低レベルならば、マスターは新しいトランザクションを開始できず
、３つの全ての信号レベルが１クロック期間に高く維持されるまで待機しなけれ
ばならない。 （４）データ送信は常に最初は上位桁ビット（ＭＳＢ）で最後は下位桁ビット
（ＬＳＢ）である。 （５）ファンクショナルモードでは、３２ビットよりも大きいデータ転送のた
めにバスの制御を維持するマスター装置はない。一方、テストモード中にはこの
制約は適用されない。 （６）マスターは送信するデータがバスに現れないならば、その送信をシリア
ルバスで解除する。０を送信するマスターは常に１を送信するマスターに対して
調停を勝取る。ここで説明するように、このルールはマスター間の調停を容易に
し、また例えば割込みモード、高速度転送モード、バルク転送モードに関して前
述したように、ある受信機とあるタイプの転送モードへの優先度の割当てを容易
にする。割込み転送モードはデータワイヤＳＢＤＴで２つの０を送信することに
よりトランザクションを開始し、一方高速度転送モードはデータワイヤＳＢＤＴ
で１つの０に続いて１を送信することによりトランザクションを開始する。バル
ク転送モードはデータワイヤＳＢＤＴで１つの１に続いて１つの０を送信するこ
とにより送信を開始する。したがってこれらはシリアルデータバスの制御を同時
に獲得しようとするマスター装置により、正確な順序で優先度を与えられる。 （７）データ送信は、スタート／ストップワイヤＳＢＳＴにおける信号レベル
を高くすることにより任意の時間で終了されることができる。スレーブ装置とマ
スター装置にはこの状況から回復する機構を設けられる。 （８）マスター装置またはスレーブ装置はクロック休止期間中にデータワイヤ
ＳＢＤＴを駆動できない。
【００４８】 図１０は、例えば図５で示されているように、図示のシリアルバス48に結合
されることのできる例示的なマスター装置178 をさらに示しているブロック図で
ある。図１０で示されているように、マスター装置178 はマスターＳＢＩ制御装
置181 と、並列プロセッサインターフェイス183 と、シリアルインターフェイス
185 を具備するマスターシリアルバスインターフェイス（ＳＢＩ）180 を具備し
ている。並列プロセッサインターフェイス183 はマスターＳＢＩ制御装置181 を
マスター装置プロセッサ182 へ連結する。シリアルインターフェイス185 はマス
ターＳＢＩ制御装置181 をシリアルバス、すなわち図５で示されているようなシ
リアルバス48に連結する。
【００４９】 図１０で示されている実施形態では、シリアルインターフェイス185 は、ク
ロックワイヤ相互作用回路188 、スタート／ストップワイヤ相互作用回路190 、
データワイヤ相互作用回路192 を備えている。これらの各相互作用回路は図５で
示されているようにマスター装置50に関して前述したように構成されてもよい。
【００５０】 並列プロセッサインターフェイス183 は、図示の実施形態では１６ビット双
方向データバスを含んでいる１次インターフェイス184 と、マスター装置プロセ
ッサ182 とマスターＳＢＩ制御装置181 との間の他の接続のために設けられてい
る２次インターフェイス186 とを具備している。
【００５１】 マスターＳＢＩ制御装置181 はマスター装置プロセッサ182 と、シリアルバ
スに接続されることのできる種々のスレーブ装置との間にシリアルリンクインタ
ーフェイスを構成している。マスターＳＢＩ制御装置181 はしたがって、マスタ
ー装置プロセッサ182 がスレーブ装置と相互作用して例えばスレーブ装置の特定
の機能の開始、構成、選択的なパワーアップ等を行うことを可能にする。マスタ
ーＳＢＩ制御装置181 はさらにマスター装置182 のスレーブ装置の動作を監視す
る能力を容易にする。
【００５２】 並列プロセッサインターフェイス183 は、市場で入手可能であるか技術でよ
く知られた技術を使用して構成される任意の既知のマイクロプロセッサ並列イン
ターフェイスで構成することができる。マスターＳＢＩ制御装置181 は並列プロ
セッサ183 からデータを受信し、３つのピンを有するシリアルインターフェイス
185 を使用してアドレスとデータを直列化し、それによってここで説明するよう
にシリアルバスインターフェイスプロトコルを実行する。
【００５３】 前述したように、並列プロセッサインターフェイス183 は１次インターフェ
イス184 と２次インターフェイス186 を具備している。１次インターフェイス18
4 は１６ビットの双方向データバスを具備し、これはシリアルバスに接続された
スレーブ装置との間の伝送を行うためにアセンブルされた８ビットＳＢＩアドレ
ス対と８ビットのデータの転送を可能にする。マスター装置プロセッサ182 はマ
スターＳＢＩ制御装置181 を定期的に、例えばＮＳＢＩクロックサイクル毎に１
度アドレスしてマスターＳＢＩ制御装置181 内に設けられたバッファに適切なス
レーブ装置へ送信するための新しいアドレス対を補給しなければならない。
【００５４】 図１１は、マスターＳＢＩ制御装置181 をさらに詳細に示している。（ここ
での説明を簡単にするために特別に示さない他の構成素子を含めて）図示された
マスターＳＢＩ制御装置181 は分割装置196 とデータパスブロック198 に結合さ
れたプロセッサインターフェイス194 を具備してもよい。プロセッサインターフ
ェイス194 は片側で並列プロセッサ183 からの信号を受信する。データ通路ブロ
ック198 はシリアルバスＩ／Ｏピン200 を経てシリアルバスとインターフェイス
する。図１１で示されているように、並列プロセッサインターフェイス183 は複
数の並列の接続および制御ピンと、特にＭＩＣＲＯ ＲＥＳＥＴ入力ピン202 と
クロックＣＬＫ入力ピン204 とを具備している。ＭＩＣＲＯ ＲＥＳＥＴピン20
2 はマスター装置プロセッサがマスターＳＢＩ制御装置181 をリセットすること
を可能にするプロセッサインターフェイス194 の入力ピンである。クロックピン
ＣＬＫ204 はマスター装置プロセッサ182 から２相クロック入力を受信する入力
ピンを構成する。図１０で示されているように、残りのデータピン接続206 は２
次プロセッサ接続186 と１次インターフェイス184 の残りのピンとを含んでいる
。
【００５５】 プロセッサインターフェイス194 は書込みエネーブル接続ＷＲ ＥＮ208 と
、書込みデータ接続ＷＲ ＤＡＴＡ210 と、書込みアドレス接続ＷＲ ＡＤＤＲ
212 と、読出しデータ接続ＲＤ ＤＡＴＡ214 とを含む幾つかの内部接続を具備
している。読出しデータ接続214 はプロセッサインターフェイス194 への入力で
あり、他の接続 208、 210、 212は出力である。これらはマスターＳＢＩ制御装
置181 の内部バスを経て分割装置196 とデータパスブロック198 へ結合される。
【００５６】 図示された分割装置196 は、内部バス接続208 とクロック“ＣＬＫ”入力ピ
ン210 とを備えている。これはシリアルバスクロック信号ＭＳＢＩ ＳＢＣＫを
出力するための第１の出力210 と、マスターＳＢＩ制御装置エネーブル信号ＭＳ
ＢＩ ＥＮを出力するための第２の出力212 とをさらに具備している。
【００５７】 データパス装置198 はその片側に内部バス接続215 を有し、反対側に複数の
シリアルバスＩ／Ｏインターフェイスピン200 を具備している。（ここでの説明
を簡単にするために特別に示さないその他のピンを含めて）シリアルバスＩ／Ｏ
インターフェイスピン200 は、クロックワイヤ動作端子218 、スタート／ストッ
プ動作端子220 、データモニタ端子222 、およびデータ動作端子224 を備えてい
る。
【００５８】 プロセッサインターフェイス194 は、レジスタがマスターＳＢＩ制御装置181
を読出しおよび書込みするときに同期動作を維持しながら、マスターＳＢＩ制
御装置181 をプロセッサバスと非同期的にインターフェイスする。分割装置ブロ
ック196 はクロック入力210 で受信されるメインＣＬＫクロック入力をさらに分
割し、シリアルシフトクロックを発生して、マスターＳＢＩ制御装置181 の動作
を適切にエネーブルする。分割装置196 には例えば１．５ＭＨｚから１００ＫＨ
ｚの範囲のクロック速度を有するシリアル動作を可能にする機構が設けられても
よい。図示の分割装置196 はこのような範囲のクロック速度を容易にし、マスタ
ーＳＢＩ制御装置181 が４０−５０％のデューティーサイクルでメインクロック
入力ＣＬＫの約数１／Ｍの解で定められたクロック速度で機能することを可能に
する。
【００５９】 図１２は、データパスクロック228 のさらに詳細なブロック図である。デー
タパスブロック228 の部分を形成する種々の細部と特定の素子はここでの説明を
簡単にする目的で省略されている。図示のデータパスブロック228 は複数の書込
みレジスタ238 と、複数の読出しレジスタ240 と、マルチプレクサ242 と、中央
シフトレジスタ244 とを具備している。データパスブロック228 はＳＢＩ制御レ
ジスタ246 と、スタート制御レジスタ248 と、出力部250 とをさらに含んでいる
。複数の書込みレジスタ238 は書込みレジスタ230 と作業バッファ232 とを具備
している。書込みレジスタ230 は１バイトレジスタアドレス部 234ａと１バイト
レジスタデータ部 234ｂとを具備している。レジスタアドレス部 234ａとレジス
タデータ部 234ｂはそれぞれ作動バッファ232 のレジスタアドレス部 236ａとレ
ジスタデータ部 236ｂにそれぞれ接続された出力を具備している。作動バッファ
232 はエネーブル信号を受信するための作動バッファエネーブル入力233 を具備
している。作動バッファ232 の各レジスタアドレス部 236ａとレジスタデータ部
236ｂはマルチプレクサ242 へ入力される信号の出力を具備する。マルチプレク
サ242 はシリアルレジスタ選択信号を受信するシリアルレジスタ選択入力243 を
さらに具備する。マルチプレクサ242 はまたＳＢＩ制御レジスタ246 からスレー
ブＩＤを受信する。
【００６０】 ＳＢＩスタート制御レジスタ248 はＳＢＩ制御レジスタ246 の制御ワード入
力に結合されている出力を具備する。
【００６１】 複数の読出しレジスタ240 はレジスタアドレス部252 とＳＢＩ読出しデータ
部254 とを具備している。読出しレジスタ240 内に与えられた情報は読出しバス
出力255 を経て出力される。読出しレジスタ240 は読出しレジスタエネーブル信
号を受信する読出しレジスタエネーブル入力256 をさらに具備している。
【００６２】 シフトレジスタ244 は図１１で示されているように、データパス装置198 の
データモニタ端子222 に対応するデータ入力端子258 を具備する。シフトレジス
タ244 はシフトレジスタエネーブル信号を受信するためのシフトレジスタエネー
ブル入力260 をさらに具備している。シフトレジスタ244 は出力部250 の一部を
形成する出力マルチプレクサ252 の入力側に導かれる出力を備えている。出力マ
ルチプレクサ262 は図１１で示されているクロックワイヤ動作端子218 に対応す
るクロック出力端子264 と、スタート／ストップ動作端子220 に対応するスター
ト／ストップ出力端子266 と、図１１で示されているデータ動作端子224 に対応
するデータ出力端子268 とを具備している。
【００６３】 図１３は、図示の実施形態で説明されているようにシリアルバスを介するス
レーブ装置によるマルチワードトランザクションの実行において、データパスブ
ロック228 とマスターＳＢＩ制御装置181 の他のコンポーネントにより行われる
ある動作を示したフローチャートである。最初のステップＳ２では、制御装置は
所望の分割比を選ぶために分割装置196 に設けられたクロック制御レジスタに書
込む。ステップＳ４では、制御装置はＳＢＩ制御レジスタ246 へ書込みを行う。
この書込み動作では、制御装置の適切な動作モードは所望のスレーブＩＤ（ＳＬ
Ｖ ＩＤ）とシリアルバスプロトコルモードビットをＳＢＩ制御レジスタ246 中
に書込むことによって選択される。ステップＳ６では、制御装置は書込みレジス
タ230 （ＳＢＩ ＷＲ）に、特定のスレーブ装置へ転送されるべきアドレスおよ
びデータを書込む。その後、ステップＳ８で、制御装置はトランザクションをス
タートする準備ができたとき、ＳＢＩスタート制御レジスタ148 のビット０に書
込んで、スタート・フラグを数１に設定する。ステップＳ10で、制御装置は最初
にシリアル転送モードビットとスレーブＩＤビットを転送し、その後、書込みレ
ジスタ230 の内容をその作業バッファ232 へ転送する。制御装置はその割込みを
主張し、マスター装置プロセッサ182 に書込みレジスタ230 が空であることを知
らせる。
【００６４】 ステップＳ12では、制御装置は作業レジスタ232 のビット［１５：８］とビ
ット［７：０］を直列化する。
【００６５】 次のステップＳ14では、書込みレジスタ230 が再度書込まれているか否かの
決定が行われる。書込みレジスタ230 が再度書込みされているならば、プロセス
はステップＳ10に戻り、その点でデータは作業バッファ232 へ転送され、割込み
がマスター装置プロセッサ182 へ送信される。ステップＳ14で、書込みレジスタ
230 が書込まれていない決定が行われたならば、トランザクションはステップＳ
16で終了される。
【００６６】 制御装置181 には、１つの読出し動作で制御装置の状態の完全なピクチャを
与える状態レジスタが設けられている。このようなレジスタはマスター装置プロ
セッサ182 により読出し可能である。
【００６７】 図１４はスレーブ装置270 を示したブロック図である。図示された装置270
はバス構造278 により読出し／書込みレジスタ274 と読出しレジスタ276 に結合
されたスレーブＳＢＩ制御装置272 を具備している。シリアルインターフェイス
はスレーブＳＢＩ制御装置272 のフロントエンドに設けられ、スレーブＳＢＩ制
御装置272 はデータワイヤ相互作用回路280 と、クロックワイヤ相互作用回路28
2 と、スタート／ストップ相互作用回路284 を備えている。
【００６８】 図示のスレーブ272 は、７ビット並列バス287 に結合されている双方向７ビ
ット並列データバス接続部286 と、アドレスバス289 に結合されている５ビット
並列アドレスバス接続部288 と、書込みクロックバス（ワイヤ）291 に結合され
ている書込みクロックピン290 と、読出しエネーブルバス（ワイヤ）293 に結合
されている読出しエネーブルピン292 とをさらに特別に具備している。
【００６９】 動作において、マスター装置、例えば図１０で示されているマスター装置178
は読出し／書込みレジスタ274 へデータを書込むようにスレーブ装置270 をア
ドレスするとき、マスター装置プロセッサ182 は書込みトランザクションを実行
するようにマスターＳＢＩ制御装置181 に命令し、１次インターフェイス184 を
経てマスターＳＢＩ制御装置181 へ書込まれるデータを転送する。マスターＳＢ
Ｉ制御装置181 はその後、直列化プロセスを制御し、最初にスタート／ストップ
相互作用回路190 によりスタート／ストップワイヤＳＢＳＴのスタート指示を信
号発信する。スレーブ装置270 のスレーブＳＢＩ制御装置272 はスタート／スト
ップ相互作用回路284 を経てこのようなスタート指示を聞く準備完了状態にある
。スレーブＳＢＩ制御装置272 はそのクロック相互作用回路282 によりクロック
信号を受信する。送信されたデータはデータ相互作用回路280 を経て受信される
。
【００７０】 以上、例示的な実施形態によって本発明を説明してきたが、ここにおいて使
用されていることは単なる説明に過ぎず、限定的なものではないことが理解され
るべきである。本発明の技術的範囲を逸脱することなく添付された請求の範囲内
において種々の変更を行うことが可能である。本発明はここにおいて特定の構造
、材料および実施形態を参照して説明されているが、本発明は開示されている特
定のものに限定されないことを理解すべきである。本発明は、適切な全ての等価
な構造、メカニズム、実施および使用に適用できる。
【図面の簡単な説明】
【図１】 装置のＩ2 Ｃ−バスへの接続を示す概略図。
【図２】 Ｉ2 Ｃ−バス上のビット転送を示す波形図。
【図３】 Ｉ2 Ｃ−バス上のスタートおよびストップ指示を示す波形図。
【図４】 Ｉ2 Ｃ−バスプロトコルの基本的なデータフォーマットの概略図。
【図５】 本発明の示されている実施形態によるシリアルバス構造の概略図。
【図６】 新しいプロトコルを使用する装置およびＩ2 Ｃ−バスプロトコルを使用する装
置に接続されたシリアルバスの概略図。
【図７】 割込み転送モード（ＩＴＭ）メッセージフォーマットを示す概略図。
【図８】 高速転送モード（ＦＴＭ）メッセージフォーマットを示す概略図。
【図９】 バルク転送モード（ＢＴＭ）メッセージフォーマットを示す概略図。
【図１０】 マスター装置のブロック図。
【図１１】 図１０に示されているマスターＳＢＩ制御装置のさらに詳細なブロック図。
【図１２】 データ路ブロックのブロック図。
【図１３】 トランザクションを行う図１０のマスターＳＢＩ制御装置の動作を示すフロー
チャート。
【図１４】 スレーブ装置のブロック図。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，Ｇ Ｈ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5B014 EA02 FA04 FB03 GC02 GC06 GD05 GD22 GD35 GE05 HC09 5B077 AA17 BA09 FF04 FF12 FF13 GG02 GG16 HH03 MM02 NN02

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 クロックワイヤ、データワイヤおよびスタート／ストップワ
    イヤを含んでいるシリアルバスと、 マスター装置を前記シリアルバスに接続するマスターシリアルバスインターフ
    ェースと、 スレーブ装置を前記シリアルバスに接続するスレーブリアルバスインターフェ
    ースとを具備しており、 前記マスターシリアルバスインターフェースが、 （ａ）前記スタート／ストップワイヤ上にスタート指示を与えることによって
    トランザクションを開始させるトランザクション開始装置と、 （ｂ）前記スレーブ装置に書込まれたデータにしたがって前記データワイヤ上
    の信号レベルを制御するマスターデータ書込みメカニズムと、 （ｃ）前記データワイヤ上の信号レベルをモニタすることによってデータを読
    出すマスターデータ読出しメカニズムと、 （ｄ）所望のクロック信号にしたがって前記クロックワイヤ上の信号レベルを
    制御するクロックドライバとを具備し、 前記スレーブシリアルバスインターフェースが、 （ｅ）前記スレーブ装置から別の装置に書込まれるべきスレーブ発生データに
    したがって前記データワイヤ上の信号レベルを制御するスレーブデータ書込みメ
    カニズムと、 （ｆ）前記データワイヤ上の信号レベルをモニタすることによってデータを読
    出すスレーブデータ読出しメカニズムと、 （ｇ）前記スレーブシリアルバスインターフェースが前記マスターシリアルバ
    スインターフェースから受信したクロック信号にしたがって前記データワイヤ上
    の信号レベルの制御をクロックする内部クロックメカニズムとを具備している装
    置間制御リンク。
  2. 【請求項２】 前記トランザクション開始装置は、前記スタート／ストップ
    ワイヤ上の信号レベルを低下させるメカニズムを含んでいる請求項１記載の装置
    間制御リンク。
  3. 【請求項３】 前記マスターデータ書込みメカニズムは、ペイロードデータ
    およびオーバーヘッドデータを含むデータにしたがって前記データワイヤ上の信
    号レベルを制御するメカニズムを含んでおり、前記オーバーヘッドデータは前記
    スレーブ装置をアドレスする情報を含んでいる請求項１記載の装置間制御リンク
    。
  4. 【請求項４】 前記スレーブ装置をアドレスする前記情報はさらに前記スレ
    ーブ装置内のレジスタを特定する請求項３記載の装置間制御リンク。
  5. 【請求項５】 前記所望のクロック信号は、前記マスター装置および前記ス
    レーブ装置の同期動作を容易にするために前記マスター装置および前記スレーブ
    装置によって共通して使用される請求項１記載の装置間制御リンク。
  6. 【請求項６】 前記データワイヤおよび前記クロックワイヤに接続されたプ
    ルアップ回路をさらに含んでおり、前記マスターデータ書込みメカニズムはデー
    タ書込みドライバを含み、このデータ書込みドライバが前記データワイヤ上の電
    圧レベルをプルダウンすることにより前記データワイヤ上に０を示し、また前記
    書込みドライバが３状態になることによって前記プルアップ回路に前記データワ
    イヤの電圧レベルを高くすることにより前記データワイヤ上に１を示し、前記ク
    ロックドライバはクロック信号ドライバを含み、このクロック信号ドライバが前
    記クロックワイヤの電圧レベルをプルダウンすることにより前記クロックワイヤ
    上に０を示し、３状態になることによって前記プルアップ回路に前記クロックワ
    イヤの電圧レベルを高くすることにより１を示す請求項１記載の装置間制御リン
    ク。
  7. 【請求項７】 少なくとも１つの付加的なマスター装置を含んでおり、前記
    付加的なマスター装置および前記マスター装置は前記バスの使用に対して競合し
    ており、前記付加的なマスター装置は、 （ａ）前記スタート／ストップワイヤ上にスタート指示を与えることによって
    トランザクションを開始させるトランザクション開始装置と、 （ｂ）前記スレーブ装置に書込まれたデータにしたがって前記データワイヤ上
    の信号レベルを制御するマスターデータ書込みメカニズムと、 （ｃ）前記データワイヤ上の信号レベルをモニタすることによってデータを読
    出すマスターデータ読出しメカニズムと、 （ｄ）所望のクロック信号にしたがって前記クロックワイヤ上の信号レベルを
    制御するクロックドライバとを含み、 前記マスター装置および前記付加的なマスター装置はそれぞれ、前記データワ
    イヤ上の信号レベルをモニタし、モニタされた信号レベルが予定の信号レベルと
    一致しない場合、前記マスター装置または前記付加的なマスター装置の動作を禁
    止するデータワイヤモニタを含み、 前記マスター装置および前記付加的なマスター装置のそれぞれの前記データ書
    込みメカニズムは、行われるべきトランザクションの優先度にしたがって１およ
    び０のシーケンスで送信されたスレーブアドレスに先行するためのスレーブアド
    レスメカニズムを含んでいる請求項１記載の装置間制御リンク。
  8. 【請求項８】 前記マスター装置の前記マスターシリアルバスインターフェ
    ースの前記トランザクション開始装置と前記付加なマスター装置の前記マスター
    シリアルバスインターフェースの前記トランザクション開始装置はそれぞれ、前
    記スタート／ストップワイヤ上信号レベルを低下させることにより前記スタート
    ／ストップワイヤ上にスタート指示を与えるメカニズムを含んでいる請求項７記
    載の装置間制御リンク。
  9. 【請求項９】 前記マスター装置および前記付加的なマスター装置のそれぞ
    れの前記マスターシリアルバスインターフェースの前記マスターデータ書込みメ
    カニズムは、ペイロードデータおよびオーバーヘッドデータを含むデータを書込
    むメカニズムを含み、前記オーバーヘッドデータは、前記スレーブ装置をアドレ
    スする情報を含み、前記スレーブ装置内のレジスタを特定する請求項７記載の装
    置間制御リンク。
  10. 【請求項１０】 前記マスター装置および前記付加的なマスター装置のそれ
    ぞれの前記マスターシリアルバスインターフェースの前記クロックドライバの前
    記所望のクロック信号は、前記マスター装置または前記付加的なマスター装置と
    前記スレーブ装置の同期動作を容易にするために前記マスター装置または前記付
    加的なマスター装置と前記スレーブ装置によって共通して使用されている信号を
    含んでいる請求項７記載の装置間制御リンク。
  11. 【請求項１１】 前記１および０のシーケンスは、前記バスに接続されてい
    る全てのスレーブへの放送を含むトランザクションに対して少なくとも２つの０
    を含んでいる請求項７記載の装置間制御リンク。
  12. 【請求項１２】 装置が第１のタイプのマスター装置と、第１のタイプのス
    レーブ装置と、第２のタイプのマスター装置と、第２のタイプのスレーブ装置と
    を含み、前記第１のタイプのマスターおよびスレーブ装置が第１のシリアルバス
    プロトコルを使用し、前記第２のタイプのマスターおよびスレーブ装置が第２の
    シリアルバスプロトコルを使用し、シリアルバスがデータバスワイヤおよびクロ
    ックバスワイヤを含む１組のバスワイヤを含んでいるシリアルバスにそれぞれ接
    続された装置間の通信方法において、 （ａ）前記第１のタイプのマスター装置がトランザクションスタートおよびス
    トップ指示の送信に対して指定された指定バスワイヤ上にスタート指示を与える
    ことによってトランザクションを開始し、 （ｂ）前記第１のタイプのマスター装置が前記第１のタイプのスレーブ装置に
    転送されるデータにしたがって前記データバスワイヤ上の信号レベルを制御し、
    前記データがペイロードデータと、前記第１のタイプのスレーブ装置をアドレス
    する情報を含むオーバーヘッドデータを含んでおり、 （ｃ）所望のクロック信号にしたがって前記クロックバスワイヤ上の信号レベ
    ルを制御し、前記所望のクロック信号が前記マスター装置および前記第１のタイ
    プのスレーブ装置の同期動作を容易にするために前記マスター装置および前記第
    １のタイプのスレーブ装置によって共通して使用され、 （ｄ）前記第１のタイプのマスター装置が前記指定バスワイヤ上にストップ指
    示を与え、前記ストップ指示を維持することによってトランザクションを終了さ
    せ、前記第１のタイプのマスター装置が、前記ストップ指示が前記マスター装置
    によって与えられ、維持されている限り、前記データバスワイヤ上の信号の前記
    第１のタイプのマスター装置による制御を禁止すると共に、前記クロックバスワ
    イヤ上の信号レベルの前記第１のタイプのマスター装置による制御を禁止し、 （ｅ）前記ストップ指示が前記第１のタイプのマスター装置によって与えられ
    、維持されている限り、前記第１のタイプのスレーブ装置が動作を停止し、 （ｆ）前記第２のタイプのマスター装置が前記データバスワイヤ上にスタート
    指示を与えることによってトランザクションを開始し、 （ｇ）前記第２のタイプのマスター装置が前記第２のタイプのスレーブ装置に
    転送されたデータにしたがって前記データバスワイヤ上の信号レベルを制御し、
    前記データがペイロードデータと、前記第２のタイプのスレーブ装置をアドレス
    する情報を含むオーバーヘッドデータを含んでおり、 （ｈ）前記第２のタイプのマスター装置が所望のクロック信号にしたがって前
    記クロックバスワイヤ上の信号レベルを制御し、前記所望のクロック信号が前記
    マスター装置および前記スレーブ装置の同期動作を容易にするために前記マスタ
    ー装置および前記スレーブ装置によって共通して使用され、 （ｉ）前記第２のタイプのマスター装置が前記データバスワイヤ上にストップ
    指示を与えることによってトランザクションを終了させ、 （ｊ）前記第２のタイプのマスター装置が前記第２のタイプのマスター装置と
    前記第２のタイプのスレーブ装置との間のトランザクションを禁止するステップ
    を含んでいる方法。
  13. 【請求項１３】 前記第２のシリアルバスプロトコルは、Ｉ2 Ｃ−バスプロ
    トコルを含んでいる請求項１２記載の方法。
  14. 【請求項１４】 前記指定バスワイヤは、前記データおよびクロックバスワ
    イヤから分離した異なるバスワイヤを含んでいる請求項１２記載の方法。
  15. 【請求項１５】 前記第１のタイプのマスター装置は、前記データまたはク
    ロックバス上に存在する任意の指示にかかわらず前記ストップ指示を維持する請
    求項１２記載の方法。
  16. 【請求項１６】 前記第１のタイプのマスター装置は、前記第１のタイプの
    マスターおよびスレーブ装置間におけるトランザクションの長さを示すしきい値
    に達したとき、前記指定されたバスワイヤ上にストップ指示を与える請求項１２
    記載の方法。
  17. 【請求項１７】 前記しきい値は、前記トランザクション中に転送されるデ
    ータの量を含んでいる請求項１６記載の方法。
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