JP2003521836A - 個別に制御可能な電子シャッター回路を備えた画像センサユニットセル - Google Patents

個別に制御可能な電子シャッター回路を備えた画像センサユニットセル

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JP2003521836A JP2000603238A JP2000603238A JP2003521836A JP 2003521836 A JP2003521836 A JP 2003521836A JP 2000603238 A JP2000603238 A JP 2000603238A JP 2000603238 A JP2000603238 A JP 2000603238A JP 2003521836 A JP2003521836 A JP 2003521836A
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Abstract

(57)【要約】 与えられた時間の間画素の露出を個々に制御する方法である。方法は、与えられた時間を表す積分間隔（Ｔ）及び前記積分間隔（Ｔ）中に複数（Ｎ回）のプログラムサブピリオドを確立することを含む。各々のプログラムサブピリオドは関連する積分サブピリオド（Ｔ’０、Ｔ’１、Ｔ’２）によって追従され、前記積分サブピリオド（Ｔ’０、Ｔ’１、Ｔ’２）は様々な時間幅を有する。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、一般的にはCMOS画像感知ユニットセルに関し、更に詳しくは各々の
そのようなユニットセルの個別の露出制御を提供する電荷積分制御回路に関する
。
【０００２】 （背景技術） イメージセンサは、一般的に焦点面アレイ（FPA）に配列された複数の感知ユ
ニットセルを有する。各々のユニットセルは光に露出された画素（ピクセル）で
あり、それらに代わりとなる電子反応を提供する。これら電子反応はその時、画
像センサによって収集され画像信号へと変換される。
【０００３】 既存の画像センサは、広いダイナミックレンジの像（scene）を取り込む能力
に於いて人間の目の能力には遙かに劣る。以下の取り組みにより、それらの性能
の改善がなされてきた。
【０００４】 Orly Yadid-Pecht及びEric R. Fossumは、彼らの論文"Wide Intrascene Dynam
ic Range CMOS APS Using Dual Sampling"に於いて、異なる電荷積分時間に於け
る複数画像の混合を含む、複数の露出方法について記述している。典型的には画
像は同一シーンであり、単一のスナップに取り込まれる。これらのイメージはFP
Aより読み出され、その時１つの広いダイナミックレンジ画像へと混合される。
【０００５】 複数の露出手段は、しかし複数の不利益を有する。１つのそのようなものとし
て、複数のイメージを混合する目的での更なる処理（processing）の要求が挙げ
られ、そのことはトゥルーモーションビデオの能力を限定する。典型的にはイメ
ージの混合は複雑であり、シーンへと導入され得る表示された画像中の異なった
種類のアーティファクト（artifact）を結果として生ずる。そのような力は結像
の制限を生み出し得る。
【０００６】 Deibruck T.及びC. Mead等は、彼らの論文"Photo-transconduction by Contin
uous Time, Adaptive Logarithmic Photo-receptor Circuits"に於いて、光電流
（photocurrent）に対数的に応答するユニットセルについて述べている。彼らの
述べた方法では、光の強度に比例する広範囲の光電流のレンジ値が、相対的に限
定されたダイナミックレンジユニットセルの単一のダイナミックレンジへと圧縮
されてもよい。
【０００７】 しかし対数的手法もまた欠点を有する。セル中の回路構成要素間のミスマッチ
は、近接したピクセルに関してさえ、セルに応じて広範囲に広がる結果となる。
このことは、次に固定パターンノイズ（FPN）へと変換（translate）する。
【０００８】 更に、そのようなセルの具体化は高度に複雑であり得る。また、光レセプタの
ための減少したエリアを残す活動化回路で事実上の領域が占有されていることか
ら、結果としてより低い感度となる。全体のピクセルエリアの光レセプタによっ
て占有される割合は、フィルファクター（fill factor）として定義される。光
レセプタによって占有されるエリアが小さければ小さい程、光に対する画素の感
度が低くなる。（イメージセンサの解像度を定める）与えられたピクセルピッチ
のために、より小さなフィルファクターがより低い画像センサの感度を意味して
おり、あるいは、感度は減少していないが解像度は低いことを意味する。
【０００９】 現在、人間の目の働きを模倣する最終的な方法は、独立したピクセルごとの露
出を介したものである。
【００１０】 そのような物のための取り組みの例として、Orly Yadid-Pechtによる"CMOS Ac
tive Pixel Sensor Star Tracker with Regional Control circuit"及び、Chris
topher Clark等による"Application of APS Arrays to Star and Feature Track
ing Systems"が示されている。
【００１１】 独立したピクセルごとの露出方法は、画像センサに於ける各々のピクセルのた
めの独立した露出時間を容易にする。各々のピクセルのための露出時間の適切な
設定は、どのようなアーティファクトも生じることなく焦点面アレイに於ける信
号のダイナミックレンジの直接的な圧縮を許可する。この方法は、広く連続的に
変化する光強度を備えた光を放つような惑星及び銀河の追跡のような、殆どの広
いダイナミックレンジを要求するアプリケーションに好適である。
【００１２】 Chen S.及びGinosar R.によって"Adaptive Sensitivity CCD image sensor"に
於いて概略的に説明されている或る試みは、包含されたユニットセルの複雑性に
応じて限定される。記述されたユニットセルは、効果的にイメージセンサの解像
度及び感度を減少させ、大きなアレイに於いて、その使用を実行不能にする。
【００１３】 Orly Yadid-Pechtが"'Wide Dynamic Range APS Star Tracker"に於いて述べて
いるようなその他の手法は、独立画素リセット（IPR）として知られており、ま
たすべてのユニットセルに於いて電荷の独立したリセットを要求する。
【００１４】 この試みでは、個別に独立したリセットを有する各ユニットセルを提供するが
、このアーティテクチャは本来、露出時間のダイナミックレンジを限定する。Ya
did-Pechtの論文に於いて記述されている１つの特有のアプリケーションに於い
て、露出時間は、最大積分時間の１、１／２、１／４、１／８、及び１／１６の
４つのステップの中でプログラミング可能である。
【００１５】 この露出時間幅が惑星追跡アプリケーションに十分であり得るにも関わらず、
それはその他の観点より限定される。第一に積分時間幅に於ける変化が１６：１
に限定され、このことが露出時間幅を限定しそれ故ダイナミックレンジも限定す
ることより、十分ではないことも考えられる。加えて、示唆された４つの積分時
間ステップは、高品質な焦点面イメージダイナミックレンジ圧縮を実行するには
概略的過ぎる。好適な方法は、４つの際立って間隔の空いたステップを除いて、
各々のステップが１／１６ステップに等しい、最小の１６の積分時間ステップで
、提供し得る。
【００１６】 個別セットの画素電荷積分時間の実施の存在は、そのアプリケーションをリア
ルタイム／高解像度ビデオに限定するような固有の制限を有する。固有の制限と
は、大きさ、複雑さ及び低いダイナミックレンジ、低解像度及び感度である。
【００１７】 更にIPR手法はビデオレートの操作を促進するには多くの時間を消費し、イメ
ージセンサの最大積分時間を限定する。"Wide Dynamic Range APS Star Tracker
"に記されているように、積分時間の各１６番目ごとに於いて、最小積分時間が
１つの全体積分時間に２０ミリ秒と比較してほぼ１秒のオーダーになる。これら
の理由より、IPR手法は連続的な音色／リアルタイムモーションビデオに好適で
はない。
【００１８】 （発明の開示） ここに明らかにされたマルチ積分サブピリオド法及び電荷積分制御回路は、先
行技術の手法とは概念的に異なっており、それら手法の欠点を取り除くものであ
る。本発明は高解像度、高感度、及び露出時間の幅広いダイナミックレンジをサ
ポートする新規の単純なセル構造であって、リアルタイムビデオに於いて極端に
高いダイナミックレンジの像を適用可能にするものである。
【００１９】 ここで明らかにされた本発明は一般的には個別に制御可能な電子シャッター回
路に関し、各々のそのような回路は関連する画像感知ユニットセルのために働い
ている。更に詳しくは本発明は画像センサに用いられるための電荷積分時間電子
シャッター回路に関し述べており、ここで単一の専用の個別制御シャッター回路
は、各々個別の画素のためにそこよりの画像情報の収集及び記憶を制御するべく
提供される。本発明の制御回路は、相補MOS（CMOS）技術、例えばユニットセル
中に於いてアクティブトランジスタを用いるCMOS Focal Plane Array (FPA) Act
ive Pixel Sensor (APS)unit cellの一部として実現される。
【００２０】 本発明は、各々の画素電荷積分時間若しくは“露出時間”が、各積分間隔間に
個別にまた自主的に制御され得るような、優れたクラスのCMOSイメージセンサの
製造を容易にする。更にはこのことは画像センサのダイナミックレンジを劇的に
押し上げるビデオスピード及び変化の幅に関してなされてもよい。
【００２１】 記述された発明がその他の方法とは技術的に異なる方法の１つは、本発明が、
個別の時間に於いて独立した可変の持続時間積分サブピリオドのセットへ積分間
隔を分割することを明らかにしていることである。効果的で総合の電荷積分間隔
は露出されるべくプログラムされた積分サブピリオド部分の合計である。
【００２２】 このような技術的進歩が、アナログメモリ及びプログラム可能な制御回路の革
新的組合せによってなされる。
【００２３】 本発明は読み出し段階のみでなく、別個のセンサに於ける積分間隔間のサブピ
リオド部分の積分の間も、アナログメモリ要素として積分キャパシタを用いるこ
とを追加的に明らかにしている。先行技術は、完了後に電荷読み出しが発生する
ことを伴ってのみ、積分間隔の後に収集された電荷を保持する目的で、アナログ
メモリ装置として積分キャパシタを用いる。本革新的方法は個別の異なった時間
幅の積分サブピリオドの間、電荷を絶え間なくレシーブ及びストアするべく積分
キャパシタの電荷保存可能性を用いる。故に、電荷積分の停止中に、キャパシタ
は先の蓄積された電荷を保持し、積分の再開に際し電荷の収集を再開する。電荷
の読み出しは全ての積分サブピリオドが完了した後のみ働く。本発明では、各々
の積分間隔における複数の積分サブピリオドを可能とする。
【００２４】 そのような電荷積分時間制御回路を仮出願60/145,950のCMOS Image Sensor wi
th Autonomous/Per-Pixel 15 Charge Integration Controlに於いて記述されて
いるような積分アクセス方法に沿って具体化し、またここで参照したことにより
本出願の一部とするユニットセルを採用することは、独立して／ピクセル毎に制
御された電荷積分時間を備えたCMOSイメージセンサアレイの実現を可能とする。
【００２５】 ここに明らかにされた革新的な電荷積分時間制御回路は、メモリセル及び積分
制御のための単純な転送トランジスタのような動的記憶ラッチを用いる。それ故
本発明は２つのトランジスタ及びキャパシタの追加のみを要求する。本発明の簡
潔性は、全体のユニットセルの複雑性に於ける主要なオーバーヘッドを生成しな
い。
【００２６】 本発明はまたシングルパストランジスタを有しCMOS技術によって実現可能な代
替制御回路を提供する。制御回路は積分時間値の広いダイナミックレンジを容易
にする。一例としてモーションビデオのために、１０ビット（２１０）の同時画
素積分時間ダイナミックレンジが容易に達成され得る。また静止ビデオのために
は２０ビットが実行可能である。このことはより高いシーン内ダイナミックレン
ジを容易にする。
【００２７】 制御回路は追加的に最小時間のファインステップ（fine step）に於ける積分
時間の制御を可能とする。例えば積分時間ダイナミックレンジが２１０（１０ビ
ット）であるとする場合、積分時間は１／１０２４から（２１０−１）までの１
／１０２４ステップで制御され得る。結果として広いダイナミックレンジのシー
ンが高い忠実性を持って圧縮され得り、またディスプレイされる。
【００２８】 各々のユニットセルに存在する電荷積分回路は単純であり、またそれ故画素の
で大きな割合を占有しない。画像センサは効果的に制御されることができ結果と
して柔軟でシーンに適用可能なダイナミックレンジの圧縮となる。
【００２９】 ここで本発明の目的は広いダイナミックレンジを有する画像センサのための制
御回路を提供することである。
【００３０】 それ故本発明の好適実施例に従って与えられた時間の間に画素の露出を個別に
制御する方法が提供される。この方法は与えられた時間を表す積分間隔の確立、
及び複数（Ｎ回）のプログラムサブピリオドを積分間隔の間に確立することを含
む。各々のプログラムサブピリオドは関連する積分サブピリオドによって追従さ
れ、積分サブピリオドは種々の時間幅であることを特徴とする。
【００３１】 電荷は、光センサ及び電荷蓄積素子の間で積分サブピリオド間にのみ転送され
る。キャパシタ電荷は読み出され、結果としてＮ回のプログラム／積分サブピリ
オドが終了した後放電される。
【００３２】 複数のプログラムサブピリオドを確立する過程は、各々の画素を積分若しくは
非積分状態に予め調整する過程を含む。可能な過程は積分状態の場合電荷を転送
し、非積分状態の場合電荷を転送しない過程を有する。
【００３３】 前記方法は電荷が転送された場合電荷蓄積素子で電荷を集積させ、電荷が転送
されない場合電荷蓄積素子に於いて電荷レベルを保つ手段を有する。電荷蓄積素
子上の電荷レベルは、積分時間に於ける電荷の累積転送に関連する。
【００３４】 それ故、本発明の好適実施例によって、各々の画素に於いて画素のアレイ及び
プログラム可能なメモリを有する画像システムが追加的に提供される。画素は少
なくとも１つのフォトセンサ、及びフォトセンサ毎に関連する蓄積素子を有する
。蓄積素子とプログラム可能なメモリの組合せは、フレーム内の複数の積分サブ
ピリオドのために許可する。更に各々の蓄積素子は複数の積分サブピリオドを表
す電荷をストアする。この蓄積素子は好適にはキャパシタである。
【００３５】 プログラム可能なメモリはパストランジスタ、前記パストランジスタに接続さ
れたキャパシタ、及び前記キャパシタに接続された転送トランジスタを有する。
プログラム可能なメモリは、転送トランジスタに対して積分信号を転送若しくは
転送させないことを選択的に可能とする。
【００３６】 プログラム可能なメモリは、動的な記憶ラッチ若しくは静的なラッチのどちら
かである。加えてプログラム可能なメモリ回路はアレイ中に於いて機能するため
の手段を含み、またアレイ中で機能している場合プログラムデータ信号及びプロ
グラム制御信号をレシーブする。
【００３７】 それ故本発明の好適実施例によって、ユニットセル及び蓄積素子を有する画像
システムが追加的に提供される。ユニットセルは１つ若しくは複数の積分サブピ
リオドの間光を感知し、感知した光を相対的に表す電荷を出力する。蓄積素子は
１つ若しくは複数の積分サブピリオドの間電荷をレシーブし蓄積する。
【００３８】 好適には１つ若しくは複数の積分サブピリオドは、１つ若しくは複数の非積分
サブピリオドと共に混合される。更に好適には蓄積素子はキャパシタであり、及
び／又はアナログメモリ要素として働く。それ故蓄積素子は１つ若しくは複数の
積分サブピリオドの間電荷を蓄積し、１つ若しくは複数の非積分サブピリオドの
間電荷を保持する。蓄積素子は複数の積分サブピリオド及び非積分サブピリオド
の後、蓄積された電荷を放電する。
【００３９】 好適実施例の１つに於いて、１つ若しくは複数の積分及び非積分サブピリオド
は時間幅が可変である。ユニットセルは好適には光センサ、及び光センサと蓄積
素子との間に接続された露出制御及び読み出し装置を有する。制御回路は蓄積素
子と光センサとを選択的に接続若しくは切断する。或いはユニットセルは光セン
サに接続されたプリアンプを含む。
【００４０】 それ故本発明の好適実施例に於いて、画像を感知するための方法が追加的に提
供される。方法は１つ若しくは複数の積分サブピリオドの間では光を感知し、ま
た１つ若しくは複数の非積分サブピリオドの間では光を感知しないことを含み、
前記積分及び非積分サブピリオドは予め調整される。電荷は各々の感知のステッ
プの後蓄積され、各々の非感知ステップの間保たれる。好適には各々の感知及び
／又は非感知過程はプログラム関連過程によって優先され、関連するプログラム
過程が積分サブピリオド及び非積分サブピリオドの発生をそれぞれ定める。
【００４１】 方法は更に、複数回にわたり蓄積及び保持過程を繰り返し、繰り返された蓄積
及び保持過程に追従し蓄積された電荷を放電することを含む。
【００４２】 （好適な実施例） ここで図１A−１Dは、各々ユニットセル１０A−１０Dを並べて表す。以下詳細
に描かれた相違点を除き、ユニットセル１０A−１０Dは同様に機能し、ここでユ
ニットセル１０Aを参照する記述はまた、ユニットセル１０Ｂ−１０Dにも当ては
まる。類似要素は同様に参照され、更に詳細に説明されることはない。
【００４３】 図１Aは画像センサユニットセル１０Aの好適実施例を表している。各々のユニ
ットセル１０Aは、新しい電荷積分制御回路１２、光センサ１４、プリアンプ１
６，キャパシタCＩ、及び読み出し回路１８を有する。本発明の好適実施例にお
いて、新制御回路１２はキャパシタCＩと縦に一列に並んで働き、それによって
、１つの積分間隔の間に複数の別個に分散した時間積分電荷を蓄積するための能
力をイメージセンサユニット１０Aに提供する。
【００４４】 ここで明確化を目的として、積分間隔はユニットセル１０Aに於いて収集され
る電荷の読み出しより、同一のユニットセル１０Aの連続する読み出しに至る時
間として定義される。この積分間隔は、キャパシタのリセット−リセット間の時
間に等しい。好適な実施例において１つの積分間隔は、複数の持続時間可変積分
サブピリオド（sub-period）を有し、ここで各々の積分サブピリオドの間、個別
の電荷が収集される。
【００４５】 光センサ１４は、典型的には光ダイオード若しくは光トランジスタのどちらか
であり、光センサ上に衝突する光フォトン束に比例する電流Iphを提供するよう
な光電流ソースとして機能する。
【００４６】 プリアンプ１６は、光センサ１４によって転送された信号を増幅し、また追加
的な要素である。プリアンプ１６は、一定の光強度のために光電流を一定に保つ
べく、ユニットセル１０Aの中に含まれた残り要素より光センサ１４を切り離す
ローインプット/ハイアウトプットインピーダンスアンプとして働く。このよう
にプリアンプ１６は、光センサ１４のバイアスがキャパシタCＩ上のバイアスよ
り独立することを可能とする。更にプリアンプ１６は、電流Iphを積分電荷不変
量であるべく保つ。
【００４７】 制御回路１２は、適切な信号の受信において、選択的にキャパシタCＩとプリ
アンプ１６とを結合若しくは切断し、それにより選択的にキャパシタCIへ電流IC を導通させ、若しくは導通させない。好適には電流ICは電流Iphに等しく、それ
はIC=Iphの場合導通し、またICが０の場合導通しない。キャパシタCIは、制御回
路１２によって通過させられた電流ICをレシーブしまた積分し、加えて、読み出
し回路１８が活動化されるまでは積分された電荷を蓄積する。読み出し回路１８
は、選択的にキャパシタCIをセンス線ColSenseに結合させる。
【００４８】 ユニットセル１０Aの好適な実施例において制御回路１２は、関連する入力線
のセットであるreset(Rst)、integrate(Int)line、line program(LnPrg)及びCol
umn program (ColPrg) input linesなどに接続される。
【００４９】 本発明における基本的な要素の１つであるInt信号は、例えばInt信号がハイに
なる場合積分サブピリオドを開始させ、またInt信号がローになる場合積分サブ
ピリオドを終息する様に、サブピリオドを開始または終息させる事が知られてい
る。積分は、Int信号がハイの場合のみに起こる。
【００５０】 Rst信号は、積分間隔の前にキャパシタCIを放電させる。LnPrg信号は、コント
ロール回路１２がプログラムされることを可能とし、ColPrg信号は連続するInt
信号サブピリオドの間、積分／非積分のため制御回路を予め調節する。
【００５１】 ここで明確化の目的で、様々なデジタル信号がハイ若しくはローの状態を有し
て言及される。
【００５２】 更に図１に示された信号ユニットセル１０Aは、焦点面アレイに於ける画像要
素を構成し、また行プログラム(LnPrg)及び列プログラム(ColPrg)の言葉の使用
は、アレイの各々の行及び列を参照する。各々のユニットセル１０Aが一対の行
及び列信号に独特に接続されることが知られている。
【００５３】 次に述べることは、ユニットセル１０Aの操作のための１つの好適なプロセス
の例である。全てのユニットセル１０Aは、キャパシタCIを放電するRst信号に従
っている。或いは前の読み出しサイクルの間、読み出し回路１８がキャパシタCI を排出させた場合、初期的にキャパシタCIは０電荷状態になりうる。それ故、Rs
t信号を伴ったプロセスの開始は任意のものであり、読み出し回路１８の動作に
依存する。
【００５４】 LnPrg信号はハイにセットされ、若しくは活動状態であり、またコントロール
回路１２によってレシーブされる。このことはコントロール回路１２を、線上に
運搬されるColPrg信号によってプログラムされるようにする。コントロール回路
１２はその時、ColPrg信号によって決定されるように、“０”もしくは“１”ど
ちらかのレベルにプログラムされる。
【００５５】 好適な実施例において、“０”の値をとるプログラミング制御回路１２は、電
荷積分を、Int信号がハイ（活動化）である場合に、キャパシタCIに於いて集積
させることが可能である。これに対して、“１”の値をとるプログラミング制御
回路１２は、キャパシタCIに対する電荷積分の蓄積を不可能とする。
【００５６】 例えばInt信号がハイであって制御回路１２が“０”でプログラムされる場合
、制御回路１２はプリアンプ１６よりキャパシタCIに向かって電流Iphを通過さ
せることを可能とする。このようにIC=Iphであり、また電荷はキャパシタCI内に
蓄積される。
【００５７】 対照的に、コントロール回路１２が“１”でプログラムされる場合、入力から
出力へと流れる電流はInt信号がハイである場合でさえ不可能となる。このよう
にIC=0であり、また電荷が集積せず、この積分サブピリオド間に電荷は集積しな
い。
【００５８】 好適には制御回路１２は一連の状態“１”及び“０”でプログラムされ、プロ
グラムされた状態によって制御回路１２はキャパシタCIへの電流の流れを許可ま
たは許可しないことがわかるだろう。よって、キャパシタCIは互い違いに追加的
な電荷を集積し、及び更なる電荷を蓄積せずにその現在の状態で維持する。更に
、キャパシタCIが連続的に充電されないにもかかわらず一度電荷を集積させると
読み出しまで集積された電荷を保持することが追加的にわかる。
【００５９】 本発明の好適な実施例において、電荷積分キャパシタCIはユニットセル１０A
において新しい機能を働かせる。電荷保存時間の間、Int、Rst及びLnRD信号が非
活動状態であるとき、キャパシタCIに向かう電流の流れ、若しくはキャパシタCI よりの電流の流れは存在せず、キャパシタCIは蓄積した電荷を保持する。キャパ
シタCIは、このように蓄積された積分電荷を「記憶する」アナログメモリ要素と
して機能する。
【００６０】 電荷積分サブピリオドの間、Intが活動状態であり制御回路１２が電荷積分を
可能とするべくプログラムされている場合（IC=Iph）、キャパシタCIは再び電荷
を蓄積し、更なる電荷を既に蓄積された電荷に対して追加する。そのようなわけ
で、キャパシタCIは電荷加算要素として働く。
【００６１】 本発明の好適な実施例に於いて、各々のユニットセル１０Aは特有の組み合わ
せの“0's”及び“1's”を、関連するLnPrg線及びColPrg線よりレシーブし、こ
の後、各々のユニットセル１０Aは特有の積分電荷蓄積配列を有する。このよう
に積分サブピリオド持続時間の間（Intが“ハイ”若しくは活動化状態である場
合）、各々のユニットセル１０Aは、その個別のプログラミング配列毎に、電荷
積分を可能若しくは不可能とする。
【００６２】 それ故Int信号が活動化状態であるとき、ユニットセル１０AはIph電流をプリ
アンプ１６よりキャパシタCIへ通過させるか（IC=Iphの場合）、若しくは通過さ
せない（IC=0の場合）。上述したように、このことはコントロール回路１２の前
処理されたプログラム値に依存する。逆に言えば、Int信号が“０”である場合
、プリアンプ１６及びキャパシタCI間の電流経路は切断され、積分キャパシタCI はそれまでに蓄積されてきた電荷を保持する。コントロール回路１２が再び可能
となる場合、電荷積分は継続し、キャパシタCIは更なる電荷を蓄積する。このこ
とは積分間隔の完了まで続く。
【００６３】 読み出し回路１８は、キャパシタCIにストアされた電荷を、ColSense線を介し
て画像センサのセンスアンプ（図示せず）まで転送する。自身の読み出し方法は
、読み出し回路の型に依って変化してもよい。読み出し回路１８はソースフォロ
ア、直接電荷読み出し回路、若しくは他のどのような型の読み出し回路互換機で
あっても良い。読み出し回路１８の１つの実施は、Eric R. Fossumによる"CMOS
Image Sensor : Electronic Camera-On-A-Chip"(IEE transactions on Electron
Devices Vol.44, No.１０ October)に記述されている。
【００６４】 それ故、上に記されているように本発明の好適な実施例に於いて、電荷積分間
隔は複数のプログラムサイクルより構成され、各々が個別の電荷積分サブピリオ
ドにより追従される。このように、積分間隔は複数の積分サブピリオドを有し、
電荷積分時間とは、そのような積分間隔の間に生じる全ての積分サブピリオドを
合計したものとなる。
【００６５】 本発明の好適実施例に於いて、電荷積分時間は積分間隔時間と等しくなくても
良いことが知られている。電荷積分時間は、キャパシタCＩが電荷を蓄積するよ
うな積分サブピリオドの合計であるが、一方積分間隔はキャパシタCＩが電荷を
蓄積することを許可されたか許可されなかったかにかかわらず全ての積分サブピ
リオドの合計である。若しくは言い換えれば、電荷積分時間は制御回路１２及び
Int信号の両方がアクティブである時サブピリオドの蓄積であり、一方コントロ
ール回路１２の状態に関係なくIntシグナルが活動状態である場合、積分間隔は
時間である。
【外１】 数式(1)、(2)、及び(3)は有効であり、上述された保存、累積、及び電荷の線
形性の仮定を条件とする。代替実施例に於いて、電流若しくは電圧に対するキャ
パシタンスの非線形性は、様々な数学的解法、例えば電圧及び電流に対するマッ
ピングの線形性によって補正され得る。加えて、電圧のキャパシタCＩよりの漏
洩は決定及び補正され得るが、そのような補正は本発明の実現を理解しにくくす
る。
【００６６】 図１Bは本発明の好適な代替実施例であるユニットセル10Bを表している。この
実施例に於いて、ColPrg信号は積分間隔の間でのみ適用されるが、一方ColSense
信号は（LnRd信号が活動化状態である場合）読み出し時間でのみ用いられる。そ
れ故、２つの信号は相互に排他的であり、また単一の線がカラムのプログラム及
びカラムの感知機能の両方を実行するべく用いられてもよい。この後、ユニット
セル10Bは単一のColPrg/ColSenseを有する。これは別個のユニットセル10AのCol
Prg及びColSense線を置き換えたものである。
【００６７】 コントロール回路１２はまた、ユニットセル10Cに描かれるように逆の極性で
動作しても良い。ユニットセル10Cはユニットセル10Aと類似しているが、光セン
サ１４の極性は逆転しておりIph電流は逆方向に流れる。逆転した電流極性の実
施例に於いて、キャパシタCＩのリセット以外でPRst信号により初期値へとプリ
セット（プリチャージ）される。プリチャージされたキャパシタCＩは制御回路
１２によって制御された規則で放電する。初期的なキャパシタプリチャージ値が
固定されているので、ユニットセル10Cより読出された電荷/電流/電圧の値は、
ユニットセル10Aと同様に画素光電流に関係した同じ情報を提供する。ユニット
セル10Dは、ユニットセル10Cの代替実施例である。ユニットセル10Bに類似して
おり、単一のColPrg/ColSense線が２つのColPrg及びColSense線に置き換わって
いる。
【００６８】 新しい電荷積分コントロール回路１２によって作動する場合、ユニットセル10
A-10Dはデジタル制御された積分時間を可能とする。このことは積分間隔を複数
の積分サブピリオドに分割し、またサブピリオド積分電荷を合計することによっ
て達成される。全体の積分電荷のための計算、及び積分間隔の終了時に蓄積され
た電圧は、次のように計算される。
【００６９】 Rst信号の後にk個の積分サブピリオドが有るとする。 全体の積分の間隔の間、光センサの電流Iphが一定であるとするとそれ故、 piはi番目の積分サブピリオドのプログラミング値であって、例えばpi=1である
。 そのときIphはキャパシタCＩを介したチャージング電流であって、そうでなけれ
ばチャージング電流は０である。 TiはIntパルスの幅である。 Qaは全体の積分電荷である。 VCは積分間隔の終わりにおけるキャパシタCＩ上の電圧を表す。
【外２】 それ故Tiの値が全ての可能な積分の間隔のために所定のものである（固定され
ている）と仮定すると、キャパシタCiが最新の蓄積された電荷を保持している（
記憶している）ことより、全体の積分時間は単純に値｛Pk-1, Pk-2,・・・, P1, P0 ｝のセットに依存している。このように全体としての積分間隔は、piプログラム
可能係数の特定の組み合わせを選択することによって決定され得る。本発明の原
理は、Int信号幅のどのような組み合わせも、またpi係数のどのような配列も包
含する。
【外３】 それ故、積分間隔はバイナリーナンバー(Pk-1, Pk-2,・・・, P2 P1 P0)2を介し
てプログラム可能である。
【００７０】 (Pk-1, Pk-2,・・・, P2 P1 P0)2が(0 0・・・0 1)2である時、Ti(min)=T0であり、
このことは最短可能積分サブピリオドである。(Pk-1, Pk-2,・・・, P2 P1 P0)2が(
1 1・・・1 1)2の場合、Ti(max)=T0 *(2k-1)であって、このことは最長可能積分サブ
ピリオドである。(Pk-1, Pk-2,・・・, P2 P1 P0)2は最小及び最大の値の間にある
どのような整数であっても良い。それ故、積分時間は、T0 *(2k-1)までのT0の過
程においてT0でスタートするどのような値であっても良い。
【外４】 ここで図２を参照する。図２は制御回路１２の具体例を表している。図１A-D
に類似する要素は同様に参照され、更に言及されることはない。また、図３A-３
Hを参照する。ここで図３は制御回路１２の出力に於ける制御信号、電流IC、及
び電圧Vcのタイミングを表している。
【外５】 パストランジスタＴ１の入力はプリアンプ１６に接続され、電流Ｉｐｈをレシ
ーブする。積分キャパシタＣＩはパストランジスタＴ１の出力に接続され電流Ｉ ｃ によって充電される。パストランジスタＴ１は回路１２の入力（プリアンプ１
６に接続されている）及び出力（キャパシタＣＩに接続されている）の間の電流
の流れを制御する。ゲートＧ１に於ける電圧が０若しくはそれより低い場合、Ｔ
１はカットオフされ出力線に向かう電流の流れはなくなる。
【００７１】 メモリＬ１は、ColPg及びLnPrg線にノードＤ及びＬｄに於いてそれぞれ接続さ
れている。Ｇ１はノードＱに接続されている。トランジスタＴ２はInt線に接続
されている。そしてリセットトランジスタＴ３はRst線に接続されている。
【００７２】 好適な実施例に於いて、リセットトランジスタＴ３はRstがハイの場合キャパ
シタＣＩを放電する。このことは、一般的に電荷積分の開始に先立って起こる。
【００７３】 好適な実施例に於いては示されていないにも関わらず、回路が入力電流Ｉｐｈ を排出（drain）するべく光センサ１４のバイアス回路中に於いて、回路が必要
とされることが知られている。Ｉｐｈが完全に排出されない場合、光センサ１４
が前方方向にバイアスされ高い容量性を有し得ることから、好適には電流Ｉｐｈ のために代わりとなる経路が存在する。典型的にはこの要求は光センサを介して
グラウンドへと至る経路を形成するトランジスタによって実現される。光ダイオ
ードの例に於いて、この回路のための論理位置は光ダイオードのアノード（プリ
アンプ入力）に於ける。
【００７４】 ゲートＧ１に於ける電圧が“ハイ”である場合、トランジスタＴ１が導通し、
充電電流Ｉｃが入力電流Ｉｐｈと等しくなる。ゲートＧ１ノードの状態はトラン
ジスタＴ２によって制御され、結果としてゲートＧ２及びInt信号の状態によっ
て制御される。
【外６】 ハイのLnPrg信号はメモリＬ１に向け新しい状態をラッチする。ColPrg信号はL
nPrg信号が“ロー”より“ハイ”に変化する時ハイであり、それ故、どのような
残りの電荷からもノードＧ１の放電を引き起こす。このようにプログラムサイク
ルは典型的にはゼロであるＧ２と共に開始し、それ故トランジスタＴ２が導通す
るようにさせる。制御回路１２が次の時間にＴ１を介して電流を通じさせなけれ
ばならない場合Int信号は“ハイ”であり、ColPrg信号は全体のラッチ時間の間
“ハイ”のままである。そうでなければColPrg信号は、LnPrg信号がローに変化
する前にローに変化し、結果としてＴ２がカットオフされる。その時ColPrg信号
はLnPrg信号が“ロー”に戻った後“ハイ”に戻る。
【００７５】 サイクルがRst信号がハイになった時に繰り返され、トランジスタＴ３がキャ
パシタＣＩに蓄積された電荷を放電することに注目して欲しい。
【００７６】 図３Ａ〜３Ｈは図２に示された回路のタイミングを表し電荷積分を立証してい
る。Rst信号（図３Ａ）はサイクルを開始させ、キャパシタＣＩに放電をさせる
。結果として蓄積された電圧Ｖｃ（図３Ｈ）は０ボルトへとリセットされる。Co
lPrg信号（図３Ｂ）が“ハイ”である間、LnPrg信号（図３Ｃ）は、ゲートＧ２
（図３Ｄ）を“ロー”にするべく“ハイ”へと変化する。このようにトランジス
タＴ２は導通を強いられる。Ｔ０積分サブピリオドの間Int信号（図３Ｅ）がハ
イへと変化する場合、ゲートＧ１（図３Ｆ）が同時間で“ハイ”になる。結果と
して、パストランジスタＴ１が導通し、入力線（プリアンプ１６）より出力線（
キャパシタＣＩ）に至る導通経路を提供する。このように入力線に於ける電流Ｉ ｐｈ は、出力線に於ける電流Ｉｃ（図３Ｇ）に等しく（Ｉｃ＝Ｉｐｈ）、また電
流ＩｃはキャパシタＣＩを充電し、結果として蓄積された電圧Ｖｃ（図３Ｈ）が
生ずる。
【００７７】 第一のIntパルス若しくはサブピリオド（図３Ｅ）が終息している時、電圧Ｖ
ｃ（図３Ｈ）はＩｐｈ・Ｔｃ／ＣＩの電圧レベルに到達する。Intパルスが終息
された後、パストランジスタＴ１がカットオフされ、キャパシタＣ１が電荷を保
持し、またＩｐｈ・Ｔ０／ＣＩの電圧レベルを維持する。
【００７８】 次のLnPrgプログラミングパルス（図３Ｃ）の間、ColPrg信号（図３Ｂ）はハ
イからローへと変化し、ゲートＧ２（図３Ｄ）を“ハイ”に、トランジスタＴ２
をカットオフさせる。Ｇ２ゲートノードを“ハイ”にラッチングする前に、ゲー
トＧ１がゼロへとセットされることより、次の（第二の）Intパルス（図３Ｅ）
が時間Ｔ１の間現れる時、パストランジスタＴ１がカットオフされたままになる
。それゆえ、第二のIntパルスの間、電荷積分が起こり得ない。
【００７９】 第三のLnPrgパルスの間、ColPrg線（図３Ｂ）は“ハイ”（第一のLnPrgの間に
於けるのと同様に）であり、パストランジスタＴ１は、Ｔ２時間の第三のIntパ
ルスの持続時間に於いて導通する。それ故キャパシタＣＩによる電荷積分が起こ
り（図３Ｈ）、キャパシタ上の電圧がＩｐｈ*（Ｔ０＋Ｔ２）／ＣＩの電圧レベ
ルに到達し得る。このように、トランジスタＴ２が導通するべくプログラムされ
る間、キャパシタＣＩはそれらのInt時間の電荷を合計する。
【００８０】 図４はメモリＬ１の好適な実施例を表している。メモリＬ１はトランジスタＴ
４（NMOS）及びキャパシタＣpを有し、それらはトランジスタＴ４がカットオフ
（及びラッチ機能が働く）される時ゲートＧ２電圧を保持する。好適にはトラン
ジスタＴ４のしきい値電圧ＶＴＮは、トランジスタＴ２のしきい値電圧ＶＴＰの
絶対値よりも小さい。典型的にはＶＴＮ及び絶対値｜ＶＴＰ｜の間の相違が大き
ければ大きいほど、ゲートＧ２に於けるよりよい電圧保存であるＣＰの値が大き
くなる。それ故、好適にはDRAM CMOSプロセスはSRAM CMOSプロセス以外の具体的
なメモリＬ１のために利用される。
【００８１】 しかし積分間隔の圧倒的大部分の間、ColPrg線がハイであることが認証され得
る。この時間内で、全てが起こるならばサブしきい値チャネルの導通はゲートＧ
２内部にあってもよい。このことはゲートＧ２を“ハイ”で保存することを助け
る。“ハイ”状態の保存が、一般的にはダイナミックラッチの値保存機能の働き
に於ける限定要素であることから、大きなキャパシタＣpのための要求が減少さ
せられる。これより交互の静的RAM CMOSプロセスが利用可能となる。
【００８２】 値を保存する機能は、LnPrg信号がゼロからVdd（主電源の電圧の値）よりも大
きなふれ幅で変化する場合、更に補助され得る。例えばLnPrg信号のローの値が-
0.5Ｖであってゼロでない場合、トランジスタＴ４チャネルの漏洩は大幅に減少
する。これは、桁違いに大きいコンデンサＣｐを有しているのと等価である。Ln
Prg信号のハイの値が（Vdd＋１）vであるとき、ゲートＧ２はVdd-ＶTNではなくV
ddに到達し得る。このことはゲートＧ２に於けるより良い放電に対する余力を提
供する。このように本実施例のためのCMOS DRAMプロセスの使用が除外され得る
。
【００８３】 好適な実施例に関し本発明が言及され図示されてきたが、多くの変形実施例及
び修正が本技術分野に於いて熟練したものであれば本発明の思想及び範囲を逸脱
することなく実施可能である。本発明の原理を実証するべく、電荷積分制御回路
及びラッチの回路の具体化について、例えば、ＮＭＯＳ及びＰＭＯＳトランジス
タ及び制御回路の適当な組み合わせを用いたものとして開示した。しかしながら
、説明した回路の明らかな変形実施例であるその他の様々な型のトランジスタ及
び適切な信号極性が用いられ得る。その様な変形実施例はここに述べられた原理
に包含され、本発明の範囲外のものとみなすべきではない。
【００８４】 ここに述べた発明は、正の極性若しくは負の極性のどちらかで実行されても良
く、関連するデプレッション／エンハンスメント型p-チャンネルトランジスタに
よって実現されても良い。
【００８５】 添付された請求項により示された本発明は、それゆえその様な変形実施例によ
って示された構造の正確な詳細により限定されるものではなく、変更は請求項に
よって示された本発明の思想及び範囲に包含されるべく意図される。
【図面の簡単な説明】
【図１Ａ】 本発明の好適実施例によるCMOSユニットセルのブロック図である。
【図１Ｂ】 本発明の好適実施例によるCMOSユニットセルのブロック図である。
【図１Ｃ】 本発明の好適実施例によるCMOSユニットセルのブロック図である。
【図１Ｄ】 本発明の好適実施例によるCMOSユニットセルのブロック図である。
【図２】 本発明の好適実施例による電荷積分制御回路の実施例の略回路図である。
【図３Ａ】 図２の電荷積分制御回路に於ける様々な信号のタイミングを表す図である。
【図３Ｂ】 図２の電荷積分制御回路に於ける様々な信号のタイミングを表す図である。
【図３Ｃ】 図２の電荷積分制御回路に於ける様々な信号のタイミングを表す図である。
【図３Ｄ】 図２の電荷積分制御回路に於ける様々な信号のタイミングを表す図である。
【図３Ｅ】 図２の電荷積分制御回路に於ける様々な信号のタイミングを表す図である。
【図３Ｆ】 図２の電荷積分制御回路に於ける様々な信号のタイミングを表す図である。
【図３Ｇ】 図２の電荷積分制御回路に於ける様々な信号のタイミングを表す図である。
【図３Ｈ】 図２の電荷積分制御回路に於ける様々な信号のタイミングを表す図である。
【図４】 本発明の代替好適実施例による代替電荷積分制御回路の略回路図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 4M118 AA01 AA02 AB01 BA14 CA02 DD11 DD12 FA06 5C024 CX54 CX65 GX01 GY31 HX02

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 所与の時間に画素の露出を個別に制御する方法であって、
    前記方法が 前記所与の時間を表すピクセル毎の積分間隔を確立する過程と、 前記積分間隔に於いて各々関連する積分サブピリオドを後ろに伴う複数（Ｎ個
    ）のプログラムサブピリオドを確立する過程であって、前記積分サブピリオドは
    様々な時間幅である、プログラムサブピリオド確立過程と、 前記光センサと前記電荷蓄積素子との間の電荷の移動を、前記積分サブピリオ
    ドの間のみ可能とする過程と、 前記電荷蓄積素子にストアされた前記電荷を読み出す過程と、 N回終了した後前記電荷蓄積素子を放電させる過程とを有する方法。
  2. 【請求項２】 前記複数のプログラムサブピリオドを確立する前記過程が
    、各々の前記画素を積分若しくは非積分状態に予め調整する過程を有することを
    特徴とする請求項１に記載の方法。
  3. 【請求項３】 電荷の移動を可能とする前記過程が、 前記積分状態にある場合電荷を転送する過程と、 前記非積分状態にある場合電荷を転送しない過程とを有することを特徴とする
    請求項２に記載の方法。
  4. 【請求項４】 更に、 前記画素が前記積分状態にある時前記電荷蓄積素子に電荷を蓄積し、前記電荷
    が転送される過程と、 前記画素が前記非積分状態にある時、前記電荷蓄積素子に電荷を保存し、前記
    電荷が転送されず、それにより前記電荷蓄積素子上の前記電荷レベルが前記積分
    状態に於ける電荷の前記累積転送に関係する過程とを更に含むことを特徴とする
    請求項３に記載の方法。
  5. 【請求項５】 画像システムであって、 画素のアレイと、 前記画素が少なくとも１つの光センサ、及び前記光センサ毎の関連蓄積素子を
    有し、各々の前記蓄積素子にプログラム可能メモリを加えた組合せによって複数
    のフレーム内露出が可能とされることを特徴とする画像システム。
  6. 【請求項６】 画像システムであって、 画素のアレイと、 各々の前記画素のためのプログラム可能メモリとを有し、 前記画素が少なくとも１つの光センサ及び光センサ毎の関連蓄積素子とを有し
    、各々の前記蓄積素子が複数の積分サブピリオドを表す電荷をストアすることを
    特徴とする各々の前記画素のためのプログラム可能メモリとを画像システム。
  7. 【請求項７】 前記蓄積素子が、キャパシタであることを特徴とする請求
    項６に記載の画像システム。
  8. 【請求項８】 各々の前記プログラム可能メモリが、 第一のパストランジスタと、 前記第一のパストランジスタに接続されたキャパシタと、 前記キャパシタに接続された転送トランジスタであって、前記プログラム可能
    メモリが前記転送トランジスタによって積分信号の転送を選択的に許可若しくは
    許可しないことを特徴とする転送トランジスタとを有する請求項６に記載の画像
    システム。
  9. 【請求項９】 前記プログラム可能メモリが次の、動的記憶ラッチ及び静
    的記憶ラッチの何れか一方であることを特徴とする請求項８に記載の画像システ
    ム。
  10. 【請求項１０】 前記プログラム可能メモリが、アレイ中で機能するため
    の手段を含み、プログラムデータ信号及びプログラム制御信号をレシーブするこ
    とを特徴とする請求項６に記載の画像システム。
  11. 【請求項１１】 画像システムであって、 １つ若しくは複数の積分サブピリオドの間光を感知し、前記感知された光を相
    対的に表す電荷を出力するユニットセルと、 １つ若しくは複数の前記ユニットセルと通信可能な蓄積素子とを有し、 前記蓄積素子は前記１つ若しくは複数の積分サブピリオドの間、前記電荷を受
    け取り、それを蓄積し、それにより前記１つ若しくは複数の積分サブピリオドが
    １つ若しくは複数の非積分サブピリオドと混ざり合うことを特徴とする画像シス
    テム。
  12. 【請求項１２】 前記蓄積素子がキャパシタであることを特徴とする請求
    項１１に記載の画像システム。
  13. 【請求項１３】 前記蓄積素子が、前記１つ若しくは複数の積分サブピリ
    オドの間前記電荷を蓄積するアナログメモリ要素として働き、前記１つ若しくは
    複数の非積分サブピリオドの間蓄積された電荷を保持することを特徴とする請求
    項１１に記載の画像システム。
  14. 【請求項１４】 １つ若しくは複数の積分サブピリオドが種々の時間長で
    あることを特徴とする請求項１１に記載の画像システム。
  15. 【請求項１５】 １つ若しくは複数の非積分サブピリオドが種々の時間長
    であることを特徴とする請求項１１に記載の画像システム。
  16. 【請求項１６】 前記ユニットセルが、 光センサと、 前記光センサ及び前記蓄積素子の間で接続され、前記光センサと前記蓄積素子
    を選択的に接続及び分断する露出制御及び読み出し装置とを有することを特徴と
    する請求項１１に記載の画像システム。
  17. 【請求項１７】 前記ユニットセルが前記光センサと接続されたプリアン
    プを有することを特徴とする請求項１６に記載の画像システム。
  18. 【請求項１８】 複数の前記積分サブピリオド及び非積分サブピリオドの
    後、前記蓄積素子が前記蓄積された電荷を放電することを特徴とする請求項１１
    に記載の画像システム。
  19. 【請求項１９】 画像を感知する方法であって、 予め調整された１つ若しくは複数の積分サブピリオドの間は光を感知し、予め
    調整された１つ若しくは複数の非積分サブピリオドの間は光を感知しない過程と
    、 各々の感知過程の後前記電荷を蓄積し、また各々の前記非感知過程の間前記電
    荷を保持する過程とを有する方法。
  20. 【請求項２０】 前記積分サブピリオド及び前記非積分サブピリオドの発
    生を定めるプログラム関連過程により、各々の感知及び非感知過程が優先される
    ことを特徴とする請求項１９に記載の方法。
  21. 【請求項２１】 更に、 前記蓄積及び保持過程を複数回繰り返す過程と、 蓄積及び保持の前記繰り返された過程に続いて、前記蓄積された電荷を放電す
    る過程とを有する請求項１９に記載の方法。
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