JP2003503834A - 半導体メモリチップモジュール - Google Patents

半導体メモリチップモジュール

Info

Publication number
JP2003503834A
JP2003503834A JP2001506553A JP2001506553A JP2003503834A JP 2003503834 A JP2003503834 A JP 2003503834A JP 2001506553 A JP2001506553 A JP 2001506553A JP 2001506553 A JP2001506553 A JP 2001506553A JP 2003503834 A JP2003503834 A JP 2003503834A
Authority
JP
Japan
Prior art keywords
chip
memory
chip module
chips
memory chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001506553A
Other languages
English (en)
Other versions
JP2003503834A5 (ja
Inventor
グラッスル，トーマス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Giesecke and Devrient GmbH
Original Assignee
Giesecke and Devrient GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Giesecke and Devrient GmbH filed Critical Giesecke and Devrient GmbH
Publication of JP2003503834A publication Critical patent/JP2003503834A/ja
Publication of JP2003503834A5 publication Critical patent/JP2003503834A5/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Computer Security & Cryptography (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Credit Cards Or The Like (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 スマートカード用半導体メモリチップモジュール(２')において、不揮発性メモリチップ(ＥＥＰＲＯＭ)(４)及び揮発性メモリチップ(ＳＲＡＭ)(６)が積み重ねられ、縦方向チップ間配線(１６)により直接接続される。高速アクセス揮発性メモリにより、プログラムの高速実行が可能になる。データの永続的で安全な格納が、データの不揮発性メモリへの再ロードにより実施される。デコーダ回路をもつチップ(８)を別の階層に入れることができる。動作中に一定の供給電圧まで常時再充電されるバッファコンデンサ(２０)が、同様にチップに集積化される。

Description

【発明の詳細な説明】
【０００１】 本発明はタイプの異なる複数の半導体メモリチップ、特に相異なる製造技術に
より作られた複数の半導体メモリチップを有する半導体メモリチップモジュール
に関する。詳しくは、本発明はスマートカードに適する半導体メモリチップモジ
ュール及びそのようなチップモジュールを装備したスマートカードに関する。
【０００２】 現在利用可能な半導体メモリは、製造技術、動作パラメータ、容量等にしたが
って様々なタイプに分類することができる。半導体メモリは、例えば揮発性及び
不揮発性メモリに分けることができる。
【０００３】 スマートカード及びスマートカード端末においては、内容を消去及び上書きす
ることもできる不揮発性メモリを用いると便宜がよい。そのような目的に用いら
れる代表的な半導体メモリはＥＥＰＲＯＭである。
【０００４】 そのようなＥＥＰＲＯＭ、すなわち電気的に消去／書込が可能なプログラマブ
ルリードオンリメモリは、データの消去及び再書込のために必然的に回路がある
程度複雑になり、揮発性メモリ、例えばＤＲＡＭまたはＳＲＡＭに比べて比較的
長いアクセス時間が必要となる。そのようなメモリをソフトウエアプログラムの
実行中に用いると、プログラムの実行が遅くならざるを得ない。さらに、ＥＥＰ
ＲＯＭの可能な消去／書込動作回数は限られており、一般に１０，０００から１
００，０００回の範囲でしかない。
【０００５】 不揮発性メモリ、例えばＥＥＰＲＯＭはなければならないが、プログラム実行
のためには高速アクセスメモリがやはり必要である場合に、一つの方法として、
ＥＥＰＲＯＭに加えて例えばＳＲＡＭを揮発性メモリとして備え、ＳＲＡＭをプ
ログラム実行に用いることが考えられる。プログラム実行結果が実行後しばらく
の間格納されていなければならない場合には、必要なデータをＥＥＰＲＯＭに再
ロードすることができる。
【０００６】 タイプの異なる半導体メモリ、すなわち、本事例の場合には不揮発性メモリ(
ＥＥＰＲＯＭ)及び揮発性高速メモリ(ＳＲＡＭ)は、異なる製造技術に基づく。
そのようなタイプの異なる２つの半導体メモリを並行して用いる場合、２つのメ
モリを使用できるように相互接続するためにはかなりの工数が必要となる。比較
的長い導電路が２つのメモリの間に必要である。この導電路は利用できるチップ
領域の比較的大きな部分を占める。
【０００７】 本発明は、上記の欠点、すなわち大きな製造工数及び長い導電路を必要とせず
に、２つのタイプのメモリチップの利点を活用できる半導体メモリチップモジュ
ールを提供するという課題に基づく。
【０００８】 上記課題は、本発明にしたがう、タイプの異なるメモリチップが相異なる階層
に縦積みされ、縦方向配線で接続される、タイプの異なるメモリチップをもつ半
導体メモリチップモジュールにおいて解決される。特に好ましい実施形態におい
て、第１のメモリチップのメモリセルが第２のメモリチップのメモリセルに位置
を合わせて配置され、位置が合わせられたメモリセルどうしが縦方向配線により
直接接続される。
【０００９】 特に好ましい実施形態において、第１のタイプのメモリチップは不揮発性メモ
リ、特にＥＥＰＲＯＭであり、第２のタイプは揮発性メモリ、例えばＳＲＡＭで
ある。
【００１０】 本発明により、異なるタイプのメモリチップ、特に相異なる製造技術でつくら
れたメモリチップを有する半導体メモリチップモジュールの製造が可能になる。
本発明にしたがえば、それぞれのチップは、それぞれの一般的な製造プロセスを
用いて別々に製造することができる。完成チップのそれぞれに必要なチップ領域
面積は、場合によるが、比較的小さい。完成チップは次いで積み重ねられ、チッ
プ間の接続は縦方向配線である。すなわち余分のチップ領域面積はほとんど必要
とされない。積み重ねられたチップは次いで、スマートカードに搭載できるよう
に、自蔵ユニットとして形成され、詳しくはパッケージ封入により１つのモジュ
ールにされる。
【００１１】 本発明の最も単純な実施形態において、２つのチップ階層を提供できる。それ
ぞれの半導体メモリは実メモリセルだけでなく、ここではデコーダと称される、
駆動回路も備えるから、特定の半導体チップとともにデコーダを形成することが
できる。しかし、本発明の特に有利な実施形態においては、チップモジュールの
全てのメモリチップのためのデコーダ回路をもつ別のチップが別の階層に与えら
れる。よって、チップが占める面積が、別のチップのデコーダ回路により−横方
向に−拡大することはない。デコーダ回路をもつチップも、第１または第２のタ
イプのメモリチップと、いずれのチップがデコーダ回路をもつチップの直下に配
置されているかに依存して、縦方向チップ間配線により接続される。
【００１２】 スマートカード及びスマートカード端末とともにメモリチップを用いる上での
特別な特徴は、いわゆる電力解析攻撃に対する保護である。そのような攻撃では
保護されたデータの推定を可能にするために、特殊なセンサを用いて回路上の電
流及び電圧状態を解析する試みが不正な目的をもってなされる。全ての配線上の
電圧及び電流レベルが確実に、内部回路状態に無関係に定められる１つの、また
はいくつかの内の１つの、レベルに常にあるとすれば、そのような攻撃は不可能
である。
【００１３】 常時再充電されるコンデンサ、いわゆるバッファコンデンサを、回路状態の推
定を可能にし得るレベル変化が外部からは認められないようなレベルまでチップ
への供給電圧を平滑化するために用いることができる。
【００１４】 本発明の好ましい実施形態において、特に集積コンデンサの形態の、エネルギ
ーバッファがチップモジュールの階層の少なくとも１つに形成される。バッファ
コンデンサはあるチップ階層の全てを占めることができるが、好ましい多層構造
においては、バッファコンデンサをチップ領域の一部のみに限定し、よって、そ
の階層の残余部分をメモリセル、デコーダ回路またはロジック回路が利用できる
ようにすることもできる。揮発性メモリを用いて実行されたプログラム処理の終
了時に、プログラムの結果及びその他のデータを不揮発性メモリに格納するため
にバッファコンデンサを用いることができる。例えば外部擾乱の影響によりプロ
グラムの実行打切りが生じた場合に、プログラムの再スタートに必要なデータを
バッファコンデンサを用いて不揮発性メモリに永続的に格納することができる。
【００１５】 以下に、本発明のいくつかの実施例を図面を参照してより詳細に説明する。
【００１６】 図１は本発明の第１の実施形態にしたがう半導体メモリチップモジュール２を
示す。チップモジュール２には積み重ねられた３つのチップ、すなわち、ここで
はＥＥＰＲＯＭとしてつくられた、すなわち不揮発性メモリチップの下層チップ
４，ここではＤＲＡＭとしてつくられた、すなわち揮発性メモリチップの中層チ
ップ６，及び２つのタイプのデコーダ回路１０及び１２を備える上層チップ８が
入っている。
【００１７】 メモリチップ４はあらかじめ定められた数のメモリセルＣ４をもつ。メモリチ
ップ４と縦方向で位置合せされているメモリチップ６は、対応する数の揮発性メ
モリセルＣ６をもつ。
【００１８】 メモリチップ４及び６のメモリセルＣ４及びＣ６は、図１の縦線で表示される
ように、縦方向で位置合せされる。縦方向で相互に位置合せされたメモリセルＣ
４とＣ６との間は、図２に示される実施例に対して以下でさらに詳細に説明され
る、いわゆる縦方向チップ間配線により電気的に直接接続されている。
【００１９】 最上階層にある上層チップ８に入っているデコーダ回路１０及び１２は、メモ
リチップ４及び６に対し別々にアドレスすることができる。本実施形態において
は、デコーダ回路１０は(図１に示されている回路に限り)下層メモリチップ４の
メモリセルＣ４を駆動するためにはたらき、一方デコーダ回路１２は中層メモリ
チップ６のメモリセルＣ６を駆動するためにはたらく。しかし改変された実施形
態においては、場合により、デコーダ回路１０及び１２をメモリチップ４及び６
の両者に対して用いることもできる。
【００２０】 図２は、図１に示したチップモジュールを基にして構成された、第２の実施形
態の半導体メモリチップモジュール２'を示す。
【００２１】 第１の実施形態と同様に、下層チップ４はＥＥＰＲＯＭとしてつくられ、その
上の次の階層にはＳＲＡＭとしてつくられたチップ６がある。縦方向に相互に位
置合せされたメモリセルＣ４及びＣ６は、縦方向チップ間配線１６により電気的
に直接接続される。
【００２２】 同様の縦方向チップ間配線１４がメモリチップ６を、(詳細は示されていない)
デコーダ回路及び付加バッファコンデンサ２０をもつチップ８と接続する。バッ
ファコンデンサ２０は、下に配置されたメモリチップ６と縦方向チップ間配線２
２ａにより、また上に配置された別のチップ１８とチップ間配線２２ｂにより、
同様に接続され、さらに、チップ８に入れられているデコーダ回路と２４で表示
される配線により接続される。バッファコンデンサ２０は、図示されていない配
線により、下層メモリチップ４とも接続される。
【００２３】 図２に示される実施形態の半導体メモリチップモジュール２'は、エネルギー
バッハとしてはたらくバッファコンデンサ２０だけでなく、最上階層にチップ１
８ももち、チップ１８は例えば、その機能を他の全てのチップ４，６及び８が利
用できる、ロジック回路ももつ。
【００２４】 図２にしたがう実施形態において、バッファコンデンサ２０は交互する複数の
導電体層と誘電体層からつくられる。給電線(図示せず)が、バッファコンデンサ
２０を常時供給電圧レベルに保つために用いられる。バッファコンデンサ２０の
容量は、例えばチップモジュール２'の使用打切りの場合に、メモリチップ６の
ＳＲＡＭからメモリチップ４のＥＥＰＲＯＭの対応するメモリセルへのデータの
書込を可能とするような容量である。
【００２５】 本発明並びに図１及び２に示されるチップモジュールの実施形態は、スマート
カードまたはスマートカード端末への組込に特に適しているが、本発明は前記の
用途に限定されない。本発明の別の改変形態として、メモリチップの順序を変え
ることができる。例えば、図１において互いに異なるチップ４，６及び８の順序
を変えることができる。図２にしたがう配置についても同じことが成り立つ。バ
ッファコンデンサ２０は１つのチップ階層全体を占めることもできる。図１の上
層チップ８において１０及び１２で示されるデコーダ回路を、別々のチップ階層
にかけて分散配置することもできる。
【００２６】 図１及び２に示される半導体メモリチップモジュールの実施例には、別々の製
造プロセスでつくられたチップ４，６，８及び１８が入っている。別々につくら
れたチップが積み重ねられ、ボンディングにより縦方向に相互接続される。ここ
での場合、ボンディングとは個々のチップ間またはチップをもつウエハ間を接続
することを指す。この目的のため、チップまたはウエハは薄くされる。すなわち
、製造後に厚さが減じられる。個々のチップ間またはウエハ間の実際の電気的接
続は、上述したように、縦方向チップ間配線により行われる。縦方向チップ間配
線は、個々のチップまたはウエハの製造時のメタライゼーションプロセスに相当
する、メタライゼーションプロセスによりつくられる。これにより、例えば、相
異なる階層にある、すなわち相異なるチップ上の個々のメモリセルを、上述した
ように電気的に相互接続できる、高密度配線が可能になる。これによりさらに、
内部縦方向チップ間配線は外部からアクセスできず、よって解析目的のために傍
受することができないから、保全性が高められる。
【００２７】 上記のようにして得られた全集成体はケースに収められ、例えばスマートカー
ドへの搭載に利用できるようになる。外部に向けて導かれるリードの接続を含む
ケースへの収容は従来通りであるため、本明細書では詳細な説明は行わない。
【００２８】 スマートカードに搭載されると、図１または図２にしたがう半導体メモリチッ
プモジュールは、永続的に格納されたデータが下層チップ４，すなわち不揮発性
メモリのＥＥＰＲＯＭにおかれた態様で動作する。プログラム実行時に、必要な
データが中層チップ、すなわち揮発性メモリ(ＳＲＡＭ)に再ロードされる。中層
メモリ６はキャッシュメモリのようなはたらきをする。次いで、結果データ及び
例えば使用打切りの場合に保護されるべきデータは、バッファコンデンサに蓄え
られたエネルギーを用いて、中層メモリチップ６から下層メモリチップ４に再ロ
ードされる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例にしたがう半導体メモリチップモジュールの簡略な縦断
面図を示す
【図２】 本発明の第２の実施例の図１と同様の図を示す
【符号の説明】
２，２' 半導体メモリチップモジュール ４，６ メモリチップ ８，１８ チップ １０，１２ デコーダ回路 １４，１６ 縦方向チップ間配線 ２０ バッファコンデンサ ２２ａ，２２ｂ 縦方向コンデンサ−チップ間配線 ２４ コンデンサ−チップ間配線 Ｃ４，Ｃ６ メモリセル
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＫ，ＤＭ，ＤＺ ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ， ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，Ｋ Ｇ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ， ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１のタイプの第１のメモリチップ(４)、第２のタイプの第
    ２のメモリチップ(６)、並びに前記第１及び第２のメモリチップ(４，６)の間の
    電気配線(１４，１６)を有する半導体メモリチップモジュールにおいて、前記メ
    モリチップ(４，６)が相異なる階層に縦積みされ、縦方向チップ間配線(１４，
    １６)により接続されることを特徴とするチップモジュール。
  2. 【請求項２】 前記第１のメモリチップ(４)のメモリセル(Ｃ４)が前記第２
    のメモリチップ(６)のあるメモリセル(Ｃ６)と固定的に位置合せされ、前記相互
    に位置合せされたメモリセル(Ｃ４，Ｃ６)が電気的に直接接続されることを特徴
    とする請求項１記載のチップモジュール。
  3. 【請求項３】 前記第１のタイプが不揮発性メモリ、例えばＥＥＰＲＯＭに
    相当し、前記第２のタイプが揮発性メモリ、例えばＳＲＡＭに相当することを特
    徴とする請求項１または２記載のチップモジュール。
  4. 【請求項４】 少なくとも１つの別のチップ(８，１８)が別の階層に与えら
    れることを特徴とする請求項１から３いずれか１項記載のチップモジュール。
  5. 【請求項５】 前記別のチップが前記メモリチップ(４，６)のためのデコー
    ダ回路(１０，１２)をもつことを特徴とする請求項４記載のチップモジュール。
  6. 【請求項６】 前記階層の内の少なくとも１つにエネルギーバッファが形成
    されることを特徴とする請求項１から５いずれか１項記載のチップモジュール。
  7. 【請求項７】 前記エネルギーバッファが集積化バッファコンデンサ(２０)
    として形成されることを特徴とする請求項６記載のチップモジュール。
  8. 【請求項８】 スマートカード用につくられていることを特徴とする請求項
    １から７いずれか１項記載のチップモジュール。
  9. 【請求項９】 請求項１から８いずれか１項記載の半導体メモリチップモジ
    ュールを有することを特徴とするスマートカード。
JP2001506553A 1999-06-23 2000-06-19 半導体メモリチップモジュール Pending JP2003503834A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19928733A DE19928733A1 (de) 1999-06-23 1999-06-23 Halbleiterspeicher-Chipmodul
DE19928733.3 1999-06-23
PCT/EP2000/005625 WO2001001418A1 (de) 1999-06-23 2000-06-19 Halbleiterspeicher-chipmodul

Publications (2)

Publication Number Publication Date
JP2003503834A true JP2003503834A (ja) 2003-01-28
JP2003503834A5 JP2003503834A5 (ja) 2007-08-09

Family

ID=7912247

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001506553A Pending JP2003503834A (ja) 1999-06-23 2000-06-19 半導体メモリチップモジュール

Country Status (12)

Country Link
US (1) US6721196B1 (ja)
EP (1) EP1198797B1 (ja)
JP (1) JP2003503834A (ja)
KR (1) KR100708597B1 (ja)
CN (1) CN1203486C (ja)
AT (1) ATE239296T1 (ja)
AU (1) AU5683500A (ja)
BR (1) BR0011868A (ja)
CA (1) CA2377175C (ja)
DE (2) DE19928733A1 (ja)
ES (1) ES2193968T3 (ja)
WO (1) WO2001001418A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773527B2 (en) 2014-09-12 2017-09-26 Toshiba Memory Corporation Semiconductor device

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10139414A1 (de) * 2001-08-17 2003-02-27 Giesecke & Devrient Gmbh Halbleiterschaltungsanordnung mit biometrischem Sensor und Auswerteeinheit
KR100528464B1 (ko) * 2003-02-06 2005-11-15 삼성전자주식회사 스마트카드의 보안장치
DE10317147A1 (de) * 2003-04-14 2004-10-28 Nec Electronics (Europe) Gmbh Sicheres Speichersystem mit Flash-Speichern und Cache-Speicher
KR100689589B1 (ko) * 2004-12-30 2007-03-02 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
US7581678B2 (en) 2005-02-22 2009-09-01 Tyfone, Inc. Electronic transaction card
US7557597B2 (en) * 2005-06-03 2009-07-07 International Business Machines Corporation Stacked chip security
US7991158B2 (en) * 2006-12-13 2011-08-02 Tyfone, Inc. Secure messaging
US20080244208A1 (en) * 2007-03-30 2008-10-02 Narendra Siva G Memory card hidden command protocol
US9741027B2 (en) * 2007-12-14 2017-08-22 Tyfone, Inc. Memory card based contactless devices
US7961101B2 (en) 2008-08-08 2011-06-14 Tyfone, Inc. Small RFID card with integrated inductive element
US8451122B2 (en) 2008-08-08 2013-05-28 Tyfone, Inc. Smartcard performance enhancement circuits and systems
US20100033310A1 (en) * 2008-08-08 2010-02-11 Narendra Siva G Power negotation for small rfid card
US8231061B2 (en) * 2009-02-24 2012-07-31 Tyfone, Inc Contactless device with miniaturized antenna
CN103633091B (zh) * 2012-08-22 2016-03-30 成都海存艾匹科技有限公司 含有集成中间电路芯片的三维存储器
WO2019152877A1 (en) * 2018-02-04 2019-08-08 Hsu Fu Chang Methods and apparatus for memory cells that combine static ram and non-volatile memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH027184A (ja) * 1988-02-08 1990-01-11 Pitney Bowes Inc フォールト・トーレラント・スマート・カード
JPH04163798A (ja) * 1990-10-29 1992-06-09 Nec Corp 半導体記憶集積回路
JPH04356956A (ja) * 1991-06-03 1992-12-10 Sharp Corp 半導体装置及びその製造方法
JPH10223833A (ja) * 1996-12-02 1998-08-21 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法
WO1998045130A1 (en) * 1997-04-04 1998-10-15 Leedy Glenn J Three dimensional structure memory

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH025455A (ja) 1988-06-24 1990-01-10 Hitachi Ltd チップオンチップの半導体装置
JP2760062B2 (ja) * 1989-06-23 1998-05-28 自動車機器株式会社 液圧倍力装置
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
JPH0548000A (ja) * 1991-08-13 1993-02-26 Fujitsu Ltd 半導体装置
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
DE4219031C2 (de) 1992-06-10 1994-11-10 Siemens Ag Multi-Chip-Modul mit Kondensator, der auf dem Träger aus Silizium (monokristalines Substrat) realisiert ist
JP2605968B2 (ja) 1993-04-06 1997-04-30 日本電気株式会社 半導体集積回路およびその形成方法
WO1994024704A1 (en) 1993-04-12 1994-10-27 Bolger Justin C Area bonding conductive adhesive preforms
US5514907A (en) * 1995-03-21 1996-05-07 Simple Technology Incorporated Apparatus for stacking semiconductor chips
DE19511775C1 (de) * 1995-03-30 1996-10-17 Siemens Ag Trägermodul, insb. zum Einbau in einen kartenförmigen Datenträger, mit Schutz gegen die Untersuchung geheimer Bestandteile
WO1997002543A1 (de) 1995-07-05 1997-01-23 International Business Machines Corporation Verarbeitung langer nachrichten in einer prozessorkarte
US5973396A (en) * 1996-02-16 1999-10-26 Micron Technology, Inc. Surface mount IC using silicon vias in an area array format or same size as die array
US6037661A (en) * 1996-12-20 2000-03-14 International Business Machines Multichip module
KR100328062B1 (ko) * 1997-12-13 2002-06-29 이구택 일산화탄소농도에따른극저탄소강의정련방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH027184A (ja) * 1988-02-08 1990-01-11 Pitney Bowes Inc フォールト・トーレラント・スマート・カード
JPH04163798A (ja) * 1990-10-29 1992-06-09 Nec Corp 半導体記憶集積回路
JPH04356956A (ja) * 1991-06-03 1992-12-10 Sharp Corp 半導体装置及びその製造方法
JPH10223833A (ja) * 1996-12-02 1998-08-21 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法
WO1998045130A1 (en) * 1997-04-04 1998-10-15 Leedy Glenn J Three dimensional structure memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773527B2 (en) 2014-09-12 2017-09-26 Toshiba Memory Corporation Semiconductor device

Also Published As

Publication number Publication date
KR20020021137A (ko) 2002-03-18
CN1203486C (zh) 2005-05-25
BR0011868A (pt) 2002-04-09
US6721196B1 (en) 2004-04-13
CA2377175A1 (en) 2001-01-04
EP1198797B1 (de) 2003-05-02
WO2001001418A1 (de) 2001-01-04
KR100708597B1 (ko) 2007-08-10
CA2377175C (en) 2007-01-09
CN1358315A (zh) 2002-07-10
ATE239296T1 (de) 2003-05-15
ES2193968T3 (es) 2003-11-16
DE19928733A1 (de) 2001-01-04
DE50001991D1 (de) 2003-06-05
EP1198797A1 (de) 2002-04-24
AU5683500A (en) 2001-01-31

Similar Documents

Publication Publication Date Title
JP2003503834A (ja) 半導体メモリチップモジュール
US11749641B2 (en) Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same
US6624506B2 (en) Multichip semiconductor device and memory card
US9455217B2 (en) Semiconductor package including multiple chips and separate groups of leads
JP3980807B2 (ja) 半導体装置及び半導体モジュール
US7126196B2 (en) Self-testing printed circuit board comprising electrically programmable three-dimensional memory
US20220028829A1 (en) Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same
KR100842140B1 (ko) 반도체 장치
US20030062612A1 (en) Stacked type semiconductor device
CN106601717A (zh) 半导体芯片模块和包括该半导体芯片模块的半导体封装件
US20080137399A1 (en) Single Chip Having Magnetoresistive Memory
US20180090223A1 (en) Reclaimable semiconductor device package and associated systems and methods
US20220317930A1 (en) Three-dimensional memory device and method for enhanced page register reset
CN1098535C (zh) 一种半导体存贮器系统
US20010023992A1 (en) Highly integrated system-on-chip system with non-volatile memory unit
CN1490874A (zh) 叠层式半导体器件
US20070183229A1 (en) Multi chip package and related method
CN113964126A (zh) 半导体器件和包括该半导体器件的半导体封装件
US6002609A (en) Semiconductor device having a security circuit for preventing illegal access
US20240224542A1 (en) Programmable hybrid memory and capacitive device in a dram process
JP7341927B2 (ja) 半導体記憶装置
US20240232066A1 (en) Memory device reducing i/o signal lines through i/o mapping connection and memory system including the same
US20230255035A1 (en) Three-dimensional flash memory with high degree of integration
WO2024144849A1 (en) Programmable hybrid memory and capacitive devices in dram process
CN114446334A (zh) 堆叠式存储器及其制造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070619

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070619

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100413

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100914