JP2003501744A - キャッシュ・メモリ用状態ビット - Google Patents

キャッシュ・メモリ用状態ビット

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JP2003501744A JP2001501990A JP2001501990A JP2003501744A JP 2003501744 A JP2003501744 A JP 2003501744A JP 2001501990 A JP2001501990 A JP 2001501990A JP 2001501990 A JP2001501990 A JP 2001501990A JP 2003501744 A JP2003501744 A JP 2003501744A
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Abstract

(57)【要約】 複数のデータワードを記憶するように動作するメモリであって、各データワードが、前記データワードの状態に関する情報を与える少なくとも１つの状態ビットを伴っているメモリ；階層構造中で前記状態ビットを記憶するように動作する状態ビット記憶装置であって、前記階層構造の第１レベルにある複数の第１レベル状態ビットに関連する組合せ状態が、前記階層構造で前記第１レベルよりも上位のレベルである第２レベルにある第２レベル状態ビットによって表示されるようになった状態ビット記憶装置；および前記メモリ中の１個のデータワードの状態を決めるように動作する状態検査論理であって、前記階層構造の最上位レベルから始めて前記階層構造を下方へ前記状態ビット記憶装置内の状態ビットを調べていって、前記階層構造中にそれよりも下位のすべての状態ビットとは無関係に前記データワードの前記状態を示す状態ビットに到達するまで検査作業を行う状態検査論理；を含むように提供されるデータ処理装置。このように、状態ビットに対する広域的なまたは大規模な変更が、階層構造中の比較的少数の上位レベルの状態ビットを修正することによって行われ、それに従って、特殊な目的のハードウエアを必要とする程度を減らして、高速の変更を実現できる。

Description

【発明の詳細な説明】
【０００１】 本発明はデータ処理システムに関する。更に詳細には、本発明は、キャッシュ
・メモリ中の各データワードに付随して少なくとも１つの状態ビットを採用する
キャッシュ・メモリを使用したデータ処理システムに関する。
【０００２】 添付図面の図１に示すように、キャッシュＲＡＭメモリ４中のデータ・ライン
に対するアドレスＴＡＧを含む記憶装置２を含むキャッシュ・メモリを提供する
ことは知られている。キャッシュＲＡＭメモリ４は複数個のキャッシュ・ライン
６を含み、各キャッシュ・ライン６は４個のデータワードを記憶する。各キャッ
シュ・ライン６には複数個の有効および汚染（dirty）ビット８が付随する。一
般的な状態ビットのタイプは有効ビット１０と汚染ビット１２とである。有効ビ
ット１０はそのキャッシュ・ラインが有効なデータを記憶しているかどうかを示
す。例えば、起動時には各キャッシュ・ライン６は無効データを記憶していると
マークされなければならない。汚染ビット１２は、ライトバック（write back）
式キャッシュ・アーキテクチャに関連して、そのキャッシュ・ライン６の少なく
とも１個のデータワードがメイン・メモリから読み出された後で変更されており
、従ってそのキャッシュ・ライン６を消去したり、キャッシュ内で置換したりす
る場合にはメイン・メモリへライトバックする必要があることを示す。回路面積
と状態ビット８で達成できる細かい制御の程度との間の妥協点として、各キャッ
シュ・ライン６はそれに付随する１個の有効ビット１０と、それに付随する１個
の汚染ビット１２とを含む（これは大多数のキャッシュ構築で採用されている構
成である）ことが理解されよう。こうすると、１個のキャッシュ・ライン６中の
４個のデータワードがこれらの状態ビット８を共有することになる。
【０００３】 特定の動作環境では、キャッシュ・システムの全キャッシュ・ライン６の状態
ビット８に対して広域的な変更を加えることが望ましい。例えば、システムの起
動時に、ＭＭＵの変更やコンテキスト・スイッチの後で、各キャッシュ・ライン
６の有効ビット１０をすべて無効であるとマークすることによって、キャッシュ
の全内容を消去する必要がしばしばある。このことを行う１つの方法は、有効ビ
ット１０の各々に逐次的にアクセスしてそれを無効と書き換えるものである。数
千個のキャッシュ・ライン６を含むキャッシュ・システムでは、この操作は数千
ものプロセス・サイクルを消費し、システム性能に大きな影響を与える。状態ビ
ット８の各々を逐次的および個別的に変更する方法に代わる別の方法は、状態ビ
ットを並列的に変更できる特別な目的のハードウエアを使用して、広域的な変更
を施すものである。この方法は高速な操作を可能とするものの、この特別な目的
のハードウエア用として回路面積を消費するという欠点を有し、そのハードウエ
アはより一般的なシステム設計の個々の実施に際して特別注文の設計を必要とす
るのが普通である。
【０００４】 本発明は、高速で、可能ならばプロセス・サイクル１個分ほどの速度で、また
すべての状態ビットに並列的にアクセスするための特注のハードウエアを必要と
せずに、状態ビットを変更するための機構を提供することに関連する。
【０００５】 １つの態様から見ると、本発明はデータ処理のための装置を提供し、前記装置
は： 複数のデータワードを記憶するように動作するメモリであって、各データワー
ドが、前記データワードの状態に関する情報を与える少なくとも１つの状態ビッ
トを伴っているメモリ； 階層構造中で前記状態ビットを記憶するように動作する状態ビット記憶装置で
あって、前記階層構造の第１レベルにある複数の第１レベル状態ビットに関連す
る組合せ状態が、前記階層構造で前記第１レベルよりも上位のレベルである第２
レベルにある第２レベル状態ビットによって表示されるようになった状態ビット
記憶装置；および 前記メモリ中の１個のデータワードの状態を決めるように動作する状態検査論
理であって、前記階層構造の最上位レベルから始めて前記階層構造を下方へ前記
状態ビット記憶装置内の状態ビットを調べていって、前記階層構造中にそれより
も下位のすべての状態ビットとは無関係に前記データワードの前記状態を示す状
態ビットに到達するまで検査作業を行う状態検査論理； を含んでいる。
【０００６】 本発明は階層構造（少なくとも２つのレベルを含む）に配置された状態ビット
を提供するので、メモリ内の複数のデータワードの状態に対する広域的あるいは
大規模な変更を、階層構造の最上位にあるかあるいは最上位に近い比較的少数の
状態ビットを変更するだけで、状態を変更しようとする各データワードに関連す
るすべての状態ビットを個別に変更する必要なしに行うことができる。従って、
状態ビットに対する広域的あるいは大規模な変更を行うために要する時間は、す
べての状態ビットを並列的に大規模に変更するための特注のハードウエアを提供
せずに、劇的に短縮される。明らかなように、多くのデータワードが状態ビット
を共有する。いくつかの実施の形態では、階層は有効ビットについてのものとさ
れ、それらが関連するデータワードには、ＴＡＧ値、データワード、汚染ビット
、およびその他の状態ビットが含まれる。
【０００７】 状態ビットは、それらに関連するデータワードの多様な異なる特性を表すこと
ができる。しかし、本発明は、メモリに記憶されるデータワードの有効性を状態
ビットが表すようになった実施の形態に特に適している。
【０００８】 有効ビットはしばしば広域的あるいは大規模な変更の対象となるが、本発明は
それらの作業をより迅速に、またハードウエアのコストを下げて可能とするので
特に有用である。
【０００９】 階層構造の最下位レベルでは、データワードごとに１つの個別的な状態ビット
が設けられることを理解されよう。従って、そのメモリがキャッシュ・メモリで
あって、１個のキャッシュ・ラインが４個のデータワードを記憶する場合には、
そのキャッシュ・ラインに対して４個の別々の有効ビットを割り当てて、個々の
データワードの有効性を表示させるようにすることができる。しかし、本発明の
好適な実施の形態では、最下位レベルの状態ビットは複数のデータワードに関連
する。これによって、達成できる細かい制御の粒度と状態ビットを提供するため
に要するハードウエア資源との間で満足できる妥協を図ることができる。
【００１０】 更に詳細には、キャッシュ・メモリの１個のキャッシュ行のすべてのデータワ
ードに対して最下位レベルの１個の状態ビットを付随させるのが非常に便利であ
る。いくつかの実施の形態では、１個のキャッシュ行がそれに付随するＴＡＧ値
および汚染ビットを含むようにされる。
【００１１】 この構成が効率的に機能することが分かった。それは、メイン・メモリとの間
でのキャッシュ・アクセスはキャッシュ行ごとに発生するのが普通であるため、
実用上最も多いメモリ・アクセスに関する時間的および場所的局在性のためにキ
ャッシュ行のレベルより下方の状態情報は滅多に必要でないためである。
【００１２】 本発明は、状態ビット記憶装置が、複数の状態ビットを含む状態ビットワード
を記憶するＲＡＭメモリを含む実施の形態に適している。それらの状態ビットと
状態検査論理との間の階層構造的な関係は、階層構造中でより下方のレベルでの
状態ビットは性能に大きな影響を与えることなくＲＡＭメモリに記憶でき、従っ
て特注のラッチやレジスタと比べて、ＲＡＭメモリの記憶密度の利点を実現でき
るものとなっている。
【００１３】 ＲＡＭメモリに状態ビットを記憶することによって、それらはＲＡＭメモリか
らアクセスできる状態ビットワードとして便利に操作できるようになる。
【００１４】 状態ビットワードの操作における典型的な動作は、多くのシステムで既存のデ
ータ処理構造によって容易にサポートされている読出し−修正−書込み動作であ
る。別々の読出しおよび書込み動作もまた必要であり、いくつかのＲＡＭメモリ
では、読出しおよび書込み動作のみがサポートされよう。
【００１５】 状態ビット記憶装置内の最下位レベルで高密度なＲＡＭメモリを使用するのと
は対照的に、好適な実施の形態では、階層構造の少なくとも最上位レベルがレジ
スタ・ビット回路（Ｄタイプ）を使用して状態ビットを記憶する。ラッチ回路は
、予め定義された入力や状態、例えば、起動時、ＭＭＵ変更、コンテキスト・ス
イッチ等に応答して非常に高速にアクセスおよび変更でき、従って、比較的わず
かなハードウエアで、あるいは特注のハードウエアなしで、高速の広域的あるい
は大規模な状態変更を提供する。
【００１６】 ラッチに記憶された状態ビットは、ワードごとにアクセスおよび操作されるＲ
ＡＭに記憶された状態ビットと比べて、個別的にアクセスおよび操作できるのが
普通である。
【００１７】 いくつかの実施の形態では、階層構造の最上位レベルには１個だけの状態ビッ
トが含まれる。そのような環境では、キャッシュ・メモリのデータワード全体の
状態は、最上位レベルにあるこの１個の状態ビットを変更するだけで変更できる
。
【００１８】 本発明の状態ビット記憶装置および状態検査論理の本質的な特徴を実現するた
めには、メモリ全体に対する広域的変更が、階層構造の最上位レベルのみの修正
によって行い得るよう、また十分なハードウエアのサポートを与えて、そのよう
な広域的変更がプロセス・サイクル１個分の中で実行されるように構成すること
が非常に望ましい。このことはキャッシュ・メモリに関して特に有利である。
【００１９】 理解されるように、状態ビットの広域的な変更はそのような階層構造中の数少
ないビットを変更することによって行うことができるものの、最下位レベルから
始まる個々の状態ビットの設定は、それらの変更が階層構造全体を通して上方へ
向かって反映されるべきであることから、より長時間を要するものとなるであろ
う。しかし、本発明は、キャッシュ・メモリに関して、キャッシュ・フィル（fi
ll）動作は比較的低速で行われるため、キャッシュ・フィルに伴う多くの状態ビ
ットの変更のために利用できる時間が実際には十分あって、動作全体の速度に影
響を与えることなく階層構造内の必要な状態ビット変更すべてを許容できると考
えている。効率を更に改善するためには、状態ビットを並列的に変更してもよい
。
【００２０】 別の態様から見ると、本発明はデータ処理の方法を提供しており、前記方法は
： １つのメモリに複数のデータワードを記憶する工程であって、各データワード
が前記データワードの状態に関する情報を与える少なくとも１個の状態ビットを
伴っている工程； 階層構造中に前記状態ビットを記憶する工程であって、前記階層構造中の第１
レベルにある複数の第１レベル状態ビットに関連する組合せ状態が、前記階層構
造で前記第１レベルよりも上位の第２レベルにある第２レベル状態ビットによっ
て表される工程；および 前記メモリの１つのデータワードの状態を決定する工程であって、前記階層構
造の最上位レベルから始めて前記階層構造を下方へ前記状態ビット記憶装置内の
状態ビットを調べていって、前記階層構造中にそれよりも下位のすべての状態ビ
ットとは無関係に前記データワードの前記状態を示す状態ビットに到達するまで
検査作業を行う工程； を含んでいる。
【００２１】 本発明の実施の形態について、ここで一例として添付図面を参照しながら説明
することにする。
【００２２】 図２は、各々が４個のデータワードを記憶する複数のキャッシュ・ライン１６
を含むキャッシュ・データワード・メモリ１４を示す。各キャッシュ・ライン１
６には１個の有効ビット１８が付随する。８個の連続したキャッシュ・ライン１
６に対する有効ビットは、状態ビットＲＡＭメモリに記憶された１個の状態ビッ
トワード２０に記憶される。状態ビットワード２０は状態ビットを記憶する階層
構造内の最下位レベルを含む。
【００２３】 各状態ビットワード２０には１個の状態ビット２２が付随し、それは階層構造
のより上位のレベルに記憶されていて、状態ワード２０内の状態ビット１８すべ
ての組合せ状態を示している。このように、８個の状態ワード２０の状態は階層
構造の次に上位のレベルにある１個の状態ワードの８ビット２２によって表示で
きる。その次に高いレベルは状態ビットＲＡＭメモリ中に、あるいは階層構造の
最上位へ向かったどこかのレベルに設けることができ、専用の論理回路を使用し
て比較的高速に変更のできるラッチ（レジスタ・ビット）を使用して状態ビット
記憶を提供することがより効率的になる。
【００２４】 図３は、キャッシュ行のＴＡＧ値および付随する状態ビットを記憶するための
キャッシュ・メモリ・システムの一部分を示す。キャッシュが２５６個のキャッ
シュ行を有する場合は、各キャッシュ行に対して付随するＴＡＧ値を記憶するた
めに２５６個の行ＴＡＧ記憶装置２４が設けられる。各キャッシュ行が１個だけ
の状態ビット（例えば、有効ビット）を有すると仮定すれば、これら２５６個の
キャッシュ行に関する状態は状態ビットＲＡＭメモリ２６に含まれる３２ビット
のワード８個に記憶できる。３２ビットのワードは状態ビットを記憶する階層構
造中の最下位レベルを表す。この階層構造の次に上位のレベル（およびこの例で
は最上位レベル）は１個の８ビット・レジスタ２８によって提供されており、レ
ジスタ２８の各ビットは状態ビットＲＡＭメモリ２６中の３２ビットの状態ビッ
トワードの１つのワードの組合せ状態を表す。
【００２５】 キャッシュ・コントローラ３０が、ＴＡＧメモリ２４、状態ビットＲＡＭメモ
リ２６、および状態ビット・レジスタ２８へつながれている。キャッシュ・コン
トローラ３０は、キャッシュ・メモリ内のデータワードに対してアクセスがなさ
れた場合は状態検査論理として機能し、またその他の機能も有する。データワー
ドに対するアクセス要求があった場合は、キャッシュ・コントローラ３０は、状
態ビット・レジスタ２８および状態ビットＲＡＭメモリ２６中に記憶されている
状態ビットを調べる。もしも最上位レベルにおいて、その特別なデータワードに
対応する状態ビット・レジスタ２８中のビットが、そのデータワードが有効であ
ることを示していれば、キャッシュ・コントローラ３０は次に進んで状態ビット
ＲＡＭメモリ２６内のそのデータワード（キャッシュ行）に対する個々のビット
を調べる。もしも状態ビット・レジスタ２８中のそのビットが無効を表示してい
れば、状態ビットＲＡＭメモリ２６をチェックする必要はない（実際には並列的
にチェックが行われる）。これは最上位レベルでの無効という表示は下位レベル
でのどんな評価にも優先するからである。
【００２６】 キャッシュ・コントローラ３０は状態ビット・レジスタ２８中の状態ビットに
対して高速にアクセスできるため、この状態ビット・レジスタ２８中のすべての
ビットを、例えば高速のキャッシュ消去で要求されるように、１サイクルで無効
性を示すように設定できる。状態ビットＲＡＭメモリ２６中の状態ビットワード
は、階層構造中のこの最下位レベルにある状態ビットに対する細かい変更を行う
ために要求されるように、読出し−修正−書込み動作によってアクセスできる。
あるいは、別々になった読出しおよび書込み動作を実行することもできる。
【００２７】 図４は、ライン当たり４個のデータワードを有し、ダイレクト・マッピングさ
れた１２８ｋＢのキャッシュ内で、データワードのアドレスが状態ビットおよび
その他の制御データとどのように関連付けられるかの例を示す。
【００２８】 アドレス３２の上位部分はＴＡＧ値を構成し、それはＴＡＧメモリ２４中に記
憶されているＴＡＧ値と比較されて、その特別なデータがキャッシュされている
かどうかが判断される。キャッシュがダイレクト・マッピングされているので、
アドレスの中位部分はキャッシュへのインデックスを与え、そのデータがキャッ
シュに存在している場合にはＴＡＧ値を記憶するＴＡＧメモリ位置を指示する。
アドレスの下位端では、ワード・ビットＷおよびバイト・ビットＢが、キャッシ
ュ行中のどのワード位置がアドレッシングされるかを示し、またバイト・アドレ
ッシングが許可される場合はデータワード中のバイト位置を示す。
【００２９】 このキャッシュ・メモリに関連する状態ビット情報は３レベルの階層中に記憶
される。状態ビットは各キャッシュ行について記憶されるので、各インデックス
値に付随して１つの状態ビットがある。これらのインデックス値の状態ビットは
コンパイルＲＡＭメモリを含む２５６＊１６のアレイに記憶できる。第３レベル
にあるアレイの各行は、それ自身が１６＊１６のアレイ中に記憶される階層構造
第２レベルの中に、対応する状態ビットを有する。この１６＊１６のアレイもま
た、コンパイルＲＡＭメモリ中に記憶されよう。階層構造中の最上位レベル（第
１レベル）は１６個のレジスタ・ビットで提供され、レジスタ・ビット１個が第
２レベルの各アレイ行に対応する。
【００３０】 図５は、一例として別のキャッシュ・メモリの構造を示す。この例では、ＴＡ
Ｇ値を記憶するために１０２４行のＴＡＧメモリ３６が提供される。ＴＡＧメモ
リ３６の各行は１つのキャッシュ行に対応し、それに関連する１つの状態ビット
を有する。従って、１０２４個のキャッシュ行に対応する状態ビットは、状態ビ
ット記憶装置４０の一部分を構成する３２＊３２のビットワードＲＡＭ３８に記
憶できる。この状態ビットＲＡＭ３８は階層構造中の最下位レベルである。階層
構造中の最上位レベルは３２個のレジスタ・ビット４２で提供され、１個のレジ
スタ・ビットが状態ビットＲＡＭメモリ３８中の各３２ビットワードに対応する
。
【００３１】 別の例示として、階層構造の状態ビットを採用するキャッシュ・メモリ・シス
テムに記憶されているデータワードを操作する各種動作に含まれる工程は：
【００３２】 状態チェック： ＊階層のすべてのレベルから適当なビットを読み出す ＊次の下位の各レベルが有効であることを階層の下方へチェックしてゆく ＊もしどれかのレベルが、それより下層レベルが無効であることを示せば、デフ
ォルト（リセット）値を返す ＊そうでなければ、最下位レベルの有効記憶装置からフェッチされる値を返す。
【００３３】 状態ビットは２つの状態を有する。有効ビットの場合は、無効であるリセット
状態と有効状態とがある。どれかが有効であるとマークするためには、階層のす
べてのレベルをマークしなければならない。リセット状態は強い状態であると考
えることができ、それは上位レベルのビットによって示すことができ、また他方
の状態は弱い状態と考えることができ、それに対して階層のすべてのビットは一
致しなければならない。
【００３４】 ロケーション当たりに複数の状態ビットを記憶するシステムでは、階層のより
上位のレベルは階層中のそれより下位レベルの有効性を示すために１つのビット
だけを含めばよい。
【００３５】 状態書込み： ＊階層を下方に向かって、次の下方レベルが有効であることを示すようにビット
を適当に設定するように作業する ＊以前に無効であった新しい行（階層中の任意のレベルにおいて）が有効である
とマークされた場合は、書き込まれる値を除いて、行全体をリセット値で初期化
する必要がある ＊１つの行が前に有効であった場合には、適当なビットのみを更新するために読
出し−修正−書込み動作が必要である ＊階層の最下位レベルにおいて適当なデータが書き込まれるべきであり、もしも
必要であれば、その他の状態ビットがそれらのリセット値に書き込まれる。
【００３６】 状態リセット： ＊階層全体が無効であるとマークするために、状態ビットの最上位レベルをリセ
ットすべきである。
【００３７】 キャッシュ方式のシステムでは、読出し−修正−書込み動作は数サイクルに亘
ることがある。これによって引き起こされるいくつかの興味あるオプションは：
＊あなたが維持する必要があるのは有効ビットの階層だけであり、最下位レベル
にある状態ビットの数（例えば、４個の有効ビット＋汚染＋その他の状態ビット
）には関係ない。すなわち、階層中の異なるレベルは異なる状態ビットを記憶で
きる。 ＊もしもあなたがそうするのであれば、アレイを読み出す論理回路は、無効場所
へのアクセスが行われた場合、“リセット”状態を返す必要がある。 ＊有効ビット階層のみを維持する代わりに、階層を通してその他の状態を追跡す
るほうが有益であるかもしれない。例えば、有効と汚染の両階層を維持するとか
。そうすれば、汚染されたキャッシュ場所の検索をより高速に行うことができる
。
【図面の簡単な説明】
【図１】 各キャッシュ・ラインに対して個別の状態ビットを備える既知のキャッシュ・
システムを示す図。
【図２】 階層構造になったキャッシュ状態ビット記憶装置およびそれに付随する状態ビ
ットを示す図。
【図３】 キャッシュ・ラインのＴＡＧ値および状態ビットを操作するためのキャッシュ
・システムの一部分の模式図。
【図４】 １個のデータワードのアドレス・ビットとそのデータワードに対する状態ビッ
トとの、状態ビット階層構造内での関係を示す例示的キャッシュ・アーキテクチ
ャを示す図。
【図５】 キャッシュ・メモリ・システムの一部分の別の実施の形態を示す図。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年３月３１日（２００１．３．３１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】 データ処理のための装置であって： 複数のデータワードを記憶するように動作するメモリ（１４）であって、各デ
ータワードが、前記データワードの状態に関する情報を与える少なくとも１つの
状態ビット（１８）を伴っているメモリ（１４）； 階層構造中で前記状態ビットを記憶するように動作する状態ビット記憶装置（ ２６，２８，４０） であって、前記階層構造の第１レベルにある複数の第１レベ
ル状態ビットに関連する組合せ状態が、前記階層構造で前記第１レベルよりも上
位のレベルである第２レベルにある第２レベル状態ビット（２２）によって表示
されるようになった状態ビット記憶装置（２６，２８，４０）； 前記メモリ中の１個のデータワードの状態を決めるように動作する状態検査論
理（３０）であって、前記階層構造の最上位レベルから始めて前記階層構造を下
方へ前記状態ビット記憶装置内の状態ビットを調べていって、前記階層構造中に
それよりも下位のすべての状態ビットとは無関係に前記データワードの前記状態
を示す状態ビットに到達するまで検査作業を行う状態検査論理（３０）； を含み、更に、 前記装置が、前記階層構造の最上位レベルにあるそれらの状態ビットのみを修 正することによって、前記メモリに記憶されているすべてのデータワードの状態 の広域的な変更を表示するように動作すること； を特徴とする装置 。
【請求項２】 請求項１に記載の装置であって、前記状態ビットが、前記メ
モリ（１４）中に記憶されているデータワードの有効性を示す有効ビットである
装置。
【請求項３】 請求項１および２のうちの任意の項に記載の装置であって、
前記階層構造中の最下位レベルにおいて、最下位レベルの状態ビットが前記メモ
リ（１４）中に記憶されている複数のデータワードに付随している装置。
【請求項４】 請求項１、２、および３のうちの任意の項記載の装置であっ
て、前記メモリがキャッシュ・メモリ（１４）である装置。
【請求項５】 請求項４に記載の装置であって、前記キャッシュ・メモリ（ １４） が複数のキャッシュ行を含んでおり、各キャッシュ行が複数個のデータワ
ードを記憶しており、また最下位レベルの１つの状態ビットが前記キャッシュ・
メモリの１個のキャッシュ行のすべてのデータワードに関連している装置。
【請求項６】 先行の任意の項に記載の装置であって、前記状態ビット記憶
装置（２６，２８，４０）が、複数個の状態ビットを含む状態ビットワード（２ ０） を記憶するＲＡＭメモリ（２６，３８）を含んでいる装置。
【請求項７】 請求項６に記載の装置であって、前記状態ビットワード（２ ０） 中の状態ビット（１８）が、前記状態ビットワードの一部としてアクセスお
よび操作される装置。
【請求項８】 請求項７に記載の装置であって、１個の状態ビット（１８） が、前記ＲＡＭメモリ（２６，３８）に対する状態ワード（２０）の読出し−修
正−書込み動作によって操作される装置。
【請求項９】 先行の任意の項に記載の装置であって、前記状態ビット記憶
装置が、１個の状態ビットを記憶するように動作する少なくとも１個のレジスタ ・ビット回路（２８，４２）を含む前記階層構造中に少なくとも最上位レベルを 含んでいる装置 。
【請求項１２】 請求項４ないし１１に記載の装置であって、前記状態ビッ
ト記憶装置が、前記キャッシュ・メモリのすべてのデータワードの状態の広域的
な変更が、前記階層構造の最上位レベルにある状態ビットに対する変更によって
プロセス・サイクル１個分の間に提供できるように動作する装置。
【請求項１３】 請求項４に記載の装置であって、前記キャッシュ・メモリ
のすべてのデータワードの状態の広域的な変更が： （ｉ）キャッシュ・メモリ消去動作； （ii）前記データワードへのアクセスを制御するメモリ管理ユニットの構成変更
；および （iii）前記装置上のソフトウエア動作を制御するオペレーティング・システム
のコンテキスト・スイッチ； のいずれかに応答して行われる装置。
【請求項１４】 請求項４に記載の装置であって、前記キャッシュ・メモリ
へのデータワードの記憶がキャッシュ・フィル動作を利用してプロセス・サイク
ル複数個分の間に行われ、また前記状態ビット記憶装置が前記プロセス・サイク
ル複数個分の間に、前記キャッシュ・メモリに記憶されている前記データワード
に関連する状態ビットを修正するように動作する装置。
【請求項１５】 先行の任意の項に記載の装置であって、前記階層構造が３
またはそれ以上の数のレベルを含んでいる装置。
【請求項１６】 先行の任意の項に記載の装置であって、前記階層構造中の
異なるレベルが異なる状態ビットを記憶している装置。
【請求項１７】 データ処理の方法であって： １つのメモリに複数のデータワードを記憶する工程であって、各データワード
が前記データワードの状態に関する情報を与える少なくとも１個の状態ビットを
伴っている工程； 階層構造中に前記状態ビットを記憶する工程であって、前記階層構造中の第１
レベルにある複数の第１レベル状態ビットに関連する組合せ状態が、前記階層構
造で前記第１レベルよりも上位の第２レベルにある第２レベル状態ビットによっ
て表される工程； 前記メモリの１つのデータワードの状態を決定する工程であって、前記階層構
造の最上位レベルから始めて前記階層構造を下方へ前記状態ビット記憶装置内の
状態ビットを調べていって、前記階層構造中にそれよりも下位のすべての状態ビ
ットとは無関係に前記データワードの前記状態を示す状態ビットに到達するまで
検査作業を行う工程；を含み、更に 前記階層構造の最上位レベルにあるそれらの状態ビットのみを修正することに よって、前記メモリに記憶されているすべてのデータワードの状態の広域的な変 更を表示する工程； を特徴とする方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】 特定の動作環境では、キャッシュ・システムの全キャッシュ・ライン６の状態
ビット８に対して広域的な変更を加えることが望ましい。例えば、システムの起
動時に、ＭＭＵの変更やコンテキスト・スイッチの後で、各キャッシュ・ライン
６の有効ビット１０をすべて無効であるとマークすることによって、キャッシュ
の全内容を消去する必要がしばしばある。このことを行う１つの方法は、有効ビ
ット１０の各々に逐次的にアクセスしてそれを無効と書き換えるものである。数
千個のキャッシュ・ライン６を含むキャッシュ・システムでは、この操作は数千
ものプロセス・サイクルを消費し、システム性能に大きな影響を与える。状態ビ
ット８の各々を逐次的および個別的に変更する方法に代わる別の方法は、状態ビ
ットを並列的に変更できる特別な目的のハードウエアを使用して、広域的な変更
を施すものである。この方法は高速な操作を可能とするものの、この特別な目的
のハードウエア用として回路面積を消費するという欠点を有し、そのハードウエ
アはより一般的なシステム設計の個々の実施に際して特別注文の設計を必要とす
るのが普通である。 米国特許第５４７５８４９号は、各々がそれ自身用にバッファ記憶装置または キャッシュを有するほかに、メイン・メモリを共有するようになった複数のプロ セッサを備える多重処理システムのためのメモリ制御装置を開示している。この システムは個々のバッファ記憶装置とメイン・メモリとの間の整合した制御を行 うためにフロント・アドレス・アレイ（ＦＡＡ）を使用する。ＦＡＡ取り出すの ための待ち時間を過度に増やすことなく、必要なＦＡＡの数を制限するために、 このシステムは、メイン・メモリ中の各メモリ場所に対してエントリを有するブ ロック有効メモリ（ＢＶＭ）と、各バッファ記憶装置に付随するメモリ場所の１ 群に対してエントリを有するブロック・グループ有効テーブル（ＢＧＶＴ）とを 有する。記憶装置の要求時には、ＢＧＶＴがまずアクセスされて、要求された場 所を含むブロックの一部または全体がこのＢＧＶＴに付随するバッファ記憶装置 中に存在すれば、有効信号が生成される。これに続いて、対応するＢＶＭがアク セスされて、もしもこれが有効信号を生成すればそのメモリ場所がバッファ中に 存在し、そのＦＡＡがアクセスされる。いずれかが無効信号を生成すれば、その 要求は無視され、ＦＡＡに送信されることはない。 米国特許第５５３９８９４号は、ブロック有効ビットおよびサブブロック有効 ビットを備えたキャッシュ・タグを有するキャッシュを開示している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】 １つの態様から見ると、本発明はデータ処理のための装置を提供し、前記装置
は： 複数のデータワードを記憶するように動作するメモリであって、各データワー
ドが、前記データワードの状態に関する情報を与える少なくとも１つの状態ビッ
トを伴っているメモリ； 階層構造中で前記状態ビットを記憶するように動作する状態ビット記憶装置で
あって、前記階層構造の第１レベルにある複数の第１レベル状態ビットに関連す
る組合せ状態が、前記階層構造で前記第１レベルよりも上位のレベルである第２
レベルにある第２レベル状態ビットによって表示されるようになった状態ビット
記憶装置； 前記メモリ中の１個のデータワードの状態を決めるように動作する状態検査論
理であって、前記階層構造の最上位レベルから始めて前記階層構造を下方へ前記
状態ビット記憶装置内の状態ビットを調べていって、前記階層構造中にそれより
も下位のすべての状態ビットとは無関係に前記データワードの前記状態を示す状
態ビットに到達するまで検査作業を行う状態検査論理；を含み、更に 前記装置が、前記階層構造の最上位レベルにあるそれらの状態ビットのみを修 正することによって、前記メモリに記憶されているすべてのデータワードの状態 の広域的な変更を表示するように動作すること； を特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】 別の態様から見ると、本発明はデータ処理の方法を提供しており、前記方法は
： １つのメモリに複数のデータワードを記憶する工程であって、各データワード
が前記データワードの状態に関する情報を与える少なくとも１個の状態ビットを
伴っている工程； 階層構造中に前記状態ビットを記憶する工程であって、前記階層構造中の第１
レベルにある複数の第１レベル状態ビットに関連する組合せ状態が、前記階層構
造で前記第１レベルよりも上位の第２レベルにある第２レベル状態ビットによっ
て表される工程； 前記メモリの１つのデータワードの状態を決定する工程であって、前記階層構
造の最上位レベルから始めて前記階層構造を下方へ前記状態ビット記憶装置内の
状態ビットを調べていって、前記階層構造中にそれよりも下位のすべての状態ビ
ットとは無関係に前記データワードの前記状態を示す状態ビットに到達するまで
検査作業を行う工程；を含み、更に、 前記階層構造の最上位レベルにあるそれらの状態ビットのみを修正することに よって、前記メモリに記憶されているすべてのデータワードの状態の広域的な変 更を表示する工程； を特徴とする。
───────────────────────────────────────────────────── 【要約の続き】 を修正することによって行われ、それに従って、特殊な 目的のハードウエアを必要とする程度を減らして、高速 の変更を実現できる。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 データ処理のための装置であって： 複数のデータワードを記憶するように動作するメモリであって、各データワー
    ドが、前記データワードの状態に関する情報を与える少なくとも１つの状態ビッ
    トを伴っているメモリ； 階層構造中で前記状態ビットを記憶するように動作する状態ビット記憶装置で
    あって、前記階層構造の第１レベルにある複数の第１レベル状態ビットに関連す
    る組合せ状態が、前記階層構造で前記第１レベルよりも上位のレベルである第２
    レベルにある第２レベル状態ビットによって表示されるようになった状態ビット
    記憶装置；および 前記メモリ中の１個のデータワードの状態を決めるように動作する状態検査論
    理であって、前記階層構造の最上位レベルから始めて前記階層構造を下方へ前記
    状態ビット記憶装置内の状態ビットを調べていって、前記階層構造中にそれより
    も下位のすべての状態ビットとは無関係に前記データワードの前記状態を示す状
    態ビットに到達するまで検査作業を行う状態検査論理； を含む装置。
  2. 【請求項２】 請求項１に記載の装置であって、前記状態ビットが、前記メ
    モリ中に記憶されているデータワードの有効性を示す有効ビットである装置。
  3. 【請求項３】 請求項１および２のうちの任意の項に記載の装置であって、
    前記階層構造中の最下位レベルにおいて、最下位レベルの状態ビットが前記メモ
    リ中に記憶されている複数のデータワードに付随している装置。
  4. 【請求項４】 請求項１、２、および３のうちの任意の項記載の装置であっ
    て、前記メモリがキャッシュ・メモリである装置。
  5. 【請求項５】 請求項４に記載の装置であって、前記キャッシュ・メモリが
    複数のキャッシュ行を含んでおり、各キャッシュ行が複数個のデータワードを記
    憶しており、また最下位レベルの１つの状態ビットが前記キャッシュ・メモリの
    １個のキャッシュ行のすべてのデータワードに関連している装置。
  6. 【請求項６】 先行の任意の項に記載の装置であって、前記状態ビット記憶
    装置が、複数個の状態ビットを含む状態ビットワードを記憶するＲＡＭメモリを
    含んでいる装置。
  7. 【請求項７】 請求項６に記載の装置であって、前記状態ビットワード中の
    状態ビットが、前記状態ビットワードの一部としてアクセスおよび操作される装
    置。
  8. 【請求項８】 請求項７に記載の装置であって、１個の状態ビットが、前記
    ＲＡＭメモリに対する状態ワードの読出し−修正−書込み動作によって操作され
    る装置。
  9. 【請求項９】 先行の任意の項に記載の装置であって、前記状態ビット記憶
    装置が前記階層構造中に少なくとも最上位レベルを含み、１個の状態ビットを記
    憶するように動作する少なくとも１個のレジスタ・ビット回路を含んでいる装置
    。
  10. 【請求項１０】 請求項９に記載の装置であって、レジスタ・ビット中に記
    憶されている１個の状態ビットが個別的にアクセスおよび操作される装置。
  11. 【請求項１１】 先行の任意の項に記載の装置であって、前記階層構造中の
    最上位レベルが状態ビットを１個だけ含んでいる装置。
  12. 【請求項１２】 先行の任意の項に記載の装置であって、前記メモリに記憶
    されているすべてのデータワードの状態の広域的な変更が、前記階層構造の最上
    位レベルにある状態ビットのみの修正によって表示できる装置。
  13. 【請求項１３】 先行の任意の項に記載の装置であって、前記状態ビット記
    憶装置が、前記キャッシュ・メモリのすべてのデータワードの状態の広域的な変
    更が、前記階層構造の最上位レベルにある状態ビットに対する変更によってプロ
    セス・サイクル１個分の間に提供できるように動作する装置。
  14. 【請求項１４】 請求項４に記載の装置であって、前記キャッシュ・メモリ
    のすべてのデータワードの状態の広域的な変更が： （ｉ）キャッシュ・メモリ消去動作； （ii）前記データワードへのアクセスを制御するメモリ管理ユニットの構成変更
    ；および （iii）前記装置上のソフトウエア動作を制御するオペレーティング・システム
    のコンテキスト・スイッチ； のいずれかに応答して行われる装置。
  15. 【請求項１５】 請求項４に記載の装置であって、前記キャッシュ・メモリ
    へのデータワードの記憶がキャッシュ・フィル動作を利用してプロセス・サイク
    ル複数個分の間に行われ、また前記状態ビット記憶装置が前記プロセス・サイク
    ル複数個分の間に、前記キャッシュ・メモリに記憶されている前記データワード
    に関連する状態ビットを修正するように動作する装置。
  16. 【請求項１６】 先行の任意の項に記載の装置であって、前記階層構造が３
    またはそれ以上の数のレベルを含んでいる装置。
  17. 【請求項１７】 先行の任意の項に記載の装置であって、前記階層構造中の
    異なるレベルが異なる状態ビットを記憶している装置。
  18. 【請求項１８】 データ処理の方法であって： １つのメモリに複数のデータワードを記憶する工程であって、各データワード
    が前記データワードの状態に関する情報を与える少なくとも１個の状態ビットを
    伴っている工程； 階層構造中に前記状態ビットを記憶する工程であって、前記階層構造中の第１
    レベルにある複数の第１レベル状態ビットに関連する組合せ状態が、前記階層構
    造で前記第１レベルよりも上位の第２レベルにある第２レベル状態ビットによっ
    て表される工程；および 前記メモリの１つのデータワードの状態を決定する工程であって、前記階層構
    造の最上位レベルから始めて前記階層構造を下方へ前記状態ビット記憶装置内の
    状態ビットを調べていって、前記階層構造中にそれよりも下位のすべての状態ビ
    ットとは無関係に前記データワードの前記状態を示す状態ビットに到達するまで
    検査作業を行う工程； を含む方法。
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