JP2003500971A - 移動通信システムの直列鎖状コンボルーション符号化器に使用するためのインタリーバ及びそのインタリービング方法 - Google Patents

移動通信システムの直列鎖状コンボルーション符号化器に使用するためのインタリーバ及びそのインタリービング方法

Info

Publication number
JP2003500971A
JP2003500971A JP2000620738A JP2000620738A JP2003500971A JP 2003500971 A JP2003500971 A JP 2003500971A JP 2000620738 A JP2000620738 A JP 2000620738A JP 2000620738 A JP2000620738 A JP 2000620738A JP 2003500971 A JP2003500971 A JP 2003500971A
Authority
JP
Japan
Prior art keywords
row
address
interleaver
rows
columns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000620738A
Other languages
English (en)
Other versions
JP3359913B1 (ja
Inventor
ベオン−ジョ・キム
ミン−ゴー・キム
ヨン−ホワン・リー
セ−ヒョン・キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of JP3359913B1 publication Critical patent/JP3359913B1/ja
Publication of JP2003500971A publication Critical patent/JP2003500971A/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2771—Internal interleaver for turbo codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/23—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using convolutional codes, e.g. unit memory codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2742—Irregular interleaver wherein the permutation pattern is not obtained by a computation rule, e.g. interleaver based on random generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/276—Interleaving address generation
    • H03M13/2764—Circuits therefore

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

(57)【要約】 直列鎖状コンボルーションコード(ＳＣＣＣ)符号化器のためのインタリーバが開示されている。インタリーバは、ｍ個の行領域とｎ個の列領域を有するメモリを含み、メモリは前記領域内に直列に入力するシンボルを貯蔵する。インタリーバは前記ｍ個の行領域中の一つをランダム選択し、各ランダム選択された行領域に貯蔵されたシンボルのうちに一つをランダム選択する方式にインタリービングされたシンボルを発生する。直列鎖状コンボルーションコード(ＳＣＣＣ)符号化器はインタリーバからインタリービングされたシンボルを符号化する構成符号化器を含む。構成符号化器は符号化されたコードの実効自由距離を有する。本発明によると、前記直列に入力するシンボルの数をｋとする時、前記ｍ個の行領域と前記ｎ個の列領域を有するメモリはｍ×ｎ≧ｋ領域を有し、前記ｍは前記実効自由距離より大きいことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は移動通信システムの符号化／復号化装置に関するものであり、特に直
列鎖状コンボルーションコード(ＳＣＣＣ)を使用する符号化器のためのインタリ
ービング装置及び方法に関する。
【０００２】
【従来の技術】
一般的にＷ−ＣＤＭＡ(Wideband Code Division Multiple Access)方式やＣＤ
ＭＡ２０００のような方式の通信システムでは、低いビットエラー率(ＢＥＲ：B
it Error Rate、例えば、BERが10-4〜10-6ほど)のデータ伝送が要求され、衛星
システムでのデータ伝送などのように信号対雑音比(ＳＮＲ：Signal to Noise R
atio)が低い状況ではデータの高い信頼性が要求される。このような要求を満足
させるために大部分の移動通信システムでは、順方向エラー訂正(ＦＥＣ：Forwa
rd Error Correction)方式の並列鎖状コンボルーションコード(Parallel Concat
enated Convolution Code：以下、“ＰＣＣＣ”)、またはターボコード(turbo c
ode)を使用して、有線または無線に伝送されるディジタル情報を符号化(coding)
及び複号化(decoding)処理するようになる。前記ＰＣＣＣは既存のコンボルーシ
ョン符号に比べて性能の改善、特にＳＮＲが低いところでの性能は非常に優れて
いる。従って、このようなＰＣＣＣは現在のＩＭＴ２０００システムのデータ通
信のためのＦＥＣ方式に採択され、活発に研究されている趨勢にある。
【０００３】 前記ＰＣＣＣの性能は受信端でＳＩＳＯ(Soft-In-Soft-Out)を利用した反復的
複号により決定されるが、前記ＰＣＣＣを使用する符号化器(以下、“ＰＣＣＣ
符号化器”)は基本的に二つの並列構成符号化器(Component Coder)と、これを連
結するターボインタリーバによりその特性が決定される。前記構成符号化器では
通常循環システム符号(ＲＳＣ：Recursive Systematic Code)を使用する。この
ようなＰＣＣＣは既存のコンボルーション符号と比較した時、ＰＣＣＣの自由長
さ(dfree：distance of free)を大幅改善させる効果がある。
【０００４】 一方、二つ以上の誤り訂正符号を互いに直接連結することにより獲得される誤
り訂正符号は、非常に低いＢＥＲが要求されるシステムで主に使用されてき た。例えば、現在進行中であるＵＭＴＳ(Universal Mobile telecommunication
System)標準案の候補中に、要求されるＢＥＲが１０-7以下である場合には、直
列鎖状コンボルーションコード(ＳＣＣＣ：Serially Concatenated Convolu ti
on Code)を使用すべきである。
【０００５】 図１はＳＣＣＣを使用する符号化装置の構成を示す図であり、ここでは構成符
号化器(component encoder)のステート(state)が４であるＳＣＣＣ符号化器の構
成を示している。
【０００６】 前記図１を参照すると、ＳＣＣＣ符号化器は二つの構成符号化器１０、４０と
、これを直列連結するインタリーバ３０を含む。このようなＳＣＣＣ符号化器の
性能は構成符号化器１０、４０の性能、内部インタリーバ３０の特性により決定
される。もし、ＰＣＣＣ符号化器のように構成符号化器が設定されれば、全体Ｓ
ＣＣＣ符号化器のディフリー(dfree)は内部インタリーバ３０の特性により決定
され、これはＳＣＣＣ符号化器の全体性能を決定する。即ち、構成符号化器１０
、４０が与えられば、インタリーバ３０のみが全体システムの性能を決定する重
要な要素になる。
【０００７】 前記図１で外部符号化器(Outer Encoder)１０に入力される情報データＵOは符
号化された後、マルチプレクサ５０で二つのビットストリーム(bit stream)が一
つの直列ビットストリームに変換された後、穿孔器２０を通じて２／３である外
部コードＣOを生成する。このように生成された外部コードＣOはＳＣＣＣインタ
リーバ３０を通じて内部符号化器(Inner Encoder)４０に入力される。これをＵi とすると、Ｕiはレートが１／２である内部符号４０により符号化されＣiを生成
した後、さらにマルチプレクサ６０で二つのビットストリームが一つの直列ビッ
トストリームに変換された後、チャネルに伝送される。
【０００８】 それにも関わらず、既存にはＳＣＣＣ符号化器のインタリーバとして一番単純
な形態であるブロックインタリーバ(Block Interleaver)やＰＮ(Pseudo Noise)
インタリーバのみを使用した。これはＳＣＣＣ符号化器の性能がインタリーバの
性能には大いに依存しないとの仮定下に成されたものである。即ち、後続する符
号化器のため先行する符号の距離(distance)やランダム化(random ization)の
み成されれば、性能が保障されると仮定したものである。従って、連接する二つ
の符号化器に構成されたＳＣＣＣ符号化器の性能を最適化するために、ランダム
化特性と共に距離特性を同時に考慮すべきであるにも関わらず、既存にはこのよ
うな点を見過ごしたものである。言い換えれば、連続的に誤りが発生したコード
シンボル(code symbol)の距離を維持し、同時にランダムな特性のコードシンボ
ルが伝達されることにより、後続する複号化器でこのような誤りを十分に訂正で
きるようにする特性を見過ごしたものである。
【０００９】 従って、ＳＣＣＣ符号化器の性能を最適化するためには、上述した二つの特性
、即ち、距離特性とランダム特性を同時に満足するＳＣＣＣインタリーバを設計
する必要がある。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的はＳＣＣＣ符号化器の性能を最適化するＳＣＣＣインタ
リービング装置及び方法を提供することにある。
【００１１】 本発明の他の目的は構成符号化器の距離特性及びランダム特性を同時に満足さ
せるＳＣＣＣインタリービング装置及び方法を提供することにある。
【００１２】 本発明のさらに他の目的は構成符号化器の距離特性及びランダム特性を満足さ
せ、かつ低複雑度を保障するＳＣＣＣインタリービング装置及び方法を提供する
ことにある。
【００１３】
【課題を解決するための手段】
このような目的を達成するために本発明による直列鎖状コンボルーション符号
化器は、ｍ個の行領域とｎ個の列領域を有するメモリを含み、直列に入力するシ
ンボルを前記メモリに貯蔵し、前記ｍ個の行領域をランダム選択し、各ランダム
選択された行領域に貯蔵されたシンボル中に一つをランダム選択する方式にイン
タリービングされたシンボルを発生するインタリーバと、前記インタリーバから
前記インタリービングされたシンボルを符号化し、符号化されたコードの実効自
由距離を有する符号化器を含む。本発明によると、前記直列に入力するシンボル
の数をｋとする時、前記ｍ個の行領域と前記ｎ個の列領域を有するメモリはｍ×
ｎ≧ｋ領域を設け、前記ｍは前記実効自由距離より大きいことを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付図を参照しつつ詳細に説明する。下記
の説明において、本発明の要旨のみを明瞭にする目的で、関連した公知機能又は
構成に関する具体的な説明は省略する。
【００１５】 図２は本発明によるＳＣＣＣインタリーバの構成を示した図であり、このイン
タリーバはＳＣＣＣ符号化器の内部のインタリーバを構成するものである。即ち
、前記ＳＣＣＣインタリーバは図１に示されたように構成符号化器１０、４０の
間に設けられたインタリーバ３０を具現するものである。
【００１６】 前記図２を参照すると、パラメータ設定部(parameter setup unit)１００は与
えられたインタリーバの大きさ(interleaver size)から２次元(dimension)アレ
イ(array)の行(Row)と列(Column)及びＳＣＣＣインタリーバのパラメータを設定
する。例えば、ＰＮシフトレジスタ(ＰＮＳＲ)を使用する場合は、初期シード(s
eed)及び生成多項式(generation polynomial)を設定し、線形循環方程式(linear recursive equation)を使用する場合には、初期値及び素数(prime number)を設
定する。この時、設定される具体的な変数は下記六つの実施例で提示する。アド
レス生成器１１０は各行でのインタリービング規則(rule)、またはベースランダ
ムアドレス(base random address)Ｐ(r、ｋ)を生成する。行選択器(row selecto
r)１２０はそれぞれの行(またはグループ)をマルチプレキシングする。アドレス
組合せ部１３０はアドレス生成器１１０の出力と行選択器１２０の出力を組み合
わせて、実際インタリービングされるデータのアドレスを生成する。アドレス穿
孔器(address puncturing unit)１４０は予め設定されたインタリーバの大きさ
を超過する無効アドレス(invalid address)を除去する。制御部１５０は上述し
た構成要素を制御する。前記アドレス穿孔器１４０から出力されるアドレスは図
１の第１構成符号化器１０から出力される符号化データストリームをインタリー
ビングさせるためのアドレス、即ち、貯蔵された符号化データストリームを読出
するためのアドレスとして使用される。
【００１７】 今、インタリーバの大きさＮが決定されると、これによって行(Row)、列(Colu
mn)、行選択規則、アドレス生成のためのパラメータなどをパラメータ設定部１
００が決定する。次いで、クロック(clock)ごとに行ｒが行選択部１２０により
選択され、その行でのランダムアドレス(random address)であるＰ(r、ｋ)がア
ドレス生成器１１０により生成される。アドレス組合せ部１３０はｒとＰ(r、Ｋ
)を組み合わせて、実際インタリービング動作のためのアドレスを発生する。こ
のように発生されたアドレスが無効アドレス(invalid address)である場合、ア
ドレス穿孔器１４０は前記無効アドレスを削除、または穿孔(deletion、またはp
uncturing)する。このような過程は全体Ｎ個のアドレスを発生するまで反復され
る。
【００１８】 以下、本発明によるＳＣＣＣインタリーバを具体的に説明する。先ず、下記で
は本発明によるＳＣＣＣインタリーバが２−Ｄ(two-dimensional)ＳＣＣＣイン
タリーバに具現されることを説明する。その後、２−Ｄ ＳＣＣＣインタリーバ
が六つの実施例に具現され得ることを説明する。次いで、本発明による２−Ｄ
ＳＣＣＣインタリーバが既存のブロックインタリーバや１−Ｄ(first dimension
)インタリーバに比べて、ビットエラー率／フレームエラー率(ＢＥＲ／ＦＥＲ：
Bit Error Rate/Frame Error Rate)の性能を非常に向上させることを説明する。
【００１９】 ２−Ｄ ＳＣＣＣインタリーバ 本発明による２−Ｄ ＳＣＣＣインタリーバは入力データの大きさが与えられ
た場合、図３のような動作を遂行する。即ち、入力データの大きさがＮに設定さ
れた場合、図３のようにＲｏｗ×Ｃｏｌの２−Ｄアレイに、左から右、上から下
の順序にマッピング(mapping)する。クロックごとに行選択規則により一つの行
が選択され、選択された行では与えられたインタリービング規則によりアドレス
を一つずつ生成する。前記行選択規則はすべての行が一度選択された後、さらに
行を選択することにより全体アドレスを生成する。この時、Ｒｏｗ×Ｃｏｌ≧Ｎ
であり、前記行の数はＳＣＣＣ符号化器の内部符号化器の実効自由距離ｄfreeよ
り大きな数に決定される。
【００２０】 前記図３を参照すると、各行では、インタリービング規則(interleaving rule
)によりアドレスが生成され、実施例のようにＰＮＳＲや線形循環方程式を使用
するＰ(r、ｋ)によりランダムアドレスが生成される。Ｐ（ｒ、ｋ）は一般的な
アドレスマッピング関数である（ｒ行でｋ番目）。この時、r番目行でｋ番目に
読み出されるアドレスはＰ(r、ｋ)になる。行の選択動作は行マルチプレキシン
グ規則(row multiplexing rule)、またはグループマルチプレキシング規則(grou
p multiplexing rule)による。このような規則によると、行クロック(Row clock
)ごとにそれぞれの行は一度のみ選択される。このように各行に対してランダム
アドレスを生成し、マルチプレキシング規則により行を選択することはＲｏｗ×
Ｃｏｌ≧Ｎである場合、二つ以上の無効アドレスが連続的に穿孔(puncturing)さ
れることを防止するためである。
【００２１】 このように本発明による２−Ｄ ＳＣＣＣインタリーバは大きさがＮである１
−Ｄデータを大きさがＲｏｗ×Ｃｏｌである２−Ｄアレイにマッピングした後、
クロックごとに行選択の規則により一つの行を選択し、選択された行に対しては
与えられたインタリービング規則Ｐ(r、ｋ)によりアドレスを一つずつ生成する
ことにより全体アドレスを生成する。
【００２２】 本発明による２−Ｄ ＳＣＣＣインタリーバで遂行される動作は下記のようで
ある。
【００２３】 第１過程(step 1)では、インタリーバの大きさＮに該当する変数である行(Row
)、列(Col)、インタリービング規則Ｐ(r、ｋ)及びＰ(r、ｋ)の種類によるパラメ
ータを設定(parameter setup)する。このような過程は図２のパラメータ設定部
１００により遂行される。
【００２４】 第２過程(step 2)では、クロックごとに行を選択し、選択された行でＰ(r、ｋ
)を利用してアドレスを生成する。このような過程は行マルチプレキシング(row
multiplexing)、アドレス生成(address generation)及びアドレス組合せ(addres
s combination)の段階に区分され得る。前記行マルチプレキシングの動作は図２
の行選択器１２０により遂行され、アドレス生成の動作は図２のアドレス生成器
１１０により遂行され、アドレス組合せの動作はアドレス組合せ部１３０により
遂行される。
【００２５】 第３過程(step 3)では、発生されたアドレスが有効アドレスであるかを検査し
、無効アドレスである場合にはアドレスを出力せず、そうでなければ読み出しア
ドレス(read address)を出力する。このような過程をアドレス穿孔(address pun
cturing)と言い、図２のアドレス穿孔器１４０により遂行される。読み出しアド
レスを出力した後、次のクロックでは前記２過程及び第３過程を遂行する。参考
的に、アドレス穿孔方式には明示的(explicit)アドレス穿孔のようにアドレスを
生成した後、穿孔する方式と、黙示的(implicit)アドレス穿孔のように無効アド
レスを予め検出(detection)して除去する二つの方式がある。前記二つの方式の
差は１番目の方式は一つのクロックを使用するが、２番目の方式はクロックの使
用なし無効であるアドレスを除去するものである。概念的には、明示的、黙示的
アドレス穿孔は同一であるが、具現上の差が発生され得る。
【００２６】 上述した第１乃至第３過程は図２の制御部１５０により制御され、この時の処
理手順は図４に示したような流れに従う。
【００２７】 図４は本発明による２−Ｄ ＳＣＣＣインタリーバにより遂行される動作を示
す流れ図(flow chart)である。
【００２８】 前記図４の４１０過程が上述した第１過程に該当する。図４の４２０、４３０
、４４０過程が上述した第２過程に該当する。図４の４５０、４６０過程が上述
した第３過程に該当する。図４の４７０過程は全体インタリーバの大きさＮ個だ
けアドレスが出力されたかを判断する過程であり、４８０過程はＮ個のアドレス
が出力されない場合に他のアドレスを発生させるためｋを増加させる過程である
。
【００２９】 前記図４を参照すると、４１０段階で図２のパラメータ設定部１００は与えら
れたインタリーバの大きさＮに該当する変数、即ち、行の数、列の数及びインタ
リービング規則Ｐ(r、ｋ)を設定する。この時、インタリービング規則Ｐ(r、ｋ)
の種類により設定されるパラメータには差があり得る。４２０段階で行選択器１
２０はクロックごとに行を選択する。４３０段階でアドレス生成器１１０は前記
設定されたインタリービング規則Ｐ(r、ｋ)により選択された行でのランダムア
ドレスを生成する。４４０段階でアドレス組合せ部１３０はアドレス生成器１１
０の出力と行選択器１２０の出力を組み合わせて、出力アドレスを発生する。こ
の時、アドレス組合せ部１３０は行選択器１２０の出力を上位ビットに、アドレ
ス生成器１１０の出力を下位ビットに組み合わせて出力アドレスを発生する。４
５０段階でアドレス穿孔器１４０は前記発生された出力アドレスが有効アドレス
であるを検査する。前記発生されたアドレスが有効アドレスである場合、即ち、
前記発生された出力アドレスがインタリーバの大きさＮより小さいである場合に
、アドレス穿孔器１４０は４６０段階で前記発生された出力アドレスをそのまま
出力する。前記４６０段階を遂行した以後には４７０段階で全体インタリーバの
大きさＮだけアドレスが出力されたかをＫ値と比較して判断する。Ｎ個のアドレ
スが出力されない場合には４８０段階でさらに他のアドレスを発生させるためＫ
を一つ増加させ、４２０段階に進行する。前記４７０段階及び４８０段階の動作
は制御器１５０により制御される。
【００３０】 これとは異なり、前記発生された出力アドレスが無効アドレスである場合、即
ち、前記発生された出力アドレスがインタリーバの大きさＮより小さくない場合
に、アドレス穿孔器１４０は前記発生された出力アドレスを出力しない。即ち、
前記発生された出力アドレスが有効アドレスではない場合には４６０段階乃至４
８０段階の動作を遂行せず、すぐに４２０段階に進行する。
【００３１】 ２−Ｄ ＳＣＣＣインタリーバの特性 本発明によるインタリーバは２−Ｄ ＳＣＣＣインタリーバに具現されること
が望ましい。下記ではこのような２−Ｄ ＳＣＣＣインタリーバが雑音により発
生されたエラー成分を含むデータに対してエラー訂正を行する動作を説明する。
即ち、本発明による２−Ｄ ＳＣＣＣインタリーバがより効率的にエラー訂正を
遂行することができるとの事実が説明される。下記の説明では説明の便宜のため
、４×８の大きさ、即ち、行が４であり、列が８である場合のインタリーバに対
して説明する。従って、無効アドレス穿孔は存在しないと仮定する。また伝送さ
れたシンボル(symbol)が‘０ベクトル’(zero vector)であると仮定する。従っ
て、下記で‘０’は正常的に伝送されたシンボルを、‘１’はシンボルエラー(s
ymbol error)が発生されたことを示す。
【００３２】 図６は本発明によるＳＣＣＣ復号化器の構成を示した図である。復号化器は内
部復号化器(SISO Inner Decoder)６１０、外部復号化器(SISO Outer Decoder)６
４０、ＳＣＣＣインタリーバ６３０、ＳＣＣＣディインタリーバ６２０に構成さ
れている。この時、複号は内部／外部順に反復的に遂行される。
【００３３】 前記図６を参照すると、ＳＩＳＯ内部復号化器６１０の入力ポートと出力ポー
トのλ(Ｃi、Ｉ)とλ(Ｃi、Ｏ)のそれぞれは、Iが二番目変数である場合は制限
されない(unconstrained)ＬＬＲ(Log likelihood Ratio)を示し、Ｏが二番目変
数である場合はコード制限された(code-constrained)ＬＬＲを示す。また１番目
変数Ｕは符号化器の情報シンボルを示し、Ｃはコードシンボルを示す。また上付
きoは外部符号化器によるものであることを示し、上付きｉは内部符号化器によ
るものであることを示す。
【００３４】 ＳＩＳＯ内部復号化器６１０は復調器(soft demodulator)から入力されるソフ
ト入力と以前外部復号化器６４０の複号過程で獲得された外部からの(Extrin s
ic)情報λ(Ｕi、I)を受けて複号を遂行した後、次の外部復号化器６４０の複号
のための新たなＬＬＲを生成してディインタリーバ６２０に伝達する。ただ、こ
こで、λ(Ｕi、I)は初期にゼロ(０)に設定される。前記ディインタリーバ６２０
により手順が変わったλ(ＣO、I)はＳＩＳＯ外部復号化器６４０により複号化さ
れ、改善されたＬＬＲであるλ(ＵO、Ｏ)と、λ(ＣO、Ｏ)を出力する。λ(ＵO、
Ｏ)は情報データを決定するための出力値ＤＥＣＩＳＩＯＮに使用され、λ(ＣO
、Ｏ) は継続的な反復複号過程のためＳＣＣＣインタリーバ６３０に伝達され、
さらに元のシーケンスに配置される。
【００３５】 下記＜表１＞は図６のＳＣＣＣ内部複号化器(inner decoder)６１０により複
号化(decoding)された結果を示したものであり、‘１’が存在するところはエラ
ー訂正に失敗した位置である。望ましいインタリービング規則は下記＜表１＞の
ように連続的に発生したエラーをインタリービングすることにより、後続する外
部複号化器(outer decoder)６４０がその発生エラーを訂正し易くように、各デ
ータ入力がｄfree以上に分散されるように決定すべきである。これは、内部復号
後の伝送時に発生するバーストエラーを意味する。
【００３６】
【表１】
【００３７】 前記＜表１＞で左から右の方向はデータをインタリービングメモリ(図６のイ
ンタリーバ６３０の内部に含まれるが、図示せず)に書き込む方向を示し、上か
ら下の方向はインタリービングメモリに貯蔵されたデータを読み出す方向を示す
。前記＜表１＞を参照すると、データストリームには“１１１１１”、“１１１
”、“１１”のように連続的にエラーが発生したことが分かる。このようにデー
タに含まれたエラーを訂正するため、本発明による２−Ｄ ＳＣＣＣインタリー
バは下記＜表２＞のように各行に対してインタリービング規則を適用する。
【００３８】 下記＜表２＞を参照すると、１番目行に対しては｛０、５、７、６、８、４、
２、１、３、９｝のインタリービング規則が適用され、２番目行に対しては｛１
、９、３、６、５、２、７、４、０、８｝のインタリービング規則が適用される
。３番目行に対しては｛７、６、０、５、２、９、４、１、８、３｝のインタリ
ービング規則が適用され、４番目行に対しては｛４、８、１、５、７、０、６、
３、９、２｝のインタリービング規則が適用される。下記＜表２＞の各列の数、
または行内の位置はその行で読み出されるデータのシーケンスを示す。例えば、
１番目行で１番目に読み出される位置は１番目列のデータ(‘０’)であり、その
行で二番目に読み出される位置は８番目列のデータ(‘１’)である。一つのデー
タ位置はクロックごとに一つの列から読み出され、次のデータ位置は次のクロッ
クの次の列から読み出される。また、各行はクロックごとに一度ずつ選択される
ので、実際与えられた行でのデータは４クロックごとにその行での手順に読み出
される。
【００３９】
【表２】
【００４０】 また、本発明による２−Ｄ ＳＣＣＣインタリーバは行(またはグループ)マル
チプレキシング(または選択)規則を適用する。この時、行選択規則はビット反転
行マルチプレキシング規則(bit reversal row multiplexing rule)＝｛０、２、
１、３｝に仮定する。ここで、ビット反転行マルチプレキシング規則とは各行の
２進ビット値を反転させ、そのビット反転された結果値の手順に従って行を選択
することを意味する。即ち、４行の２進ビット値は｛００、０１、１０、１１｝
＝｛０、１、２、３｝の手順を有するが、この２進ビット値を反転させると｛０
０、１０、０１、１１｝＝｛０、２、１、３｝の値が求められる。このように求
められた結果によると、各行は｛０、２、１、３｝の手順に選択されるようにな
る。
【００４１】 このようなビット反転行マルチプレキシング規則により各行を選択し、選択さ
れた行に対して固有なインタリービング規則を適用すると、下記＜表３＞のよう
にエラーパターン(error pattern)が変わるようになる。
【００４２】
【表３】
【００４３】 上述したインタリービング規則を適用すると、＜表３＞で、１番目行の始めの
４ビット(１列〜４列)“０、１、０、０”は前記行マルチフレッシング規則（例
えば、｛０、２、１、３｝）により行を選択することにより獲得され、各行内の
前記位置は各行（例えば、表２の１番目行、即ち行０｛０、５、７、６、８、４
、２、１、３、９｝）に対するインタリービング規則により獲得される。＜表１
＞の０及び１値はそれぞれエラーないデータとエラーあるデータを示しているの
に注意すべきである。
【００４４】 前記＜表３＞の１番目行、１番目列または位置の値（“０”）は、＜表１＞の
１番目行(行マルチプレキシング規則に従って、行０)と１番目位置（インタリー
ビング規則に従って、＜表２＞で‘０’の位置）から得られる。＜表３＞の１番
目行、２番目列または位置の値は、＜表１＞の３番目行(行マルチプレキシング
規則に従って、行２)と３番目位置（＜表２＞の３番目行の‘０’の位置）から
得られる。＜表３＞の１番目行、３番目列または位置の値は、＜表１＞の２番目
行(行マルチプレキシング規則に従って、行１)と９番目位置（＜表２＞の２番目
行の‘０’の位置）から得られる。＜表３＞の１番目行、４番目列または位置の
値は、＜表１＞の４番目行(行マルチプレキシング規則に従って、行３)と６番目
位置（＜表２＞の４番目行の‘０’の位置）から得られる。＜表３＞の初めの４
個の値の結果は０、１、０、０である。
【００４５】 初めの４個の値が獲得された後、行マルチプレクシング規則｛０、２、１、３
｝がさらに始まる。今度は、データの位置は＜表２＞の‘１’の位置により決定
される。前記＜表３＞の１番目行、５番目列または位置の値は、＜表１＞の１番
目行(行マルチプレキシング規則に従って、行０)と８番目位置（＜表２＞の１番
目行の‘１’の位置）から得られる。＜表３＞の１番目行、６番目列または位置
の値は、＜表１＞の３番目行(行マルチプレキシング規則に従って、行２)と８番
目位置（＜表２＞の３番目行の‘１’の位置）から得られる。＜表３＞の１番目
行、７番目列または位置の値は、＜表１＞の２番目行(行マルチプレキシング規
則に従って、行１)と１番目位置（＜表２＞の２番目行の‘１’の位置）から得
られる。＜表３＞の１番目行、８番目列または位置の値は、＜表１＞の４番目行
(行マルチプレキシング規則に従って、行３)と３番目位置（＜表２＞の４番目行
の‘１’の位置）から得られる。＜表３＞の１番目行の５〜８番目列の４ビット
の結果は１、０、０、０である。
【００４６】 前記４個の値が獲得された後、行マルチプレクシング規則｛０、２、１、３｝
がさらに反復される。今度は、データの位置は＜表２＞の‘２’の位置により決
定される。前記＜表３＞の１番目行、９番目列または位置の値は、＜表１＞の１
番目行(行マルチプレキシング規則に従って、行０)と７番目位置（＜表２＞の１
番目行の‘２’の位置）から得られる。＜表３＞の１番目行、１０番目列または
位置の値は、＜表１＞の３番目行(行マルチプレキシング規則に従って、行２)と
５番目位置（＜表２＞の３番目行の‘２’の位置）から得られる。＜表３＞の２
番目行、１番目列または位置の値は、＜表１＞の２番目行(行マルチプレキシン
グ規則に従って、行１)と６番目位置（＜表２＞の２番目行の‘２’の位置）か
ら得られる。＜表３＞の２番目行、２番目列または位置の値は、＜表１＞の４番
目行(行マルチプレキシング規則に従って、行３)と１０番目位置（＜表２＞の４
番目行の‘２’の位置）から得られる。＜表３＞の１番目行の９〜１０番目列と
２番目行の１〜２番目列の４ビットの結果は１、０、０、０である。
【００４７】 次の４個の値も同一な方式に獲得され、データの位置は＜表２＞の３の位置に
より決定される。前記＜表３＞の２番目行、３番目位置の値は、＜表１＞の１番
目行(行０)と９番目位置（＜表２＞の１番目行の‘３’の位置）から得られる。
＜表３＞の２番目行、４番目位置の値は、＜表１＞の３番目行(行２)と１０番目
位置（＜表２＞の３番目行の‘３’の位置）から得られる。＜表３＞の２番目行
、５番目位置の値は、＜表１＞の２番目行(行１)と３番目位置（＜表２＞の２番
目行の‘３’の位置）から得られる。＜表３＞の２番目行、６番目位置の値は、
＜表１＞の４番目行(行３)と８番目位置（＜表２＞の４番目行の‘３’の位置）
から得られる。＜表３＞の２番目行の３〜６番目列の４ビットの結果は１、０、
０、０である。
【００４８】 上述したように、前記パターンは反復される。次の値は、＜表２＞の４番目行
の４の位置により決定される。前記＜表３＞の２番目行、７番目位置の値は、＜
表１＞の１番目行(行０)と６番目位置から得られる。＜表３＞の２番目行、８番
目位置の値は、＜表１＞の３番目行(行２)と７番目位置から得られる。＜表３＞
の２番目行、９番目位置の値は、＜表１＞の２番目行(行１)と８番目位置から得
られる。＜表３＞の２番目行、１０番目位置の値は、＜表１＞の４番目行(行３)
と８番目位置から得られる。＜表３＞の２番目行の７〜１０番目列の４ビットの
結果は１、０、０、０である。次の値は、＜表２＞の４番目行の５の位置により
決定される。前記＜表３＞の３番目行、１番目位置の値は、＜表１＞の１番目行
(行０)と２番目位置から得られる。＜表３＞の３番目行、２番目位置の値は、＜
表１＞の３番目行(行２)と４番目位置から得られる。＜表３＞の３番目行、３番
目位置の値は、＜表１＞の２番目行(行１)と５番目位置から得られる。＜表３＞
の３番目行、４番目位置の値は、＜表１＞の４番目行(行３)と４番目位置から得
られる。＜表３＞の３番目行の１〜４番目列の４ビットの結果は０、０、０、１
である。
【００４９】 次の値は、＜表２＞の４番目行の６の位置により決定される。前記＜表３＞の
３番目行、５番目位置の値は、＜表１＞の１番目行(行０)と４番目位置から得ら
れる。＜表３＞の３番目行、６番目位置の値は、＜表１＞の３番目行(行２)と２
番目位置から得られる。＜表３＞の３番目行、７番目位置の値は、＜表１＞の２
番目行(行１)と４番目位置から得られる。＜表３＞の３番目行、８番目位置の値
は、＜表１＞の４番目行(行３)と７番目位置から得られる。＜表３＞の３番目行
の５〜８番目列の４ビットの結果は０、１、０、０である。次の値は、＜表２＞
の４番目行の７の位置により決定される。前記＜表３＞の３番目行、９番目位置
の値は、＜表１＞の１番目行(行０)と３番目位置から得られる。＜表３＞の３番
目行、１０番目位置の値は、＜表１＞の３番目行(行２)と１番目位置から得られ
る。＜表３＞の４番目行、１番目位置の値は、＜表１＞の２番目行(行１)と７番
目位置から得られる。＜表３＞の４番目行、２番目位置の値は、＜表１＞の４番
目行(行３)と５番目位置から得られる。＜表３＞の３番目行の９〜１０番目列と
４番目行の１〜２番目列の４ビットの結果は０、１、０、１である。
【００５０】 次の値は、＜表２＞の４番目行の８の位置により決定される。前記＜表３＞の
４番目行、３番目位置の値は、＜表１＞の１番目行(行０)と５番目位置から得ら
れる。＜表３＞の４番目行、４番目位置の値は、＜表１＞の３番目行(行２)と９
番目位置から得られる。＜表３＞の４番目行、５番目位置の値は、＜表１＞の２
番目行(行１)と１０番目位置から得られる。＜表３＞の４番目行、６番目位置の
値は、＜表１＞の４番目行(行３)と２番目位置から得られる。＜表３＞の４番目
行の３〜６番目列の４ビットの結果は０、０、０、０である。次の値は、＜表２
＞の４番目行の９の位置により決定される。前記＜表３＞の４番目行、７番目位
置の値は、＜表１＞の１番目行(行０)と１０番目位置から得られる。＜表３＞の
４番目行、８番目位置の値は、＜表１＞の３番目行(行２)と６番目位置から得ら
れる。＜表３＞の４番目行、９番目位置の値は、＜表１＞の２番目行(行１)と２
番目位置から得られる。＜表３＞の４番目行、１０番目位置の値は、＜表１＞の
４番目行(行３)と９番目位置から得られる。＜表３＞の４番目行の７〜１０番目
列の４ビットの結果は１、０、０、０である。
【００５１】 前記＜表３＞に示したようなエラーパターンと、前記＜表１＞に示したような
インタリービング前のエラーパターンを比較すると、本発明による２−Ｄ ＳＣ
ＣＣインタリーバにより連続的に発生したエラーが相当に分散されたことが分か
る。これは行の数を４に維持することにより、インタリービングされた後の隣接
するビット間の距離が最小４以上になるようにすることにある。このように分散
されたエラーは後続する複号化器により訂正される確率が高くなる。
【００５２】 結論的に、本発明によるインタリーバは距離特性(distance property)を得る
ために２−Ｄ ＳＣＣＣインタリーバを使用しており、それぞれの行でのランダ
ム特性(random property)を維持するため各行でランダムアドレスを生成してい
る。
【００５３】 行マルチプレキシング(row multiplexing) 上述したように本発明による２−Ｄ ＳＣＣＣインタリーバは、インタリービ
ングされた後、隣接したビット間の距離を維持するために行マルチプレキシング
規則(row multiplexing rule)、またはグループマルチフレッシング規則(group
multiplexing rule)に従って行を選択する。即ち、順次的に行を選択することよ
り、一定な距離(distance)を維持するための規則(rule)を使用して行マルチプレ
キシングを遂行するものである。このような行マルチプレキシング規則は行の数
が２の累乗に表現される場合と、表現されない場合に区分され適用され得る。
【００５４】 １．行の数が２の累乗に表現される場合 行の数が２の累乗である８(＝２3)である場合には下記＜表４＞のようにすべ
ての行の２進値をビット反転させ、そのビット反転された値の手順通り行を選択
する。即ち、０〜７の行の２進値｛０００、００１、０１０、０１１、１００、
１０１、１１０、１１１｝をビット反転させると、{０００、１００、０１０、
１１０、００１、１０１、０１１、１１１}＝{０、４、２、６、１、５、３、７
}の値が求められる。従って、下記＜表４＞のように{０、４、２、６、１、５、
３、７}の手順通り行が選択される。
【００５５】
【表４】
【００５６】 ２．行の数が２の累乗ではない場合 この場合には二つの方法が使用され得る。第１方法は、行の数が２の累乗に表
現されない場合にテーブルルックアップ(Table look up)方式を使用する。例え
ば、行の数が７である場合には{０、４、１、５、２、６、３}の手順に行を選択
するようにルックアップテーブルを具現する。
【００５７】 第２方法は、行の数が２の累乗に表現されない場合にビット反転マルチプレキ
シングを使用する。この方法において、前記ビット反転マルチプレキシングは行
の値より大きいか、同じである２の累乗の数のうち、最小値を利用して遂行され
る。この時、該当されない行は削除する。例えば、行の数が７である場合、行の
値より大きいか、同じである２の累乗の数のうち、最小値は８である。そのため
行の数が８である場合にビット反転方式を使用すると、{０、４、２、６、１、
５、３、７}の行選択手順が生成される。この中でグループ７を削除すると、{０
、４、２、６、１、５、３}の行選択手順が決定されるが、この手順を７個の行
に対する選択手順に決定する。
【００５８】 行の数の選択 ２−Ｄ ＳＣＣＣインタリーバを設計することにおいて、行の数の選択はイン
タリーバ全体の性能に影響を及ぼす。一般的にインタリーバの大きさをＮとする
と、行の数がsqrt(Ｎ)に近接するほど距離特性は増加するが、各行でのランダム
特性は減少する傾向がある。例えば、行の数を非常に大きくする場合、ランダム
アドレス生成のためＰＮシフトレジスタを使用すると、プリミティブ多項式 (pr
imitive polynomial)の次数(order)が低下される場合がある。他の例として、行
を‘１’にする場合はランダム特性を確保するため距離特性を犠牲した場合とし
て、１−Ｄランダムアドレス生成器の性能のみが示されるようになる。即ち、行
の選択は距離特性とランダム特性間のトレードオプ(trade-off)をもたらすので
、これらの特性が適切に均衡を有するように行を選択しなければ、ＳＣＣＣ全体
の性能を向上させることができない。
【００５９】 またＳＣＣＣを使用する場合、受信端で内部複号化器(inner decoder)がエラ
ーを訂正できない場合、残存エラーを外部、または内部複号化器がいくら効率的
に訂正するかによって性能が決定される。上述したように、もし、エラーが連続
的に発生したパターンが存在する場合、これを適切な距離以上に分散させると、
後続する複号化器によりエラーが訂正される確率は高くなる。そのため二つの隣
接したエラービット間の距離がインタリービング/ディインタリービング後、構
成符号化器の自由距離dfree以上になると、その後のエラービットは大部分訂正
される。
【００６０】 従って、図１に示したように４ステートＳＣＣＣ符号化器の場合、縦断(termi
nation)された構成符号化器のdfreeは５程度であるので、行の数を５より大きな
値中の２の累乗に表現される８(２3)や１６(２4)に選択すると、距離特性とラン
ダム特性の最適の均衡を維持するようになる。しかし、行の数を３２に増加させ
ると、距離特性は増加するが、ランダム特性は減少するようになる。
【００６１】 図１０は図１の構成符号化器１０、４０のトレリス(trellis)構造を示したも
のである。トレリス上の括弧外の数は情報ビットであり、括弧内の数はコードワ
ードである。構成符号化器は構造的符号化器であるので、情報ビットと１番目コ
ードは常に一同である。最適の行の数を決定するために、図１及び図１０を参照
して符号化器の特性を説明する。
【００６２】 図１で外部符号化器(Outer encoder)１０は通常ＲＳＣを使用するので、最小
の外部符号(outer code)のウェイト(weight)を有するための入力(input)はゼロ
ステート(STATE ０；zero state)から始めてさらにゼロステート(zero state)に
戻す ．．．０００|１０１|００００．．．のような入力シーケンス(input seq
uence)である。このような入力(input)の外部符号(outer code)はウェイト(weig
ht)が５である ．．．０００|１１０１１|００００．．．である符号(code)で
あり、これが次段の内部符号(inner encoder)１０の入力シーケンス(input sequ
ence)になる。即ち、内部符号化器(inner encoder)１０の実際ｄfreeはウェイト
(weight)が２である入力(input)が入力される５ではなく、入力パターン(input
pattern) ．．．０００|１１０１１|０００．．．がさらにゼロステート(zero
state)に戻す ．．．０００|１１０１１０１|０００．．．が内部符号化器(inn
er encoder)１０に入力される時、決定される値である。ここで、最後の０１は
．．．０００|１１０１１|０００．．．がゼロステート(zero state)に戻すた
めのエラー(error)発生である。前記エラーは送信チャネルの雑音(noise)により
生成される。このような入力(input)に該当する符号(code)は ．．．０００|１
１|１０|０１|１０|１１|０１|１０|０００．．．になり、この符号(code)のウ
ェイト(weight)は９である。従って、内部符号化器(inner encoder)のコード間
実効自由距離(effective dfree)、または有効最小距離(effective minimum dist
ance)は９になる。これはインタリーバ(interleaver)の行の数が９より大きくな
ければならないことを意味する。即ち、Ｒｏｗ＞９であり、ビット反転行マルチ
プレキシング(bit reversal row multiplexing)規則を使用する場合、最適の行(
Ｒｏｗ)の数は９より大きな２の累乗である１６であることが分かる。
【００６３】 下記＜表５＞はＳＣＣＣインタリーバの大きさが５１２から８１９２間の値で
あり、ＰＮシフトレジスタがランダムアドレスを発生するために使用される場合
に決定され得るパラメータを示す。
【００６４】
【表５】
【００６５】 ランダムアドレス生成及び０アドレス追加 各行でのランダムアドレスを生成、即ち、ランダムインタリービング規則であ
るＰ(r、ｋ)を決定する代表的な方式にはＰＮシフトレジスタ(ＳＲ：shift Regi
ster)(以下、“ＰＮＳＲ”)を使用するか、線形循環方程式(linear recursive e
quation)を使用する方式がある。
【００６６】 ＰＮＳＲを使用する場合には、列(Column)値が与えられると、それに該当する
プリミティブ多項式(primitive polynomial)を選択し、ＰＮＳＲに初期シード(i
nitial seed)値を設定する。この時、発生されるアドレスはＰＮＳＲのステート
を利用する。これとは別に、線形循環方程式を使用する場合には、列値が与えら
れると初期値を設定した後、反復数学式によりアドレスを発生する。このような
二つの実施例の具体的な説明は後述される。このような二つの実施例において、
Ｐ(r、ｋ)は一般的に‘０’アドレスを発生させないので、これを解決するため
、‘０’アドレスが与えられたランダムシーケンス(random sequen ce)に追加
して‘０’追加されたランダムシーケンス(augmented random seque nce)を使
用する。即ち、予め設定された時点に、例えば各行の１番目のクロックには必ず
０番目に該当するアドレスを選択するようにする。そのようにすることにより各
行のすべてのアドレスをアクセス(access)することができる。
【００６７】 図７は本発明による０追加ランダムアドレス生成器(０ augmented random add
ress generator)の構成を示す図である。
【００６８】 前記図７を参照すると、０アドレス選択器(またはマルチプレクサ)７２０は、
選択信号(０/１)の値に従って、ランダムアドレス生成器７１０の出力と、０ア
ドレスを選択する。この時、マルチプレクサ７２０から出力されたランダムアド
レスは０アドレスを含む。ただ図７での０アドレスは各行ごとに１回のみ選択さ
れるべきである。
【００６９】 １．ＰＮＳＲを使用してランダムアドレスを生成する方式 ＰＮＳＲは１個や２個、または行の数だけ使用することができる。即ち、一つ
、または二つのＰＮＳＲを使用して各行に対するランダムアドレスを生成するか
、行の数だけのＰＮＳＲを使用して各行に対するランダムアドレスを生成するこ
とができる。
【００７０】 実施例１：一つのＰＮＳＲを全体行のインタリービングのため使用する場合 実施例１では一つのＰＮＳＲを使用して全体アドレスを生成する。アドレスは
ＰＮＳＲのステートに獲得される。このような場合、ＰＮＳＲの一周期が終了し
た後、アドレスの発生パターンは同じようになるが、選択された行が変わること
により絶対的なアドレスは変わるようになる。
【００７１】 例えば、インタリーバの大きさＮ＝１０２４である場合に、行(Row)、列(Col)
、ＰＮＳＲの大きさ(ＭPNSR)及び行マルチプレキシング規則は下記のように決定
され得る。 Ｒｏｗ＝１６[０、１、２、…、１５] Ｃｏｌ＝６４ ＭPNSR＝６(プリミティブ多項式の次数)、 行マルチプレキシング規則＝{０、８、４、１２、２、１０、６、１４、１、
９、５、１３、３、１１、７、１５}
【００７２】 実施例２：二つの相異なるＰＮＳＲを使用する場合 実施例２では偶数行(０、２、４、６、８、１０、１２、１４、…)に対しては
第１ＰＮＳＲであるＰＮＳＲeを使用し、奇数行(１、３、５、７、９、１１、１
３、１５、…)に対しては第２ＰＮＳＲであるＰＮＳＲoを使用する。このように
する理由は二つの相異なる特性のＰＮシーケンスを使用することによりランダム
特性を向上させようとすることにある。
【００７３】 例えば、インタリーバの大きさＮ＝１０２４の場合に、行(Row)、列(Col)、Ｐ
ＮＳＲの大きさ(ＭPNSRe、ＭPNSRo)及び行マルチプレキシング規則は次のように
決定され得る。 Ｒｏｗ＝１６[０、１、２、…、１５] Ｃｏｌ＝６４ ＭPNSRe＝６(偶数行のプリミティブ多項式の次数)、 ＭPNSRo＝６(奇数行のプリミティブ多項式の次数)、 行マルチプレキシング規則＝{０、８、４、１２、２、１０、６、１４、１、
９、５、１３、３、１１、７、１５}
【００７４】 実施例３：各行に対して相異なるＰＮＳＲを使用する場合 実施例３は実施例２を一般化した場合として、ランダム特性をより向上させる
ため、各行ごとに相異なるＰＮＳＲを使用する。各行ごとに独立的なＰＮＳＲを
有しているので、実施例１に比べては(行数−１)個だけ多いＰＮＳＲが使用され
る。従って、実施例１に比べて複雑度は増加する。
【００７５】 ２．線形循環方程式(Linear recursive equation)を使用してランダムアドレス
を生成する方式 実施例４ 実施例１のように、一つの線形循環方程式のみを使用する場合である。ｃ(ｊ)
=[ｃ(ｊ−１)×ｐ]％Ｒｏｗのような線形循環方程式が使用され得る。この時、
Ｒｏｗとｐは素数(prime numbers)である。ここで、ｃ(ｊ)は各行でクロックご
とに生成されるアドレスを示し、ｃ(０)の値は変数初期化過程で設定される。
【００７６】 実施例５ 実施例２のように、二つの相異なる線形循環方程式を使用する場合である。即
ち、偶数行と奇数行に従って下記の二つの式のうち、一つが選択的に使用され得
る。例えば、偶数行に対してはｃe(ｊ)=[ｃ(ｊ−１)×ｐ]％Ｒｏｗが使用され、
奇数行に対してはｃo(ｊ)=[ｃ(ｊ−１)×ｐ]％Ｒｏｗが使用され得る。この時、
Ｒｏｗ、ｐ及びｑは素数(prime numbers)である。前記実施例４のようにｃe(０)
及びｃo(０)の値は変数初期化過程で設定される。
【００７７】 実施例６ 実施例３のように各行ごとに相異なる線形循環方程式を使用する場合である。
【００７８】 図８は本発明による実施例の一般化された形態の構造を示したものである。
【００７９】 前記図８を参照すると、Ｒ個のランダムアドレス生成器８００〜８０３と、行
マルチプレキシングアドレス生成器８１０と、制御ブロック８３０と、前記制御
ブロック８３０の出力信号により一つのランダムアドレス生成器を選択する選択
器８２０と、選択されたランダムアドレス生成器でのアドレスと行マルチプレキ
シングアドレスを組み合わせてデータの実際アドレスを生成するアドレス組合せ
部８４０とからなる。
【００８０】 クロックごとに行マルチプレキシングアドレス生成器８１０は一つの行アドレ
スrを生成し、制御ブロック８３０は前記生成された行アドレスｒに対して行選
択制御関数ｆ(ｒ)を利用して、Ｒ個のランダムアドレス生成器８００〜８０３の
うち、一つが選択されるように選択器８２０を制御する。アドレス組合せ部８４
０は前記選択器８２０により選択されたランダムアドレスと、行アドレスr値を
組み合わせて、データのアドレスを出力するようになる。この時、アドレス組合
せ部８４０はｍビットの行アドレスを上位ビットに、ｎビットのランダムアドレ
スを下位ビットに組み合わせて、(ｍ＋ｎ)ビットの出力アドレスを生成する。
【００８１】 実施例１及び４の場合、ｆ(ｒ)＝定数(constant)であり、ただ一つのランダム
アドレス生成器が使用されることを意味する。この実施例に適用されるインタリ
ーバは図９Ａのように構成される。
【００８２】 図９Ａを参照すると、クロックごとに行マルチプレキシングアドレス生成器９
１２はｍビットの行アドレスrを生成する。ランダムアドレス生成器９１０はす
べての行に対して同一に設定された規則によってｎビットのランダムアドレスを
生成する。アドレス組合せ部８４０は前記行マルチプレキシングアドレス生成器
９１２により生成されたｍビットの行アドレスを上位ビットに、前記ランダムア
ドレス生成器９１０により生成されたｎビットのランダムアドレスを下位ビット
に組み合わせて、(ｍ＋ｎ)ビットの出力アドレスを生成する。
【００８３】 実施例２及び５の場合、ｆ(ｒ)＝ｒ％２であり、この実施例に適用されるイン
タリーバは図９Ｂのように構成される。ここで、ｆ(ｒ)＝ｒ％２はrを２に除算
した余りを求める演算、即ち、モジューロ(modulo)２演算である。
【００８４】 図９Ｂを参照すると、クロックごとに行マルチプレキシングアドレス生成器９
２４はｍビットの行アドレスｒを生成する。偶数行ランダムアドレス生成器９２
０は偶数行に対して同一に設定された規則により、ｎビットのランダムアドレス
を生成する。奇数行ランダムアドレス生成器９２２は奇数行に対して同一に設定
された規則により、ｎビットのランダムアドレスを生成する。制御ブロック９２
８は行マルチプレキシングアドレス生成器９２４により行アドレスの値ｒの生成
に応答してｆ(ｒ)＝ｒ％２演算を遂行し、その遂行結果に従ってマルチプレクサ
(または選択器)９２６を制御する。前記マルチプレクサ９２６は前記制御ブロッ
ク９２８により制御され、偶数行ランダムアドレス生成器９２０及び奇数行ラン
ダムアドレス生成器９２２により生成されたランダムアドレスを選択的に出力す
る。即ち、前記マルチプレクサ９２６は偶数行に対しては偶数行ランダムアドレ
ス生成器９２０により生成されたランダムアドレスを出力し、奇数行に対しては
奇数行ランダムアドレス生成器９２２により生成されたランダムアドレスを出力
する。アドレス組合せ部８４０は前記行マルチプレキシングアドレス生成器９２
４により生成されたｍビットの行アドレスを上位ビットに、前記マルチプレクサ
９２６により選択されたｎビットのランダムアドレスを下位ビットに組み合わせ
て、(ｍ+ｎ)ビットの出力アドレスを生成する。
【００８５】 実施例３及び６の場合、ｆ(ｒ)＝ｒであり、この実施例に適用されるインタリ
ーバは図９Ｃのように構成される。
【００８６】 図９Ｃを参照すると、クロックごとに行マルチプレキシングアドレス生成器９
４０はｍビットの行アドレスrを生成する。多数のランダムアドレス生成器９３
０〜９３３のそれぞれは該当する各行に対して設定された規則に従ってｎビット
のランダムアドレスを生成する。例えば、ランダムアドレス生成器９３０は０番
目行に対して設定された規則に従って、ｎビットのランダムアドレスを生成し、
ランダムアドレス生成器９３１は１番目行に対して設定された規則により、ｎビ
ットのランダムアドレスを生成し、ランダムアドレス生成器９３２は２番目行に
対して設定された規則によりｎビットのランダムアドレスを生成し、ランダムア
ドレス生成器９３３は(Ｒ−１)番目行に対して設定された規則により、ｎビット
のランダムアドレスを生成する。マルチプレクサ９５０はＲ個の行が順次的に選
択される時、選択された行に対応するランダムアドレス生成器を選択することに
より、前記対応するランダムアドレス生成器により生成されたｎビットのランダ
ムアドレスがアドレス組合せ部８４０に入力されるようにする。アドレス組合せ
部８４０は前記行マルチプレキシングアドレス生成器９４０により生成されたｍ
ビットの行アドレスを上位ビットに、前記マルチプレクサ９５０により選択され
たｎビットのランダムアドレスを下位ビットに組み合わせて、(ｍ＋ｎ)ビットの
出力アドレスを生成する。
【００８７】 従って、行選択制御関数ｆ(ｒ)の適切な決定により、多様な種類のインタリー
バを具現することができる。
【００８８】 前記実施例で上述した方式は、それぞれの行でのアドレス生成方式は相異であ
るが、基本的概念は同一である。即ち、２−Ｄ ＳＣＣＣインタリーバの行マル
チプレキシングを使用して距離特性を増加させ、各行でのアドレスをランダムに
生成してランダム特性を維持するためのものである。下記＜表７Ａ＞乃至＜表９
Ｂ＞は前記実施例により生成されるアドレスの一例を示している。アドレス生成
を説明することにおいて、行マルチプレキシングはすでに{０、２、１、３}の手
順に遂行されたと仮定する。
【００８９】 実施例１及び実施例４ Ｒｏｗ×Ｃｏｌ＝４×８であり、Ｐ(r、ｋ) address＝{３、７、６、１、４、
２、５}と仮定する。先ず、下記＜表７Ａ＞のように１番目列にあるデータを読
み出す。＜表７Ａ＞及び＜表７Ｂ＞は各行に対するビット反転が実行されたこと
を示したものである。元の行は表の１番目行に示したように０→２→１→３の手
順に遂行される。即ち、それぞれの行での‘０’アドレスがアクセスされる。次
に、下記＜表７Ｂ＞のようにアドレスをアクセスする。下記＜表７Ｂ＞の括弧外
の数は各行での相対的アドレスを、括弧内の数はアドレスアクセス手順を示す。
従って、下記＜表７Ａ＞及び＜表７Ｂ＞は時間インデックス(time index)に見ら
れる。
【００９０】
【表７】
【００９１】 上述したように、実施例１及び実施例４ではすべての行に対して同一なランダ
ムアドレス生成規則が適用される。前記＜表７Ｂ＞を参照すると、アドレス生成
規則{３、７、６、１、４、２、５}が各行に順次的に適用される。アドレスアク
セス手順０→１→２→３は各行での１番目アドレスである‘０’が選択される。
即ち、１番目アドレスとして１番目行の‘０’アドレスが選択され、二番目アド
レスとしては二番目行の‘０’アドレスが選択され、三番目アドレスとして３番
目行の‘０’アドレスが選択され、四番目アドレスとして四番目行の‘０’アド
レスが選択される。
【００９２】 ４から３１までのアドレスアクセス手順は前記アドレス生成規則{３、７、６
、１、４、２、５}が適用される。そのため、４番目のアドレスとしては１番目
行の‘３’アドレスが選択され、５番目のアドレスとして２番目行の‘７’アド
レスが選択され、６番目のアドレスとしては３番目行の‘６’アドレスが選択さ
れ、７番目アドレスとして４番目行の‘１’アドレスが選択される。８番目アド
レスとして１番目行の‘４’アドレスが選択され、９番目のアドレスとして２番
目行の‘２’アドレスが選択され、１０番目のアドレスとして３番目行の‘５’
アドレスが選択される。その他の１１番目アドレスから３１番目アドレスを求め
る過程も上述したように各行が順次的に選択されつつ、選択された各行に対して
順次的に{３、７、６、１、４、２、５}のアドレス生成規則が適用される。
【００９３】 実施例２及び実施例５ Ｒｏｗ×Ｃｏｌ＝４×８であり、Ｐe(ｒ、ｋ)address＝{３、７、６、１、４
、２、５}、Ｐo(ｒ、ｋ)address＝{６、７、３、１、５、２、４}と仮定する。
先ず、下記＜表８Ａ＞のように１番目列にあるデータが読み出される。即ち、そ
れぞれの行での‘０’アドレスがアクセスされる。下記＜表８Ａ＞及び＜表８Ｂ
＞で１番目及び２番目行は偶数(even)行を、３番目及び４番目行は奇数(odd)行
を示す。前記上位二つの行はＰe(ｒ、ｋ)によりアドレスがアクセスされ、下位
二つの行はＰo(ｒ、ｋ)によりアドレスがアクセスされる。次に、下記＜表８Ｂ
＞に示したようにアドレスをアクセスする。下記＜表８Ａ＞及び＜表８Ｂ＞で、
括弧外の数は各行での相対的アドレスを示し、括弧内の数はアドレスアクセス手
順を示す。従って、下記＜表８Ａ＞及び＜表８Ｂ＞は時間インデックス(time in
dex)に見られる。
【００９４】
【表８】
【００９５】 上述したように実施例２及び実施例５では偶数行に対しては偶数行ランダムア
ドレス生成規則が適用され、奇数行に対しては奇数行ランダムアドレス生成規則
が適用される。前記＜表８Ｂ＞を参照すると、ビット反転行選択規則により行が
選択されるので、１番目行(‘０’行)と２番目行(‘１’行)に対しては偶数行ラ
ンダムアドレス生成規則{３、７、６、１、４、２、５}が適用され、３番目行(
‘２’行)と４番目行(‘３’行)に対しては奇数行ランダムアドレス生成規則{６
、７、３、１、５、２、４}が適用される。アドレスアクセス手順０→１→２→
３は各行での１番目アドレスである‘０’が選択される。即ち、１番目アドレス
としては１番目行の‘０’アドレスが選択され、２番目アドレスとしては２番目
行の‘０’アドレスが選択され、３番目アドレスとしては３番目行の‘０’アド
レスが選択され、４番目アドレスとしては４番目行の‘０’アドレスが選択され
る。
【００９６】 ４から３１までのアドレスアクセス手順は偶数行に対してはアドレス生成規則
{３、７、６、１、４、２、５}が適用され、奇数行に対してはアドレス生成規則
{６、７、３、１、５、２、４}が適用される。そのため４番目のアドレスとして
は１番目行の‘３’アドレスが選択され、５番目のアドレスとしては２番目行の
‘７’アドレスが選択され、６番目アドレスとしては３番目行の‘６’アドレス
が選択され、７番目アドレスとしては４番目行の‘７’アドレスが選択される。
８番目のアドレスとしては１番目行の‘６’アドレスが選択され、９番目のアド
レスとしては２番目行の‘１’アドレスが選択され、１０番目アドレスとしては
３番目行の‘３’アドレスが選択され、１１番目アドレスとしては４番目行の‘
３’アドレスが選択される。その他の１２番目アドレスから３１番目アドレスを
求める過程も上述したように各行が順次的に選択されつつ、選択された各行に対
して{３、７、６、１、４、２、５}、または{６、７、３、１、５、２、４}のア
ドレス生成規則が適用される。
【００９７】 実施例３及び実施例６ Ｒｏｗ×Ｃｏｌ＝４×８であり、Ｐ(０、ｋ)address＝{３、７、６、１、４、
２、５}、Ｐ(１、ｋ)address＝{６、７、３、１、５、２、４}、Ｐ(２、ｋ)addr
ess＝{１、７、３、６、４、５、２}、Ｐ(３、ｋ)address＝{７、３、６、１、
２、５、４}と仮定する。下記＜表９Ａ＞に示したように１番目列にあるデータ
を読み出す。即ち、それぞれの行での‘０’アドレスがアクセスされる。次に、
下記＜表９Ｂ＞に示したようにアドレスをアクセスする。それぞれの行にはその
行でのＰ(r、ｋ)が別に存在する。括弧外の数は各行での相対的アドレスを示し
、括弧内の数はアドレスアクセス手順を示す。従って、下記＜表９Ａ＞及び＜表
９Ｂ＞は時間インデックス(time index)に見られる。
【００９８】
【表９】
【００９９】 上述したように実施例３及び実施例６では各行に対して固有なランダムアドレ
ス生成規則が適用される。前記＜表９Ｂ＞を参照すると、アドレスアクセス手順
０→１→２→３は各行での１番目アドレスである‘０’が選択される。即ち、１
番目アドレスとしては１番目行の‘０’アドレスが選択され、２番目アドレスと
しては２番目行の‘０’アドレスが選択され、３番目アドレスとしては３番目行
の‘０’アドレスが選択され、４番目アドレスとしては４番目行の‘０’アドレ
スが選択される。
【０１００】 ４から３１までのアドレスアクセス手順は各行に対して固有なランダムアドレ
ス生成規則が適用される。１番目行に対しては{３、７、６、１、４、２、５}の
ランダムアドレス生成規則が適用され、２番目行に対しては{６、７、３、１、
５、２、４}のランダムアドレス生成規則が適用され、３番目行に対しては{１、
７、３、６、４、５、２}のランダムアドレス生成規則が適用され、４番目行に
対しては{７、３、６、１、２、５、４}のランダムアドレス生成規則が適用され
る。そのため、４番目のアドレスとしては１番目行の‘３’アドレスが選択され
、５番目アドレスとしては２番目行の‘６’アドレスが選択され、６番目アドレ
スとしては３番目行の‘１’アドレスが選択され、７番目アドレスとしては４番
目行の‘７’アドレスが選択される。８番目アドレスとしては１番目行の‘７’
アドレスが選択され、９番目アドレスとしては２番目行の‘７’アドレスが選択
され、１０番目アドレスとしては３番目行の‘７’アドレスが選択され、１１番
目アドレスとしては４番目行の‘３’アドレスが選択される。その他の１２番目
から３１番目アドレスを求める過程も上述したように各行が順次的に選択されつ
つ、選択された各行に対して固有なアドレス生成規則が適用される。
【０１０１】 ２−Ｄ ＳＣＣＣインタリーバの性能比較 本発明の実施例によるＳＣＣＣインタリーバの性能と既存のＳＣＣＣインタリ
ーバの性能を比較すると、図５Ａ及び図５Ｂのようである。この時、五つのＳＣ
ＣＣインタリーバの性能を比較するために設定したシミュレーションパラメータ
(simulation parameter)は下記のようである。 − 符号化器(Encoder)：４ステートＳＣＣＣインタリーバ − 情報の大きさ(Information size)：６４０ − 符号率(Code rate)：Ｒ＝１／３(outer code rate=2/3、inner code rate=
1/2) − インタリーバの大きさ(Interleaver size)：(６４０＋２)×３／２＝９６
３ ここで、インタリーバの大きさを求めることにおいて、２は外部符号化器をゼ
ロタミネーション(zero termination)するためのテールビット(tail bit)の数で
あり、３／２は外部符号率(outer code rate)の逆数である。 − チャネル(Channel)：ＡＷＧＮ(Additive White Gaussian Noise) − 復号化器(Decoder)：Ｌｏｇ ＭＡＰ(Maximum Ａ Posteriori)ＳＩＳＯ (soft-input-soft-output)decoding algorithm − インタリーバ(Interleaver) ■ 既存：ブロックインタリーバ(Blocｋinterleaver) ■ 既存：１−Ｄ ＰＮインタリーバ ■ 実施例１：２−Ｄ ＰＮインタリーバ with１ＰＮＳＲ ■ 実施例２：２−Ｄ ＰＮインタリーバ with２ＰＮＳＲ ■ 実施例３：２−Ｄ ＰＮインタリーバ with１６ＰＮＳＲ
【０１０２】 前記図５Ａ及び図５ＢはＳＮＲ(Signal-to-Noise ratio)によるＢＥＲ／ＦＥ
Ｒ(Bit Error Rate/Frame Error Rate)の性能を示した図であり、特に、既存の
ブロックインタリーバ及び１−Ｄ ＰＮインタリーバと、本発明の各実施例によ
る２−Ｄ ＳＣＣＣインタリーバの性能を比較した図である。前記図５Ａ及び５
Ｂから分かるように、本発明の各実施例による２−Ｄ ＳＣＣＣインタリーバは
ブロックインタリーバ及び１−Ｄ ＰＮインタリーバに比べてＢＥＲ／ＦＥＲ性
能が非常に向上する。
【０１０３】 先ず、図５Ａを参照して、ＢＥＲの観点からみると、実施例１、２、３の場合
、互いに類似な性能を有する。特に、要求されるＢＥＲの性能が１０-5では三つ
の実施例がほぼ同一な性能を有する。前記すべての実施例において、１−Ｄ Ｐ
Ｎインタリーバ及びブロックインタリーバに比べて非常に優れたＢＥＲ性能が示
される。図５Ｂに示したように、ＦＥＲの観点でも同一に示される。図５Ｂを参
照すると、三つの実施例の性能はほぼ同一であり、１−Ｄ ＰＮインタリーバ及
びブロックインタリーバの性能は１．５ｄＢでそれぞれ１０倍と１００倍ほど劣
化を有することが分かる。
【０１０４】
【発明の効果】
上述したように本発明はＳＣＣＣを誤り訂正符号に使用する場合、ＳＣＣＣの
内部インタリーバの設計において、最適の性能と具現上の低複雑度を保障する利
点がある。また、既存のブロックインタリーバ及び１−Ｄ ＰＮインタリーバに
比べてＢＥＲ／ＦＥＲの性能を非常に向上させる利点がある。
【０１０５】 以上、本発明の特定の実施例を参照して説明したが、各種の変形が前記の特許
請求の範囲により決められる本発明の思想及び範囲を逸脱しない限り、当該技術
分野における通常の知識を持つ者により可能なのは明らかである。
【図面の簡単な説明】
【図１】 本発明が適用される直列鎖状コンボルーション符号化器の構成を
示す図である。
【図２】 本発明によるＳＣＣＣインタリーバの構成を示す図である。
【図３】 本発明によるＳＣＣＣインタリーバが２−Ｄ ＳＣＣＣインタリ
ーバに具現されることを説明するための図である。
【図４】 本発明による２−Ｄ ＳＣＣＣインタリーバによる動作の処理流
れ図である。
【図５】 本発明によるＳＣＣＣインタリーバの性能と既存のＳＣＣＣイン
タリーバの性能を対比的に示す図である。
【図６】 本発明によるＳＣＣＣ複号化器の構成を示す図である。
【図７】 本発明による０追加ランダムアドレス生成器の構成を示す図であ
る。
【図８】 本発明によるＳＣＣＣインタリーバの構成を示す図である。
【図９】 本発明によるＳＣＣＣインタリーバの構成を示す図である。
【図１０】 図１に示した構成符号化器のトレリス(trellis)構造を示す図
である。
【符号の説明】
構成符号化器 １０、４０ 穿孔器 ２０ インタリーバ ３０ マルチプレクサ ６０ パラメータ設定部 １００ アドレス生成器 １１０ 行選択器 １２０ アドレス組合せ部 １３０ アドレス穿孔器 １４０ 制御部 １５０ 内部復号化器 ６１０ ＳＣＣＣディインタリーバ ６２０ ＳＣＣＣインタリーバ ６３０ 外部復号化器 ６４０ ランダムアドレス生成器 ７１０ ０アドレス選択器 ７２０ アドレス組合せ部 ８４０ ランダムアドレス生成器 ９１０ 行マルチプレキシングアドレス生成器 ９１２ 偶数行ランダムアドレス生成器 ９２０ 奇数行ランダムアドレス生成器 ９２２ 行マルチプレキシングアドレス生成器 ９２４ マルチプレクサ ９２６ 制御ブロック ９２８ ランダムアドレス生成器 ９３０〜９３３ 行マルチプレキシングアドレス生成器 ９４０ マルチプレクサ ９５０
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミン−ゴー・キム 大韓民国・キョンギ−ド・442−470・スウ ォン−シ・パルタル−グ・ヨウントン−ド ン・973−３ (72)発明者 ヨン−ホワン・リー 大韓民国・キョンギ−ド・463−010・ソン ナム−シ・プンタン−グ・チョンジャ−ド ン・237−７ (72)発明者 セ−ヒョン・キム 大韓民国・ソウル・138−172・ソンパ− グ・ソンパ・２−ドン（番地なし）・ミス ン・エーピーティ・＃２−902 Ｆターム(参考） 5B001 AA10 AC01 AC05 AD07 5J065 AB05 AC02 AD10 AE06 AF04 AG06 AH02 AH05 AH09

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 入力情報を符号化し、実効自由距離を有する直列に符号化さ
    れたシンボルを出力する第1符号化器と、 ｍ個の行領域とｎ個の列領域を有するメモリを含み、直列に符号化されたシン
    ボルを前記メモリに貯蔵し、前記ｍ個の行領域をランダム選択し、各ランダム選
    択された行領域に貯蔵されたシンボル中の一つをランダム選択する方式にインタ
    リービングされたシンボルを発生するインタリーバと、 前記インタリーバから前記インタリービングされたシンボルを符号化する第２
    符号化器とを含む符号化器において、 前記直列に入力するシンボルの数をｋとする時、前記ｍ個の行領域と前記ｎ個
    の列領域を有するメモリはｍ×ｎ≧ｋ領域を備え、前記ｍは前記実効自由距離よ
    り大きいことを特徴とする符号化器。
  2. 【請求項２】 入力情報を符号化し、符号化されたシンボルストリームを出
    力する第1符号化器と、前記シンボルストリームをインタリービングするインタ
    リーバと、前記インタリービングされたシンボルストリームを符号化する第２符
    号化器を含む直列鎖状コンボルーション符号化器において、 前記インタリーバは、 前記インタリーバの大きさに対応して設定された数の行を選択する行選択部と
    、 前記インタリーバの大きさに対応して設定された数の列をランダム化するため
    のアドレスを生成するアドレス生成部と、 前記行選択部の出力と前記アドレス生成部の出力を組み合わせて、組み合わせ
    た結果を符号化されたデータストリームをインタリービングするためのアドレス
    として発生するアドレス組合せ部とを含むことを特徴とする前記インタリーバ。
  3. 【請求項３】 前記アドレス生成部は、前記すべての行の列をランダム化さ
    せるためのＰＮシーケンスを発生する一つのＰＮシフトレジスタである請求項２
    に記載の前記インタリーバ。
  4. 【請求項４】 前記アドレス生成部は、前記行中の奇数行の列をランダム化
    させるためのＰＮシーケンスを発生する第１ＰＮシフトレジスタと、 前記行中の偶数行の列をランダム化させるためのＰＮシーケンスを発生する第
    ２ＰＮシフトレジスタとを含む請求項２に記載の前記インタリーバ。
  5. 【請求項５】 前記アドレス生成部は、前記すべての行の列をそれぞれラン
    ダム化させるため、相異なる特性のＰＮシーケンスを発生する複数のＰＮシフト
    レジスタを含む請求項２に記載の前記インタリーバ。
  6. 【請求項６】 前記列の数は２n(ｎ＝整数)に設定される請求項３に記載の
    前記インタリーバ。
  7. 【請求項７】 前記列の数を２n(ｎ＝整数)に設定するため一つのアドレス
    を追加する請求項６に記載の前記インタリーバ。
  8. 【請求項８】 前記アドレス生成部は、前記すべての行の列をランダム化さ
    せるために一つの線形循環方程式を使用する請求項２に記載の前記インタリーバ
    。
  9. 【請求項９】 前記アドレス生成部は、前記行中の奇数行の列をランダム化
    させるために第１線形循環方程式を使用し、偶数行の列をランダム化させるため
    に第２線形循環方程式を使用する請求項２に記載の前記インタリーバ。
  10. 【請求項１０】 前記アドレス生成部は、前記すべての行の列をそれぞれＰ
    Ｎランダム化させるために相異なる特性の線形循環方程式を使用する請求項２に
    記載の前記インタリーバ。
  11. 【請求項１１】 前記列の数は２n(ｎ＝整数)に設定される請求項８に記載
    の前記インタリーバ。
  12. 【請求項１２】 前記列の数を２n(ｎ＝整数)に設定するために一つのアド
    レスを追加する請求項１１に記載の前記インタリーバ。
  13. 【請求項１３】 前記行の数は２n(ｎ＝整数)に設定される請求項２に記載
    の前記インタリーバ。
  14. 【請求項１４】 前記行の数は８、１６または３２である請求項１３に記載
    の前記インタリーバ。
  15. 【請求項１５】 前記行の数は前記実効自由距離より大きな整数に設定され
    て、前記第１符号化器の符号化されたシンボルストリームの二つの符号化された
    シンボルは前記実効自由距離を有する請求項２に記載の前記インタリーバ。
  16. 【請求項１６】 前記行の数は前記実効自由距離より大きな整数中で２n(ｎ
    ＝整数)に該当する数に設定されて、前記第１符号化器の符号化されたシンボル
    ストリームの二つの符号化されたシンボルは前記実効自由距離を有する請求項２
    に記載の前記インタリーバ。
  17. 【請求項１７】 前記各行を示す各ビット値をビット反転させ、そのビット
    反転された値の手順に従って行を選択する請求項２に記載の前記インタリーバ。
  18. 【請求項１８】 入力情報を符号化し、符号化されたシンボルストリームを
    出力する第1符号化器と、前記シンボルストリームをインタリービングするイン
    タリーバと、前記インタリービングされたシンボルストリームを符号化する第２
    符号化器を含む直列鎖状コンボルーション符号化器において、 前記インタリービング方法は、 前記インタリーバの大きさに対応して設定された数の行を選択する過程と、 前記インタリーバの大きさに対応して設定された数の列をランダム化するため
    のアドレスを生成する過程と、 前記選択された行と前記生成されたアドレスを組み合わせて、組み合わせた結
    果を符号化されたデータストリームをインタリービングするためのアドレスとし
    て発生する過程とを含むことを特徴とする前記インタリービング方法。
  19. 【請求項１９】 前記すべての行の列を一つのＰＮシーケンスによりランダ
    ム化する請求項１８に記載の前記インタリービング方法。
  20. 【請求項２０】 前記行中に奇数行の列を第１ＰＮシーケンスを使用してラ
    ンダム化させ、前記行中に偶数行の列を第２ＰＮをシーケンスを使用してランダ
    ム化させる請求項１８に記載の前記インタリービング方法。
  21. 【請求項２１】 前記すべての行の列を相異なる特性のＰＮシーケンスを使
    用してそれぞれランダム化させる請求項１８に記載の前記インタリービング方法
    。
  22. 【請求項２２】 前記列の数は２n(ｎ＝整数)に設定される請求項１９に記
    載の前記インタリービング方法。
  23. 【請求項２３】 前記列の数を２n(ｎ＝整数)に設定するために一つのアド
    レスを追加する請求項２２に記載の前記インタリービング方法。
  24. 【請求項２４】 前記すべての行の列を一つの線形循環方程式を使用してラ
    ンダム化させる請求項１８に記載の前記インタリービング方法。
  25. 【請求項２５】 前記列の数は２n(ｎ＝整数)に設定される請求項２４に記
    載の前記インタリービング方法。
  26. 【請求項２６】 前記列の数を２n(ｎ＝整数)に設定するために一つのアド
    レスを追加する請求項２５に記載の前記インタリービング方法。
  27. 【請求項２７】 前記行中の奇数行の列と偶数行の列をそれぞれランダム化
    させるために、相異なる２個の線形循環方程式を使用する請求項１８に記載の前
    記インタリービング方法。
  28. 【請求項２８】 前記すべての行の列をランダム化させるために、複数の線
    形循環方程式を使用する請求項１８に記載の前記インタリービング方法。
  29. 【請求項２９】 前記行の数は２n(ｎ＝整数)に設定される請求項１８に記
    載の前記インタリービング方法。
  30. 【請求項３０】 前記行の数は８、１６または３２である請求項２９に記載
    の前記インタリービング方法。
  31. 【請求項３１】 前記行の数は前記実効自由距離より大きな整数に設定され
    、前記第１符号化器の符号化されたシンボルストリームの二つの符号化されたシ
    ンボルは前記実効自由距離を有する請求項１８に記載の前記インタリービング方
    法。
  32. 【請求項３２】 前記行の数は前記実効自由距離より大きな整数中で２n(ｎ
    ＝整数)に該当される数に設定され、前記第１符号化器の符号化されたシンボル
    ストリームの二つの符号化されたシンボルは前記実効自由距離を有する請求項１
    ８に記載の前記インタリービング方法。
  33. 【請求項３３】 前記各行を示す各ビット値をビット反転させ、そのビット
    反転された値の手順に従って行を選択する請求項１８に記載の前記インタリービ
    ング方法。
  34. 【請求項３４】 予め設定された大きさの入力情報を符号化し、第１シンボ
    ルストリームを出力し、前記第１シンボルストリームの二つの符号化されたシン
    ボルは実効自由距離を有する第1符号化器と、 大きさがＮである入力情報として第１シンボルストリームを特定行と列に書き
    込み、前記特定行と列からシンボルストリームを読み出して、インタリービング
    されたシンボルストリームを出力し、前記読み出し過程はクロックごとに行選択
    規則により一つの行を選択し、選択された行では与えられたインタリービング規
    則により列アドレスを生成し、前記選択及び生成を反復して全体アドレスを生成
    するインタリーバと、 前記インタリービングされたシンボルストリームを符号化する第２符号化器と
    を含む直列鎖状コンボルーション符号化器。
  35. 【請求項３５】 前記行の数は前記実効自由距離より大きな数である請求項
    ３４に記載の直列鎖状コンボルーション符号化器。
  36. 【請求項３６】 前記行の数は２n(ｎ＝整数)である請求項３５に記載の直
    列鎖状コンボルーション符号化器。
JP2000620738A 1999-05-20 2000-05-20 移動通信システムの直列鎖状コンボルーション符号化器に使用するためのインタリーバ及びそのインタリービング方法 Expired - Fee Related JP3359913B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1999/19095 1999-05-20
KR10-1999-0019095A KR100526512B1 (ko) 1999-05-20 1999-05-20 이동 통신시스템의 직렬 쇄상 컨볼루션 부호화를 위한 인터리빙장치 및 방법
PCT/KR2000/000509 WO2000072448A1 (en) 1999-05-20 2000-05-20 Interleaving apparatus and method for use in serial concatenated convolutional code encoder in a mobile communication system

Publications (2)

Publication Number Publication Date
JP3359913B1 JP3359913B1 (ja) 2002-12-24
JP2003500971A true JP2003500971A (ja) 2003-01-07

Family

ID=19587943

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000620738A Expired - Fee Related JP3359913B1 (ja) 1999-05-20 2000-05-20 移動通信システムの直列鎖状コンボルーション符号化器に使用するためのインタリーバ及びそのインタリービング方法

Country Status (9)

Country Link
US (1) US6323788B1 (ja)
EP (1) EP1097517A4 (ja)
JP (1) JP3359913B1 (ja)
KR (1) KR100526512B1 (ja)
CN (1) CN1136660C (ja)
AU (1) AU758085B2 (ja)
BR (1) BR0006138A (ja)
CA (1) CA2337161C (ja)
WO (1) WO2000072448A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160169A (ja) * 2006-11-29 2008-07-10 Mitsubishi Electric Corp 通信装置、ターボ符号器および通信方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570927B1 (en) * 1998-09-24 2003-05-27 Lockheed Martin Corporation Method for tail-biting and decoding recursive systematic codes
US6871303B2 (en) * 1998-12-04 2005-03-22 Qualcomm Incorporated Random-access multi-directional CDMA2000 turbo code interleaver
US6829305B2 (en) * 1999-12-08 2004-12-07 Lg Electronics Inc. Concatenated convolutional encoder and decoder of mobile communication system
US6789218B1 (en) * 2000-01-03 2004-09-07 Icoding Technology, Inc. High spread highly randomized generatable interleavers
US7302621B2 (en) * 2000-01-03 2007-11-27 Icoding Technology, Inc. High spread highly randomized generatable interleavers
US7549107B1 (en) * 2000-05-18 2009-06-16 Broadcom Corporation Interleaved reed solomon coding for home networking
US7184101B2 (en) * 2001-07-31 2007-02-27 Micronas Usa, Inc. Address generation for video processing
US6701482B2 (en) * 2001-09-20 2004-03-02 Qualcomm Incorporated Method and apparatus for coding bits of data in parallel
US6954885B2 (en) * 2001-12-14 2005-10-11 Qualcomm Incorporated Method and apparatus for coding bits of data in parallel
WO2003096597A1 (fr) * 2002-05-10 2003-11-20 Linkair Communications, Inc. Procede et dispositif d'entrelacement interne dans un code de convolution concatene en serie
WO2004025839A1 (en) * 2002-09-09 2004-03-25 Telefonaktiebolaget Lm Ericsson (Publ) Speed and memory optimised interleaving
US7216282B2 (en) * 2003-02-19 2007-05-08 Harris Corporation Mobile ad-hoc network (MANET) including forward error correction (FEC), interleaving, and multi-route communication features and related methods
US6759974B1 (en) * 2003-05-20 2004-07-06 Northrop Grumman Corporation Encoder and decoder for data transfer in superconductor circuits
CN100367676C (zh) * 2004-05-27 2008-02-06 中国科学院计算技术研究所 一种卷积码的编码方法
US7437650B2 (en) * 2005-04-12 2008-10-14 Agere Systems Inc. Pre-emptive interleaver address generator for turbo decoders
US7870458B2 (en) * 2007-03-14 2011-01-11 Harris Corporation Parallel arrangement of serial concatenated convolutional code decoders with optimized organization of data for efficient use of memory resources
US7904784B2 (en) * 2007-03-14 2011-03-08 Harris Corporation Serial concatenated convolutional code decoder
US8024636B2 (en) * 2007-05-04 2011-09-20 Harris Corporation Serially concatenated convolutional code decoder with a constrained permutation table
US8205132B2 (en) 2007-05-07 2012-06-19 Lingna Holdings Pte., Llc Cooperative concatenated coding for wireless systems
US7991082B2 (en) * 2007-10-31 2011-08-02 Harris Corporation Maximum a posteriori probability decoder
KR101355633B1 (ko) 2007-11-06 2014-01-29 삼성전자주식회사 인코더 및 인코딩 방법
KR101648448B1 (ko) * 2008-04-29 2016-08-16 엘지전자 주식회사 송/수신 시스템 및 데이터 처리 방법
US7667628B2 (en) * 2008-06-23 2010-02-23 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Interleaver for scrambling and information word
US8429510B2 (en) * 2010-10-26 2013-04-23 Lsi Corporation Simplified parallel address-generation for interleaver
IN2012DE00954A (ja) * 2012-03-29 2015-09-11 Samsung India Electronics Pvt Ltd
KR102205614B1 (ko) * 2014-09-19 2021-01-21 삼성전자주식회사 반복 복호를 사용하는 비트 인터리빙 부호화 변조 방식을 지원하는 통신 시스템에서 신호 송/수신 장치 및 방법
KR101558172B1 (ko) * 2014-10-14 2015-10-08 숭실대학교산학협력단 오류 분산을 위한 인터리빙 방법 및 장치, 이를 수행하기 위한 기록매체
WO2018187902A1 (en) 2017-04-10 2018-10-18 Qualcomm Incorporated An efficient interleaver design for polar codes
TWI754900B (zh) * 2020-01-17 2022-02-11 旺宏電子股份有限公司 亂數產生器、亂數產生電路及亂數產生方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5042033A (en) * 1989-06-05 1991-08-20 Canadian Marconi Corporation RAM-implemented convolutional interleaver
JPH06216882A (ja) * 1993-01-19 1994-08-05 Matsushita Electric Ind Co Ltd 誤り訂正送信装置及び受信装置
DK2302808T3 (da) * 1995-02-01 2013-07-29 Sony Corp Flerkanalstransmission med interleaving ved adressering på stedet af RAM-hukommelse
FR2737363B1 (fr) * 1995-07-27 1997-09-05 France Telecom Entrelacement/desentrelacement d'elements de donnees
ATE292336T1 (de) * 1997-01-31 2005-04-15 Cit Alcatel Verfahren und geräte zur schachtelung/entschachtelung von digitalen daten und kommunikationssystem
KR100219842B1 (ko) * 1997-03-12 1999-09-01 서평원 이동 전화시스템

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160169A (ja) * 2006-11-29 2008-07-10 Mitsubishi Electric Corp 通信装置、ターボ符号器および通信方法

Also Published As

Publication number Publication date
AU4621800A (en) 2000-12-12
BR0006138A (pt) 2001-04-03
WO2000072448A1 (en) 2000-11-30
AU758085B2 (en) 2003-03-13
US6323788B1 (en) 2001-11-27
JP3359913B1 (ja) 2002-12-24
EP1097517A1 (en) 2001-05-09
CA2337161A1 (en) 2000-11-30
CN1136660C (zh) 2004-01-28
EP1097517A4 (en) 2002-06-12
KR100526512B1 (ko) 2005-11-08
CN1306698A (zh) 2001-08-01
KR20000074862A (ko) 2000-12-15
CA2337161C (en) 2006-02-07

Similar Documents

Publication Publication Date Title
JP2003500971A (ja) 移動通信システムの直列鎖状コンボルーション符号化器に使用するためのインタリーバ及びそのインタリービング方法
US8520496B2 (en) Method and apparatus for rate matching within a communication system
JP3730238B2 (ja) 適用形チャネル符号化方法及び装置
KR100711326B1 (ko) 선형 합동 시퀀스들을 이용한 터보 코드 인터리버
EP1030455B1 (en) Interleaving method, interleaving apparatus, turbo encoding method, and turbo encoder
US6289486B1 (en) Adaptive channel encoding method and device
US8239711B2 (en) QPP interleaver/de-interleaver for turbo codes
JP2006115145A (ja) 復号装置及び復号方法
US7667628B2 (en) Interleaver for scrambling and information word
KR20080067987A (ko) 큐피피 인터리브를 갖는 병렬 터보 디코딩을 위한 공식적플렉서블 충돌 방지 메모리 억세싱
JP2002541712A (ja) ２次元インタリービング装置及び方法
JP4837645B2 (ja) 誤り訂正符号復号回路
US7873897B2 (en) Devices and methods for bit-level coding and decoding of turbo codes
KR100628201B1 (ko) 터보 디코딩 방법
US7013412B2 (en) Method for segmentally deinterleaving a data signal
US9374109B2 (en) QPP interleaver/DE-interleaver for turbo codes
KR100645730B1 (ko) 매직 매트릭스를 이용한 인터리빙 방법
JP2009077371A (ja) インタリーブ方法、送信機、無線機、および無線通信システム。
KR20030082699A (ko) 골든 시퀀스를 이용한 터보 내부 인터리빙 방법 및 그 장치
JP2006280010A (ja) 復号装置及び復号方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071011

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081011

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091011

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees