JP2003345852A - ハード検証方法、およびハード検証装置 - Google Patents

Abstract

(57)【要約】 【課題】 論理回路のハード検証方法に関し、検証速度
を向上させる。 【解決手段】 メモリ制御部４０は、端末２０からの制
御データ（コマンド）３１をコマンドメモリ５０に記憶
し、アクセス制御部７０は、コマンドメモリ５０からコ
マンドを読み出して解析して論理回路１３へ送出する。
アクセス制御部７０は、論理回路１３からのステータス
をステータスメモリ６０に記憶し、端末２０からの要求
に応じて、ステータスメモリ６０からステータスデータ
を読み出して端末２０へ送出する。また、アクセス制御
部７０は、コマンドメモリ５０から読み出したコマンド
が割込み待ちである場合には、割込み待ち状態を設定
し、論理回路１３から割込みを受け取ると、割込み発生
通知を端末２０へ送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路のハード
検証方法およびその方法を実施する装置に関する。さら
に詳しくは、検証対象の論理回路をフィールドプログラ
マブルゲートアレイ（以下、ＦＰＧＡとする）にマッピ
ングして高速に検証を行うハード検証方法に関する。

【０００２】

【従来の技術】従来、論理回路に対して検証を行う場合
に、プロセッサの動作などをテキストに用意して論理回
路上で読込ませ、擬似的にプロセッサの動作を実現して
ソフトウェア的に検証するソフト検証を行い、または対
象の論理回路をＦＰＧＡにマッピングしてハードウェア
的に検証するハード検証を行うことで実動作に近い環境
での検証を行っていた。

【０００３】

【発明が解決しようとする課題】従来の検証技術の一つ
のソフト検証は、近年の大規模な論理回路を対象とする
検証の場合には、かなり多くの時間を費やすことにな
り、検証効率が悪いという問題がある。

【０００４】そこで、例えば近年の大規模Ｇ／Ａの開発
における検証においては、高速に検証するために、ソフ
ト検証ではなく、ＦＰＧＡに論理回路をマッピングする
ハード検証が利用されている。

【０００５】しかし、ハード検証を行う場合には、検証
対象である論理回路に対してプロセッサからの制御が必
要となる。この場合にプロセッサはファームとハードと
から構成されるが、ファームの開発はハードを使用して
デバッグを行う必要があるために、ファーム開発の終了
がハード開発の終了より前になることはない。そのため
プロセッサの開発終了（ハードおよびファームの開発終
了）は、他の論理回路（プロセッサのハードも含む）の
設計終了より遅くなる。よって、プロセッサを使用して
早期に論理回路を検証することは困難である。

【０００６】そこで、プロセッサのファーム開発の終了
前にハード検証を行うときは、パソコン（以下、ＰＣと
する）やワークステーション（以下、ＷＳとする）など
の端末をＦＰＧＡに接続して、端末からコマンドをＦＰ
ＧＡへ一回ずつ発行して検証を行う。しかし、端末から
ＦＰＧＡへデータを転送する際のアクセス速度が遅いた
めに、検証速度が制限されてしまうという問題がある。

【０００７】本発明は、ＦＰＧＡ上に簡易的なプロセッ
サを実現し、端末からコマンドを発行して論理回路の検
証を行うハード検証方法において、検証速度が向上する
検証方法を提供することを目的とする。

【０００８】さらに、本発明は、論理回路に対して柔軟
な対応が可能であり、または、複雑な制御を検証可能な
検証方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、プログラム可能なゲートアレイ上にプロ
セッサの動作を実現して論理回路のハード検証を行うハ
ード検証方法において、端末から発行された検証対象の
論理回路の制御を行う複数のコマンドをコマンド記憶部
に記憶し、前記コマンド記憶部から一つのコマンドを読
み出して前記論理回路へ送出し、前記論理回路から受け
取った該コマンドに対応するステータスをステータス記
憶部に記憶し、前記端末からの要求に応じて、前記ステ
ータス記憶部から前記ステータスを読み出して前記端末
へ送出するものである。

【００１０】また、本発明は、さらに、前記コマンド記
憶部から読み出した一つのコマンドが割込み待ちである
場合に、割込み待ち状態を設定し、前記論理回路から割
込みを受け取った場合に、割込み発生を前記端末へ送出
するものである。

【００１１】また、本発明は、プログラム可能なゲート
アレイ上にプロセッサの動作を実現して論理回路のハー
ド検証を行うハード検証装置において、端末から発行さ
れた検証対象の論理回路の制御を行う複数のコマンドを
コマンド記憶部に記憶するメモリ制御手段と、前記コマ
ンド記憶部から一つのコマンドを読み出して前記論理回
路へ送出し、前記論理回路から受け取った該コマンドに
対応するステータスをステータス記憶部に記憶するアク
セス制御手段と、前記端末からの要求に応じて、前記ス
テータス記憶部から前記ステータスを読み出して前記端
末へ送出するステータス制御手段とを備える。

【００１２】本発明は、端末から一回のアクセスで発行
された検証対象の論理回路の制御を行う複数のコマンド
をコマンド記憶部に記憶しておく。そして、前記コマン
ド記憶部から一つのコマンドを読み出して前記論理回路
へ送出する。その後、前記論理回路から受け取った該コ
マンドに対応するステータスをステータス記憶部に記憶
しておき、前記端末からの要求に応じて、前記ステータ
ス記憶部から前記ステータスを読み出して前記端末へ送
出する。

【００１３】また、本発明は、前記コマンド記憶部から
読み出した一つのコマンドが割込み待ちである場合に
は、割込み待ち状態を設定しておく。そして、割込み待
ち状態において前記論理回路から割込みを受け取った場
合に、割込み発生を前記端末へ直ちに通知する。

【００１４】本発明では、ＦＰＧＡに接続されたＰＣや
ＷＳなどの端末から検証対象の論理回路の制御を行うコ
マンドを発行し、ＦＰＧＡ内のメモリに蓄える。メモリ
に蓄えられたコマンドはコマンド解析回路で解析され、
プロセッサインターフェースを通じて論理回路に対して
制御が行われる。また、論理回路からの応答はメモリに
蓄えられ、端末からの指示により、メモリから端末へと
伝えられる。

【００１５】このように、ＦＰＧＡ上に簡易的なプロセ
ッサを実現することによって、ファームの開発を待たず
に早期に論理回路のハード検証を行うことが可能とな
る。

【００１６】また、端末からの一回のアクセスで複数の
コマンドをメモリに蓄えることによって、コマンド発行
ごとに端末からアクセスする必要がなくなるため、検証
速度が向上する。

【００１７】また、必要に応じて検証対象の論理回路か
らの応答を確認しながら検証することができるため、さ
まざまなケースに合わせて端末から発行するコマンドを
容易に変更することができ、論理回路に対して柔軟な対
応や複雑な制御を行うことが可能となる。

【００１８】

【発明の実施の形態】以下に、本発明の実施の一形態を
説明する。

【００１９】本発明では、検証対象の論理回路をＦＰＧ
Ａにマッピングして高速に検証を行うため、ＰＣやＷＳ
などの端末から検証対象の論理回路の制御を行うコマン
ドを発行し、論理回路に対してデータのライト、リー
ド、割込み待ちなどの制御を行うことにより、簡易プロ
セッサを実現する。

【００２０】まず、図１を用いて本発明の原理を説明す
る。

【００２１】本発明は、ＦＰＧＡ１０、端末２０、およ
び端末インターフェース部（以下端末Ｉ／Ｆとする）３
０から構成される。ＦＰＧＡ１０は、簡易プロセッサ１
１、プロセッサインターフェース部（以下プロセッサＩ
／Ｆとする）１２、および検証対象の論理回路１３から
構成される。さらに、簡易プロセッサ１１は、メモリ制
御部４０、コマンドメモリ５０、ステータスメモリ６
０、およびアクセス制御部７０から構成される。

【００２２】端末２０は、ＰＣやＷＳなどであり、検証
対象の論理回路（論理回路）１３を制御する制御データ
３１の発行や論理回路１３からの応答データ３２の確認
などを行う処理装置である。

【００２３】端末Ｉ／Ｆ３０は、端末２０とＦＰＧＡ１
０とのデータの送受信を仲介する手段である。制御デー
タ３１は、メモリ制御部４０内のコマンド制御部４１に
入力される。

【００２４】メモリ制御部４０は、主に、端末２０から
発行された制御データ３１をコマンドデータに変換して
コマンドメモリ５０に蓄え、またはステータスメモリ６
０に蓄えられたステータスデータを読み出して応答デー
タに変換し、端末２０に通知する手段である。

【００２５】メモリ制御部４０は、コマンド制御部４
１、ステータス制御部４２、および応答制御セレクタ部
４３を備える。

【００２６】コマンド制御部４１は、端末Ｉ／Ｆ３０か
ら入力された制御データ３１からコマンドデータを生成
してコマンドメモリ５０へ保存する手段である。

【００２７】ステータス制御部４２は、端末２０からの
指示があると、ステータスメモリ６０に蓄えられている
ステータスデータを読み出して応答データ３２に変換
し、端末Ｉ／Ｆ３０から端末２０へ届ける手段である。

【００２８】メモリ制御部４０内の応答制御セレクタ部
４３は、簡易プロセッサ１１が割込み待ち状態の場合に
アクセス制御部７０からの割込み発生通知４５を端末２
０へ通知する手段である。

【００２９】アクセス制御部７０は、主に、コマンドメ
モリ５０からコマンドデータを読み出して解析もしくは
変換を行い、論理回路１３に対してライトやリードを行
い、または論理回路１３からリードしたデータをステー
タスデータに変換してステータスメモリ６０に保存する
手段である。アクセス制御部７０は、コマンド解析部７
１、データ変換部７２、および割込み制御部７３から構
成される。

【００３０】コマンド解析部７１は、コマンドメモリ５
０から読出されたコマンドデータを解析し、ライトやリ
ード、割込み待ちなどの簡易プロセッサ１１の動作を判
断する手段である。コマンドデータはデータ変換部７２
へ入力される。また、コマンド解析部７１は、応答セレ
クト信号４４により割込み発生通知４５を選択する。よ
って、割込み発生通知４５は、端末Ｉ／Ｆ３０を通っ
て、応答データ３２として端末２０へ届けられる。

【００３１】データ変換部７２は、コマンドデータをプ
ロセッサＩ／Ｆ１２に適した形式に変換して論理回路１
３に対してライトを行い、または論理回路１３からリー
ドしたデータをステータスデータの形式に変換してステ
ータスメモリ６０に保存する手段である。

【００３２】割込み制御部７３は、論理回路１３からの
割込みを処理し、応答制御セレクタ部４３へ割込み発生
通知４５を出力する手段である。

【００３３】本発明では、メモリ制御部４０の処理は端
末２０とデータの受渡しを行うためにアクセス速度は遅
くなる。しかし、大量のコマンドデータをコマンドメモ
リ５０に記憶することが可能であるため、アクセス制御
部７０の処理は、コマンドメモリ５０と論理回路１３と
のハード上だけの処理になるためにアクセス速度が速く
なり、検証速度に及ぼす端末２０のアクセス速度限界の
影響を小さくすることができる。

【００３４】以下に、図１に示す構成をとる場合の処理
の流れを説明する。

【００３５】論理回路の検証のために、論理回路１３に
対してデータのライト、リード、割込み待ちなどの制御
を行う場合に、端末２０から発行された制御データ３１
は、端末Ｉ／Ｆ３０を通ってＦＰＧＡ１０に入力され、
メモリ制御部４０内のコマンド制御部４１に入力され
る。

【００３６】コマンド制御部４１では、コマンドライト
アドレスとコマンドライトイネーブルとを生成し、制御
データ３１から作成したコマンドデータをコマンドメモ
リ５０に保存する。

【００３７】アクセス制御部７０では、常にコマンドメ
モリ５０の監視を行い、新しいコマンドデータがコマン
ドメモリ５０に保存されると、コマンドリードアドレス
とコマンドリードイネーブルとを発生させ、コマンドメ
モリ５０からコマンドデータを読み出す。

【００３８】コマンドデータが論理回路１３に対してデ
ータのライトを行うものである場合には、コマンド解析
部７１では、読み出されたコマンドデータを解析し、デ
ータのライトを行うことをデータ変換部７２へ通知す
る。

【００３９】データ変換部７２では、コマンドデータを
アクセスアドレスとアクセスライトデータとに変換す
る。そして、アクセスライトイネーブルをアクティブに
してプロセッサＩ／Ｆ１２へ出力し、論理回路１３のア
クセスアドレスが示すレジスタへアクセスライトデータ
をライトする。

【００４０】コマンドデータが論理回路１３からデータ
をリードするものである場合には、コマンド解析部７１
では、読み出されたコマンドデータを解析し、データの
リードを行うことをデータ変換部７２へ通知する。

【００４１】データ変換部７２では、コマンドデータを
アクセスアドレスに変換してアクセス制御部７０内で生
成されたリードイネーブルと共にプロセッサＩ／Ｆ１２
へ出力し、論理回路１３のアクセスアドレスが示すレジ
スタからアクセスリードデータをリードする。そして、
データ変換部７２では、アクセスアドレスとアクセスリ
ードデータとをステータスデータに変換してアクセス制
御部７０内で生成されたステータスライトアドレスとス
テータスライトイネーブルとによりステータスデータを
ステータスメモリ６０に保存する。

【００４２】その後、端末２０からステータスメモリ６
０内のステータスデータを読み出す命令を発行すると、
ステータス制御部４２では、ステータスリードアドレス
とステータスリードイネーブルとを生成してステータス
メモリ６０からステータスデータを読み出す。読み出し
たステータスデータは、応答制御セレクタ部４３および
端末Ｉ／Ｆ３０を通って端末２０へ応答データ３２とし
て送信される。

【００４３】コマンドデータが論理回路１３からの割込
み待ちのものである場合には、コマンド解析部７１で
は、コマンドデータを解析し、割込み待ちであることを
割込み制御部７３へ通知する。そして、割込み制御部７
３により、簡易プロセッサ１１が割込み待ち状態にな
る。割込み待ち状態になると、応答制御セレクタ部４３
では、応答セレクト信号４４が割込み発生通知４５を通
すように選択する。

【００４４】その後に論理回路１３から割込みが発生す
ると、割込み発生通知４５を応答制御セレクタ部４３に
送信し、端末Ｉ／Ｆ３０を通って応答データ３２として
端末２０へ通知する。

【００４５】図２に、図１に示す構成におけるコマンド
およびデータのシーケンスを説明するための図を示す。

【００４６】（ａ） 端末２０から論理回路１３に対し
てライトコマンドまたはリードコマンド（ライト／リー
ドコマンド）８１が発行された場合に、ライト／リード
コマンド８１は、メモリ制御部４０で処理が行われ、い
ったんコマンドメモリ５０に保存される。コマンドメモ
リ５０に保存されたライト／リードコマンド８１は、ア
クセス制御部７０で読み出されて解析や処理が行われ、
論理回路１３に対してライトまたはリードが行われる。
なお、論理回路１３からリードされたデータは、ステー
タスメモリ６０に蓄えられていく。

【００４７】（ｂ） 端末２０からステータスメモリ読
み出しコマンド８２が発行されると、ステータスメモリ
６０に保存されていたデータは、読み出されて端末２０
へと送られる。

【００４８】（ｃ） 端末２０から割込み待ちコマンド
８３が発行された場合には、アクセス制御部７０が割込
み待ち状態８４となる。その後に割込み８５が発生する
と、割込み８５は、アクセス制御部７０やメモリ制御部
４０で処理されて、端末２０へ通知される。

【００４９】本発明では、端末２０から発行された複数
のコマンドが、一度にコマンドメモリ５０に保存され、
コマンド解析部７１により一つずつ解析され、論理回路
１３に対してライトやリード、割込み待ちなどの制御を
行うことができることにより、簡易プロセッサ１１を実
現することができる。よって、ファームの開発を待たず
に早期にハード検証を行うことが可能となる。

【００５０】また、アクセス速度の遅いメモリ制御部４
０とアクセス速度の速いアクセス制御部７０との間をコ
マンドメモリ５０もしくはステータスメモリ６０が仲介
する。すなわち、メモリ制御部４０は端末２０とのデー
タの受け渡しが必要なためにアクセス制御部７０に比べ
てアクセス速度が遅く、検証速度の向上の限界要因とな
る。本発明では、一回のアクセスにより大量のコマンド
をコマンドメモリ５０に蓄えることができ、メモリ制御
部４０のアクセス速度が検証速度へ及ぼす影響を小さく
することができる。

【００５１】さらに、アクセス制御部７０は、簡易プロ
セッサ１１が割込み待ちの状態において割込み発生通知
を端末２０に通知する他、予め定めたコマンドにより必
要に応じて論理回路１３の応答を確認しながら検証を行
うこともできる。よって、さまざまなケースに合わせ
て、端末２０から発行するコマンドの変更が容易であ
り、論理回路１３に対して柔軟な対応や複雑な制御も行
うことができる。

【００５２】図３および図４に、本発明の実施の一形態
におけるより具体的な構成例を示す。図３の右辺は図４
の左辺と接しているものとし、本発明を構成する各要素
は、図３および図４に表している。本発明の構成につい
ての理解を容易にするために、コマンドメモリ２５０、
ステータスメモリ２７０、応答セレクト信号２４３、お
よび割込み発生通知２４４を、図３および図４の両図に
おいて重複して表している。

【００５３】図３および図４に示す本形態では、ＦＰＧ
Ａ１００上に簡易デジタルシグナルプロセッサ（以下簡
易ＤＳＰという）２００を実現し、検証対象の論理回路
であるＬＳＩ２２０に対してデータのライト、リード、
割込み待ちなどの制御を行う例を示す。

【００５４】図３および図４中、ＦＰＧＡ１００、端末
３００、および端末インターフェース部（以下Ｉ／Ｆと
する）４００は、それぞれ、図１中のＦＰＧＡ１０、端
末２０、および端末Ｉ／Ｆ３０に対応する装置である。

【００５５】また、簡易ＤＳＰ２００、ＤＳＰバス２１
０、およびＬＳＩ２２０は、それぞれ、図１中の簡易プ
ロセッサ１１、プロセッサＩ／Ｆ１２、および論理回路
１３に対応する手段である。

【００５６】さらに、メモリ制御部２３０、コマンドメ
モリ２５０、ステータスメモリ２７０、およびアクセス
制御部２９０は、それぞれ、図１中のメモリ制御部４
０、コマンドメモリ５０、ステータスメモリ６０、およ
びアクセス制御部７０に対応する手段である。

【００５７】図３中、メモリ制御部２３０は、メモリア
クセス制御部２３１、コマンド制御部２３２、ステータ
ス制御部２３３、応答制御セレクタ部２３４、制御デー
タ線２３５、応答データ線２３６、コマンド制御線２３
７、およびステータス制御線２３８を備える。また、図
４中、アクセス制御部２９０は、コマンドアドレスカウ
ンタ部２９１、コマンド解析部２９２、割り込み制御部
２９３、データ変換部２９４、およびステータスアドレ
スカウンタ部２９５を備える。

【００５８】ＬＳＩ２２０に対して制御を行う場合に、
端末３００から発行された制御データ３０１は、Ｉ／Ｆ
４００を通ってＦＰＧＡ１００に入力される。

【００５９】メモリ制御部２３０内のメモリアクセス制
御部２３１では、制御データ３０１を入力する。制御デ
ータ３０１は、実データと命令データとで構成されてい
る。

【００６０】メモリアクセス制御部２３１では、制御デ
ータ３０１の命令データを解析し、コマンドメモリ書込
み命令であるか、ステータスメモリ読出し命令であるか
などを判断する。

【００６１】命令データがコマンドメモリ書込み命令の
場合には、メモリアクセス制御部２３１では、コマンド
制御線２３７を通じてコマンド制御部２３２内のコマン
ドアドレス生成部２４０の制御を行う。コマンドアドレ
ス生成部２４０では、コマンドメモリ２５０へのコマン
ドライトアドレスとコマンドライトイネーブルを生成す
る。

【００６２】また、メモリアクセス制御部２３１では、
制御データ線２３５によりコマンド制御部２３２内のコ
マンドデータ転送部２３９に制御データ３０１を入力す
る。コマンドデータ転送部２３９では、制御データ３０
１を解析してコマンドデータ２５１に変換する。コマン
ドライトアドレスとコマンドライトイネーブルと共にコ
マンドデータ２５１がコマンドメモリ２５０へ出力さ
れ、コマンドデータ２５１はコマンドメモリ２５０内に
保存される。

【００６３】図５（Ａ）に、コマンドデータ２５１の構
成例を示す。

【００６４】コマンドデータ２５１は、コードビット２
５２、ライト／リードビット２５３、アクセスアドレス
２５４、およびアクセスライトデータ２５５から構成さ
れる。

【００６５】コードビット２５２は、その値によってＬ
ＳＩ２２０に対してライトやリードの通常動作を指定
し、またはコマンドデータ２５１の終了や割込み待ち、
ノンオペレーション（以下ＮＯＰとする）などの特殊動
作を指定するための値を表す。コードビット２５２に特
殊動作が指定されている場合には、アクセスデータには
どのような動作を行うかを示す値が設定される。簡易Ｄ
ＳＰ２００のコマンド解析部２９２では、その値を解析
して特殊動作を行う。

【００６６】ライト／リードビット２５３は、その値に
よってＬＳＩ２２０に対してライトするかリードするか
の動作を指定するための値を表す。

【００６７】アクセスアドレス２５４は、ＬＳＩ２２０
のレジスタのアドレスを表す。

【００６８】アクセスライトデータ２５５は、ライト／
リードビット２５３がライトを指示するときに、アクセ
スアドレス２５４が示すＬＳＩ２２０のレジスタにライ
トするデータを表す。

【００６９】図５（Ｂ）に、コマンドデータ２５１と動
作の関係例を示す。

【００７０】図５（Ｂ）では、コマンドデータ２５１
は、コマンドデータ２５１内のコードビット２５２を１
ビット（ｂｉｔ）、ライト／リードビット２５３を１ビ
ット、アクセスアドレス２５４を１６ビット、およびア
クセスライトデータ２５５を１６ビットとした場合の例
である。

【００７１】コードビット２５２の値は、“０”で通常
動作を、“１”で特殊動作を表す。ライト／リードビッ
ト２５３の値は、“０”でライト動作を、“１”でリー
ド動作を行うことを表す。

【００７２】コマンドデータ２５１が“０１２３４５６
７８ｈ”の場合には、コードビット２５２が“０”なの
で通常動作を、ライト／リードビット２５３が“０”な
ので、ライト動作を表す（Ｎｏ．１参照）。結果的に、
コマンドデータ“０１２３４５６７８ｈ”は、検証対照
のＬＳＩ２２０に対して、アドレス“１２３４ｈ”にデ
ータ“５６７８ｈ”をライトするという動作を行う。

【００７３】同様に、コマンドデータ２５１が“１２３
４５ＸＸＸＸｈ”の場合には、コードビット２５２が
“０”なので通常動作を、ライト／リードビット２５３
が“１”なのでリード動作を表す（Ｎｏ．２参照）。結
果的に、コマンドデータ“１２３４５ＸＸＸＸｈ”は、
ＬＳＩ２２０に対して、アドレス“２３４５ｈ”のデー
タをリードする動作を行う。

【００７４】また、コードビット２５２の値が“１”の
場合、すなわち特殊動作の場合には、ライト／リードビ
ット２５３およびアクセスアドレス２５４は、“Ｄｏ
ｎ’ｔＣａｒｅ（不定）”として扱いアクセスライトデ
ータ２５５の内容のみで動作する。

【００７５】仮に、図５（Ｂ）に示すＮｏ．３からＮ
ｏ．５までのように特殊動作を決定している場合に、コ
マンドデータ２５１が“２ＸＸＸＸ０００１ｈ”（ただ
し、ライト／リードビットはｘ）のときは、コマンドデ
ータ終了を示す（Ｎｏ．３参照）。具体的には、１つ以
上のコマンドデータ２５１がコマンドメモリ２５０に保
存された際に、その最後のコマンドデータ２５１の後に
コマンドデータ“２ＸＸＸＸ０００１ｈ”がコマンドメ
モリ２５０に保存される。

【００７６】コマンドデータ“２ＸＸＸＸ０００１ｈ”
がコード解析部２９６で解析されると、それ以後はコマ
ンドメモリ２５０にコマンドデータ２５１が保存されて
いないことを意味し、次にコマンドメモリ２５０が更新
されるまでコマンドアドレスカウンタ部２９１が停止す
るという動作が行われる。

【００７７】また、コマンドデータ２５１が“２ＸＸＸ
Ｘ００１０ｈ”（ただし、ライト／リードビットはｘ）
のときは、割込み待ちを指示する（Ｎｏ．４参照）。

【００７８】コマンドデータ“２ＸＸＸＸ００１０ｈ”
がコード解析部２９６で解析されると、簡易ＤＳＰ２０
０は割込み待ち状態になり、ＬＳＩ２２０から割込みが
発生した時点で割込み発生を端末３００に通知するとい
う動作が行われる。

【００７９】なお、コマンドデータ２５１が“２ＸＸＸ
Ｘ００１１ｈ”（ただし、ライト／リードビットはｘ）
のときは、ＮＯＰ指令がなされる（Ｎｏ．５参照）。コ
マンドデータ“２ＸＸＸＸ００１１ｈ”がコード解析部
２９６で解析されると、簡易ＤＳＰ２００はＮＯＰ状態
になる。

【００８０】アクセス制御部２９０内のコマンドアドレ
スカウンタ部２９１では、常にコマンドメモリ２５０を
監視して、コマンドメモリ２５０に新たなコマンドデー
タ２５１が保存されていないかをチェックする。コマン
ドデータ２５１が更新された場合には、コマンドアドレ
スカウンタ部２９１では、コマンドリードアドレスとコ
マンドリードイネーブルを発生させ、コマンドデータ２
５１をコマンドメモリ２５０から読み出す。

【００８１】ＬＳＩ２２０に対してデータをライトする
場合には、コマンド解析部２９２内のコード解析部２９
６では、読み出されたコマンドデータ２５１のコードビ
ット２５２を解析する。そして、ライト／リード解析部
２９７では、ライト／リードビット２５３を解析し、そ
の結果、ライトと判断してアクセスライトイネーブルを
アクティブにする。

【００８２】さらに、データ変換部２９４では、コマン
ドデータ２５１を入力してアクセスアドレス２５４とア
クセスライトデータ２５５とに変換する。そして、アク
セスアドレス２５４およびアクセスライトデータ２５５
を、共にＤＳＰバス２１０に出力する。

【００８３】ＬＳＩ２２０からデータをリードする場合
に、読み出されたコマンドデータ２５１は、コード解析
部２９６では、コマンドデータ２５１のコードビット２
５２を解析し、ライト／リード解析部２９７では、ライ
ト／リードビット２５３を解析し、その結果リードと判
断してアクセスリードイネーブルをアクティブにする。

【００８４】さらに、データ変換部２９４ではコマンド
データ２５１を入力してアクセスアドレス２７２に変換
する。そして、ＬＳＩ２２０からアクセスアドレス２７
２の示すアクセスリードデータ２７３がリードされる。

【００８５】データ変換部２９４では、アクセスアドレ
ス２７２とＬＳＩ２２０からリードしたアクセスリード
データ２７３とをステータスデータ２７１に変換する。

【００８６】さらに、ライト／リード解析部２９７の制
御によって、ステータスアドレスカウンタ部２９５で
は、ステータスライトアドレスとステータスライトイネ
ーブルとを生成し、ステータスデータ２７１をステータ
スメモリ２７０に保存する。

【００８７】その後、端末３００からステータスメモリ
読み出し命令を持つ制御データ３０１が発行されると、
メモリアクセス制御部２３１では、ステータス制御線２
３８を通じてステータス制御部２３３内のステータスア
ドレス生成部２４１の制御を行い、ステータスメモリ２
７０へのステータスリードアドレスとステータスリード
イネーブルとを生成する。

【００８８】ステータスメモリ２７０から読み出された
ステータスデータ２７１は、ステータスデータ転送部２
４２から応答制御セレクタ部２３４へ、さらに応答デー
タ線２３６を通ってメモリアクセス制御部２３１に入力
され、Ｉ／Ｆ４００を通じて端末３００へ応答データ３
０２として送信される。

【００８９】端末３００によりＬＳＩ２２０からの割込
みを待つ制御データ３０１が発行された場合には、コー
ド解析部２９６では、同様の処理によりコマンドデータ
２５１を解析し、その結果、割込み待ちと判断して割込
み制御部２９３に通知し、簡易ＤＳＰ２００が割込み待
ち状態になる。

【００９０】また、コード解析部２９６では、応答制御
セレクタ部２３４の応答セレクト信号２４３を制御し、
割込み制御部２９３からの割込み発生通知２４４がメモ
リアクセス制御部２３１へ伝わるように選択する。

【００９１】割込み制御部２９３では、割込み待ち状態
においてＬＳＩ２２０の割込みが発生すると、割込み発
生通知２４４を応答制御セレクタ部２３４に送信し、応
答データ線２３６を通して応答データ３０２として端末
３００へ通知する。

【００９２】図６に、コマンド制御部の処理フローを示
す。

【００９３】コマンド制御部２３２は、端末３００から
制御データ３０１を受信すると（ステップＳ１）、制御
データ３０１をコマンドデータ２５１に変換し（ステッ
プＳ２）、コマンドデータ２５１をコマンドメモリ２５
０にライトする（ステップＳ３）。すなわち、コマンド
ライトアドレスとコマンドライトイネーブルとを送信し
て、コマンドメモリ２５０にコマンドデータ２５１を書
き込む。

【００９４】また、図７に、ステータス制御部の処理フ
ローを示す。

【００９５】ステータス制御部２３３は、ステータスメ
モリ読出し命令を受信すると（ステップＳ１０）、ステ
ータスリードアドレスとステータスリードイネーブルと
をステータスメモリ２７０に送信し（ステップＳ１
１）、ステータスデータをリードする（ステップＳ１
２）。すなわち、ステータスメモリ２７０のステータス
リードアドレスからステータスデータ２７１を読み出
す。そして、ステータスデータを応答データ３０２に変
換し（ステップＳ１３）、応答データ３０２を端末３０
０へ送信する（ステップＳ１４）。

【００９６】図８に、アクセス制御部の処理フローを示
す。

【００９７】アクセス制御部２９０は、常にコマンドメ
モリ２５０の状態を監視し（ステップＳ２０）、新規コ
マンド（コマンドデータ）の有無を判断する（ステップ
Ｓ２１）。そして、新規のコマンドデータがあれば、コ
マンドメモリ２５０からコマンドデータ２５１をリード
する（ステップＳ２２）。すなわち、コマンドリードア
ドレスとコマンドリードイネーブルとをコマンドメモリ
２５０へ送信して、コマンドメモリ２５０のコマンドリ
ードアドレスから読み出したコマンドデータ２５１を受
信し（ステップＳ２３）、コマンドデータ２５１を解析
する（ステップＳ２４）。解析の結果、コマンドデータ
２５１が割込み待ち指令であるかどうかを判断し（ステ
ップＳ２５）、割込み待ち指令でなければ、さらにライ
ト指令か、またはリード指令かを判断する（ステップＳ
２６）。判断の結果、コマンドデータ２５１がライト指
令である場合には、アクセスライトイネーブルとアクセ
スアドレスと共にアクセスライトデータをＬＳＩ２２０
へ送信してデータをライトする（ステップＳ２７）。そ
の後、コマンドメモリ２５０に次のコマンドデータ２５
１があるかどうかを判断し（ステップＳ２８）、コマン
ドデータ２５１があればステップＳ２４の処理へ戻り、
コマンドデータ２５１がなければ処理を終了する。

【００９８】ステップＳ２６の処理での結果、コマンド
データ２５１がリード指令である場合には、アクセスリ
ードイネーブルとアクセスアドレスを送信し（ステップ
Ｓ２９）、ＬＳＩ２２０からリードしたデータを受信す
る（ステップＳ３０）。

【００９９】そして、ステータスデータ２７１をステー
タスメモリ２７０へライトする（ステップＳ３１）。す
なわち、ステータスライトアドレスとステータスライト
イネーブルとをステータスメモリ２７０へ送信して、ス
テータスデータ２７１をステータスメモリ２７０へ書き
込む。その後、コマンドメモリ２５０に次のコマンドデ
ータ２５１があるかどうかを判断し（ステップＳ２
８）、コマンドデータ２５１があればステップＳ２４の
処理へ戻り、コマンドデータ２５１がなければ処理を終
了する。

【０１００】また、ステップＳ２５の処理の結果、コマ
ンドデータ２５１が割込み待ち指令である場合には、簡
易ＤＳＰ２００を割込み待ち状態にする（ステップＳ３
２）。その後、ＬＳＩ２２０から割込みを受けて割込み
発生通知２４４を生成し、割込み発生通知である応答デ
ータ３０２を端末３００へ通知する（ステップＳ３
３）。

【０１０１】本発明の形態および実施例の特徴を列記す
ると以下のとおりである。 （付記１） プログラム可能なゲートアレイ上にプロセ
ッサの動作を実現して論理回路のハード検証を行うハー
ド検証方法において、端末から発行された検証対象の論
理回路の制御を行う複数のコマンドをコマンド記憶部に
記憶し、前記コマンド記憶部から一つのコマンドを読み
出して前記論理回路へ送出し、前記論理回路から受け取
った該コマンドに対応するステータスをステータス記憶
部に記憶し、前記端末からの要求に応じて、前記ステー
タス記憶部から前記ステータスを読み出して前記端末へ
送出することを特徴とするハード検証方法。

【０１０２】（付記２） 前記付記１記載のハード検証
方法において、さらに、前記コマンド記憶部から読み出
した一つのコマンドが割込み待ちである場合に、割込み
待ち状態を設定し、前記論理回路から割込みを受け取っ
た場合に、割込み発生を前記端末へ送出することを特徴
とするハード検証方法。

【０１０３】（付記３） プログラム可能なゲートアレ
イ上にプロセッサの動作を実現して論理回路のハード検
証を行うハード検証装置において、端末から発行された
検証対象の論理回路の制御を行う複数のコマンドをコマ
ンド記憶部に記憶するメモリ制御手段と、前記コマンド
記憶部から一つのコマンドを読み出して前記論理回路へ
送出し、前記論理回路から受け取った該コマンドに対応
するステータスをステータス記憶部に記憶するアクセス
制御手段と、前記端末からの要求に応じて、前記ステー
タス記憶部から前記ステータスを読み出して前記端末へ
送出するステータス制御手段とを備えることを特徴とす
るハード検証装置。

【０１０４】（付記４） 前記付記３記載のハード検証
装置において、さらに、前記コマンド記憶部から読み出
した一つのコマンドを判断し、該コマンドが割込み待ち
である場合に、割込み待ち状態を設定するコマンド解析
手段と、前記論理回路から割込みを受け取った場合に、
割込み発生を前記端末へ送出する割込み制御手段とを備
えることを特徴とするハード検証方法。

【０１０５】

【発明の効果】以上説明したように、本発明では、端末
から発行されたコマンドをコマンドメモリに蓄え、コマ
ンド解析回路によってそのコマンドを解析してデータの
ライト、リード、割込み待ちなどの検証対象の論理回路
に対する制御を行うようにする。これにより、ＦＰＧＡ
上に簡易プロセッサを容易に実現することができ、ファ
ームの開発の終了を待たずに早期にハード検証を実行す
ることが可能となる。

【０１０６】また、検証速度については、例えば、端末
からＦＰＧＡにアクセスするのに要する時間を４秒と
し、実際にコマンドが端末からＦＰＧＡに発行するのに
１秒かかるとすると、従来の技術では、コマンド発行ご
とに端末からＦＰＧＡにアクセスしていたため、５０個
のコマンドを発行するのに２５０秒（（４＋１）×５
０）かかっていた。これに対し、本発明では、メモリを
用意して一度に５０個のコマンドを発行するとことがで
き、コマンド発行に要する時間は５４秒（４＋５０）と
なり、一度に発行するコマンドの数を多くすればするほ
ど、コマンド当たりの検証速度が速くなる。この例で
は、本発明を用いることにより、検証速度は、従来の技
術より約５倍速くなる。

【０１０７】このように、端末から一度に大量のコマン
ドをメモリに蓄えることにより、コマンド発行ごとに端
末からアクセスする必要がなくなるため、コマンド当た
りの検証速度が向上する。

【０１０８】さらに、本発明では、必要に応じてコマン
ドを一回発行し、そのコマンドに対する論理回路の応答
を確認しながら検証を行うこともできる。よって、いろ
いろなケースに対応して、端末から発行するコマンドを
変更することが容易であり、論理回路に対して柔軟な対
応や複雑な制御をも行うことができる。

【０１０９】これらの効果を奏する本発明により、検証
速度が遅いソフト検証を使用する必要がなくなり、プロ
セッサのファームの開発の終了を待たずに早期にハード
検証を行うことが可能となる。本発明により、従来のハ
ード検証よりも検証速度が向上し、Ｇ／Ａの開発効率の
向上に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の原理を説明するための図である。

【図２】コマンドおよびデータの流れを説明するための
図である。

【図３】本発明の実施の一形態における構成例を示す図
である。

【図４】本発明の実施の一形態における構成例を示す図
である。

【図５】コマンドデータの構成例および動作との関係を
説明するための図である。

【図６】コマンド制御部の処理フローを示す図である。

【図７】ステータス制御部の処理フローを示す図であ
る。

【図８】アクセス制御部の処理フローを示す図である。

【符号の説明】

１０ ＦＰＧＡ １１ 簡易プロセッサ １２ プロセッサインターフェース部（プロセッサＩ／
Ｆ） １３ 論理回路 ２０ 端末 ３０ 端末インタフェース部（端末Ｉ／Ｆ） ３１ 制御データ ３２ 応答データ ４０ メモリ制御部 ４１ コマンド制御部 ４２ ステータス制御部 ４３ 応答制御セレクタ部 ４４ 応答セレクト信号 ４５ 割込み発生通知 ５０ コマンドメモリ ６０ ステータスメモリ ７０ アクセス制御部 ７１ コマンド解析部 ７２ データ変換部 ７３ 割込み制御部 ８１ ライト／リードコマンド ８２ ステータスメモリ読出しコマンド ８３ 割込み待ちコマンド ８４ 割込み待ち状態 ８５ 割込み １００ ＦＰＧＡ ２００ 簡易ＤＳＰ ２１０ ＤＳＰバス ２２０ ＬＳＩ ２３０ メモリ制御部 ２３１ メモリアクセス制御部 ２３２ コマンド制御部 ２３３ ステータス制御部 ２３４ 応答制御セレクタ部 ２３５ 制御データ線 ２３６ 応答データ線 ２３７ コマンド制御線 ２３８ ステータス制御線 ２３９ コマンドデータ転送部 ２４０ コマンドアドレス生成部 ２４１ ステータスアドレス生成部 ２４２ ステータスデータ転送部 ２４３ 応答セレクト信号 ２４４ 割込み発生通知 ２５０ コマンドメモリ ２５１ コマンドデータ ２５２ コードビット ２５３ ライト／リードビット ２５４ アクセスアドレス ２５５ アクセスライトデータ ２７０ ステータスメモリ ２７１ ステータスデータ ２７２ アクセスアドレス ２７３ アクセスリードデータ ２９０ アクセス制御部 ２９１ コマンドアドレスカウンタ部 ２９２ コマンド解析部 ２９３ 割込み制御部 ２９４ データ変換部 ２９５ ステータスアドレスカウンタ部 ２９６ コード解析部 ２９７ ライト／リード解析部 ３００ 端末 ３０１ 制御データ ３０２ 応答データ ４００ 端末インターフェース部（Ｉ／Ｆ）

フロントページの続き (72)発明者 佐々木 博 神奈川県川崎市中原区上小田中４丁目１番 １号 エフ・ジェイ・モバイルコア・テク ノロジ株式会社内 (72)発明者 北田 政 神奈川県川崎市中原区上小田中４丁目１番 １号 エフ・ジェイ・モバイルコア・テク ノロジ株式会社内 (72)発明者 松島 幸治 神奈川県川崎市中原区上小田中４丁目１番 １号 エフ・ジェイ・モバイルコア・テク ノロジ株式会社内 Ｆターム(参考） 2G132 AA00 AA01 AA02 AB01 AC12 AE18 AE22 AG02 AL09 5B046 AA08 BA03 CA04 JA05 5J042 AA10 BA11 CA20 DA03 DA05

Claims (3)

【特許請求の範囲】
1. 【請求項１】 プログラム可能なゲートアレイ上にプロ
   セッサの動作を実現して論理回路のハード検証を行うハ
   ード検証方法において、 端末から発行された検証対象の論理回路の制御を行う複
   数のコマンドをコマンド記憶部に記憶し、 前記コマンド記憶部から一つのコマンドを読み出して前
   記論理回路へ送出し、 前記論理回路から受け取った該コマンドに対応するステ
   ータスをステータス記憶部に記憶し、 前記端末からの要求に応じて、前記ステータス記憶部か
   ら前記ステータスを読み出して前記端末へ送出すること
   を特徴とするハード検証方法。
2. 【請求項２】 請求項１記載のハード検証方法におい
   て、 さらに、前記コマンド記憶部から読み出した一つのコマ
   ンドが割込み待ちである場合に、割込み待ち状態を設定
   し、 前記論理回路から割込みを受け取った場合に、割込み発
   生を前記端末へ送出することを特徴とするハード検証方
   法。
3. 【請求項３】 プログラム可能なゲートアレイ上にプロ
   セッサの動作を実現して論理回路のハード検証を行うハ
   ード検証装置において、 端末から発行された検証対象の論理回路の制御を行う複
   数のコマンドをコマンド記憶部に記憶するメモリ制御手
   段と、 前記コマンド記憶部から一つのコマンドを読み出して前
   記論理回路へ送出し、前記論理回路から受け取った該コ
   マンドに対応するステータスをステータス記憶部に記憶
   するアクセス制御手段と、 前記端末からの要求に応じて、前記ステータス記憶部か
   ら前記ステータスを読み出して前記端末へ送出するステ
   ータス制御手段とを備えることを特徴とするハード検証
   装置。