JP2003345443A - サーボ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 制御性能の向上とコストダウンとの両立を図
ることができるようなサーボ制御装置を提供することを
目的とする。 【解決手段】 本発明は、サーボモータ２１に接続され
て当該サーボモータ２１を制御するサーボ制御装置１０
である。サーボ制御装置１０は、所定数のビット幅を有
するデジタルロジック回路１１を備える。デジタルロジ
ック回路１１は、少なくとも一対の並列演算回路１１
ａ、１１ｂを有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サーボモータに接
続されて当該サーボモータを制御するサーボ制御装置に
関する。

【０００２】

【従来の技術】サーボモータの制御方法の具体例とし
て、位置制御、速度制御、電流制御が知られてい
る。

【０００３】位置制御とは、位置指令と位置フィードバ
ックとの差分に基づいて、制御対象物を目的の位置に制
御できるように速度指令を発生させる制御である。

【０００４】速度制御とは、速度指令と速度フィードバ
ックとの差分に基づいて、制御対象物を目的の速度に制
御できるように電流（トルク）指令を発生させる制御で
ある。

【０００５】電流制御とは、電流指令と電流フィードバ
ックとの差分に基づいて、制御対象物を目的の電流値に
制御できるように電流ドライバを制御するものである。
サーボモータにおいては、電流ドライバは、通常ＰＷＭ
（パルス幅変調）で制御されるインバータ装置である。
同期モータにおいては、前記電流制御のために、モータ
の磁極位置を演算に利用するための電気角も必要であ
る。

【０００６】従来技術においては、以上の３つの制御態
様が、ＣＰＵ上で実行されるソフトウェア（アルゴリズ
ム）によって実現されている。

【０００７】図４は、同期モータの電流制御を行う従来
技術を説明するための概略ブロック図である。図４に示
すように、外部よりＣＰＵ５１に電流指令（Ｕ相電流指
令及びＷ相電流指令）が与えられると、ＣＰＵ５１は、
予めソフトウェアで実現されたアルゴリズムに従って、
前記電流指令と電流検出器６２ａ、６２ｂから検出され
るモータ６１の電流値との差分がゼロとなるように、Ｐ
ＷＭインバータ５２に対する指令値を演算する。ＰＷＭ
インバータ５２は、ＣＰＵ５１から送られる指令値に基
づいて、モータ６１を回転させるための電力をモータ６
１に供給する。

【０００８】速度制御や位置制御についても、図４に示
す電流制御と略同様に実施され得る。速度制御を実施す
る場合には、電流制御と速度制御との両方が実施され、
位置制御を実施する場合には、電流制御と速度制御と位
置制御との全てが実施される。

【０００９】

【発明が解決しようとする課題】さて、サーボモータの
制御において、位置制御、速度制御及び電流制御
の各制御周期（時間）については、＞＞なる関係
が必要である。なぜなら、速度を制御するにはトルク
（電流）より早い応答時間で制御しなければならず、同
様に、位置を制御するには速度より早い応答時間で制御
しなければならないからである。

【００１０】の制御周期は、位置の精度に関わるもの
であり、制御周期が短い程高い性能が実現できるもので
ある。現在一般的なサーボ制御装置の位置の制御周期
は、数１００μｓｅｃ周期から数ｍｓｅｃのものが主流
である。

【００１１】一方、図４を用いて説明した電流制御を担
うＣＰＵ５１は、制御のための演算を逐次処理するた
め、制御実行のために数１００から数１０００ステップ
の手順を実施しなければならない。このため、指令値が
入力されてから出力されるまでの時間（ターンアラウン
ドタイム）が、数１０μｓｅｃ以上かかるのが一般的で
ある。

【００１２】ターンアラウンドタイムが速くなれば、制
御理論上のいわゆる無駄時間が削減され、制御ループに
おいてより高いゲインが設定でき、制御性が向上するこ
とが知られている。すなわち、ターンアラウンドタイム
が速いものほど、制御性能が高いと言える。

【００１３】ターンアラウンドタイムは、ＣＰＵの処理
速度に依存する。しかし、処理速度の速いＣＰＵは、価
格が高い。従って、の制御周期は、現在一般的に入手
できるＣＰＵの性能から見て、＞＞なる関係か
ら、性能の限界に近い周期となっている。

【００１４】本発明は、このような点を考慮してなされ
たものであり、制御性能の向上とコストダウンとの両立
を図ることができるようなサーボ制御装置を提供するこ
とを目的とする。

【００１５】

【課題を解決するための手段】本発明は、サーボモータ
に接続されて当該サーボモータを制御するサーボ制御装
置であって、所定数のビット幅を有するデジタルロジッ
ク回路を備え、前記デジタルロジック回路は、少なくと
も一対の並列演算回路を有していることを特徴とするサ
ーボ制御装置である。

【００１６】本発明によれば、ソフトウェアを用いて制
御を実行するＣＰＵの代わりに、専用ハードウェア回路
としてのデジタルロジック回路が制御を実行する。デジ
タルロジック回路は、汎用性に乏しく仕様変更が困難で
あるという不利もあるが、同じクロック周波数ならば、
ＣＰＵの数十倍のデータ処理能力を有し得る。従って、
高速な電流演算が可能となり、制御性能を顕著に向上す
ることができる。

【００１７】また、デジタルロジック回路の製造は、高
性能のＣＰＵを利用するよりも安価である。

【００１８】更に、ＣＰＵの１回の演算のビット幅は当
該ＣＰＵが内蔵しているレジスタ長で決まるのに対し
て、デジタルロジック回路のビット幅は任意に決定でき
る。このため、各制御内容に最適なビット幅を選択する
ことができ、設計上の無駄が回避され、制御効率も向上
する。

【００１９】そして、デジタルロジック回路が少なくと
も一対の並列演算回路を有しているために、演算時間を
短縮することができる。

【００２０】好適には、サーボ制御装置は更にＰＷＭイ
ンバータを備え、前記デジタルロジック回路は、前記Ｐ
ＷＭインバータを制御するためのＰＷＭを発生するよう
になっている。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。

【００２２】図１は、本発明の一実施の形態のサーボ制
御装置１０を示す概略ブロック図である。図１に示すよ
うに、サーボ制御装置１０は、同期モータ２１の電流制
御を行うべく、同期モータ２１に接続されている。同期
モータ２１には、当該モータ２１の電流を検出する電流
検出器２２ａ、２２ｂが設けられている。

【００２３】サーボ制御装置１０は、外部からの電流指
令（Ｕ相電流指令及びＷ相電流指令）が与えられるデジ
タルロジック回路１１と、デジタルロジック回路１１が
出力する指令値に基づいて同期モータ２１を回転させる
ための電力を同期モータ２１に供給するＰＷＭインバー
タ１２と、を備えている。

【００２４】デジタルロジック回路１１は、予めロジッ
ク回路の構成（ロジック演算器の配列）として実現され
たアルゴリズムに従って、前記電流指令（指令値）と電
流検出器２２ａ、２２ｂから検出される同期モータ２１
の電流値（フィードバック値）との差分がゼロとなるよ
うな指令値を、ＰＷＭインバータ１２に対して出力する
ようになっている。

【００２５】図２は、本実施の形態のデジタルロジック
回路１１により実現されている電流ループ制御を説明す
るための概略ブロック図である。図２に示すように、本
実施の形態のデジタルロジック回路１１は、並列演算回
路である一対の電流制御器１１ａ及び１１ｂを有してい
る。

【００２６】また、本実施の形態では、電流フィードバ
ック信号を１２ビット分解能のＡ／Ｄコンバータ（図示
せず）にてデジタル化して利用するようになっている。
これに対応して、デジタルロジック回路１１は、１２ビ
ットのビット幅で設計、製造されている。

【００２７】デジタルロジック回路１１は、通常は専用
のＬＳＩ（大規模集積回路）で実現され得る。デジタル
ロジック回路１１は、高性能のＣＰＵを利用するよりも
安価に製造され得る。

【００２８】次に、本実施の形態のサーボ制御装置１０
の作用について説明する。

【００２９】まず、外部からの電流指令（Ｕ相電流指令
及びＷ相電流指令）が、デジタルロジック回路１１に与
えられる。一方、同期モータ２１の電流値（電流フィー
ドバック）が、電流検出器２２ａ、２２ｂからＡ／Ｄコ
ンバータ（図示せず）を介してデジタルロジック回路１
１に与えられる。

【００３０】そして、デジタルロジック回路１１は、予
めロジック回路の構成（ロジック演算器の配列）として
実現されたアルゴリズムに従って、前記電流指令と電流
検出器２２ａ、２２ｂから検出される同期モータ２１の
電流値との差分がゼロとなるような指令値を、ＰＷＭイ
ンバータ１２に対して出力する。

【００３１】ＰＷＭインバータ１２は、デジタルロジッ
ク回路１１が出力する指令値に基づいて、同期モータ２
１を回転させるための電力を同期モータ２１に供給す
る。

【００３２】ここで、デジタルロジック回路１１は並列
演算回路を有しているため、ＣＰＵを用いた逐次演算と
比べて、制御時間が短縮され得る。並列演算回路による
制御時間短縮の具体例について、図３を用いて説明す
る。

【００３３】図３に示すデジタルロジック回路は、（Ａ
＋Ｂ）＋（Ｃ＋Ｄ）の演算を実施する回路であって、
（Ａ＋Ｂ）の演算と（Ｃ＋Ｄ）の演算とが並列に実施さ
れて、全体では２ステップの処理になっている。一方、
ＣＰＵによる逐次演算では、Ａ＋Ｂ→Ｘ、Ｃ＋Ｄ→
Ｙ、Ｘ＋Ｙ→出力、という３ステップが必要である。
つまり、並列演算回路を有するデジタルロジック回路１
１による制御演算のステップ数は、ＣＰＵによる逐次制
御演算のステップ数よりも、大幅に少なくなり得る。

【００３４】実際の制御処理時間としては、ＣＰＵの場
合に速くても数１０μｓｅｃであったのが、デジタルロ
ジック回路１１の場合には数μｓｅｃとなり、すなわ
ち、ターンアラウンドタイムが短縮されて制御性能が向
上する。

【００３５】また、本実施の形態のデジタルロジック回
路１１は、１２ビット分解能のＡ／Ｄコンバータに対応
して、１２ビット幅で製造されているため、演算回路に
無駄が無い。ＣＰＵのレジスタ長は、通常は８ビットの
倍数であるため、ＣＰＵが１２ビット分解能のＡ／Ｄコ
ンバータに対応するためには、変換後のデータを１６ビ
ットで扱うことになってしまうが、このような無駄が回
避され、データ精度を任意に選択することが可能とな
る。更には、本実施の形態のデジタルロジック回路１１
によれば、いわゆるオーバーフローの問題が発生するこ
とも、より確実に防止できる。

【００３６】なお、以上の説明は電流ループ制御につい
てなされたが、本発明は速度ループ制御及び位置ループ
制御等にも適用可能である。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
ソフトウェアを用いて制御を実行するＣＰＵの代わり
に、比較的安価な専用ハードウェア回路としてのデジタ
ルロジック回路が制御を実行することにより、より高速
な制御演算、特には電流演算、が低コストで実現可能と
なる。

【００３８】また、本発明によれば、デジタルロジック
回路のビット幅が任意に決定できるため、各制御内容に
最適なビット幅を選択することができ、設計上の無駄が
回避され、制御効率を向上することが可能である。

【００３９】更に、デジタルロジック回路が少なくとも
一対の並列演算回路を有している場合には、演算時間を
更に短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のサーボ制御装置を示す
概略ブロック図である。

【図２】図１のデジタルロジック回路が実現している電
流ループ制御を説明するための概略ブロック図である。

【図３】並列演算回路による制御時間短縮の具体例につ
いて示す図である。

【図４】従来のサーボ制御装置を示す概略ブロック図で
ある。

【符号の説明】

１０ サーボ制御装置 １１ デジタルロジック回路 １１ａ、１１ｂ 電流制御器 １２ ＰＷＭインバータ ２１ サーボモータ ２２ａ、２２ｂ 電流検出器 ５１ ＣＰＵ ５２ ＰＷＭインバータ ６１ サーボモータ ６２ａ、６２ｂ 電流検出器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯 田 剛 士 静岡県沼津市大岡2068の３ 東芝機械株式 会社内 (72)発明者 伊 東 隆 充 静岡県沼津市大岡2068の３ 東芝機械株式 会社内 Ｆターム(参考） 5H303 DD01 JJ09 LL02 MM08 5H560 BB04 BB12 DA07 DA10 DB20 DC12 EB01 GG01 RR06 XA12 XA13 XB07

Claims (2)

【特許請求の範囲】
1. 【請求項１】サーボモータに接続されて当該サーボモー
   タを制御するサーボ制御装置であって、 所定数のビット幅を有するデジタルロジック回路を備
   え、 前記デジタルロジック回路は、少なくとも一対の並列演
   算回路を有していることを特徴とするサーボ制御装置。
2. 【請求項２】更にＰＷＭインバータを備え、 前記デジタルロジック回路は、前記ＰＷＭインバータを
   制御するためのＰＷＭを発生するようになっていること
   を特徴とする請求項１に記載のサーボ制御装置。