JP2003333839A - 電源制御方法及び電源制御装置 - Google Patents
電源制御方法及び電源制御装置Info
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- JP2003333839A JP2003333839A JP2002142347A JP2002142347A JP2003333839A JP 2003333839 A JP2003333839 A JP 2003333839A JP 2002142347 A JP2002142347 A JP 2002142347A JP 2002142347 A JP2002142347 A JP 2002142347A JP 2003333839 A JP2003333839 A JP 2003333839A
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Abstract
(57)【要約】
【課題】 最大デューティ制限機能を内蔵するととも
に、外部から任意の最大デューティ制限を設定する場合
に、これらを簡単に切り替えてデューティ制限信号を設
定することを目的とする。 【解決手段】 スイッチング制御用のＩＣ回路１０は、
三角波発振回路１１と、ＰＷＭコンパレータ１２と、最
大デューティ選択回路１３と、アンドゲート１４を備え
ている。最大デューティ選択回路１３は、デューティ設
定回路２０からデューティ設定信号Ｖdtが供給され、最
大デューティが固定された固定デューティ制限信号、あ
るいは最大デューティが任意の大きさに設定された可変
デューティ制限信号のいずれかを選択して、デューティ
制限信号ＶＤとして出力する。
に、外部から任意の最大デューティ制限を設定する場合
に、これらを簡単に切り替えてデューティ制限信号を設
定することを目的とする。 【解決手段】 スイッチング制御用のＩＣ回路１０は、
三角波発振回路１１と、ＰＷＭコンパレータ１２と、最
大デューティ選択回路１３と、アンドゲート１４を備え
ている。最大デューティ選択回路１３は、デューティ設
定回路２０からデューティ設定信号Ｖdtが供給され、最
大デューティが固定された固定デューティ制限信号、あ
るいは最大デューティが任意の大きさに設定された可変
デューティ制限信号のいずれかを選択して、デューティ
制限信号ＶＤとして出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、電源制御方法、
及び電源制御方法を実施するための電源制御装置に関
し、特にＤＣ／ＤＣコンバータのスイッチング素子をＰ
ＷＭ制御信号によってオンオフ制御する際に、ＰＷＭ信
号のデューティをデューティ制限信号により制限する電
源制御方法及び装置に関する。
及び電源制御方法を実施するための電源制御装置に関
し、特にＤＣ／ＤＣコンバータのスイッチング素子をＰ
ＷＭ制御信号によってオンオフ制御する際に、ＰＷＭ信
号のデューティをデューティ制限信号により制限する電
源制御方法及び装置に関する。
【０００２】
【従来の技術】昇圧型電源回路等、ＰＷＭ方式のスイッ
チング電源においては、スイッチング周期に対してオン
デューティが１００％になると、スイッチング素子が全
オンすることによって電源回路に電流が貫通し、大電流
が発生して不都合が生じる場合がある。
チング電源においては、スイッチング周期に対してオン
デューティが１００％になると、スイッチング素子が全
オンすることによって電源回路に電流が貫通し、大電流
が発生して不都合が生じる場合がある。
【０００３】図６は、従来のスイッチング電源の一例を
示す回路図である。このスイッチング電源には、リアク
トルＬとスイッチングトランジスタＭの直列回路が直流
入力電圧Ｖinと接地間に配置され、ダイオードＤのアノ
ードはリアクトルＬとスイッチングトランジスタＭの接
続点に接続されている。また、ダイオードＤのカソード
は図示しない負荷が接続される出力端子に接続されると
ともに、コンデンサＣを介して接地され、負荷に出力電
圧Ｖoutを供給するＤＣ／ＤＣコンバータを構成してい
る。
示す回路図である。このスイッチング電源には、リアク
トルＬとスイッチングトランジスタＭの直列回路が直流
入力電圧Ｖinと接地間に配置され、ダイオードＤのアノ
ードはリアクトルＬとスイッチングトランジスタＭの接
続点に接続されている。また、ダイオードＤのカソード
は図示しない負荷が接続される出力端子に接続されると
ともに、コンデンサＣを介して接地され、負荷に出力電
圧Ｖoutを供給するＤＣ／ＤＣコンバータを構成してい
る。
【０００４】スイッチング制御用のＩＣ回路１は、方形
波の制御信号ＣＴをＤＣ／ＤＣコンバータのスイッチン
グトランジスタＭに供給するものであって、このＩＣ回
路１には、誤差増幅器等からＤＣ／ＤＣコンバータの出
力電圧と、その基準値との差に基づくフィードバック信
号が与えられ、それに応じてＤＣ／ＤＣコンバータに適
した制御信号（デューティ信号）ＣＴが出力される。こ
のようなデューティ信号をスイッチングトランジスタＭ
に与えてオンオフ制御することで、ＤＣ／ＤＣコンバー
タの出力電圧Ｖoutが所定の電圧値にレギュレートでき
る。
波の制御信号ＣＴをＤＣ／ＤＣコンバータのスイッチン
グトランジスタＭに供給するものであって、このＩＣ回
路１には、誤差増幅器等からＤＣ／ＤＣコンバータの出
力電圧と、その基準値との差に基づくフィードバック信
号が与えられ、それに応じてＤＣ／ＤＣコンバータに適
した制御信号（デューティ信号）ＣＴが出力される。こ
のようなデューティ信号をスイッチングトランジスタＭ
に与えてオンオフ制御することで、ＤＣ／ＤＣコンバー
タの出力電圧Ｖoutが所定の電圧値にレギュレートでき
る。
【０００５】図７は、デューティ信号の一例を示す図で
ある。一般に、デューティ信号のオンデューティＤon
は、オン時間Ｔonの周期Ｔに対する比率として決定され
る。例えば、制御信号ＣＴのデューティが８５％という
場合には、 （Ｔon／Ｔ）×１００＝８５ であり、７０％という場合には、 （Ｔon／Ｔ）×１００＝７０ である。
ある。一般に、デューティ信号のオンデューティＤon
は、オン時間Ｔonの周期Ｔに対する比率として決定され
る。例えば、制御信号ＣＴのデューティが８５％という
場合には、 （Ｔon／Ｔ）×１００＝８５ であり、７０％という場合には、 （Ｔon／Ｔ）×１００＝７０ である。
【０００６】ところが、スイッチングトランジスタＭが
フルオンした場合は、時間とともにリアクトルＬを流れ
る電流が際限なく増加する。このような事態を回避する
ために、一般にスイッチング制御用のＩＣ回路１では制
御信号ＣＴのオンデューティＤonの最大値を制限して、
貫通状態を発生させないようにしている。この方法を以
下では最大デューティ制限という。
フルオンした場合は、時間とともにリアクトルＬを流れ
る電流が際限なく増加する。このような事態を回避する
ために、一般にスイッチング制御用のＩＣ回路１では制
御信号ＣＴのオンデューティＤonの最大値を制限して、
貫通状態を発生させないようにしている。この方法を以
下では最大デューティ制限という。
【０００７】従来から、最大デューティ制限が、制御信
号ＣＴとして出力される方形波のオン幅を制限すること
で実現できることは知られている。したがって、従来の
スイッチング電源においても、ＩＣ回路１内での発振周
波数に基づいて最大デューティ制限の値に応じたデュー
ティ制限信号を生成するようにしていた。
号ＣＴとして出力される方形波のオン幅を制限すること
で実現できることは知られている。したがって、従来の
スイッチング電源においても、ＩＣ回路１内での発振周
波数に基づいて最大デューティ制限の値に応じたデュー
ティ制限信号を生成するようにしていた。
【０００８】図８は、制御信号波形を示す図であって、
（ａ）は通常時の波形図、（ｂ）は最大デューティ制限
された波形図である。図において、三角波信号Ｖctは一
定の電圧値の範囲で振幅する三角波であり、フィードバ
ック信号Ｖfbは、ＤＣ／ＤＣコンバータの出力電圧と、
その基準値との差に基づく誤差信号電圧であって、Ｖdm
axは最大デューティ制限の値を決定する電圧値である。
（ａ）は通常時の波形図、（ｂ）は最大デューティ制限
された波形図である。図において、三角波信号Ｖctは一
定の電圧値の範囲で振幅する三角波であり、フィードバ
ック信号Ｖfbは、ＤＣ／ＤＣコンバータの出力電圧と、
その基準値との差に基づく誤差信号電圧であって、Ｖdm
axは最大デューティ制限の値を決定する電圧値である。
【０００９】いま、図８（ａ）に示すように、三角波信
号Ｖctがフィードバック信号Ｖfbより小さい時にはＨレ
ベル、三角波信号Ｖctがフィードバック信号Ｖfbより大
きい時にはＬレベルの制御信号ＣＴをＩＣ回路１から出
力する。
号Ｖctがフィードバック信号Ｖfbより小さい時にはＨレ
ベル、三角波信号Ｖctがフィードバック信号Ｖfbより大
きい時にはＬレベルの制御信号ＣＴをＩＣ回路１から出
力する。
【００１０】このようにフィードバック信号Ｖfbが大き
いほど、即ち出力電圧Ｖoutが予め定めた設定電圧より
低くなるほど、制御信号ＣＴのＨレベル状態（オン時間
Ｔon）になる割合がＬレベル状態（オフ時間Ｔoff）に
なる割合より大きくなる。即ち、オンデューティＤonは
大きくなる。
いほど、即ち出力電圧Ｖoutが予め定めた設定電圧より
低くなるほど、制御信号ＣＴのＨレベル状態（オン時間
Ｔon）になる割合がＬレベル状態（オフ時間Ｔoff）に
なる割合より大きくなる。即ち、オンデューティＤonは
大きくなる。
【００１１】反対に、フィードバック信号Ｖfbが小さい
ほど、即ち出力電圧Ｖoutが予め定めた設定電圧より大
きくなるほど、制御信号ＣＴのＬレベル状態（オフ時間
Ｔoff）になる割合がＨレベル状態（オン時間Ｔon）に
なる割合より大きくなる。即ち、オンデューティＤonは
小さくなる。
ほど、即ち出力電圧Ｖoutが予め定めた設定電圧より大
きくなるほど、制御信号ＣＴのＬレベル状態（オフ時間
Ｔoff）になる割合がＨレベル状態（オン時間Ｔon）に
なる割合より大きくなる。即ち、オンデューティＤonは
小さくなる。
【００１２】ところで、図８（ｂ）に示すように、フィ
ードバック信号Ｖfbの方が最大デューティ設定電圧Ｖdm
axより大きくなると、ＰＷＭコンパレータは最大デュー
ティ設定電圧Ｖdmaxと三角波信号Ｖctとの間での比較を
行う。したがって、フィードバック信号Ｖfbの方が最大
デューティ設定電圧Ｖdmaxより大きくなった場合には、
制御信号ＣＴのＨレベル状態（オン時間Ｔon）になる割
合を最大（１００％の未満の割合であって例えば８０
％）に制限し、それ以上にならないようにする。このよ
うにして、最大デューティ設定電圧Ｖdmax によって最
大のオンデューティＤonが決定される。
ードバック信号Ｖfbの方が最大デューティ設定電圧Ｖdm
axより大きくなると、ＰＷＭコンパレータは最大デュー
ティ設定電圧Ｖdmaxと三角波信号Ｖctとの間での比較を
行う。したがって、フィードバック信号Ｖfbの方が最大
デューティ設定電圧Ｖdmaxより大きくなった場合には、
制御信号ＣＴのＨレベル状態（オン時間Ｔon）になる割
合を最大（１００％の未満の割合であって例えば８０
％）に制限し、それ以上にならないようにする。このよ
うにして、最大デューティ設定電圧Ｖdmax によって最
大のオンデューティＤonが決定される。
【００１３】ところで、予め使用する最大デューティの
大きさが一定に固定されている場合には、最大デューテ
ィの大きさを外部から設定することなく、最大デューテ
ィの制限信号を生成するための回路をＩＣ回路１に内蔵
し、それにより固定された最大デューティ制限を得るよ
うにすればよい。また、二種類の最大デューティを切り
替えて使用したい場合には、ＩＣ回路１にそれぞれ異な
る固定デューティ制限信号を切り替えるための端子を設
けて、そこにＨレベル又はＬレベルのディジタル入力を
印加することによって切り替えることも可能である。さ
らに、ＩＣ回路１の外部から最大デューティの大きさを
設定する場合でも、ＩＣ回路１にデューティ設定用の外
部端子を設けて、そこにアナログ入力を一定の電圧値で
印加するなどによって、任意の大きさによる最大デュー
ティ制限を実現できる。
大きさが一定に固定されている場合には、最大デューテ
ィの大きさを外部から設定することなく、最大デューテ
ィの制限信号を生成するための回路をＩＣ回路１に内蔵
し、それにより固定された最大デューティ制限を得るよ
うにすればよい。また、二種類の最大デューティを切り
替えて使用したい場合には、ＩＣ回路１にそれぞれ異な
る固定デューティ制限信号を切り替えるための端子を設
けて、そこにＨレベル又はＬレベルのディジタル入力を
印加することによって切り替えることも可能である。さ
らに、ＩＣ回路１の外部から最大デューティの大きさを
設定する場合でも、ＩＣ回路１にデューティ設定用の外
部端子を設けて、そこにアナログ入力を一定の電圧値で
印加するなどによって、任意の大きさによる最大デュー
ティ制限を実現できる。
【００１４】
【発明が解決しようとする課題】このため、二種類の最
大デューティ制限機能を有する設定回路を内蔵した場合
に、さらにＩＣ回路１の外部から任意の大きさで最大デ
ューティ制限を設定するには、最大デューティの切替え
用端子とは別にデューティ設定用の端子を設ける必要が
あった。
大デューティ制限機能を有する設定回路を内蔵した場合
に、さらにＩＣ回路１の外部から任意の大きさで最大デ
ューティ制限を設定するには、最大デューティの切替え
用端子とは別にデューティ設定用の端子を設ける必要が
あった。
【００１５】しかも、ＩＣ回路１に内蔵された固定デュ
ーティ制限信号以上の大きさで外部から最大デューティ
を別に設定するためには、内蔵された最大デューティ制
限機能を停止させる機構と、そのための外部端子が必要
となるという問題もあった。
ーティ制限信号以上の大きさで外部から最大デューティ
を別に設定するためには、内蔵された最大デューティ制
限機能を停止させる機構と、そのための外部端子が必要
となるという問題もあった。
【００１６】この発明の目的は、最大デューティ制限機
能を内蔵するとともに、外部から任意の最大デューティ
制限を設定する場合に、これらを簡単に切り替えてデュ
ーティ制限信号を設定できる電源制御方法及び装置を提
供することにある。
能を内蔵するとともに、外部から任意の最大デューティ
制限を設定する場合に、これらを簡単に切り替えてデュ
ーティ制限信号を設定できる電源制御方法及び装置を提
供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、ＰＷＭ（パルス幅変調）制御信号によってＤＣ／Ｄ
Ｃコンバータのスイッチング素子をオンオフして出力電
圧を制御する電源制御方法が提供される。この電源制御
方法は、最大デューティを決定するためのデューティ設
定信号の大きさを設定するステップと、前記デューティ
設定信号に応じて前記最大デューティが任意の大きさに
設定された可変デューティ制限信号を生成するステップ
と、前記可変デューティ制限信号、あるいは前記最大デ
ューティが固定された固定デューティ制限信号のいずれ
か一方をデューティ制限信号として選択するステップ
と、前記デューティ制限信号により前記ＰＷＭ制御信号
の最大デューティを制限するステップとから構成され
る。
に、ＰＷＭ（パルス幅変調）制御信号によってＤＣ／Ｄ
Ｃコンバータのスイッチング素子をオンオフして出力電
圧を制御する電源制御方法が提供される。この電源制御
方法は、最大デューティを決定するためのデューティ設
定信号の大きさを設定するステップと、前記デューティ
設定信号に応じて前記最大デューティが任意の大きさに
設定された可変デューティ制限信号を生成するステップ
と、前記可変デューティ制限信号、あるいは前記最大デ
ューティが固定された固定デューティ制限信号のいずれ
か一方をデューティ制限信号として選択するステップ
と、前記デューティ制限信号により前記ＰＷＭ制御信号
の最大デューティを制限するステップとから構成され
る。
【００１８】このような電源制御方法では、一つのデュ
ーティ設定信号だけで可変デューティ制限信号の最大デ
ューティを任意の大きさに設定でき、かつ可変デューテ
ィ制限信号、あるいは最大デューティが固定された固定
デューティ制限信号のいずれか一方をデューティ制限信
号として選択できる。
ーティ設定信号だけで可変デューティ制限信号の最大デ
ューティを任意の大きさに設定でき、かつ可変デューテ
ィ制限信号、あるいは最大デューティが固定された固定
デューティ制限信号のいずれか一方をデューティ制限信
号として選択できる。
【００１９】また、この発明は、ＤＣ／ＤＣコンバータ
のスイッチング素子をオンオフして出力電圧を制御する
電源制御装置を提供できる。この電源制御装置は、前記
ＤＣ／ＤＣコンバータからのフィードバック信号と三角
波電圧とを比較してＰＷＭ（パルス幅変調）制御信号を
生成する制御信号生成手段と、前記制御信号生成手段で
生成されたＰＷＭ制御信号のデューティを制限するデュ
ーティ制限手段と、最大デューティが固定された固定デ
ューティ制限信号、あるいは最大デューティが任意の大
きさに設定された可変デューティ制限信号のいずれか
を、前記デューティ制限手段における最大デューティを
決定するためのデューティ制限信号として選択する最大
デューティ選択手段と、前記最大デューティ選択手段に
対して、前記可変デューティ制限信号の最大デューティ
を設定するとともに、前記固定デューティ制限信号と前
記可変デューティ制限信号のいずれか一方をデューティ
制限信号とするためのデューティ設定信号を生成するデ
ューティ設定手段と、を備えている。
のスイッチング素子をオンオフして出力電圧を制御する
電源制御装置を提供できる。この電源制御装置は、前記
ＤＣ／ＤＣコンバータからのフィードバック信号と三角
波電圧とを比較してＰＷＭ（パルス幅変調）制御信号を
生成する制御信号生成手段と、前記制御信号生成手段で
生成されたＰＷＭ制御信号のデューティを制限するデュ
ーティ制限手段と、最大デューティが固定された固定デ
ューティ制限信号、あるいは最大デューティが任意の大
きさに設定された可変デューティ制限信号のいずれか
を、前記デューティ制限手段における最大デューティを
決定するためのデューティ制限信号として選択する最大
デューティ選択手段と、前記最大デューティ選択手段に
対して、前記可変デューティ制限信号の最大デューティ
を設定するとともに、前記固定デューティ制限信号と前
記可変デューティ制限信号のいずれか一方をデューティ
制限信号とするためのデューティ設定信号を生成するデ
ューティ設定手段と、を備えている。
【００２０】このような電源制御装置によれば、スイッ
チング制御用のＩＣ回路にデューティ設定用の外部端子
を一つだけ設けて、スイッチング素子が全オンすること
によって電源回路に電流が貫通しないよう、スイッチン
グ周期に対して適切にオンデューティを制限できる。
チング制御用のＩＣ回路にデューティ設定用の外部端子
を一つだけ設けて、スイッチング素子が全オンすること
によって電源回路に電流が貫通しないよう、スイッチン
グ周期に対して適切にオンデューティを制限できる。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。図１は、この発明の電
源制御装置を示す回路構成図である。
いて、図面を参照して説明する。図１は、この発明の電
源制御装置を示す回路構成図である。
【００２２】図１において、スイッチング制御用のＩＣ
回路１０は、ＰＷＭ制御信号によってスイッチングトラ
ンジスタＭをオンオフして、ＤＣ／ＤＣコンバータの出
力電圧Ｖoutを所定の値に制御するものである。ここ
で、ＤＣ／ＤＣコンバータの構成については、すでに図
６の従来のスイッチング電源において説明したものと同
じであるので、説明を省略する。
回路１０は、ＰＷＭ制御信号によってスイッチングトラ
ンジスタＭをオンオフして、ＤＣ／ＤＣコンバータの出
力電圧Ｖoutを所定の値に制御するものである。ここ
で、ＤＣ／ＤＣコンバータの構成については、すでに図
６の従来のスイッチング電源において説明したものと同
じであるので、説明を省略する。
【００２３】スイッチング制御用のＩＣ回路１０は、三
角波発振回路１１と、ＰＷＭコンパレータ１２と、最大
デューティ選択回路１３と、アンドゲート１４を備えて
いる。このＩＣ回路１０には、ＤＣ／ＤＣコンバータか
らのフィードバック信号Ｖfbが所定の電圧信号として入
力されるとともに、デューティ設定回路２０において抵
抗分圧等により所定の電圧信号として生成されたデュー
ティ設定信号Ｖdtが入力されている。
角波発振回路１１と、ＰＷＭコンパレータ１２と、最大
デューティ選択回路１３と、アンドゲート１４を備えて
いる。このＩＣ回路１０には、ＤＣ／ＤＣコンバータか
らのフィードバック信号Ｖfbが所定の電圧信号として入
力されるとともに、デューティ設定回路２０において抵
抗分圧等により所定の電圧信号として生成されたデュー
ティ設定信号Ｖdtが入力されている。
【００２４】ＰＷＭコンパレータ１２は、その＋側入力
端子にフィードバック信号Ｖfbが供給され、その−側入
力端子は三角波電圧信号を生成する三角波発振回路１１
と接続されている。ＰＷＭコンパレータ１２の出力端子
は、アンドゲート１４を介してスイッチングトランジス
タＭのゲートと接続されている。
端子にフィードバック信号Ｖfbが供給され、その−側入
力端子は三角波電圧信号を生成する三角波発振回路１１
と接続されている。ＰＷＭコンパレータ１２の出力端子
は、アンドゲート１４を介してスイッチングトランジス
タＭのゲートと接続されている。
【００２５】最大デューティ選択回路１３は、デューテ
ィ設定回路２０からデューティ設定信号Ｖdtが供給さ
れ、最大デューティが固定された固定デューティ制限信
号、あるいは最大デューティが任意の大きさに設定され
た可変デューティ制限信号のいずれかを選択して、デュ
ーティ制限信号ＶＤとして出力するものである。アンド
ゲート１４には、一方の入力端子にＰＷＭコンパレータ
１２で生成されたＰＷＭ制御信号ＣＴＯが供給され、他
方の入力端子にデューティ制限信号ＶＤが供給される。
アンドゲート１４はスイッチング制御用のＩＣ回路１０
の出力端子と接続され、ＤＣ／ＤＣコンバータのスイッ
チングトランジスタＭに対して制御信号ＣＴを所定のデ
ューティ信号として出力している。
ィ設定回路２０からデューティ設定信号Ｖdtが供給さ
れ、最大デューティが固定された固定デューティ制限信
号、あるいは最大デューティが任意の大きさに設定され
た可変デューティ制限信号のいずれかを選択して、デュ
ーティ制限信号ＶＤとして出力するものである。アンド
ゲート１４には、一方の入力端子にＰＷＭコンパレータ
１２で生成されたＰＷＭ制御信号ＣＴＯが供給され、他
方の入力端子にデューティ制限信号ＶＤが供給される。
アンドゲート１４はスイッチング制御用のＩＣ回路１０
の出力端子と接続され、ＤＣ／ＤＣコンバータのスイッ
チングトランジスタＭに対して制御信号ＣＴを所定のデ
ューティ信号として出力している。
【００２６】したがって、アンドゲート１４においてＰ
ＷＭ制御信号ＣＴＯのオンデューティの最大値を制限し
て、ＤＣ／ＤＣコンバータが貫通状態とならないように
最大デューティが制限される。ここで、スイッチング制
御用のＩＣ回路１０では、最大デューティ選択回路１３
が二種類の最大デューティ設定機能を内蔵している場合
でも、外部回路として接続されたデューティ設定回路２
０からのデューティ設定信号Ｖdtのみにより、出力され
る制御信号ＣＴに対して任意の最大デューティ制限機能
を設定できるという特徴を備えている。
ＷＭ制御信号ＣＴＯのオンデューティの最大値を制限し
て、ＤＣ／ＤＣコンバータが貫通状態とならないように
最大デューティが制限される。ここで、スイッチング制
御用のＩＣ回路１０では、最大デューティ選択回路１３
が二種類の最大デューティ設定機能を内蔵している場合
でも、外部回路として接続されたデューティ設定回路２
０からのデューティ設定信号Ｖdtのみにより、出力され
る制御信号ＣＴに対して任意の最大デューティ制限機能
を設定できるという特徴を備えている。
【００２７】以下、この発明の最大デューティ制限機能
について、さらに説明する。図２は、最大デューティ選
択回路１３の一例を示すブロック図である。最大デュー
ティ選択回路１３は、デューティ検出回路２１、２つの
固定デューティ制限信号の生成回路２２，２３、３つの
アンドゲート２４〜２６、及びオアゲート２７から構成
されている。
について、さらに説明する。図２は、最大デューティ選
択回路１３の一例を示すブロック図である。最大デュー
ティ選択回路１３は、デューティ検出回路２１、２つの
固定デューティ制限信号の生成回路２２，２３、３つの
アンドゲート２４〜２６、及びオアゲート２７から構成
されている。
【００２８】デューティ検出回路２１は、デューティ設
定信号Ｖdtが供給される入力端子Ｔ１と接続され、３つ
のデューティ選択信号Ｖａ，Ｖｂ，Ｖｃと可変デューテ
ィ制限信号ＤＸを生成して、アンドゲート２４〜２６に
出力するものであって、後述する図３にその一例を示し
ている。第1の生成回路２２は、８５％のオンデューテ
ィに固定されたデューティ制限信号（８５％制限信号）
Ｄ１を生成し、第２の生成回路２３は、７０％のオンデ
ューティに固定されたデューティ制限信号（７０％制限
信号）Ｄ２を生成するものである。
定信号Ｖdtが供給される入力端子Ｔ１と接続され、３つ
のデューティ選択信号Ｖａ，Ｖｂ，Ｖｃと可変デューテ
ィ制限信号ＤＸを生成して、アンドゲート２４〜２６に
出力するものであって、後述する図３にその一例を示し
ている。第1の生成回路２２は、８５％のオンデューテ
ィに固定されたデューティ制限信号（８５％制限信号）
Ｄ１を生成し、第２の生成回路２３は、７０％のオンデ
ューティに固定されたデューティ制限信号（７０％制限
信号）Ｄ２を生成するものである。
【００２９】アンドゲート２４には、第1の生成回路２
２からデューティ制限信号Ｄ１と、デューティ検出回路
２１からデューティ選択信号Ｖａとがそれぞれ入力され
る。このアンドゲート２４は、デューティ選択信号Ｖａ
がハイレベルにあるときデューティ制限信号Ｄ１を出力
し、さらに、オアゲート２７を介して出力端子Ｔ２から
デューティ制限信号ＶＤとして出力している。同様に、
アンドゲート２５には、第２の生成回路２３からデュー
ティ制限信号Ｄ２と、デューティ検出回路２１からデュ
ーティ選択信号Ｖｂとがそれぞれ入力される。このアン
ドゲート２５は、デューティ選択信号Ｖｂがハイレベル
にあるときデューティ制限信号Ｄ２を出力し、さらに、
オアゲート２７を介して出力端子Ｔ２からデューティ制
限信号ＶＤとして出力している。
２からデューティ制限信号Ｄ１と、デューティ検出回路
２１からデューティ選択信号Ｖａとがそれぞれ入力され
る。このアンドゲート２４は、デューティ選択信号Ｖａ
がハイレベルにあるときデューティ制限信号Ｄ１を出力
し、さらに、オアゲート２７を介して出力端子Ｔ２から
デューティ制限信号ＶＤとして出力している。同様に、
アンドゲート２５には、第２の生成回路２３からデュー
ティ制限信号Ｄ２と、デューティ検出回路２１からデュ
ーティ選択信号Ｖｂとがそれぞれ入力される。このアン
ドゲート２５は、デューティ選択信号Ｖｂがハイレベル
にあるときデューティ制限信号Ｄ２を出力し、さらに、
オアゲート２７を介して出力端子Ｔ２からデューティ制
限信号ＶＤとして出力している。
【００３０】アンドゲート２６には、デューティ検出回
路２１から可変デューティ制限信号ＤＸとデューティ選
択信号Ｖｃとが入力され、デューティ選択信号Ｖｃがハ
イレベルにあるとき可変デューティ制限信号ＤＸを出力
し、それがオアゲート２７を介して出力端子Ｔ２からデ
ューティ制限信号ＶＤとして出力される。
路２１から可変デューティ制限信号ＤＸとデューティ選
択信号Ｖｃとが入力され、デューティ選択信号Ｖｃがハ
イレベルにあるとき可変デューティ制限信号ＤＸを出力
し、それがオアゲート２７を介して出力端子Ｔ２からデ
ューティ制限信号ＶＤとして出力される。
【００３１】図３は、デューティ検出回路２１の一例を
示すブロック図である。デューティ検出回路２１は、デ
ューティ設定信号Ｖdtを第1の閾値電圧ＶＬと比較する
コンパレータ３１、第1の閾値電圧ＶＬを設定する電源
３２、デューティ設定信号Ｖdtを第２の閾値電圧ＶＨと
比較するコンパレータ３３、第２の閾値電圧ＶＨを第1
の閾値電圧ＶＬより大きな電圧信号として設定する電源
３４、デューティ設定信号Ｖdtを三角波信号電圧と比較
して、最大デューティが任意の大きさに設定された可変
デューティ制限信号ＤＸを生成するコンパレータ３５、
コンパレータ３５に三角波信号を供給する三角波発振器
３６、及び２つのデューティ選択信号Ｖａ，Ｖｂからデ
ューティ選択信号Ｖｃを生成する否定論理和（ＮＯＲ）
ゲート３７から構成されている。
示すブロック図である。デューティ検出回路２１は、デ
ューティ設定信号Ｖdtを第1の閾値電圧ＶＬと比較する
コンパレータ３１、第1の閾値電圧ＶＬを設定する電源
３２、デューティ設定信号Ｖdtを第２の閾値電圧ＶＨと
比較するコンパレータ３３、第２の閾値電圧ＶＨを第1
の閾値電圧ＶＬより大きな電圧信号として設定する電源
３４、デューティ設定信号Ｖdtを三角波信号電圧と比較
して、最大デューティが任意の大きさに設定された可変
デューティ制限信号ＤＸを生成するコンパレータ３５、
コンパレータ３５に三角波信号を供給する三角波発振器
３６、及び２つのデューティ選択信号Ｖａ，Ｖｂからデ
ューティ選択信号Ｖｃを生成する否定論理和（ＮＯＲ）
ゲート３７から構成されている。
【００３２】このデューティ検出回路２１では、コンパ
レータ３１の−側入力端子にデューティ設定信号Ｖdtが
供給されると、第1の閾値電圧ＶＬと比較され、デュー
ティ設定信号Ｖdtの電圧値が閾値電圧ＶＬより低い場合
に、コンパレータ３１からデューティ選択信号Ｖａがハ
イレベルの信号として出力される。また、デューティ設
定信号Ｖdtはコンパレータ３３の＋側入力端子にも供給
され、第２の閾値電圧ＶＨと比較され、デューティ設定
信号Ｖdtの電圧値が閾値電圧ＶＨより高い場合に、コン
パレータ３３からデューティ選択信号Ｖｂがハイレベル
の信号として出力される。ここで、電源３２，３４の閾
値電圧ＶＬとＶＨは、 ＶＬ＜ＶＨ の関係にあって、２つのデューティ選択信号Ｖａ，Ｖｂ
は同時にハイレベルにならない。そこで、デューティ設
定信号Ｖdtが閾値電圧ＶＬとＶＨとの間の大きさであれ
ば、２つのデューティ選択信号Ｖａ，Ｖｂはいずれもロ
ウレベルとなり、否定論理和（ＮＯＲ）ゲート３７から
ハイレベルのデューティ選択信号Ｖｃが出力されること
になる。
レータ３１の−側入力端子にデューティ設定信号Ｖdtが
供給されると、第1の閾値電圧ＶＬと比較され、デュー
ティ設定信号Ｖdtの電圧値が閾値電圧ＶＬより低い場合
に、コンパレータ３１からデューティ選択信号Ｖａがハ
イレベルの信号として出力される。また、デューティ設
定信号Ｖdtはコンパレータ３３の＋側入力端子にも供給
され、第２の閾値電圧ＶＨと比較され、デューティ設定
信号Ｖdtの電圧値が閾値電圧ＶＨより高い場合に、コン
パレータ３３からデューティ選択信号Ｖｂがハイレベル
の信号として出力される。ここで、電源３２，３４の閾
値電圧ＶＬとＶＨは、 ＶＬ＜ＶＨ の関係にあって、２つのデューティ選択信号Ｖａ，Ｖｂ
は同時にハイレベルにならない。そこで、デューティ設
定信号Ｖdtが閾値電圧ＶＬとＶＨとの間の大きさであれ
ば、２つのデューティ選択信号Ｖａ，Ｖｂはいずれもロ
ウレベルとなり、否定論理和（ＮＯＲ）ゲート３７から
ハイレベルのデューティ選択信号Ｖｃが出力されること
になる。
【００３３】図４は、デューティ設定信号に基づく有効
デューティの検出動作を説明する図である。図４には、
デューティ検出回路２１に供給されるデューティ設定信
号Ｖdtの大きさと、電源３２，３４の閾値電圧ＶＬとＶ
Ｈ、及び三角波発振器３６の三角波信号電圧との関係を
示している。三角波信号は、その下限電圧ＶoscＬ、上
限電圧ＶoscHがいずれも閾値電圧ＶＬとＶＨとの間にあ
る。
デューティの検出動作を説明する図である。図４には、
デューティ検出回路２１に供給されるデューティ設定信
号Ｖdtの大きさと、電源３２，３４の閾値電圧ＶＬとＶ
Ｈ、及び三角波発振器３６の三角波信号電圧との関係を
示している。三角波信号は、その下限電圧ＶoscＬ、上
限電圧ＶoscHがいずれも閾値電圧ＶＬとＶＨとの間にあ
る。
【００３４】ここでは、デューティ設定信号Ｖdtが閾値
電圧ＶＬより小さい間はデューティ選択信号Ｖａがハイ
レベルとなり、閾値電圧ＶＨより大きくなるとデューテ
ィ選択信号Ｖｂがハイレベルとなる。デューティ設定信
号Ｖdtが閾値電圧ＶＬとＶＨとの間の大きさであれば、
デューティ選択信号Ｖｃがハイレベルとなるとともにデ
ューティ設定信号Ｖdtの大きさに応じて最大デューティ
が任意の大きさに設定された可変デューティ制限信号Ｄ
Ｘが生成される。
電圧ＶＬより小さい間はデューティ選択信号Ｖａがハイ
レベルとなり、閾値電圧ＶＨより大きくなるとデューテ
ィ選択信号Ｖｂがハイレベルとなる。デューティ設定信
号Ｖdtが閾値電圧ＶＬとＶＨとの間の大きさであれば、
デューティ選択信号Ｖｃがハイレベルとなるとともにデ
ューティ設定信号Ｖdtの大きさに応じて最大デューティ
が任意の大きさに設定された可変デューティ制限信号Ｄ
Ｘが生成される。
【００３５】すでに説明した通り、図２に示す最大デュ
ーティ選択回路１３では、２つのデューティ選択信号Ｖ
ａ，Ｖｂがいずれもロウレベルであれば、アンドゲート
２４，２５において固定されたデューティ制限信号Ｄ
１，Ｄ２が無効となって、コンパレータ３５で生成され
た可変デューティ制限信号ＤＸだけが有効となる。すな
わち、ＩＣ回路１０の外部でデューティ設定回路２０よ
り生成されたデューティ設定信号Ｖdtの所定の電圧値を
印加するだけで、ＩＣ回路１０に内蔵された第1及び第
２の生成回路２２，２３で生成された固定のデューティ
制限信号Ｄ１，Ｄ２を無効にできるだけでなく、任意の
大きさに設定された可変デューティ制限信号ＤＸを生成
して、デューティ制限信号ＶＤとしてアンドゲート１４
に出力することが可能である。
ーティ選択回路１３では、２つのデューティ選択信号Ｖ
ａ，Ｖｂがいずれもロウレベルであれば、アンドゲート
２４，２５において固定されたデューティ制限信号Ｄ
１，Ｄ２が無効となって、コンパレータ３５で生成され
た可変デューティ制限信号ＤＸだけが有効となる。すな
わち、ＩＣ回路１０の外部でデューティ設定回路２０よ
り生成されたデューティ設定信号Ｖdtの所定の電圧値を
印加するだけで、ＩＣ回路１０に内蔵された第1及び第
２の生成回路２２，２３で生成された固定のデューティ
制限信号Ｄ１，Ｄ２を無効にできるだけでなく、任意の
大きさに設定された可変デューティ制限信号ＤＸを生成
して、デューティ制限信号ＶＤとしてアンドゲート１４
に出力することが可能である。
【００３６】なお、デューティ選択信号Ｖｃがハイレベ
ルとなる可変デューティ制限信号ＤＸ有効期間に、デュ
ーティ設定信号Ｖdtによってコンパレータ３５から出力
される可変デューティ制限信号ＤＸを任意の最大デュー
ティに設定するためには、三角波信号の振幅は閾値電圧
ＶＬとＶＨの間に収まっている必要がある。三角波信号
の下限電圧をＶoscＬ、上限電圧をＶoscHとした場合
に、コンパレータ３５で生成される可変デューティ制限
信号ＤＸの最大デューティ制限の値Ｖdmaxは、以下のよ
うに計算される。
ルとなる可変デューティ制限信号ＤＸ有効期間に、デュ
ーティ設定信号Ｖdtによってコンパレータ３５から出力
される可変デューティ制限信号ＤＸを任意の最大デュー
ティに設定するためには、三角波信号の振幅は閾値電圧
ＶＬとＶＨの間に収まっている必要がある。三角波信号
の下限電圧をＶoscＬ、上限電圧をＶoscHとした場合
に、コンパレータ３５で生成される可変デューティ制限
信号ＤＸの最大デューティ制限の値Ｖdmaxは、以下のよ
うに計算される。
【００３７】
Ｖdmax＝（Ｖdt−ＶoscＬ）／（ＶoscＨ−ＶoscＬ）×１００［％］
図５は、ＰＷＭ制御信号の最大デューティ制限方法を説
明するための図であって、（ａ）はＰＷＭ制御信号ＣＴ
Ｏ、（ｂ）はデューティ制限信号ＶＤ、（ｃ）はスイッ
チングトランジスタＭを駆動する制御信号ＣＴである。
明するための図であって、（ａ）はＰＷＭ制御信号ＣＴ
Ｏ、（ｂ）はデューティ制限信号ＶＤ、（ｃ）はスイッ
チングトランジスタＭを駆動する制御信号ＣＴである。
【００３８】ＤＣ／ＤＣコンバータのスイッチングトラ
ンジスタＭをオンオフ制御する際、スイッチング制御用
のＩＣ回路１０には、ＤＣ／ＤＣコンバータからのフィ
ードバック信号Ｖfbが所定の電圧信号として入力され
る。このフィードバック信号Ｖfbはその電圧値が大きく
なればなるほど、ＰＷＭ制御信号ＣＴＯのオンデューテ
ィＤonが大きくなる。
ンジスタＭをオンオフ制御する際、スイッチング制御用
のＩＣ回路１０には、ＤＣ／ＤＣコンバータからのフィ
ードバック信号Ｖfbが所定の電圧信号として入力され
る。このフィードバック信号Ｖfbはその電圧値が大きく
なればなるほど、ＰＷＭ制御信号ＣＴＯのオンデューテ
ィＤonが大きくなる。
【００３９】この発明の電源制御装置では、図５（ｂ）
に示すデューティ制限信号ＶＤとして、固定されたデュ
ーティ制限信号Ｄ１，Ｄ２、あるいは可変デューティ制
限信号ＤＸのいずれかがアンドゲート１４に入力され
る。アンドゲート１４では、ＰＷＭ制御信号ＣＴＯとデ
ューティ制限信号ＶＤとの論理積演算が行われて、スイ
ッチングトランジスタＭを駆動する制御信号ＣＴが出力
される。
に示すデューティ制限信号ＶＤとして、固定されたデュ
ーティ制限信号Ｄ１，Ｄ２、あるいは可変デューティ制
限信号ＤＸのいずれかがアンドゲート１４に入力され
る。アンドゲート１４では、ＰＷＭ制御信号ＣＴＯとデ
ューティ制限信号ＶＤとの論理積演算が行われて、スイ
ッチングトランジスタＭを駆動する制御信号ＣＴが出力
される。
【００４０】したがって、ＰＷＭ制御信号ＣＴＯがデュ
ーティ制限信号ＶＤのデューティ以下であれば、ＰＷＭ
制御信号ＣＴＯがそのまま制御信号ＣＴとして出力され
るけれども、デューティ制限信号ＶＤのデューティ以上
になった場合には、その時点でＰＷＭ制御信号ＣＴＯの
デューティを制限することができる。そして、この最大
デューティ制限の値は、デューティ設定信号Ｖdtの大き
さを切り替えるだけで、２つの固定デューティ制限信号
を選択し、あるいは任意の大きさで最大デューティ制限
を設定することができる。
ーティ制限信号ＶＤのデューティ以下であれば、ＰＷＭ
制御信号ＣＴＯがそのまま制御信号ＣＴとして出力され
るけれども、デューティ制限信号ＶＤのデューティ以上
になった場合には、その時点でＰＷＭ制御信号ＣＴＯの
デューティを制限することができる。そして、この最大
デューティ制限の値は、デューティ設定信号Ｖdtの大き
さを切り替えるだけで、２つの固定デューティ制限信号
を選択し、あるいは任意の大きさで最大デューティ制限
を設定することができる。
【００４１】なお、この発明の電源制御装置は上記実施
形態に限定されず、請求の範囲に記載された技術的範囲
内で種々の変形が可能である。
形態に限定されず、請求の範囲に記載された技術的範囲
内で種々の変形が可能である。
【００４２】
【発明の効果】以上に説明したように、この発明によれ
ば、最大デューティの切替え用端子とは別にデューティ
設定用の端子を設ける必要がなく、しかもデューティ設
定信号Ｖdtの大きさを切り替えるだけで簡単に所望する
デューティ制限信号を設定できる電源制御方法及び装置
が提供できる。
ば、最大デューティの切替え用端子とは別にデューティ
設定用の端子を設ける必要がなく、しかもデューティ設
定信号Ｖdtの大きさを切り替えるだけで簡単に所望する
デューティ制限信号を設定できる電源制御方法及び装置
が提供できる。
【図１】この発明の電源制御装置を示す回路構成図であ
る。
る。
【図２】最大デューティ選択回路の一例を示すブロック
図である。
図である。
【図３】デューティ検出回路の一例を示すブロック図で
ある。
ある。
【図４】デューティ設定信号に基づく有効デューティの
検出動作を説明する図である。
検出動作を説明する図である。
【図５】ＰＷＭ制御信号の最大デューティ制限方法を説
明するための図であって、（ａ）はＰＷＭ制御信号ＣＴ
Ｏ、（ｂ）はデューティ制限信号ＶＤ、（ｃ）はスイッ
チングトランジスタＭを駆動する制御信号ＣＴである。
明するための図であって、（ａ）はＰＷＭ制御信号ＣＴ
Ｏ、（ｂ）はデューティ制限信号ＶＤ、（ｃ）はスイッ
チングトランジスタＭを駆動する制御信号ＣＴである。
【図６】従来のスイッチング電源の一例を示す回路図で
ある。
ある。
【図７】デューティ信号の一例を示す図である。
【図８】制御信号波形を示す図であって、（ａ）は通常
時の波形図、（ｂ）は最大デューティ制限の波形図であ
る。
時の波形図、（ｂ）は最大デューティ制限の波形図であ
る。
１０ スイッチング制御用のＩＣ回路
１１ 三角波発振回路
１２ ＰＷＭコンパレータ
１３ 最大デューティ選択回路
１４ アンドゲート
２０ デューティ設定回路
２１ デューティ検出回路
２２，２３ 固定デューティ制限信号の生成回路
２４〜２６ アンドゲート
２７ オアゲート
３１，３３，３５ コンパレータ
３２，３４ 電源
３６ 三角波発振器
３７ 否定論理和（ＮＯＲ）ゲート
Ｖdt デューティ設定信号
Ｖfb フィードバック信号
ＶＤ デューティ制限信号
ＣＴ 制御信号
ＣＴＯ ＰＷＭ制御信号
Ｄ１ デューティ制限信号（８５％制限信号）
Ｄ２ デューティ制限信号（７０％制限信号）
ＤＸ 可変デューティ制限信号
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5H730 AA12 AA20 AS04 BB14 BB57
DD04 DD12 DD32 EE07 FF02
FG05 XX04 XX15 XX36
5J043 AA23 BB01 CC01 DD00 DD07
DD14 EE00
5J055 AX40 BX16 CX19 DX13 DX55
EX02 EY05 EY10 EY12 EY21
EZ10 EZ23 EZ25 EZ28 FX18
GX01 GX02 GX04
Claims (7)
- 【請求項１】 ＰＷＭ（パルス幅変調）制御信号によっ
てＤＣ／ＤＣコンバータのスイッチング素子をオンオフ
して出力電圧を制御する電源制御方法において、 最大デューティを決定するためのデューティ設定信号の
大きさを設定するステップと、 前記デューティ設定信号に応じて前記最大デューティが
任意の大きさに設定された可変デューティ制限信号を生
成するステップと、 前記可変デューティ制限信号、あるいは前記最大デュー
ティが固定された固定デューティ制限信号のいずれか一
方をデューティ制限信号として選択するステップと、 前記デューティ制限信号により前記ＰＷＭ制御信号の最
大デューティを制限するステップと、 を含んでいることを特徴とする電源制御方法。 - 【請求項２】 前記可変デューティ制限信号を生成する
ステップでは、所定の電圧値に設定された前記デューテ
ィ設定信号と三角波電圧とを比較して、任意のオンデュ
ーティの矩形波として生成される前記可変デューティ制
限信号の最大デューティを任意の大きさに設定したこと
を特徴とする請求項１記載の電源制御方法。 - 【請求項３】 それぞれ異なる固定値で複数の固定デュ
ーティ制限信号を生成するステップをさらに含み、 前記可変デューティ制限信号、あるいは前記複数の固定
デューティ制限信号のいずれかをデューティ制限信号と
して選択することを特徴とする請求項１記載の電源制御
方法。 - 【請求項４】 ＤＣ／ＤＣコンバータのスイッチング素
子をオンオフして出力電圧を制御する電源制御装置にお
いて、 前記ＤＣ／ＤＣコンバータからのフィードバック信号と
三角波電圧とを比較してＰＷＭ（パルス幅変調）制御信
号を生成する制御信号生成手段と、 前記制御信号生成手段で生成されたＰＷＭ制御信号のデ
ューティを制限するデューティ制限手段と、 最大デューティが固定された固定デューティ制限信号、
あるいは最大デューティが任意の大きさに設定された可
変デューティ制限信号のいずれかを、前記デューティ制
限手段における最大デューティを決定するためのデュー
ティ制限信号として選択する最大デューティ選択手段
と、 前記最大デューティ選択手段に対して、前記可変デュー
ティ制限信号の最大デューティを設定するとともに、前
記固定デューティ制限信号と前記可変デューティ制限信
号のいずれか一方をデューティ制限信号とするためのデ
ューティ設定信号を生成するデューティ設定手段と、 を備えたことを特徴とする電源制御装置。 - 【請求項５】 前記最大デューティ選択手段は、前記デ
ューティ設定信号と前記三角波電圧とを比較して、所定
のオンデューティの矩形波を前記可変デューティ制限信
号として生成する信号比較手段を備えていることを特徴
とする請求項４記載の電源制御装置。 - 【請求項６】 前記最大デューティ選択手段は、それぞ
れ異なる最大デューティを固定値として有する複数の固
定デューティ制限信号の生成回路を備えていることを特
徴とする請求項４記載の電源制御装置。 - 【請求項７】 前記最大デューティ選択手段では、前記
デューティ設定信号の大きさに応じて前記可変デューテ
ィ制限信号及び前記複数の固定デューティ制限信号のい
ずれかを選択するデューティ選択信号を生成することを
特徴とする請求項６記載の電源制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142347A JP2003333839A (ja) | 2002-05-17 | 2002-05-17 | 電源制御方法及び電源制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002142347A JP2003333839A (ja) | 2002-05-17 | 2002-05-17 | 電源制御方法及び電源制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003333839A true JP2003333839A (ja) | 2003-11-21 |
Family
ID=29702655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002142347A Pending JP2003333839A (ja) | 2002-05-17 | 2002-05-17 | 電源制御方法及び電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003333839A (ja) |
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