JP2003331277A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】複数のデータ記憶セルを直列接続し、同時に複
数のデータ記憶セルから保持データを読み出して所定の
処理を行うことで、複数のデータを同時に利用して高速
な信号処理を実現でき、さらにデータの入力タイミング
で順次記憶データをスキャンしつつ所定の処理を実行可
能なデータ処理装置を実現する。 【解決手段】複数のデータ記憶セルが直列接続されてな
るデータ記憶部を用いて、入力端子から順次入力された
データを各データ記憶セルを介して転送しながら保持
し、複数のデータ記憶セルに保持されているデータを複
数のデータ線を介して同時に出力する。データ処理部に
おいて、データ記憶部から同時に読み出した複数のデー
タを用いて所定の信号処理を行うので、複数のデータを
同時にアクセスでき、信号処理の高速化と効率化を実現
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置、
例えば、画像データをフレーム単位で蓄積し、蓄積した
画像データを用いて所定の処理を行う画像処理装置など
のデータ処理装置に関するものである。

【０００２】

【従来の技術】従来のディジタル画像信号処理におい
て、画像蓄積用外部メモリを使用する場合、汎用のＤＲ
ＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（St
atic Random Access Memory ）、あるいはＦＩＦＯ（Fi
rst in First out）、ＶＲＡＭ（Video RAM 、またはビ
デオＲＡＭ）と呼ばれるシリアルアクセスに特化したメ
モリを使用していた。また、画像処理ＬＳＩ（Large Sc
ale Integrated Circuit）の内部にメモリを組み込んで
設計する場合においても、設計用のライブラリ（マク
ロ）として用意されている汎用のＤＲＡＭなどと同様な
構造のメモリを使用していた。

【０００３】

【発明が解決しようとする課題】ところで、上述した従
来のメモリでは、データの入出力を行う入出力ポート
（Ｉ／Ｏポート）は通常１つしかなく、デュアルポート
のメモリでも入出力ポートが２つある程度であり、同時
に複数のデータをアクセスするには限界があった。

【０００４】こうした従来のメモリを使用して複数のデ
ータを扱うには、必要なデータが格納されているアドレ
スを順次指定してデータ数に応じた回数だけアクセスす
る必要があった。これは、リアルタイムの画像処理のよ
うに限られた時間で処理を行う場合には非常に不利であ
る。

【０００５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、複数のデータ記憶セルを直列接
続し、同時に複数のデータ記憶セルから保持データを読
み出して所定の処理を行うことで、複数のデータを同時
に利用して高速な信号処理を実現でき、さらにデータの
入力タイミングで順次記憶データをスキャンしつつ所定
の処理を実行可能なデータ処理装置を提供することにあ
る。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明のデータ処理装置は、入力端子から入力され
たデータを第１のクロック信号に応じたタイミングで取
り込み、取り込んだデータを保持する第１のデータ保持
手段と、上記第１のデータ保持手段によって保持された
データを第２のクロック信号に応じたタイミングで取り
込んで保持し、保持されたデータを出力端子に出力する
第２のデータ保持手段と、上記第１のデータ保持手段に
よって保持されたデータをデータ線を介して外部に出力
するデータ出力手段とを含む複数のデータ記憶セルが直
列接続され、上記複数のデータ記憶セルの記憶データを
複数の上記データ線を介して、各々外部に出力するデー
タ記憶部と、上記データ記憶部にある複数の上記データ
記憶セルから出力されたデータに応じて所定のデータ処
理を行うデータ処理部とを有する。

【０００７】また、本発明では、好適には、上記第１の
データ保持手段は、上記入力端子と第１の記憶ノードと
の間に設けられ、上記第１のクロック信号に応じて導通
または遮断し、導通時に上記入力端子から入力されたデ
ータを上記第１の記憶ノードに入力する第１の転送ゲー
トと、上記第１の記憶ノードに接続され、上記第１の転
送ゲートを介して入力されたデータを保持する第１のキ
ャパシタと、入力端子が上記第１の記憶ノードに接続さ
れている第１のインバータとを有する。

【０００８】また、本発明では、好適には、上記第２の
データ保持手段は、上記第１のインバータの出力端子と
第２の記憶ノードとの間に設けられ、上記第２のクロッ
ク信号に応じて導通または遮断し、導通時に上記第１の
インバータの出力端子から出力されたデータを上記第２
の記憶ノードに入力する第２の転送ゲートと、上記第２
の記憶ノードに接続され、上記第２の転送ゲートを介し
て入力されたデータを保持する第２のキャパシタとを有
する。また、上記第２のデータ保持手段において、入力
端子が上記第２の記憶ノードに接続されている第２のイ
ンバータをさらに有する。

【０００９】また、本発明では、好適には、上記データ
出力手段は、上記第１のインバータの出力端子とデータ
線との間に設けられ、データ読み出し信号に応じて導通
または遮断し、導通時に上記第１のインバータの出力端
子からの出力データを上記データ線に出力するデータ出
力ゲートを有する。

【００１０】また、本発明では、好適には、上記データ
線と上記第２の記憶ノードとの間に設けられ、データ書
き込み信号に応じて導通または遮断し、導通時に上記デ
ータ線のデータを上記第２の記憶ノードに入力するデー
タ入力ゲートをさらに有し、好ましくは、上記データ入
力ゲートが上記データ線から上記第２の記憶ノードにデ
ータを入力するとき、上記第２の転送ゲートは遮断状態
に保持される。

【００１１】また、本発明では、好適には、上記データ
記憶部には、連続して入力される少なくとも第１と第２
の２つのフレームの画像信号が記憶され、上記データ処
理部は、上記データ記憶部に記憶されている上記２つの
フレームの画像信号のうち、上記第２のフレームの所定
の位置にある注目ブロックと上記第１のフレームにある
所定の探索領域において、ブロックマッチング処理によ
って上記探索領域における上記注目ブロックに画素成分
がもっとも近い領域を探索し、当該探索結果に応じて、
上記注目ブロックの動きベクトルを求める。

【００１２】また、本発明では、好適には、上記データ
処理部は、上記第２のフレームにおける注目ブロックに
対応する各画素のデータを記憶するデータ記憶セルから
の読み出しデータを保持する注目ブロックレジスタと、
上記第１のフレームにおける探索領域に対応する各画素
のデータを記憶するデータ記憶セルからの読み出しデー
タを上記注目ブロックと同じ大きさのブロック単位に分
割して保持する複数の探索領域レジスタと、上記注目ブ
ロックレジスタの各画素データと上記各探索領域レジス
タの各画素のデータとに基づき、各画素毎に画素データ
の差の絶対値の和を求める演算手段と、上記探索領域に
おける各探索位置毎に算出された上記注目ブロックレジ
スタと上記探索領域レジスタの全画素データの差の絶対
値の和がもっとも小さい探索位置の座標に基づき、上記
注目ブロックの動きベクトルを算出する手段とを有す
る。

【００１３】また、本発明では、好適には、上記データ
処理部は、上記データ記憶部において新しい画素データ
が入力される度に上記ブロックブロックマッチング処理
を行い、上記注目ブロックの動きベクトルを求める。

【００１４】また、本発明では、好適には、上記データ
記憶部には、連続して入力される少なくとも第１、第２
と第３の３つのフレームの画像信号が記憶され、上記デ
ータ処理部は、上記データ記憶部に記憶されている３つ
のフレームの画像データに基づき、画像の所定の特性を
抽出する第１の演算手段と、上記第１の演算手段によっ
て抽出された上記画像の特性に基づいて設定された最適
なフィルタ係数を用いて、上記画像データに対して所定
のフィルタ処理を行う第２の演算手段とを有する。好ま
しくは、上記第１の演算手段は、上記画像データに基づ
き、クラス分類処理を行う。

【００１５】また、本発明では、好適には、上記データ
記憶部には、連続して入力される少なくとも第１と第２
の２つのフレームの画像信号が記憶され、上記データ処
理部には、上記データ記憶部に記憶されている上記画像
信号に応じて、上記画像の特徴量を抽出する特徴量抽出
手段と、上記特徴量抽出手段によって抽出した上記特徴
量に応じて、上記特徴量に対応する適応アドレスを生成
する適応アドレス生成手段と、上記適応アドレス生成手
段によって生成された上記適応アドレスに応じて、上記
データ記憶部から所定の画素データを読み出し、当該読
み出したデータに応じて、上記画像信号を処理する処理
手段とを有する。

【００１６】また、本発明では、好適には、上記特徴量
抽出手段によって抽出した上記特徴量に応じて、上記デ
ータ記憶部から読み出した画素データから所定の画素デ
ータを選択する選択手段を有する。

【００１７】さらに、本発明では、好適には、上記処理
手段は、上記特徴量抽出手段によって抽出した特徴量及
び上記適応アドレスに応じて、第１と第２のフレームか
ら読み出した所定の画素データに応じて、上記画像信号
の動きベクトルを求める。

【００１８】本発明によれば、第１のデータ保持手段と
第２のデータ保持手段からなる複数のデータ記憶セルが
直列接続されてなるデータ記憶部を用いて、入力端子か
ら順次入力されたデータを各データ記憶セルを介して転
送しながら保持し、複数のデータ記憶セルに保持されて
いるデータをデータ線を介して同時に外部に出力し、デ
ータ処理部において、データ記憶部から同時に読み出し
た複数のデータに応じて、所定の信号処理が行われる。

【００１９】また、データ記憶部に、例えば、連続した
２つの画像フレームにおいて、各画素毎に入力された画
像データを保持しながら順次シフトすることで、データ
記憶部の所定の位置にあるデータ記憶セルからの読み出
しデータに基づき所定の探索処理を行うことによって、
画素データの入力に伴って探索領域を順次ずらしながら
探索処理を行うことができ、大量の画像データを高速に
扱うことができ、画像処理の効率化が実現可能になる。

【００２０】

【発明の実施の形態】第１実施形態 図１は本発明に係るデータ処理装置の第１の実施形態を
示す構成図である。本実施形態のデータ処理装置は、例
えば、画像データを処理する画像データ処理装置であ
る。図１に示すように、本実施形態のデータ処理装置
は、データ記憶部１００と、データ処理部１２０とによ
って構成されている。

【００２１】データ記憶部１００は、外部から入力され
た各画素の画像データを記憶する複数のデータ記憶セル
によって構成されている。各データ記憶セルは、入力さ
れた画像データを保持し、保持した画像データをデータ
処理部１２０に出力する。

【００２２】データ処理部１２０は、データ記憶部１０
０から入力された画像データに応じて所定の信号処理を
行う。例えば、データ記憶部１００には、連続する２フ
レームの画像データを記憶されている場合、データ処理
部１２０は、前フレームの画像データにおける所定の探
索範囲と現フレームにおける所定の注目ブロックの画像
データとを比較することによって、２つのフレーム間に
おける画像の動き推定を行う。

【００２３】次に、本実施形態のデータ記憶部１００を
構成するデータ記憶セル１０の構成について説明する。
図２は、データ記憶セルの一構成例を示している。図２
（ａ）は、データ記憶セル１０の回路図であり、図２
（ｂ）は、データ記憶セル１０の構成を簡略化して表示
した模式図である。

【００２４】図２（ａ）に示すように、データ記憶セル
１０は、トランスファゲートＴＧ１，ＴＧ２、キャパシ
タＣ１，Ｃ２、インバータＩＮＶ１，ＩＮＶ２及びワー
ドゲートＷＧによって構成されている。トランスファゲ
ートＴＧ１とＴＧ２は、例えば、ｎＭＯＳトランジスタ
によって構成され、トランスファゲートＴＧ１のゲート
にクロック信号ＣＫ１が印加され、トランスファゲート
ＴＧ２のゲートにクロック信号ＣＫ２が印加される。こ
のため、クロック信号ＣＫ１がハイレベルのとき、トラ
ンスファゲートＴＧ１が導通し、それ以外のとき遮断す
る。同様に、クロック信号ＣＫ２がハイレベルのとき、
トランスファゲートＴＧ２が導通し、それ以外のとき遮
断する。

【００２５】インバータＩＮＶ１とＩＮＶ２は、それぞ
れゲート同士が共通に接続され、電源電圧Ｖ_CCと共通電
位Ｖ_SS間に直列接続されているｐＭＯＳトランジスタと
ｎＭＯＳトランジスタによって構成されている。ワード
ゲートＷＧは、ｎＭＯＳトランジスタによって構成され
ている。図示のように、ワードゲートＷＧのゲートがワ
ード線ＷＬに接続されている。このため、ワード線ＷＬ
がハイレベルに保持されているとき、ワードゲートＷＧ
が導通し、第１の記憶ノードＮＤ１の保持データの論理
反転データがビット線ＢＬに出力される。

【００２６】図２（ｂ）に示す模式図に示すように、ト
ランスファゲートＴＧ１は、入力端子１１と第１の記憶
ノードＮＤ１との間に設けられ、キャパシタＣ１は記憶
ノードＮＤ１と基準電位間に接続され、インバータＩＮ
Ｖ１の入力端子が第１の記憶ノードＮＤ１に接続され、
その出力端子とビット線との間にワードゲートＷＧが設
けられている。トランスファゲートＴＧ２はインバータ
ＩＮＶ１の出力端子と第２の記憶ノードＮＤ２との間に
設けられている。キャパシタＣ２は、第２の記憶ノード
ＮＤ２と基準電位との間に接続され、インバータＩＮＶ
２の入力端子は第２の記憶ノードＮＤ２に接続され、出
力端子はデータ記憶セルの出力端子１２に接続されてい
る。

【００２７】上述したように、本実施形態のデータ記憶
セルは、直列に配置されている２つの記憶段を有する、
いわゆるマスタ−スレーブ構成を有する。各記憶段にキ
ャパシタによって記憶ノードのデータが保持されるダイ
ナミック記憶方式を取っている。このため、各記憶ノー
ドのデータ保持時間に限界がある。各記憶ノードの最大
保持時間は、主としてトランスファゲートのジャンクシ
ョンリークとキャパシタ容量で決まる時定数、及び記憶
ノードに接続されているインバータのしきい値などによ
って決定される。設計上、各記憶ノードに必要なデータ
保持時間、動作電源電圧Ｖ_CC、及び他のパラメータに基
づき、キャパシタＣ１及びＣ２の容量が決定される。

【００２８】また、データ記憶セルの読み出しは、第１
の記憶ノードに接続されているインバータＩＮＶ１の出
力側より、ワードゲートＷＧを介して行われるので、読
み出しによって第１の記憶ノードの記憶データの破壊を
生じることがない。このため、ＤＲＡＭで必要なリフレ
ッシュ動作が不要であり、その伴う制御回路も省略で
き、回路構成の簡略化ができる。

【００２９】本実施形態のデータ記憶部１００は、図２
に示すデータ記憶セルを複数直列接続して構成されてい
る。図３は、データ記憶部１００の一部分を示す回路図
である。図３において、前後に接続されている２つのデ
ータ記憶セル１０−１と１０−２からなる部分回路を示
している。

【００３０】図３に示すように、データ記憶部１００に
おいて、前段のデータ記憶セル１０−１の出力端子が後
段のデータ記憶セル１０−２の入力端子に接続されてい
る。なお、図３には示していないが、後段のデータ記憶
セル１０−２の出力端子がさらに次のデータ記憶セルの
入力端子に接続されている。また、データ記憶セル１０
−１が一段目にある場合、その入力端子がインバータＩ
ＮＶ０の出力端子に接続されている。なお、インバータ
ＩＮＶ０の入力端子に、例えば、画像データが入力され
る。なお、図３に示すデータ記憶部１００において、初
段のデータ記憶セルの入力側に接続されているインバー
タＩＮＶ０が省略できる。この場合、各データ記憶セル
の出力データが入力データに対して論理が反転になる。

【００３１】また、各段データ記憶セルにおいて、トラ
ンスファゲートＴＧ１とＴＧ１’のゲートにクロック信
号ＣＫ１が供給され、トランスファゲートＴＧ２とＴＧ
２’のゲートにクロック信号ＣＫ２が供給される。さら
に、前段のデータ記憶セル１０−１のワードゲートがビ
ット線ＢＬ１に接続され、後段のデータ記憶セル１０−
２のワードゲートがビット線ＢＬ２に接続されている。

【００３２】図４は、図３に示すデータ記憶部１００の
動作を示すタイミングチャートである。以下、図３及び
図４を参照しつつ、本実施形態のデータ記憶部１００の
動作について説明する。

【００３３】図４（ａ）と（ｂ）は、それぞれクロック
信号ＣＫ１とＣＫ２のタイミングを示している。図示の
ように、クロック信号ＣＫ１とＣＫ２は周期的に入力さ
れる狭いパルス幅を持つパルス信号である。クロック信
号ＣＫ１とＣＫ２の周期が等しく、位相が異なる。クロ
ック信号ＣＫ２のパルスに続いてクロック信号ＣＫ１の
パルスが入力される。

【００３４】図４（ｃ）はデータ記憶部１００の入力デ
ータを示している。また、図４（ｄ）、（ｅ）、（ｆ）
及び（ｇ）は、それぞれデータ記憶セル１０−１のキャ
パシタＣ１，Ｃ２及びＣ１’，Ｃ２’の保持データを示
している。図４（ｃ）に示すように、データ記憶部１０
０に、クロック信号ＣＫ１またはＣＫ２に同期して、デ
ータａ，ｂ，ｃ，ｄ，ｅが順次入力される。

【００３５】ここで、初期状態としてデータ記憶部１０
０にデータａが入力され、これに応じてインバータＩＮ
Ｖ１によって反転された入力データ／ａ（ここで、
“／”はデータの論理反転を意味する）がデータ記憶セ
ル１０−１に入力され、キャパシタＣ１によって保持さ
れる。また、データ記憶セル１０−１のキャパシタＣ２
によって、データｚが保持され、これに応じてデータ記
憶セル１０−２のキャパシタＣ１’によって、データ／
ｚが保持される。また、キャパシタＣ２’によって、デ
ータｙが保持されている。

【００３６】まず、クロック信号ＣＫ２の立ち上がりエ
ッジにおいて、データ記憶セル１０−１と１０−２のト
ランスファゲートＴＧ２とＴＧ２’が導通する。このた
め、データ記憶セル１０−１において、キャパシタＣ１
の保持データ／ａがインバータＩＮＶ１によって反転さ
れ、キャパシタＣ２に入力される。また、データ記憶セ
ル１０−２において、キャパシタＣ１’の保持データ／
ｚがインバータＩＮＶ１によって反転され、キャパシタ
Ｃ２’に入力される。

【００３７】次に、クロック信号ＣＫ２のパルスが終了
したのち、クロック信号ＣＫ１が立ち上がる。その立ち
上がりエッジにおいて、データ記憶セル１０−１と１０
−２のトランスファゲートＴＧ１とＴＧ１’が導通す
る。このため、データ記憶セル１０−１において、イン
バータＩＮＶ０の出力端子のデータ／ｂがキャパシタＣ
１に入力され、キャパシタＣ１によって保持される。ま
た、データ記憶セル１０−２において、データ記憶セル
１０−１のキャパシタＣ２の保持データａがインバータ
ＩＮＶ２によって反転され、キャパシタＣ１’に入力さ
れる。即ち、キャパシタＣ１’によってデータ／ａが保
持される。

【００３８】上述したように、クロック信号ＣＫ２とＣ
Ｋ１のパルスが交互に入力されることによって、データ
記憶部１００に入力されるデータａ，ｂ，ｃ，ｄ及びｅ
が順次にデータ記憶セル１０−１に取り込まれ、次段の
データ記憶セル１０−２に転送される。

【００３９】図４（ｈ）と（ｉ）は、それぞれデータ記
憶セル１０−１と１０−２からビット線ＢＬ１とＢＬ２
に出力されるデータを示し、図４（ｊ）は、ワード線Ｗ
Ｌに印加される読み出し信号の波形を示している。

【００４０】ワード線ＷＬに印加される読み出し信号Ｓ
_R がハイレベルのとき、データ記憶セル１０−１と１０
−２のワードゲートＷＧが導通するので、データ記憶セ
ル１０−１において、キャパシタＣ１の保持データがイ
ンバータＩＮＶ１によって反転され、ビット線ＢＬに出
力される。また、データ記憶セル１０−２において、キ
ャパシタＣ１’の保持データがインバータＩＮＶ１’に
よって反転され、ビット線ＢＬ２に出力される。

【００４１】ワード線ＷＬに印加される読み出し信号Ｓ
_R がクロック信号ＣＫ１とＣＫ２に同期するので、図４
（ｈ）と（ｉ）に示すように、ワード線ＷＬに印加され
る読み出し信号Ｓ_R の立ち上がりエッジにおいて、デー
タ記憶セル１０−１のキャパシタＣ１に保持されている
データの論理反転データｂ，ｃ，ｄ，ｅが順次ビット線
ＢＬ１に出力され、一方、ビット線ＢＬ１の出力データ
よりクロック信号１周期分遅れて、データ記憶セル１０
−２のキャパシタＣ１’に保持されているデータの論理
反転データａ，ｂ，ｃ，ｄが順次ビット線ＢＬ２に出力
される。

【００４２】以上説明したように、本実施形態のデータ
記憶部１００において、クロック信号に同期して入力さ
れるデータが直列接続されているデータ記憶セルによっ
て順次出力側にシフトされ、そして、所定のタイミング
でワード線ＷＬにハイレベルの読み出し信号Ｓ_R を印加
することによって、当該読み出し信号Ｓ_R の入力タイミ
ングに応じてワードゲートが開き、それぞれのデータ記
憶セルのキャパシタによって保持されたデータの論理反
転データがワードゲートを介してビット線に出力され
る。これによって、データ記憶部１００に保持されてい
るデータのうち、複数のデータを同時に外部に出力され
る、いわゆるマルチアクセスを実現できる。また、図３
に示すように、本実施形態のデータ記憶部１００におい
て、マルチアクセスを実現するために回路構成を大幅に
増加させることなく、簡素な回路で大量の入力データを
保持し、さらに保持したデータを順次シフトしながら、
複数のデータに対して同時に読み出すことが可能とな
る。

【００４３】次に、本実施形態のデータ処理装置を画像
信号処理に適用した応用例について説明する。この応用
例は、隣接する２フレームの画像信号において、動き推
定を行うための探索処理を行う。即ち、前フレームの画
像信号に設けられた探索範囲において、現フレームの所
定の画像ブロックが探索範囲内どの位置にあるかを調べ
て、それに応じて動きベクトルを求める処理である。な
お、この動き推定は、高効率化画像圧縮処理、例えば、
動画像圧縮処理の規格であるＭＰＥＧ（Moving Picture
Experts Group）２，ＭＰＥＧ４で定められた動きベク
トル推定などには必要不可欠な処理である。

【００４４】図５は、前フレームにおける探索範囲ＳＡ
と現フレームにおける注目ブロックＢＫ０との位置関係
を示している。図示のように、現フレームにある注目ブ
ロックＢＫ０に対して、前フレームに当該注目ブロック
ＢＫ０に対応する探索範囲ＳＡが設けられる。本実施形
態のデータ処理装置は、当該探索範囲ＳＡにおいて、現
フレームの注目ブロックＢＫ０にもっとも近いブロック
を探索し、当該探索の結果に応じて注目ブロックＢＫ０
の動きベクトルを求める。なお、図５に示すように、注
目ブロックＢＫ０と探索範囲ＳＡとの相対的な時空間の
位置関係が一定に保たれる。即ち、注目ブロックＢＫ０
が移動しても、それに対して探索範囲ＳＡの相対的な位
置関係は変化しない。一例として、現フレームにおける
注目ブロックＢＫ０の位置が前フレームにおける探索範
囲ＳＡの中心に位置するように、探索範囲ＳＡが決めら
れる。

【００４５】ここで、入力される画像信号は、所定の画
素数を持つ一フレームの画像信号をライン毎に走査し、
走査点に対応する画素の画像データを順番に出力するこ
とによって得られたストリームの画像信号である。この
ストリームの画像信号が順次データ記憶部１００に入力
される。データ記憶部１００において、入力された画像
データが直列接続されているデータ記憶セルによって次
々と転送される。そして、所定のデータ記憶セルから保
持されているデータを読み出すことによって、１フレー
ムの画像上所定の位置にある画素データが外部に読み出
される。上述したように、本実施形態のデータ処理装置
において、複数のデータ記憶セルから同時に保持データ
を読み出すことができるため、ブロック単位でのデータ
処理を効率的に実行できる。

【００４６】以下、本実施形態のデータ処理装置におけ
る動きベクトルの探索処理について説明する。図６は、
フレーム単位で入力される画像データ及び画像データが
データ記憶部１００に格納されているときの様子を示し
ている。ここで、連続する２つのフレームの画像がデー
タ記憶部１００によって格納されていると仮定する。こ
の場合、データ記憶部１００は、少なくとも２フレーム
分の画像データを記憶できるように、データ記憶セルの
数が設定される。

【００４７】図６に示すように、１フレーム画像におい
て、ライン毎に走査される各画素のデータが順次データ
記憶部１００に格納される。即ち、各フレームの画像信
号が、いわゆるラスタースキャン処理によってストリー
ムの画像データに変換され、空間的な位置関係が時間軸
上に置き換えられる。なお、本実施形態のデータ処理装
置は、ラスタースキャン方式のみならず、他のスキャン
方式、例えば、インタレーススキャンで得られた画像デ
ータをも処理できる。ただし、インタレーススキャン方
式の場合、一フレームの画像データが奇数フィールドと
偶数フィールドに分けて順次入力されるので、一フレー
ム上の所定の領域の画像データがライン毎に２つのフィ
ールドに分割されて、データ記憶部１００に格納され
る。

【００４８】図６において、スキャンされた各画素のデ
ータがデータ記憶部１００に順次入力され、そこで各デ
ータ記憶セルによって保持され、転送される。ここで、
一例として現フレームの注目ブロックＢＫ０は、水平方
向に３画素、垂直方向３画素、合計９画素分に対応す
る。これらの９画素分のデータが、３つのラインにわた
ってデータ記憶部１００に保持される。また、前フレー
ムの探索範囲ＳＡは、例えば、水平方向に９画素、垂直
方向に９画素、合計８１画素分に対応する。これらの８
１画素分のデータが、９つのラインにわたってデータ記
憶分１００に保持される。

【００４９】図７は、注目ブロックＢＫ０の画素及びこ
れらの画素のデータがデータ記憶部１００に記憶された
位置を示している。図７（ａ）は、３×３の画素を含む
注目ブロックＢＫ０の各画素の配置を示し、図７（ｂ）
は、これらの画素に対応するデータ記憶部１００のデー
タ格納位置を示している。

【００５０】図７（ａ）に示すように、注目ブロックＢ
Ｋ０は、９つの画素ｐ１〜ｐ９によって構成されてい
る。ラスタースキャンによってこれらの画素が３ライン
分に渡ってデータ記憶部１００に格納される。図７
（ｂ）に示すように、注目ブロックＢＫ０の１行目の画
素ｐ１，ｐ２とｐ３は、データ記憶部１００の所定の位
置に保持され、画素ｐ１から１ライン離れた位置に、２
行目の画素ｐ４，ｐ５とｐ６が順次格納されている。さ
らに、画素ｐ４から１ライン離れた位置に、３行目の画
素ｐ７，ｐ８とｐ９が順次格納されている。

【００５１】各画素に対応する画素データは、画像信号
のフォーマットに応じて複数ビットを有するので、デー
タ記憶部１００は、各画素データのビット数に応じてデ
ータ記憶セルの列を複数並列に設ければよい。例えば、
画像信号がＲ，Ｇ，Ｂの３色で表示され、且つ各色に８
ビットずつ割り当てられた場合、１つの画素に２４ビッ
トのデータが割り当てられる。この場合、データ記憶部
１００は、直列接続されたデータ記憶セルの列を少なく
とも２４本並列に用いなければならない。また、画像信
号が輝度信号Ｙと色信号Ｃによって表示され、輝度信号
Ｙと色信号Ｃにそれぞれ８ビットずつ割り当てられた場
合、１つの画素に１６ビットのデータが割り当てられ
る。この場合、データ記憶部１００は、直列接続された
データ記憶セルの列を少なくとも１６本並列に用いれば
よい。

【００５２】次に、注目ブロックＢＫ０を用いて、前フ
レームの指定された探索範囲ＳＡにおける探索処理及び
当該探索処理によって求められる動きベクトルの一例
を、図８及び図９を参照しつつ説明する。図８は、注目
ブロックＢＫ０及び探索範囲ＳＡを示し、図９は、動き
検出処理によって求められる動きベクトルを示してい
る。

【００５３】図８に示すように、注目ブロックＢＫ０は
９つの画素ｐ１，ｐ２，…，ｐ９で構成されている。探
索範囲ＳＡは、垂直、水平方向にそれぞれ注目ブロック
ＢＫ０の３倍の幅を持つ画像領域、即ち、９×９の画素
からなり、これらの画素は、９つのブロックＢＫ１，Ｂ
Ｋ２，…，ＢＫ９に分けられる。動き検出は、ブロック
マッチング処理によって行われる。即ち、注目ブロック
ＢＫ０を用いて、探索範囲ＳＡの中水平と垂直方向に１
画素ずつずらしながら、全画素データの差分値の絶対値
の和（以下、便宜上差分値の和と簡略して表記する）を
求め、当該差分値の和がもっとも小さい位置を探す。こ
うして求められた差分値の和がもっとも小さい位置に応
じて動きベクトルが計算される。

【００５４】図９は、動きベクトルＭＶを例示してい
る。図示のように、ここで、探索範囲ＳＡの中心を座標
原点として、横軸ｕ、縦軸ｖからなる座標系が形成され
る。このｕ−ｖ座標系において動きベクトルが表示され
る。なお、図９において、横軸ｕは通常の座標系と逆
に、左方向が正の値、右方向に負の値を示す。

【００５５】動き検出処理において、探索位置を探索範
囲ＳＡにおいて左上から右下に１画素ずつずらしなが
ら、各探索位置において注目ブロックＢＫ０と探索範囲
ＳＡにある同じ大きさの領域内の全画素の画素データの
差分値の和が求められ、差分値の和がもっとも小さい位
置に対応するベクトルが動きベクトルＭＶとして出力さ
れる。このため、動き検出処理において、各探索位置に
おける全画素データの差分値の和及びそれに対応するベ
クトルが記憶され、探索範囲ＳＡのすべての探索位置に
対して差分値の和の演算処理を行ったあと、各探索位置
における全画素の差分値の和がもっとも小さい値が検出
され、この値に対応する位置座標によって動きベクトル
ＭＶが検出される。

【００５６】ここで、例えば１番左上の探索位置の座標
が（３，３）で表記され、それより右へ１画素分ずらし
た位置の座標が（２，３）で表記される。同じラインに
おいてもっとも右側の探索位置の座標が（−３，３）で
表記される。そして、垂直方向に１画素分ずらした探索
位置のｖ座標値が上記より１つ下がって２となるので、
この行の探索位置の座標値は、（３，２），（２，
２），…，（−３，２）によって表示される。同様に各
探索位置の座標値が決まり、探索範囲ＳＡの中一番右下
の探索位置の座標値が（−３，−３）によって表記され
る。

【００５７】探索処理において、上述した各探索位置で
計算した差分値の和及びその探索位置を示す座標値が関
連づけて記憶されるので、探索範囲ＳＡのすべての探索
位置に対して差分値の和の計算が終了したとき、各探索
位置における全画素の差分値の和の最小値が求められ、
それに対応した座標位置が動きベクトルＭＶとして出力
される。図９に示すように、探索対象となるベクトル
は、（ｕ，ｖ）座標系において全部で７×７、即ち４９
通りがある。

【００５８】探索処理によって求められた動きベクトル
ＭＶの値に応じて、注目ブロックＢＫ０が前フレームと
現フレームの間の移動方向、移動距離が分かる。例え
ば、動きベクトルＭＶ＝（０，０）のとき、注目ブロッ
クＢＫ０は前フレームと現フレームにおいて同じ位置に
あり、即ち注目ブロックＢＫ０が動いていない。また、
動きベクトルＭＶ＝（３，１）のとき、前フレームと現
フレームの間、注目ブロックＢＫ０が水平方向に３画素
分、垂直方向に１画素分移動したことが分かる。

【００５９】次に、本実施形態のデータ処理装置におけ
る動きベクトル推定処理の動作について説明する。図１
０は、本実施形態のデータ処理装置の動きベクトル推定
処理を示すフローチャートである。さらに、図１１〜図
１９は、本実施形態のデータ処理装置における動きベク
トル推定処理の各ステップの動作を示す図である。な
お、本実施形態の動きベクトル推定処理は、例えば、図
１に示すデータ処理部１２０によって実施される。以
下、これらの図面を参照しつつ、動きベクトル推定処理
の各ステップについて順次説明する。

【００６０】図１０に示すように、本実施形態のデータ
処理装置において、探索範囲ＳＡに対して１ライン毎に
１画素ずつ探索開始位置をずらしながら、ブロックマッ
チング処理が行われる。なお、ブロックマッチング処理
は、現フレームの注目ブロックＢＫ０と探索範囲ＳＡに
おける探索開始位置を基準点とする同じ大きさのブロッ
クとの画素毎の比較が行われ、比較対象ブロックのすべ
ての画素データの差分値の和が算出される。

【００６１】上述したブロックマッチング処理は、画素
データの入力に伴って探索範囲ＳＡにおけるすべての探
索位置に対して順次行われる。即ち、画素入力に伴っ
て、探索位置が１画素分ずつ移動するので、同じ探索位
置に対してブロックマッチング処理を行った結果、探索
範囲ＳＡにおいて１画素ずつ移動しながらブロックマッ
チングが実施される。次に、図１１〜図１９を参照しつ
つ、動きベクトル推定処理の各ステップについて説明す
る。

【００６２】まず、図１１を参照しつつ、探索範囲ＳＡ
の１ライン目における１画素目からのブロックマッチン
グ処理について説明する。図１１に示すように、現フレ
ームに注目ブロックＢＫ０に対応して、前フレームに９
×９画素の探索範囲ＳＡが指定されたとする。探索範囲
ＳＡにおいて、９×９画素は、注目ブロックＢＫ０と同
じ大きさを持つ９つのブロックに分割されている。図１
１において、これらの分割されたブロックは、番号１〜
９によって表記されている。

【００６３】図示のように、前フレームにおいて、デー
タ記憶部１００の所定の位置に探索範囲ＳＡのブロック
１の１行目の各画素のデータが順次格納されている。そ
れに続いてブロック２の１行目及びブロック３の１行目
の各画素のデータが順次格納されている。そして、ブロ
ック１の最初の画素の記憶場所から１ライン離れた場所
に、ブロック１の２行目の各画素のデータが順次格納さ
れ、それに続いて、ブロック２の２行目の各画素、ブロ
ック３の２行目の各画素のデータが順次格納されてい
る。このように、データ記憶部１００における前フレー
ムの画像データの記憶領域において、９ライン分にわた
って探索範囲ＳＡのすべての画素のデータが記憶されて
いる。

【００６４】図１１に示すように、探索範囲ＳＡの各画
像データを記憶するデータ記憶セルにビット線がそれぞ
れ接続されている。各データ記憶セルの記憶データがワ
ードゲートを介してビット線に読み出すことができる。
図示のように、データ記憶部１００の所定の位置から、
ブロック１の１行目の各画素のデータが読み出され、ま
た、１行目から画素データの読み出し位置から、１ライ
ン離れたデータ記憶セルから、ブロック１の２行目の各
画素のデータが読み出される。そして、さらに１ライン
離れたデータ記憶セルから、ブロック１の３行目の各画
素のデータが読み出される。

【００６５】このように、探索範囲ＳＡのブロック１の
各画素のデータが読み出される。また、同様に、ブロッ
ク２〜ブロック９のそれぞれの画素のデータが読み出さ
れる。即ち、データ記憶部１００のそれぞれのデータ記
憶セルに、ワードゲートを介して接続されているビット
線がタップとして機能する。これらのタップによって所
望のデータ記憶セルからそれに格納されている画素デー
タを外部に読み出すことが可能である。

【００６６】上述したように、探索範囲ＳＡの各ブロッ
クが画素データがデータ記憶部１００から外部に読み出
すことができる。読み出した各画素のデータがブロック
マッチング処理のためにそれぞれ所定のメモリまたはレ
ジスタに格納される。なお、各ブロックの画素データを
格納するメモリまたはレジスタのデータ長は、１画素の
ビット長×９である。ここで、１画素のビット長は、前
述したように画像信号のフォーマットによって異なる。
図１１において番号Ｒ１〜Ｒ９で示されているブロック
は、ブロック１〜９の画素を格納するレジスタを示して
いる。

【００６７】次に、現フレームにおける注目ブロックＢ
Ｋ０の画素データの読み出しについて説明する。図１１
に示すように、現フレームの画素データを格納するデー
タ記憶部１００の所定の位置にあるデータ記憶セルに、
注目ブロックＢＫ０の１行目の３画素分のデータが格納
されている。この位置から１ライン離れた場所に、注目
ブロックＢＫ０の２行目の３画素分のデータが格納され
ている。さらに、１ライン離れた場所に、注目ブロック
ＢＫ０の３行目の３画素分のデータが格納されている。

【００６８】図１１に示すように、これらのデータ記憶
セルに接続されているビット線を介して注目ブロックＢ
Ｋ０の各画素のデータが読み出される。なお、注目ブロ
ックＢＫ０の各画素のデータが次の探索処理にも利用さ
れるので、データ処理部１２０に設けられたメモリまた
はレジスタに記憶される。図１１において、番号Ｒ０で
示されているブロックは、例えば、注目ブロックＢＫ０
の各画素のデータを格納するレジスタを示している。

【００６９】次に、ステップＳ１の処理について説明す
る。ステップＳ１では、探索範囲ＳＡにおける１行目の
１画素目からのブロックマッチング処理が行われる。こ
のとき、レジスタＲ１の格納データは、動きベクトル
（ｕ，ｖ）＝（３，３）に対応するブロックマッチング
用データ、レジスタＲ２の格納データは、動きベクトル
（０，３）に対応するブロックマッチング用データ、レ
ジスタＲ３の格納データは、動きベクトル（０，−３）
に対応するブロックマッチング用データ、以下同様、最
後にレジスタＲ９の格納データは、動きベクトル（−
３，−３）に対応するブロックマッチング用データであ
る。

【００７０】この状態で、レジスタＲ０の格納データと
レジスタＲ１〜Ｒ９それぞれの格納データとの差分値の
絶対値が計算され、９画素分の差分値の絶対値の和が計
算され、計算結果において最小となる差分値の和とそれ
に対応するベクトルがデータ処理部１２０によって記録
される。

【００７１】次に、図１２を参照しつつ、ステップＳ２
の処理について説明する。図１２に示すように、データ
記憶部１００に、新しく１画素分のデータが入力される
と、データ記憶部１００において、各データ記憶セルの
データが１画素分だけ右にシフトする。

【００７２】この状態において、ステップＳ１と同様に
探索範囲ＳＡの各ブロックに対応するレジスタＲ１〜Ｒ
９にそれぞれ画素データが取り込まれる。一方、注目ブ
ロックＢＫ０に対応するレジスタＲ０のデータは更新せ
ず、前回のデータがそのまま用いられる。こうしてレジ
スタＲ１〜Ｒ９に取り込まれたデータは、ステップＳ１
に比べて１画素分ずれたことになる。図１２に、１画素
シフトしたとき画像上の探索範囲ＳＡの位置関係を示し
ている。図示のように、探索範囲ＳＡは、１画素分左側
にずれた。

【００７３】このとき、レジスタＲ１の格納データは、
動きベクトルの（２，３）に対応するブロックマッチン
グ用データ、レジスタＲ２の格納データは、動きベクト
ルの（−１，３）に対応するブロックマッチング用デー
タ、レジスタＲ４の格納データは、動きベクトルの
（２，０）に対応するブロックマッチング用データ、レ
ジスタＲ５の格納データは、動きベクトルの（−１，
０）に対応するブロックマッチング用データである。同
様に、レジスタＲ７の格納データは、動きベクトルの
（２，−３）に対応するブロックマッチング用データ、
レジスタＲ８の格納データは、動きベクトルの（−１，
−３）に対応するブロックマッチング用データである。

【００７４】また、このとき、レジスタＲ３，Ｒ６とＲ
９の格納データは、それぞれ動きベクトルの（−４，
３），（−４，０）及び（−４，−３）に対応するブロ
ックマッチング用データである。しかし、本実施形態の
データ処理装置は、−３から３までの範囲で動きベクト
ルを計算するので、レジスタＲ３，Ｒ６とＲ９によって
算出される動きベクトルは、この範囲から外れたため、
ステップＳ２では、レジスタＲ３，Ｒ６とＲ９について
動きベクトルの計算を行わない。

【００７５】即ち、ステップＳ２において、本実施形態
のデータ処理装置は、レジスタＲ３，Ｒ６とＲ９を除く
他の６つのレジスタについてそれぞれレジスタＲ０に格
納されている注目ブロックＢＫ０の全画素データとの差
分値の和が計算され、この差分値の和がステップＳ１で
計算された値より小さければ、この値とそれに対応する
ベクトルによって、ステップＳ１の記録が更新される。
逆に、ステップＳ２で算出された差分値の和の最小値が
ステップＳ１のの記録値よりも大きい場合、記録値の更
新はしない。

【００７６】次に、図１３を参照しつつ、ステップＳ３
の処理について説明する。ステップＳ３では、さらに１
画素のデータが入力され、データ記憶部１００において
各データ記憶セルのデータが１画素分だけ右にシフトす
る。そして、図１３に示すように、レジスタＲ１〜Ｒ９
に格納されているデータは、ステップＳ１の状態に比べ
て２画素分ずれたことになる。

【００７７】このとき、レジスタＲ１の格納データは、
動きベクトルの（１，３）に対応するブロックマッチン
グ用データ、レジスタＲ２の格納データは、動きベクト
ルの（−２，３）に対応するブロックマッチング用デー
タ、レジスタＲ４の格納データは、動きベクトルの
（１，０）に対応するブロックマッチング用データ、レ
ジスタＲ５の格納データは、動きベクトルの（−２，
０）に対応するブロックマッチング用データである。同
様に、レジスタＲ７の格納データは、動きベクトルの
（１，−３）に対応するブロックマッチング用データ、
レジスタＲ８の格納データは、動きベクトルの（−２，
−３）に対応するブロックマッチング用データである。

【００７８】また、このとき、レジスタＲ３，Ｒ６とＲ
９の格納データに対応するベクトルは計算の範囲を外れ
たため、ここで、レジスタＲ３，Ｒ６とＲ９を除く他の
６つのレジスタについてそれぞれレジスタＲ０に格納さ
れている注目ブロックＢＫ０の全画素データとの差分値
の和が計算され、この差分値の和がステップＳ２で計算
された値より小さければ、この値とそれに対応するベク
トルによって、ステップＳ２の計算結果が更新される。
逆に、ステップＳ３で算出された差分値の和の最小値が
ステップＳ２の記録値よりも大きい場合、計算結果の更
新はしない。

【００７９】上述したステップＳ１，Ｓ２及びＳ３の処
理によって、１つの注目ブロックＢＫ０に対して４９通
りのベクトルのうち、２１通りのベクトルについて評価
が行われた。次に、残りのベクトルの評価について説明
する。

【００８０】図１４、１５と１６は、ステップＳ４〜Ｓ
６の処理、即ち、探索範囲ＳＡにおける２ライン目の各
画素より行われるベクトル評価の処理を示している。ま
ず、図１４を参照しつつステップＳ４の処理について説
明する。なお、図１４に示す処理は、上記図１１に示す
ステップＳ１の処理より、さらに１ライン分の画素デー
タが入力された時点で行われる。

【００８１】図１４に示すように、このとき、注目ブロ
ックＢＫ０のデータが現フレームのデータを格納するデ
ータ記憶部１００において、最初のステップＳ１のとき
より、１ライン分シフトした位置に格納されている。こ
のため、注目ブロックＢＫ０の画素データを格納するレ
ジスタＲ０には、１ライン分ずらしたタップから読み出
された画素データが格納される。即ち、注目ブロックＢ
Ｋ０のデータの移動に追いかけてデータの取り込みが行
われる。なお、このとき、レジスタＲ０に取り込まれた
データが事実上変更されないので、上記ステップＳ１〜
Ｓ３で使用されていたレジスタＲ０の格納データをその
まま使用することも可能である。

【００８２】一方、レジスタＲ１〜Ｒ９に、上述したス
テップＳ１〜Ｓ３の処理と同じタップを用いて画素デー
タの取り込みが行われる。その結果、図１４に示すよう
に、レジスタＲ１〜Ｒ９に取り込まれた画素データは、
本来の探索範囲ＳＡから垂直方向に１ライン分下にずれ
ている。

【００８３】従って、この状況において、レジスタＲ１
の格納データは、動きベクトルの（３，２）に対応する
ブロックマッチング用データ、レジスタＲ２の格納デー
タは、動きベクトルの（０，２）に対応するブロックマ
ッチング用データ、レジスタＲ３の格納データは、動き
ベクトルの（−３，２）に対応するブロックマッチング
用データである。また、レジスタＲ４の格納データは、
動きベクトルの（３，−１）に対応するブロックマッチ
ング用データ、レジスタＲ５の格納データは、動きベク
トルの（０，−１）に対応するブロックマッチング用デ
ータ、レジスタＲ６の格納データは、動きベクトルの
（−３，−１）に対応するブロックマッチング用データ
である。

【００８４】一方、このとき、レジスタＲ７，Ｒ８とＲ
９の格納データがそれぞれ動きベクトルの（３，−
４），（０，−４）及び（−３，−４）に対応し、動き
ベクトルの探索範囲ＳＡから外れたので、ステップＳ４
において、これらのレジスタの格納データについて動き
ベクトルの評価を行わない。

【００８５】このように、ステップＳ４においてレジス
タＲ１〜Ｒ６の６つのレジスタの格納データについて、
それぞれレジスタＲ０に格納されている注目ブロックＢ
Ｋ０の全画素データとの差分値の和が計算され、この差
分値の和がこれまでに計算された最小値よりさらに小さ
ければ、この値とそれに対応するベクトルによって、動
きベクトルの推定結果の記録が更新される。

【００８６】次に、図１５を参照しつつ、ステップＳ５
の処理について説明する。ステップＳ５では、ステップ
Ｓ４に比べて、さらに１画素分のデータが入力され、デ
ータ記憶部１００において各データ記憶セルのデータが
１画素分だけ右にシフトする。

【００８７】このとき、前フレームの画素データが前の
各ステップのときと同じように、決められたタップから
読み出され、それぞれレジスタＲ１〜Ｒ９に格納され
る。このため、このときレジスタＲ１〜Ｒ９の格納され
た画素データがステップＳ４のときに比べて、１画素分
右にシフトした。なお、このとき、レジスタＲ０に格納
された画素データが更新せず、そのまま使用される。

【００８８】この状態において、レジスタＲ１の格納デ
ータは、動きベクトルの（２，２）に対応するブロック
マッチング用データ、レジスタＲ２の格納データは、動
きベクトルの（−１，２）に対応するブロックマッチン
グ用データであり、同様に、レジスタＲ３の格納データ
は、動きベクトルの（２，−１）に対応するブロックマ
ッチング用データ、レジスタＲ４の格納データは、動き
ベクトルの（−１，−１）に対応するブロックマッチン
グ用データである。それ以外のレジスタの格納データに
対応するベクトルがすべて評価の範囲から外れた。

【００８９】このため、ステップＳ５では、レジスタＲ
１，Ｒ２，Ｒ４とＲ５の格納データについてのみ、レジ
スタＲ０に格納された注目ブロックＢＫ０の画素データ
とのブロックマッチング処理によって、ベクトルの評価
を行う。当該評価の結果に応じて、動きベクトルの推定
結果の記録が更新される。

【００９０】次に、図１６を参照しつつ、ステップＳ６
の処理について説明する。ステップＳ６では、ステップ
Ｓ５に比べて、さらに１画素分のデータが入力され、デ
ータ記憶部１００において各データ記憶セルのデータが
１画素分だけ右にシフトする。

【００９１】このとき、前回と同じように、決められた
タップから読み出された各ブロックの画素データがレジ
スタＲ１〜Ｒ９に格納される。このため、Ｒ１〜Ｒ９の
格納された画素データがステップＳ５のときに比べて、
さらに１画素分右にシフトした。なお、このとき、レジ
スタＲ０に格納された画素データが更新せず、そのまま
使用される。

【００９２】この状態において、レジスタＲ１の格納デ
ータは、動きベクトルの（１，２）に対応するブロック
マッチング用データ、レジスタＲ２の格納データは、動
きベクトルの（−２，２）に対応するブロックマッチン
グ用データであり、同様に、レジスタＲ３の格納データ
は、動きベクトルの（１，−１）に対応するブロックマ
ッチング用データ、レジスタＲ４の格納データは、動き
ベクトルの（−２，−１）に対応するブロックマッチン
グ用データである。それ以外のレジスタの格納データに
対応するベクトルがすべて評価の範囲から外れた。

【００９３】このため、ステップＳ６では、レジスタＲ
１，Ｒ２，Ｒ４とＲ５の格納データについてのみ、レジ
スタＲ０に格納された注目ブロックＢＫ０の画素データ
とのブロックマッチング処理によって、ベクトルの評価
を行う。当該評価の結果に応じて、動きベクトルの推定
結果の記録が更新される。

【００９４】上述したステップＳ４〜Ｓ６の処理によっ
て、１４通りのベクトルの評価が行われる。ステップＳ
３までの処理に合わせて、３５通りのベクトルの評価が
終了した。次に、残り１４のベクトルの評価について説
明する。

【００９５】図１７〜図１９は、ステップＳ７〜Ｓ９の
処理を示している。即ち、動きベクトルを探索するため
の評価対象となる４９通りのベクトルのうち、残り１４
通りのベクトルの評価を示している。

【００９６】まず、図１７を参照しつつステップＳ７の
処理について説明する。なお、図１７に示す処理は、上
記図１４に示すステップＳ４の処理より、さらに１ライ
ン分の画素データが入力された時点で行われる。即ち、
図１１に示すステップＳ１の処理より、２ライン分の画
素データが入力された時点から実施される。

【００９７】このとき、注目ブロックＢＫ０のデータが
現フレームのデータを格納するデータ記憶部１００にお
いて、最初のステップＳ１のときより、２ライン分シフ
トした位置に格納されている。このため、注目ブロック
ＢＫ０の画素データを格納するレジスタＲ０には、２ラ
イン分ずらしたタップから読み出された画素データが格
納される。即ち、注目ブロックＢＫ０のデータの移動に
追いかけてデータの取り込みが行われる。なお、このと
き、レジスタＲ０に取り込まれたデータが事実上変更し
ないので、上記ステップＳ１〜Ｓ３及びステップＳ４〜
Ｓ６で使用されていたレジスタＲ０の格納データをその
まま使用することも可能である。

【００９８】一方、レジスタＲ１〜Ｒ９に、上述したス
テップＳ１〜Ｓ３及びステップＳ４〜Ｓ６の処理と同じ
タップを用いて画素データの取り込みが行われる。その
結果、図１７に示すように、レジスタＲ１〜Ｒ９に取り
込まれた画素データは、本来の探索範囲ＳＡから垂直方
向に２ライン分下にずれている。

【００９９】従って、この状況において、レジスタＲ１
の格納データは、動きベクトルの（３，１）に対応する
ブロックマッチング用データ、レジスタＲ２の格納デー
タは、動きベクトルの（０，１）に対応するブロックマ
ッチング用データ、レジスタＲ３の格納データは、動き
ベクトルの（−３，１）に対応するブロックマッチング
用データである。また、レジスタＲ４の格納データは、
動きベクトルの（３，−２）に対応するブロックマッチ
ング用データ、レジスタＲ５の格納データは、動きベク
トルの（０，−２）に対応するブロックマッチング用デ
ータ、レジスタＲ６の格納データは、動きベクトルの
（−３，−２）に対応するブロックマッチング用データ
である。

【０１００】一方、このとき、レジスタＲ７，Ｒ８とＲ
９の格納データがそれぞれ動きベクトルの（３，−
５），（０，−５）及び（−３，−５）に対応し、動き
ベクトルの評価範囲から外れたので、ステップＳ７にお
いて、これらのレジスタの格納データについてベクトル
の評価を行わない。

【０１０１】このように、ステップＳ７においてレジス
タＲ１〜Ｒ６の６つのレジスタの格納データについて、
それぞれレジスタＲ０に格納されている注目ブロックＢ
Ｋ０の全画素データとの差分値の和が計算され、この差
分値の和がこれまでに計算された最小値よりもさらに小
さければ、この値とそれに対応するベクトルによって、
動きベクトルの推定結果の記録が更新される。

【０１０２】次に、図１８を参照しつつ、ステップＳ８
の処理について説明する。ステップＳ８では、ステップ
Ｓ７に比べて、さらに１画素分のデータが入力され、デ
ータ記憶部１００において各データ記憶セルのデータが
１画素分だけ右にシフトする。

【０１０３】このとき、前フレームの画素データが前の
各ステップのときと同じように、決められたタップから
読み出され、それぞれレジスタＲ１〜Ｒ９に格納され
る。このため、このときレジスタＲ１〜Ｒ９の格納され
た画素データがステップＳ４のときに比べて、１画素分
右にシフトした。なお、このとき、レジスタＲ０に格納
された画素データが更新せず、そのまま使用される。

【０１０４】この状態において、レジスタＲ１の格納デ
ータは、動きベクトルの（２，１）に対応するブロック
マッチング用データ、レジスタＲ２の格納データは、動
きベクトルの（−１，１）に対応するブロックマッチン
グ用データであり、同様に、レジスタＲ３の格納データ
は、動きベクトルの（２，−２）に対応するブロックマ
ッチング用データ、レジスタＲ４の格納データは、動き
ベクトルの（−１，−２）に対応するブロックマッチン
グ用データである。それ以外のレジスタの格納データに
対応するベクトルがすべて評価の範囲から外れた。

【０１０５】このため、ステップＳ８では、レジスタＲ
１，Ｒ２，Ｒ４とＲ５の格納データについてのみ、レジ
スタＲ０に格納された注目ブロックＢＫ０の画素データ
とのブロックマッチング処理によって、ベクトルの評価
を行う。当該評価の結果に応じて、動きベクトルの推定
結果の記録が更新される。

【０１０６】次に、図１９を参照しつつ、ステップＳ９
の処理について説明する。ステップＳ９では、ステップ
Ｓ８に比べて、さらに１画素分のデータが入力され、デ
ータ記憶部１００において各データ記憶セルのデータが
１画素分だけ右にシフトする。

【０１０７】このとき、前回と同じように、決められた
タップから読み出された各ブロックの画素データがレジ
スタＲ１〜Ｒ９に格納される。このため、Ｒ１〜Ｒ９の
格納された画素データがステップＳ８のときに比べて、
さらに１画素分右にシフトした。なお、このとき、レジ
スタＲ０に格納された画素データが更新せず、そのまま
使用される。

【０１０８】この状態において、レジスタＲ１の格納デ
ータは、動きベクトルの（１，１）に対応するブロック
マッチング用データ、レジスタＲ２の格納データは、動
きベクトルの（−２，１）に対応するブロックマッチン
グ用データであり、同様に、レジスタＲ３の格納データ
は、動きベクトルの（１，−２）に対応するブロックマ
ッチング用データ、レジスタＲ４の格納データは、動き
ベクトルの（−２，−２）に対応するブロックマッチン
グ用データである。それ以外のレジスタの格納データに
対応するベクトルがすべて評価の範囲から外れた。

【０１０９】このため、ステップＳ９では、レジスタＲ
１，Ｒ２，Ｒ４とＲ５の格納データについてのみ、レジ
スタＲ０に格納された注目ブロックＢＫ０の画素データ
とのブロックマッチング処理によってベクトルの評価を
行う。当該評価の結果に応じて、動きベクトルの推定結
果の記録が更新される。

【０１１０】上述したステップＳ７〜Ｓ９の処理によっ
て、さらに１４通りのベクトルの評価が行われる。ステ
ップＳ６までの処理に合わせて、４９通りのベクトルの
評価がすべて行われた。

【０１１１】以上説明したように、ステップＳ１〜Ｓ９
の処理によって、評価対象となる４９通りのベクトルが
すべて評価される。そして、最後に残された動きベクト
ルの記録は、探索範囲ＳＡにおいて、注目ブロックＢＫ
０の各画素に対して差分値のの和がもっとも小さいベク
トル、即ち、動きベクトルの推定結果である。推定され
た動きベクトルに応じて、注目ブロックＢＫ０が探索範
囲ＳＡにおける移動方向と移動距離を知ることができ
る。こうして検出された動きベクトルは、例えば、動画
信号の圧縮処理に適用されることによって、高圧縮率で
動画信号の圧縮を実現できる。

【０１１２】本発明のデータ処理装置は、上述した動き
ベクトル推定処理に適用する他の応用例もある。その一
例として、一般の画像信号処理において、多数のタップ
を使用するフィルタ処理が考えられる。また、上述した
動きベクトルの推定において、データ記憶部１００にお
いて、合計２フレーム分程度の画素データを格納する記
憶容量があれば十分であるが、データ記憶部１００の記
憶容量が設計上許される限り大きく取ることができる。
この場合、一度に２フレーム以上の画像データを用いて
画像信号処理を実施することができる。

【０１１３】次に、本発明に係るデータ処理装置の第２
の実施形態について説明する。図２０は、本発明のデー
タ処理装置の第２の実施形態の一構成例を示すブロック
図である。図示のように、本実施形態のデータ処理装置
は、データ記憶部１００と、データ処理部１２０とによ
って構成されている。さらに、データ処理部１２０は、
第１段演算器１２０−１と、第２段演算器１２０−２と
によって構成されている。

【０１１４】図２０に示すように、本実施形態のデータ
処理装置において、データ記憶部１００には、現フレー
ムの画像信号と、その前後のフレームの画像信号が格納
されている。即ち、本実施形態の画像信号処理におい
て、現フレーム及び現フレームの前後１フレームずつ、
合計３フレーム分の画像信号が利用される。また、デー
タ処理部１２０は、第１段演算器１２０−１と第２段演
算器１２０−２から構成されている。

【０１１５】以下、図２０を参照しつつ、本実施形態の
データ処理装置の動作について説明する。本実施形態に
おいて、３フレーム分の画像データを用いて画像信号処
理を行う。そして、第１段演算器１２０−１と第２段演
算器１２０−２によって、それぞれクラス分類処理と、
クラス分類の結果に応じた適応型フィルタ処理が施され
る。

【０１１６】図示のように、この処理において少なくと
も３フレーム分の画像データがデータ記憶部１００に格
納されている。データ記憶部１００に、１画素ずつ画素
データが入力される。新しい画素データが入力するたび
に、データ記憶部１００において、各データ記憶セルの
データが後段のデータ記憶セルに転送される。これによ
って、合計３フレーム分の画像データがデータ記憶部１
００に格納される。

【０１１７】データ処理部１２０において、例えば、現
フレームの画素データとそれに続いて入力される後フレ
ームの画素データに基づいて、第１段演算器１２０−１
によって、前フレーム、現フレーム及び後フレームの画
像データに基づき、クラス分類処理が行われる。クラス
分類処理の結果が第２段演算器１２０−２に出力され
る。第２段演算器１２０−２においては、第１段演算器
１２０−１によって得られた分類結果に従って最適なフ
ィルタ係数が選択または計算され、分類処理後の画像デ
ータに対して、求められた最適なフィルタ係数を用いて
フィルタ処理が行われる。

【０１１８】本実施形態によれば、データ記憶部１００
において、本発明のデータ記憶セルを用いて、入力され
る画素データを保持しながら順次転送する。さらに、デ
ータ記憶セルの保持データを出力するためのワードゲー
ト及びワードゲートに接続されているビット線（タップ
線）が設けられているため、複数のデータ記憶セルから
同時にデータを読み出すことができる。このため、本実
施形態のデータ処理装置において、少なくとも２つのフ
レームにわたって複数の画素データを同時に読み出し
て、クラス分類処理が行われ、その分類の結果に従って
求められた最適なフィルタ係数に基づいてフィルタ処理
が行われるので、同時に大量の画素データを用いて高速
な画像信号処理を実現できる。

【０１１９】第３実施形態 図２１は本発明に係るデータ処理装置の第３の実施形態
を示す構成図である。図示のように、本例のデータ処理
装置は、データ記憶部１００とデータ処理部１２０によ
って構成されている。データ処理部１２０は、セレクタ
１２１，１２２、遅延回路１２３，１２４、特徴量抽出
回路１２５、適応アドレス生成回路１２６、遅延回路１
２７、及び評価値キャッシュ１２９によって構成されて
いる。本実施形態のデータ処理装置は、例えば、データ
記憶部１００に保持されている画像データに基づき、そ
の動きベクトルを推定する。

【０１２０】以下、本実施形態のデータ処理装置の各部
分の構成について説明する。図２１に示すように、デー
タ記憶部１００は、少なくとも２フレーム分の画像デー
タを記憶する複数のタップ付きシフトレジスタによって
構成されている。データ記憶部１００に画素データが順
次入力され、保持される。保持されている画素データが
出力側に順次シフトし、出力される。

【０１２１】データ記憶部１００において、記憶されて
いる画素データの特徴量を抽出するための特徴量抽出タ
ップ、動き推定演算用（ＭＥ演算用）タップ及び外部出
力用タップがそれぞれ設けられている。特徴量抽出タッ
プから読み出されるデータは、特徴量抽出回路１２５に
出力され、ＭＥ演算用タップから読み出されるデータ
は、それぞれセレクタを１２１、１２２を介してＭＥ評
価演算回路に出力される。また、外部出力用タップから
読み出されるデータは外部に出力され、例えば、他の画
像信号処理装置に供給される。なお、これらのデータ読
み出し用タップが、各画像フレーム毎に設けられてい
る。

【０１２２】データ処理部１２０は、前フレームの画像
データと現フレームの画像データに基づき、画像信号の
特徴量を抽出し、そして、抽出した特徴量に基づき、画
像データに対して所定の処理、例えば、動き推定処理を
行い、フレーム間の画像信号の動きベクトルを求める。

【０１２３】以下、データ処理部１２０の各構成部分に
ついて説明する。特徴量抽出回路１２５は、特注量抽出
タップから取得した前フレームの画素データと現フレー
ムの画像データとに基づき、１フレームの画像信号にお
いて、所定の領域の画像の特徴を抽出する。抽出された
特徴量は、適応アドレス生成回路１２６に出力されると
ともに、遅延回路１２７を介してＭＥ評価演算回路１２
８にも出力される。

【０１２４】適応アドレス生成回路１２６は、特徴量抽
出回路１２５によって抽出した特徴量に応じて、動き推
定を行うための読み出しアドレスを生成し、遅延回路１
２３を介してセレクタ１２１に供給するとともに、遅延
回路１２４を介してセレクタ１２２にも供給する。

【０１２５】セレクタ１２１は、ＭＥ演算用タップから
読み出した現フレームにある複数の画素データのうち、
適応アドレス生成回路１２６によって生成されたアドレ
スで指定された複数の画素データを選択し、ＭＥ評価演
算回路１２８に出力する。同様に、セレクタ１２２は、
ＭＥ演算用タップから読み出した前フレームにある複数
の画素データのうち、適応アドレス生成回路１２６によ
って生成されたアドレスで指定された複数の画素データ
を選択し、ＭＥ評価演算回路１２８に出力する。

【０１２６】ＭＥ評価演算回路１２８は、特徴量抽出回
路１２５によって抽出した画像の特徴量及びセレクタ１
２１と１２２によって選択された画素データに応じて、
１フレームの画像における所定の画像の動き推定を行
う。画像の動き推定は、例えば、１フレームにある所定
の探索領域において、ブロックマッチングを行い、前フ
レームの中にある所定の注目画像ブロックに対して、現
フレームの探索領域の中にこの注目画像ブロックにもっ
とも近いブロックの位置を求めて、それに応じて注目画
像ブロックの動きベクトルを推定する。

【０１２７】評価値キャッシュ１２９は、ＭＥ評価演算
回路１２８によって算出された所定の探索領域のブロッ
クマッチングの推定値を保持し、その中から最小値をを
求めて当該最小値が得られたブロックの位置から動きベ
クトルを求める。

【０１２８】なお、遅延回路１２３、１２４及び１２７
の遅延量は、特徴量抽出タップとＭＥ演算用タップの間
に画素データがシフトするための時間に対応して設定さ
れる。これによって、特徴量抽出タップから読み出した
画素データがＭＥ演算用タップにシフトしたときその値
が読み出され、セレクタ１２１及び１２２によって選択
されてＭＥ評価演算回路１２８に出力される。

【０１２９】次に、データ処理部１２０の動作について
説明する。上述した構成を持つデータ処理部１２０にお
いて、データ記憶部１００の特徴量抽出タップから読み
出した前フレーム及び現フレームの所定の領域の画素デ
ータに応じて、特徴量抽出回路１２５によって画像信号
の特徴量が抽出される。そして、ＭＥ評価演算回路１２
８において、抽出した特徴量に応じて、画像信号の動き
評価が行われる。

【０１３０】なお、特徴量抽出回路１２５によって抽出
した特徴量は、例えば、画像信号の特定の領域における
輝度レベルの勾配、色分布特性などが含まれる。注出し
た特徴量に基づき、画像の上記特定領域の動き推定がよ
り効率的に行うことが可能となる。例えば、ブロックマ
ッチング処理によって上記特定の領域における所定のブ
ロックの動きを推定するとき、上記特徴量に合わせても
っとも抽出した特徴量を表せる画素データをセレクタ１
２１及び１２２を用いて選択して、ＭＥ評価演算に用い
ることで、ＭＥ評価の精度を改善しながら、演算の処理
量を低減できる。

【０１３１】以上説明したように、本実施形態のデータ
処理装置において、画像信号の特徴量を推定し、推定し
た特徴量に応じて、例えば、ブロックマッチング処理に
よって動き評価演算を行うことにより、画像信号の動き
推定を高精度に行うことができる。さらに、特徴量を用
いることにより、動き推定の効率化を実現できる。

【０１３２】第４実施形態 図２２〜２５は本発明に係るデータ処理装置の第４の実
施形態を示す回路図であり、データ処理装置のデータ記
憶部に用いられるデータ記憶セルの他の構成例を示す回
路図である。

【０１３３】図２２は、データ記憶セルの第２の構成例
を示している。図示のように、本例のデータ記憶セル１
０ａは、図２に示すデータ記憶セル１０とほぼ同じ構成
を有するが、本例のデータ記憶セル１０ａでは、第２の
記憶ノードＮＤ２に接続されているキャパシタＣ２が省
略されている。

【０１３４】キャパシタＣ２によるデータの保持時間が
短い場合、Ｃ２の容量が小さくてもよい。例えば、イン
バータＩＮＶ２のゲート容量で記憶ノードＮＤ２のデー
タを必要な時間だけ保持することができる場合、キャパ
シタＣ２を省略することが可能である。例えば、図４示
すタイミングチャートの例では、キャパシタＣ２のデー
タ保持時間は、クロック信号ＣＫ２が立ち下がってか
ら、クロック信号ＣＫ１が立ち上がるまでの短い時間で
ある。このため、ノードＮＤ２のわずかの寄生容量で十
分データを保持することができ、キャパシタＣ２を省略
しても動作には支障を与えることはない。

【０１３５】この構成例のように、キャパシタＣ２を省
略することによって、データ記憶セル１０ａを構成する
素子の数を低減でき、セル面積の縮小により高密度化、
大容量化に貢献できる。

【０１３６】図２３は、データ記憶セルの第３の構成例
を示している。図示のように、本例のデータ記憶セル１
０ｂは、第２の記憶ノードＮＤ２と出力端子１２との間
に設けられているインバータＩＮＶ２が省略されてい
る。即ち、ノードＮＤ２が出力端子１２と直結され、キ
ャパシタＣ２の保持データがそのまま出力端子１２に出
力される。

【０１３７】本実施形態において、データ記憶セルを構
成するインバータＩＮＶ２は、ｐＭＯＳトランジスタと
ｎＭＯＳトランジスタからなるＣＭＯＳ型インバータで
あり、２つのトランジスタからなる。本例のデータ記憶
セル１０ｂでは、後段のインバータを省略し、その分キ
ャパシタＣ２の容量を大きくして、次段のデータ記憶セ
ルのキャパシタＣ１の電荷を抜いてゲート電位を反転さ
せ得る容量に設定される。これによって、インバータＩ
ＮＶ２がなくても、各データ記憶セルの間にデータを正
しく転送することができる。

【０１３８】本例のデータ記憶セル１０ｂにおいて、１
セル毎にインバータが１つしかないため、データをシフ
トするとき、１セル毎に格納データの論理が反転するの
で、読み出しデータに対して、１セル毎に極性を反転し
て処理を行う必要がある。なお、本構成例１０ｂのセル
面積は、トランジスタ２個分低減されるので、セル面積
の縮小により高密度化、大容量化を容易に実現できる。

【０１３９】図２４は、データ記憶セルの第４の構成例
を示している。図示のように、本例のデータ記憶セル１
０ｃでは、インバータＩＮＶ１の出力端子に接続されて
いるワードゲートＷＧが省略されている。

【０１４０】本実施形態のデータ処理装置において、デ
ータ記憶部１００を構成する複数のデータ記憶セルの
中、記憶データを外部に出力せず単に次段のデータ記憶
セルに転送するだけのものがある。このようなデータ記
憶セルは、本例のデータ記憶セル１０ｃを用いれば、デ
ータ転送だけの機能を実現できる。ワードゲートＷＧを
省略することによって、トランジスタ１個分の面積の削
減を実現できるほか、ビット線の引回しがなくなり、レ
イアウトの設計がしやすくなる。

【０１４１】図２５は、データ記憶セルの第５の構成例
を示している。図示のように、本例のデータ記憶セル１
０ｄは、ワードゲートＷＧ１の他に、ワードゲートＷＧ
２が設けられている。即ち、データ記憶セル毎に２つの
ワードゲートが設けられている。

【０１４２】図示のように、データ記憶セル１０ｄにお
いて、インバータＩＮＶ１の出力端子とビット線ＢＬと
の間にワードゲートＷＧ１が接続され、ノードＮＤ２と
ビット線ＢＬとの間にワードゲートＷＧ２が接続されて
いる。ワードゲートＷＧ１のゲートにワード線ＷＬ１が
接続され、ワードゲートＷＧ２のゲートにワード線ＷＬ
２が接続されている。

【０１４３】ワードゲートＷＧ１は、読み出し用ゲート
である。即ち、ワード線ＷＬ１をハイレベルに設定する
ことで、ワードゲートＷＧ１が導通する。このとき、イ
ンバータＩＮＶ１をによって反転されたキャパシタＣ１
の保持データがワードゲートＷＧ１を介してビット線Ｂ
Ｌに出力される。一方、ビット線ＢＬに書き込みデータ
を設定したあと、ワード線ＷＬ２をハイレベルに設定す
ることで、ワードゲートＷＧ２が導通し、ビット線ＢＬ
のデータがノードＮＤ２に書き込まれる。

【０１４４】上述したように、本例のデータ記憶セル１
０ｄにおいて、ビット線ＢＬが読み出しと書き込み両方
で共用される。読み出しのとき、ノードＮＤ１の保持デ
ータの論理反転データがワードゲートＷＧ１を介してビ
ット線ＢＬに読み出され、書き込みのとき、ビット線Ｂ
Ｌに入力したデータがワードゲートＷＧ２を介してノー
ドＮＤ２に書き込まれる。このように、本例のデータ記
憶セル１０ｄを用いてデータ記憶部１００を構成する場
合、データ転送の途中で記憶データの書き換えを実現で
きる。

【０１４５】

【発明の効果】以上説明したように、本発明のデータ処
理装置によれば、入力データを順次転送するデータ記憶
セルを用いて、大容量のデータを記憶することによっ
て、画像データのような一定のタイミングで順次送られ
てくるデータを逐次入力してシフトさせていくことで、
データの時間的な前後関係をデータ記憶部における空間
的位置関係に置き換えることができる。各データ記憶セ
ルに保持データを外部に出力するビット線（タップ）を
設けることで、データ記憶部の任意の位置からデータを
取り出すことができ、アドレスなどを考慮せずに画面上
一定の位置関係にある複数の画素データを同時に読み出
すことができ、画像信号処理の高速化と効率化を実現で
きる。通常のメモリ装置において、複数のデータを読み
出す際にアドレスを変えながら必要なデータ数だけ読み
出し動作を繰り返す必要があり、タイミングの制約によ
っては読み出せるデータの数が制限されてしまう。これ
に対して、本発明によれば、多数のデータを同時に読み
出せるので、時間的な制約が少なく、タイミング的に余
裕が生まれる。この時間的な余裕は、データ読み出し後
の処理に割り当てることができ、特に多数のデータを用
いて信号処理を行う場合には有利である。また、本発明
のデータ処理装置によれば、画像信号の特徴を抽出し、
抽出した特徴に基づいて画像の動き推定を行うことによ
り、動き推定の演算量を低減でき、動き推定処理の効率
化と高速化を実現できる。また、本発明のデータ処理装
置によれば、複数のデータを同時に扱って、例えば動画
像の動きベクトル推定やフィルタ処理などを行う処理回
路を用いれば、種々の信号処理を簡単に実現できる。さ
らに、本発明によれば、データ記憶部を構成するための
データ記憶セルとして、ダイナミックにデータを保持す
るセル構造を導入することで、通常のフリップフロップ
構造によるデータ記憶装置に比べて、高密度化、大容量
化を容易に実現できる利点がある。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の第１の実施形態
を示すブロック図である。

【図２】データ処理装置におけるデータ記憶部１００を
構成するためのデータ記憶セルの一構成例を示す回路図
及びその模式図である。

【図３】データ記憶部１００の一構成例を示す回路図で
ある。

【図４】データ記憶部１００の動作を示すタイミングチ
ャートである。

【図５】前フレームにおける探索範囲と現フレームにお
ける注目ブロックとの位置関係を示す図である。

【図６】フレーム単位で入力される画像データ及び画像
データがデータ記憶部１００に格納されているときの様
子を示す図である。

【図７】注目ブロックの画素及びこれらの画素のデータ
がデータ記憶部１００に記憶された位置を示す図であ
る。

【図８】注目ブロックを用いて探索範囲における探索処
理を示す概念図である。

【図９】探索処理によって求められた動きベクトルの例
を示す図である。

【図１０】動きベクトル推定処理を示すフローチャート
である。

【図１１】探索範囲の１ライン目における１画素目から
のブロックマッチング処理を示す図である。

【図１２】探索範囲の１ライン目における２画素目から
のブロックマッチング処理を示す図である。

【図１３】探索範囲の１ライン目における３画素目から
のブロックマッチング処理を示す図である。

【図１４】探索範囲の２ライン目における１画素目から
のブロックマッチング処理を示す図である。

【図１５】探索範囲の２ライン目における２画素目から
のブロックマッチング処理を示す図である。

【図１６】探索範囲の２ライン目における３画素目から
のブロックマッチング処理を示す図である。

【図１７】探索範囲の３ライン目における１画素目から
のブロックマッチング処理を示す図である。

【図１８】探索範囲の３ライン目における２画素目から
のブロックマッチング処理を示す図である。

【図１９】探索範囲の３ライン目における３画素目から
のブロックマッチング処理を示す図である。

【図２０】本発明に係るデータ処理装置の第２の実施形
態におけるクラス分類処理を示す図である。

【図２１】本発明に係るデータ処理装置の第３の実施形
態を示す構成図である。

【図２２】本発明のデータ処理装置を構成するデータ記
憶セルの第２の構成例を示す回路図である。

【図２３】本発明のデータ処理装置を構成するデータ記
憶セルの第３の構成例を示す回路図である。

【図２４】本発明のデータ処理装置を構成するデータ記
憶セルの第４の構成例を示す回路図である。

【図２５】本発明のデータ処理装置を構成するデータ記
憶セルの第５の構成例を示す回路図である。

【符号の説明】

１０，１０ａ，１０ｂ，１０ｃ，１０ｄ…データ記憶セ
ル、 １００…データー記憶部、 １２０…データ処理部。

フロントページの続き (72)発明者 大塚 秀樹 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B047 EA01 EA09 EB05 5B057 CA12 CA16 CC02 CH01 CH08 CH11 CH14 DB02 DC08 DC32 5L096 EA35 HA04 HA07

Claims (16)

【特許請求の範囲】
1. 【請求項１】入力端子から入力されたデータを第１のク
   ロック信号に応じたタイミングで取り込み、取り込んだ
   データを保持する第１のデータ保持手段と、 上記第１のデータ保持手段によって保持されたデータを
   第２のクロック信号に応じたタイミングで取り込んで保
   持し、保持されたデータを出力端子に出力する第２のデ
   ータ保持手段と、 上記第１のデータ保持手段によって保持されたデータを
   データ線を介して外部に出力するデータ出力手段とを含
   む複数のデータ記憶セルが直列接続され、上記複数のデ
   ータ記憶セルの記憶データを複数の上記データ線を介し
   て、各々外部に出力するデータ記憶部と、 上記データ記憶部にある複数の上記データ記憶セルから
   出力されたデータに応じて所定のデータ処理を行うデー
   タ処理部とを有するデータ処理装置。
2. 【請求項２】上記第１のデータ保持手段は、上記入力端
   子と第１の記憶ノードとの間に設けられ、上記第１のク
   ロック信号に応じて導通または遮断し、導通時に上記入
   力端子から入力されたデータを上記第１の記憶ノードに
   入力する第１の転送ゲートと、 上記第１の記憶ノードに接続され、上記第１の転送ゲー
   トを介して入力されたデータを保持する第１のキャパシ
   タと、 入力端子が上記第１の記憶ノードに接続されている第１
   のインバータとを有する請求項１記載のデータ処理装
   置。
3. 【請求項３】上記第２のデータ保持手段は、上記第１の
   インバータの出力端子と第２の記憶ノードとの間に設け
   られ、上記第２のクロック信号に応じて導通または遮断
   し、導通時に上記第１のインバータの出力端子から出力
   されたデータを上記第２の記憶ノードに入力する第２の
   転送ゲートと、 上記第２の記憶ノードに接続され、上記第２の転送ゲー
   トを介して入力されたデータを保持する第２のキャパシ
   タとを有する請求項２記載のデータ処理装置。
4. 【請求項４】上記第２のデータ保持手段は、上記第１の
   インバータの出力端子と第２の記憶ノードとの間に設け
   られ、上記第２のクロック信号に応じて導通または遮断
   し、導通時に上記第１のインバータの出力端子から出力
   されたデータを上記第２の記憶ノードに入力する第２の
   転送ゲートと、 入力端子が上記第２の記憶ノードに接続されている第２
   のインバータとを有する請求項２記載のデータ処理装
   置。
5. 【請求項５】上記第２のデータ保持手段は、上記第１の
   インバータの出力端子と第２の記憶ノードとの間に設け
   られ、上記第２のクロック信号に応じて導通または遮断
   し、導通時に上記第１のインバータの出力端子から出力
   されたデータを上記第２の記憶ノードに入力する第２の
   転送ゲートと、 上記第２の記憶ノードに接続され、上記第２の転送ゲー
   トを介して入力されたデータを保持する第２のキャパシ
   タと、 入力端子が上記第２の記憶ノードに接続されている第２
   のインバータとを有する請求項２記載のデータ処理装
   置。
6. 【請求項６】上記データ出力手段は、上記第１のインバ
   ータの出力端子とデータ線との間に設けられ、データ読
   み出し信号に応じて導通または遮断し、導通時に上記第
   １のインバータの出力端子からの出力データを上記デー
   タ線に出力するデータ出力ゲートを有する請求項２記載
   のデータ処理装置。
7. 【請求項７】上記データ線と上記第２の記憶ノードとの
   間に設けられ、データ書き込み信号に応じて導通または
   遮断し、導通時に上記データ線のデータを上記第２の記
   憶ノードに入力するデータ入力ゲートをさらに有する請
   求項６記載のデータ処理装置。
8. 【請求項８】上記データ入力ゲートが上記データ線から
   上記第２の記憶ノードにデータを入力するとき、上記第
   ２の転送ゲートは遮断状態に保持される請求項７記載の
   データ処理装置。
9. 【請求項９】上記データ記憶部には、連続して入力され
   る少なくとも第１と第２の２つのフレームの画像信号が
   記憶され、 上記データ処理部は、上記データ記憶部に記憶されてい
   る上記２つのフレームの画像信号のうち、上記第２のフ
   レームの所定の位置にある注目ブロックと上記第１のフ
   レームにある所定の探索領域において、ブロックマッチ
   ング処理によって上記探索領域における上記注目ブロッ
   クに画素成分がもっとも近い領域を探索し、当該探索結
   果に応じて、上記注目ブロックの動きベクトルを求める
   請求項１記載のデータ処理装置。
10. 【請求項１０】上記データ処理部は、上記第２のフレー
    ムにおける注目ブロックに対応する各画素のデータを記
    憶するデータ記憶セルからの読み出しデータを保持する
    注目ブロックレジスタと、 上記第１のフレームにおける探索領域に対応する各画素
    のデータを記憶するデータ記憶セルからの読み出しデー
    タを上記注目ブロックと同じ大きさのブロック単位に分
    割して保持する複数の探索領域レジスタと、 上記注目ブロックレジスタの各画素データと上記各探索
    領域レジスタの各画素データとに基づき、各画素毎に画
    素データの差の絶対値の和を求める演算手段と、 上記探索領域における各探索位置毎に算出された上記注
    目ブロックレジスタと上記探索領域レジスタの全画素デ
    ータの差の絶対値の和がもっとも小さい探索位置の座標
    に基づき、上記注目ブロックの動きベクトルを算出する
    手段とを有する請求項１記載のデータ処理装置。
11. 【請求項１１】上記データ処理部は、上記データ記憶部
    において新しい画素データが入力される度に上記ブロッ
    クブロックマッチング処理を行い、上記注目ブロックの
    動きベクトルを求める請求項９記載のデータ処理装置。
12. 【請求項１２】上記データ記憶部には、連続して入力さ
    れる少なくとも第１、第２と第３の３つのフレームの画
    像信号が記憶され、 上記データ処理部は、上記データ記憶部に記憶されてい
    る３つのフレームの画像データに基づき、画像の所定の
    特性を抽出する第１の演算手段と、 上記第１の演算手段によって抽出された上記画像の特性
    に基づいて設定された最適なフィルタ係数を用いて、上
    記画像データに対して所定のフィルタ処理を行う第２の
    演算手段とを有する請求項１記載のデータ処理装置。
13. 【請求項１３】上記第１の演算手段は、上記画像データ
    に基づき、クラス分類処理を行う請求項１２記載のデー
    タ処理装置。
14. 【請求項１４】上記データ記憶部には、連続して入力さ
    れる少なくとも第１と第２の２つのフレームの画像信号
    が記憶され、 上記データ処理部には、上記データ記憶部に記憶されて
    いる上記画像信号に応じて、上記画像の特徴量を抽出す
    る特徴量抽出手段と、 上記特徴量抽出手段によって抽出した上記特徴量に応じ
    て、上記特徴量に対応する適応アドレスを生成する適応
    アドレス生成手段と、 上記適応アドレス生成手段によって生成された上記適応
    アドレスに応じて、上記データ記憶部から所定の画素デ
    ータを読み出し、当該読み出したデータに応じて、上記
    画像信号を処理する処理手段とを有する請求項１記載の
    データ処理装置。
15. 【請求項１５】上記特徴量抽出手段によって抽出した上
    記特徴量に応じて、上記データ記憶部から読み出した画
    素データから所定の画素データを選択する選択手段を有
    する請求項１４記載のデータ処理装置。
16. 【請求項１６】上記処理手段は、上記特徴量抽出手段に
    よって抽出した特徴量及び上記適応アドレスに応じて、
    第１と第２のフレームから読み出した所定の画素データ
    に応じて、上記画像信号の動きベクトルを求める請求項
    １４記載のデータ処理装置。