JP2003330437A - 画素数変換装置 - Google Patents
画素数変換装置Info
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- JP2003330437A JP2003330437A JP2002136648A JP2002136648A JP2003330437A JP 2003330437 A JP2003330437 A JP 2003330437A JP 2002136648 A JP2002136648 A JP 2002136648A JP 2002136648 A JP2002136648 A JP 2002136648A JP 2003330437 A JP2003330437 A JP 2003330437A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 22
- 238000005070 sampling Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 101100350628 Arabidopsis thaliana PLL3 gene Proteins 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 102100033040 Carbonic anhydrase 12 Human genes 0.000 description 1
- 101000867855 Homo sapiens Carbonic anhydrase 12 Proteins 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Image Processing (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 オーバーサンプリングして間引く方式の画素
数変換回路において、デジタル７２０ｐ入力の水平拡大
処理を行う場合に、入力クロックの２逓倍サンプリング
では動作周波数が非常に高速になり対応が困難である。 【解決手段】 入力クロック周波数の１．５逓倍のクロ
ックで一度オーバーサンプリングして、同一値をサンプ
ルする３サンプルに１回のタイミングで伝達関数が（Ｚ
０＋Ｚ−１）／２のフィルタを掛ける構成とし、動作周
波数を下げる。
数変換回路において、デジタル７２０ｐ入力の水平拡大
処理を行う場合に、入力クロックの２逓倍サンプリング
では動作周波数が非常に高速になり対応が困難である。 【解決手段】 入力クロック周波数の１．５逓倍のクロ
ックで一度オーバーサンプリングして、同一値をサンプ
ルする３サンプルに１回のタイミングで伝達関数が（Ｚ
０＋Ｚ−１）／２のフィルタを掛ける構成とし、動作周
波数を下げる。
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号の画素数
を変換して、液晶等のマトリクス表示装置に供給する画
素数変換装置に関するものである。
を変換して、液晶等のマトリクス表示装置に供給する画
素数変換装置に関するものである。
【０００２】
【従来の技術】液晶ディスプレイをはじめとするマトリ
クス型ディスプレイは表示画素数が例えば１０２４×７
６８のように明確に決められているため、原画像が表示
画素数より少ない場合、画面をフルに使用して画像を表
示するためには画素数を拡大しなければならない。
クス型ディスプレイは表示画素数が例えば１０２４×７
６８のように明確に決められているため、原画像が表示
画素数より少ない場合、画面をフルに使用して画像を表
示するためには画素数を拡大しなければならない。
【０００３】原画像を表示画素数に変換する方法として
は、例えば特開平９-２４７５８８に開示しているよう
に、オーバーサンプリングしてから間引く方法が提案さ
れている。
は、例えば特開平９-２４７５８８に開示しているよう
に、オーバーサンプリングしてから間引く方法が提案さ
れている。
【０００４】
【発明が解決しようとする課題】入力信号がＢＳデジタ
ル放送で採用されているデジタル７２０ｐ(ドットクロ
ック：７４．２５ＭＨｚ、解像度：１２８０ドット×７
２０ライン)で、映像を出力するパネルがＷＸＧＡ(解像
度：１３６６ドット×７６８ライン)の場合、水平有効
ドット数とパネルのドット数が一致していないため、パ
ネルの全画面に映像信号を表示するには、入力信号を拡
大処理して表示する必要がある。通常オーバーサンプリ
ングはｎ倍（ｎ＝２，３，４．．．．）で行うが、オー
バーサンプリングを一番小さい２倍としてもサンプリン
グ周波数が１４８．５ＭＨｚと非常に高速となり、半導
体等で画素数変換回路を実現する際に、最高動作周波数
の制約上対応が困難である。
ル放送で採用されているデジタル７２０ｐ(ドットクロ
ック：７４．２５ＭＨｚ、解像度：１２８０ドット×７
２０ライン)で、映像を出力するパネルがＷＸＧＡ(解像
度：１３６６ドット×７６８ライン)の場合、水平有効
ドット数とパネルのドット数が一致していないため、パ
ネルの全画面に映像信号を表示するには、入力信号を拡
大処理して表示する必要がある。通常オーバーサンプリ
ングはｎ倍（ｎ＝２，３，４．．．．）で行うが、オー
バーサンプリングを一番小さい２倍としてもサンプリン
グ周波数が１４８．５ＭＨｚと非常に高速となり、半導
体等で画素数変換回路を実現する際に、最高動作周波数
の制約上対応が困難である。
【０００５】本発明は前記問題点に鑑み、簡易な構成で
デジタル720Ｐ入力の拡大処理に対応可能な画素数変換
装置を提供することを目的とする。
デジタル720Ｐ入力の拡大処理に対応可能な画素数変換
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を解決する為
に、本発明の画素数変換装置は、入力クロック周波数の
１．５逓倍のクロックでオーバーサンプリングを行い、
同一値をサンプルする３サンプルに１回のタイミング
で、伝達関数が（Ｚ０＋Ｚ−１）／２のフィルタを掛け
る簡易な構成で動作周波数を低くし、デジタル720Ｐ入
力の拡大処理を可能としたものである。
に、本発明の画素数変換装置は、入力クロック周波数の
１．５逓倍のクロックでオーバーサンプリングを行い、
同一値をサンプルする３サンプルに１回のタイミング
で、伝達関数が（Ｚ０＋Ｚ−１）／２のフィルタを掛け
る簡易な構成で動作周波数を低くし、デジタル720Ｐ入
力の拡大処理を可能としたものである。
【０００７】
【発明の実施の形態】以下に、本発明の第１の実施例に
おける装置について、図１を用いて説明する。
おける装置について、図１を用いて説明する。
【０００８】（実施の形態１）以下に、本発明の請求項
１及び請求項２に記載された発明の実施の形態につい
て、図１を用いて説明する。図１は本発明の実施の形態
のブロック構成図である。
１及び請求項２に記載された発明の実施の形態につい
て、図１を用いて説明する。図１は本発明の実施の形態
のブロック構成図である。
【０００９】符号１は入力信号のクロック周波数でサン
プリングする手段（Ｄフリップフロップ）である。符号
２は入力信号のクロック周波数を二分周する分周器であ
る。符号４はＰＬＬであり、前記分周器２の出力をリフ
ァランス入力とし、ＰＬＬ４の出力周波数を三分周する
符号３の分周期の出力をフィードバック入力とする。
プリングする手段（Ｄフリップフロップ）である。符号
２は入力信号のクロック周波数を二分周する分周器であ
る。符号４はＰＬＬであり、前記分周器２の出力をリフ
ァランス入力とし、ＰＬＬ４の出力周波数を三分周する
符号３の分周期の出力をフィードバック入力とする。
【００１０】この構成により、ＰＬＬ４の出力周波数
は、入力信号のクロック周波数の１．５倍の周波数とな
る。符号５は前記入力信号のクロック周波数でサンプリ
ングする手段１の出力を、前記ＰＬＬ４の出力周波数で
オーバーサンプリングする手段である。
は、入力信号のクロック周波数の１．５倍の周波数とな
る。符号５は前記入力信号のクロック周波数でサンプリ
ングする手段１の出力を、前記ＰＬＬ４の出力周波数で
オーバーサンプリングする手段である。
【００１１】以上のように構成された本実施の形態１に
おいて、その動作を説明する。入力信号の水平有効ドッ
ト数が１２８０ドットであり、Ｄフリップフロップ１に
て入力信号のサンプリングクロック７４．２５ＭＨｚで
サンプリングされる。また、サンプリングクロックは分
周器２にて３７．１２５ＭＨｚに分周され、ＰＬＬ３の
リファレンスに入力される。ＰＬＬ３の出力は分周器３
にて１／３に分周されＰＬＬ３のフィードバックに入力
される。ＰＬＬ３のリファレンスとフィードバックが同
じ周波数になるように動作することから、ＰＬＬ３の出
力クロックは３７．１２５ＭＨｚの３倍つまり１１１．
３７５ＭＨｚとなる。
おいて、その動作を説明する。入力信号の水平有効ドッ
ト数が１２８０ドットであり、Ｄフリップフロップ１に
て入力信号のサンプリングクロック７４．２５ＭＨｚで
サンプリングされる。また、サンプリングクロックは分
周器２にて３７．１２５ＭＨｚに分周され、ＰＬＬ３の
リファレンスに入力される。ＰＬＬ３の出力は分周器３
にて１／３に分周されＰＬＬ３のフィードバックに入力
される。ＰＬＬ３のリファレンスとフィードバックが同
じ周波数になるように動作することから、ＰＬＬ３の出
力クロックは３７．１２５ＭＨｚの３倍つまり１１１．
３７５ＭＨｚとなる。
【００１２】このように入力信号のサンプリングクロッ
クを１．５逓倍したクロックでＤフリップフロップ５に
よりリサンプルを行うことにより、入力信号の水平有効
ドット数は１２８０×１．５＝１９２０ドットとなり、
後段にて従来例に示すように間引き処理を行い、最終的
に水平有効ドット数１３６６ドットを得ることができ
る。 （実施の形態２）以下に、本発明の請求項３及び請求項
４に記載された発明の実施の形態について、図２，３を
用いて説明する。図２は本発明の実施の形態２のブロッ
ク構成図である。
クを１．５逓倍したクロックでＤフリップフロップ５に
よりリサンプルを行うことにより、入力信号の水平有効
ドット数は１２８０×１．５＝１９２０ドットとなり、
後段にて従来例に示すように間引き処理を行い、最終的
に水平有効ドット数１３６６ドットを得ることができ
る。 （実施の形態２）以下に、本発明の請求項３及び請求項
４に記載された発明の実施の形態について、図２，３を
用いて説明する。図２は本発明の実施の形態２のブロッ
ク構成図である。
【００１３】符号６は伝達関数が（Ｚ０＋Ｚ−１）／２
のフィルタであり、符号７は前記符号５の出力に対し、
３サンプルに１回のタイミングで前記フィルタ６をかけ
る切換え手段である。図３は本発明の方式によるデジタ
ル７２０ｐインターフェースのタイミング図である。発
明実施の形態１のように、ただ単にリサンプルするだけ
では、リサンプルされた結果は図２に示すＤフリップフ
ロップ２出力のように、データが不連続になってしま
う。そのために３ドットに１ドットは前後のサンプルか
ら求めた内分値を用いることで、データの不連続を防
ぐ。
のフィルタであり、符号７は前記符号５の出力に対し、
３サンプルに１回のタイミングで前記フィルタ６をかけ
る切換え手段である。図３は本発明の方式によるデジタ
ル７２０ｐインターフェースのタイミング図である。発
明実施の形態１のように、ただ単にリサンプルするだけ
では、リサンプルされた結果は図２に示すＤフリップフ
ロップ２出力のように、データが不連続になってしま
う。そのために３ドットに１ドットは前後のサンプルか
ら求めた内分値を用いることで、データの不連続を防
ぐ。
【００１４】以上説明した様に本実施の形態２では入力
クロック周波数の１．５逓倍のクロックでオーバーサン
プリングを行い、同一値をサンプルする３サンプルに１
回のタイミングで、伝達関数が（Ｚ０＋Ｚ−１）／２の
フィルタを掛けるという構成により、より高画質にデジ
タル720Ｐ入力の拡大処理を行うことが可能というメリ
ットがある。
クロック周波数の１．５逓倍のクロックでオーバーサン
プリングを行い、同一値をサンプルする３サンプルに１
回のタイミングで、伝達関数が（Ｚ０＋Ｚ−１）／２の
フィルタを掛けるという構成により、より高画質にデジ
タル720Ｐ入力の拡大処理を行うことが可能というメリ
ットがある。
【００１５】
【発明の効果】以上のように本発明によれば、入力クロ
ック周波数の１．５逓倍のクロックで一度オーバーサン
プリングを行い、同一値をサンプルする３サンプルに１
回のタイミングで、伝達関数が（Ｚ０＋Ｚ−１）／２の
フィルタを掛ける簡易な構成で動作周波数を低くし、デ
ジタル720Ｐ入力の拡大処理が可能な画素数変換装置を
提供することができるという有利な効果が得られる。
ック周波数の１．５逓倍のクロックで一度オーバーサン
プリングを行い、同一値をサンプルする３サンプルに１
回のタイミングで、伝達関数が（Ｚ０＋Ｚ−１）／２の
フィルタを掛ける簡易な構成で動作周波数を低くし、デ
ジタル720Ｐ入力の拡大処理が可能な画素数変換装置を
提供することができるという有利な効果が得られる。
【図１】本発明の実施の形態１における画素数変換装置
のブロック構成図
のブロック構成図
【図２】本発明の実施の形態２における画素数変換装置
のブロック構成図
のブロック構成図
【図３】デジタル７２０ｐインターフェースのタイミン
グ図
グ図
１ Ｄフリップフロップ１
２ ２分周器
３ ３分周器
４ ＰＬＬ
５ Ｄフリップフロップ２
６ フィルタ
７ 切換え手段
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H093 NA16 NC13 ND49 ND60
5B057 CA12 CA16 CB12 CB16 CC01
CD07 CD09 CH08
5C058 AA05 BA12 BB06 BB08 BB25
5C082 AA01 AA02 AA39 BC19 BD02
BD09 CA21 CA33 CA34 CA84
CA85 CB01 DA01 MM02 MM04
Claims (4)
- 【請求項１】 入力信号をオーバーサンプリングして間
引く方式により、水平の解像度変換を行う画素数変換装
置であって、入力クロック周波数の１．５逓倍のクロッ
クで一度オーバーサンプリングしその後間引き処理を行
うことを特徴とする画素数変換装置。 - 【請求項２】 入力信号をオーバーサンプリングして間
引く方式により、水平の解像度変換を行う画素数変換装
置であって、入力信号のクロックでサンプリングする手
段１と、二分周器２と、三分周器３と、ＰＬＬ４と、入
力信号のクロックの１．５逓倍のクロックでオーバーサ
ンプリングする手段５とを備えることを特徴とする画素
数変換装置。 - 【請求項３】 入力信号をオーバーサンプリングして間
引く方式により、水平の解像度変換を行う画素数変換装
置であって、入力クロック周波数の１．５逓倍のクロッ
クで一度オーバーサンプリングしてその後間引き処理を
する際に、３サンプルに１回のタイミングで伝達関数
（Ｚ０＋Ｚ−１）／２のフィルタをかけることを特徴と
する画素数変換装置。 - 【請求項４】 入力信号をオーバーサンプリングして間
引く方式により、水平の解像度変換を行う画素数変換装
置であって、入力信号のクロックでサンプリングする手
段１と、二分周器２と、三分周器３と、ＰＬＬ４と、入
力信号のクロックの１．５逓倍のクロックでオーバーサ
ンプリングする手段５と、伝達関数が（Ｚ０＋Ｚ−１）
／２のフィルタ６と、３サンプルに１回のタイミングで
前記フィルタ６をかける切換え手段７とを備えることを
特徴とする画素数変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002136648A JP2003330437A (ja) | 2002-05-13 | 2002-05-13 | 画素数変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002136648A JP2003330437A (ja) | 2002-05-13 | 2002-05-13 | 画素数変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003330437A true JP2003330437A (ja) | 2003-11-19 |
Family
ID=29698612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002136648A Pending JP2003330437A (ja) | 2002-05-13 | 2002-05-13 | 画素数変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003330437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100383841C (zh) * | 2004-12-30 | 2008-04-23 | 鸿富锦精密工业（深圳）有限公司 | 基于低端锁相环调节虚拟像素时钟的装置及方法 |
-
2002
- 2002-05-13 JP JP2002136648A patent/JP2003330437A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100383841C (zh) * | 2004-12-30 | 2008-04-23 | 鸿富锦精密工业（深圳）有限公司 | 基于低端锁相环调节虚拟像素时钟的装置及方法 |
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