JP2003308247A

JP2003308247A - メモリーカード

Info

Publication number: JP2003308247A
Application number: JP2002111689A
Authority: JP
Inventors: Masahiro Nakanishi; 雅浩中西; Tomoaki Izumi; 智紹泉; Keisuke Sakai; 敬介坂井; Toshiyuki Honda; 利行本多; Juichi Shiyouraiden; 重一小来田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-04-15
Filing date: 2002-04-15
Publication date: 2003-10-31

Abstract

(57)【要約】【課題】従来のメモリーカードにおいては、データの
読み書き処理（特に書き込み処理）に付随する処理、つ
まり空き領域確保の為のプリイレーズに要する時間が相
当かかるためメモリーカードの書き込み速度（パフォー
マンス）を向上させることが困難であるという課題があ
った。【解決手段】ホストインタフェース部１１と、少なく
とも２つの不揮発性メモリー１７（Ｆ０）、１８（Ｆ
１）と、不揮発性メモリー制御部１２と、前記不揮発性
メモリー１２から読み出された所望のアドレス管理情報
を記憶する揮発性メモリー１６とを備え、前記不揮発性
メモリー制御部１２がＦ０に書き込み処理等のデータア
クセスを行うことと時間的に並行してＦ１に対してイレ
ーズ処理を行いイレーズ処理した事を一時的に記憶す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、書き換え可能な不
揮発性メモリーを搭載したメモリーカードに関し、特に
不揮発性メモリのアドレス管理情報を不揮発性メモリー
に記憶し、そのアドレス管理情報のうちの必要部分のみ
を揮発性メモリーに読み出して使用するメモリーカード
に関する。

【０００２】

【従来の技術】上述したような、アドレス管理情報を不
揮発性メモリーに記憶してそのアドレス管理情報のうち
の必要部分のみを揮発性メモリーに読み出して使用する
メモリーカードは、特開２００１−１４２７７４号公報
に記載されたものが知られている。

【０００３】図９は従来のメモリーカードの構造を示し
ており、図９において９１はホストインタフェース部、
９２は不揮発性メモリー制御部、９３はバスシーケンス
制御部、９４は読み書き制御部、９５はプリイレーズ制
御部、９６は揮発性メモリー（ＲＡＭ等）、９７は不揮
発性メモリである。なお不揮発性メモリー９７は一般的
にフラッシュメモリーと呼ばれているメモリーに相当
し、基本特性（オーバーライトが出来ない、或いは書き
込み回数に制限がある等）については典型的なフラッシ
ュメモリーに従うものとし、特性についての説明は省略
する。図１０は従来のメモリーカードの書き込み処理の
タイムチャートを示す。図１１は従来のメモリーカード
における不揮発性メモリー９７のアドレスマップを示
す。図１２は従来のメモリーカードのアドレス変換テー
ブルの構造を示しており、基本的には論理アドレス（０
〜１０２３）を物理アドレス（０〜１０２３）に変換す
る為に、各論理アドレスに相当する論理ブロック番号毎
（１Ｗｏｒｄ毎）に物理ブロック番号（物理アドレスに
相当）とアロケーションフラグをもつ。アロケーション
フラグとは、その１Ｗｏｒｄ中のビット番号０〜９に記
憶された物理ブロック番号（物理アドレス）に有効なデ
ータが既にアロケートされているか否かを識別するフラ
グである。

【０００４】以上のように構成されたメモリーカードに
ついて、以下、その動作を述べる。なお、メモリーカー
ドの書き込み速度（以下パフォーマンスとする）を中心
に説明する。まず外部（ホスト）からの書き込み指示に
応じてホストインタフェース部９１が不揮発性メモリー
制御部９２にデータと論理アドレスを送出し、読み書き
制御部９４は論理アドレスに応じてデータの書き込み先
の領域を決定する。例えば前記論理アドレスが不揮発性
メモリー９７の中のデータ領域＃１に対応していれば、
読み書き制御部９４はその領域に対応するアドレス変換
情報であるアドレス変換テーブルＡＴ＃１を不揮発性メ
モリー９７から読み出し揮発性メモリー９６に格納す
る。この読み出し処理時間は図１０のタイムチャートの
中の開始時刻直後の処理に対応する。ここで、不揮発
性メモリー９７のアドレスマップは図１１に示す通りで
あり、データ領域とアドレス変換情報領域とからなる。
データ領域とは、外部（ホスト）から読み書きされるデ
ータ（音楽データや画像データなどのいわゆるコンテン
ツ情報）を格納する領域であり、一方アドレス変換情報
領域とは、データの論理アドレスに対応する物理アドレ
スを決めるアドレス変換テーブル等の管理情報を格納す
る領域である。各アドレス変換テーブル（ＡＴ＃１〜Ａ
Ｔ＃ｎ）の構造は図１２に示す通りである。各アドレス
変換テーブルは消去単位である任意ブロックの中に存在
し、例えばブロック内がページ１からページＮとすると
ページ１（例えば２ＫＢｙｔｅ）を使用して一つのアド
レス変換テーブルを構成する。例えばアドレス変換情報
領域の先頭ブロックのページ１にＡＴ＃１を、その次の
ブロックのページ１にＡＴ＃２を対応させ、各ブロック
のページ１以外のページは不使用で構わない。図１０の
タイムチャートの中の開始時刻直後の処理において読
み出されたアドレス変換テーブルＡＴ＃１は揮発性メモ
リー９６に一時記憶され、不揮発性メモリー制御部９２
がその内容を調べる。具体的には図１２の論理ブロック
番号（ホストインタフェース部９１が指定した論理アド
レスであり、ここでは例えば論理ブロック番号０とす
る）に対応する１Ｗｏｒｄ中のアロケーションフラグを
チェックし、未アロケートの場合は、この１Ｗｏｒｄ中
の物理ブロック番号に対応する図１１のデータ領域＃１
の物理アドレスをプリイレーズし（図１０のに対
応）、この領域にデータを書き込み（図１０のに対
応）、この１Ｗｏｒｄ中のアロケーションフラグをアロ
ケート済み状態（値０）に更新した後に不揮発性メモリ
ー９７にアドレス変換テーブルＡＴ＃１を書き戻す（図
１０のに対応）。一方、図１２の論理ブロック番号
（ホストインタフェース部９１が指定した論理アドレス
であり、ここでは例えば論理ブロック番号０とする）に
対応する１Ｗｏｒｄ中のアロケーションフラグをチェッ
クし、既にアロケート済みの場合は、論理ブロック番号
０から１０２３までの全領域（図１１のデータ領域＃１
の全領域）に対応する物理ブロック番号（図１１のデー
タ領域＃１の物理アドレスに対応）を調べ、アロケート
済みでない物理ブロック番号（ここでは例えば物理ブロ
ック番号１０とする）を探しだし、物理ブロック番号１
０に対応する図１１のデータ領域＃１の物理アドレスを
プリイレーズし（図１０のに対応）、この領域にデー
タを書き込み（図１０のに対応）、論理ブロック番号
０の１Ｗｏｒｄ中の物理ブロック番号の部分に物理ブロ
ック番号１０を記録し、更に以前物理ブロック番号１０
が記録されていた論理ブロック番号の１Ｗｏｒｄ中の物
理ブロック番号の部分を、以前論理ブロック番号０の物
理ブロック番号の部分に記憶されていた物理ブロック番
号値に変更すると共にアロケーションフラグを未アロケ
ート状態（値１）にする。そして不揮発性メモリー９７
にアドレス変換テーブルＡＴ＃１を書き戻す（図１０の
に対応）。つまり、毎回の書き込みにおいて、常に図
１０の〜が１セットとなる動作をする。なお、読み
書き制御部９４は図１０の、、を制御するブロッ
クであり、一方プリイレーズ制御部９５は図１０のを
制御するブロックである。またバスシーケンス制御部９
３は、読み書き制御部９４及びプリイレーズ制御部９５
それぞれのバスアクセスにおいてバス競合がおきないよ
うに調停するブロックである。

【０００５】

【発明が解決しようとする課題】上述のメモリーカード
においては、データの読み書き処理（特に書き込み処
理）に付随する処理、つまり空き領域確保の為のプリイ
レーズに要する時間が相当かかるためメモリーカードの
書き込み速度（パフォーマンス）を向上させることが困
難であるという課題があった。

【０００６】本発明は、パフォーマンス向上の為に、従
来、データ書き込み前に行っていた空き領域確保処理
（プリイレーズ）に要する時間の短縮を目的とする。

【０００７】更に、電源等の異常状態によって、書き込
み先の領域が正しくイレーズ（空き領域確保）がなされ
なかった場合においても、大幅にパフォーマンスを劣化
させることなく正しく書き込みを行えるようにすること
を目的とする。

【０００８】更に、不揮発性メモリの信頼性向上を目的
として、不必要なイレーズ処理を回避することを目的と
する。

【０００９】

【課題を解決するための手段】この課題を解決するため
に、本発明は、ホストインタフェース部と、少なくとも
２つの不揮発性メモリー（Ｆ０，Ｆ１）と、不揮発性メ
モリー制御部と、前記不揮発性メモリから読み出された
所望のアドレス管理情報を記憶する揮発性メモリーとを
備え、前記不揮発性メモリー制御部がＦ０に書き込み処
理等のデータアクセスを行うことと時間的に並行してＦ
１に対してイレーズ処理を行いイレーズ処理した事を一
時的に記憶するものである。

【００１０】また本発明は、ホストインタフェース部
と、少なくとも２つの不揮発性メモリー（Ｆ０，Ｆ１）
と、不揮発性メモリー制御部と、前記不揮発性メモリか
ら読み出された所望のアドレス管理情報を記憶する揮発
性メモリーとを備え、前記不揮発性メモリー制御部がＦ
０に書き込み処理等のデータアクセスを行うことと時間
的に並行してＦ１に対してイレーズ処理を行いイレーズ
処理した事を一時的に記憶すると共に、前記不揮発性メ
モリー制御部もしくは前記少なくとも２つの揮発性メモ
リー（Ｆ０，Ｆ１）が、前記少なくとも２つの不揮発性
メモリー（Ｆ０，Ｆ１）に書き込み処理を行う前に書き
込み先の領域が正しくイレーズされているかどうかをチ
ェックするものである。

【００１１】また本発明は、ホストインタフェース部
と、少なくとも２つの不揮発性メモリー（Ｆ０，Ｆ１）
と、不揮発性メモリー制御部と、前記不揮発性メモリか
ら読み出された所望のアドレス管理情報を記憶する揮発
性メモリーとを備え、前記不揮発性メモリー制御部もし
くは前記少なくとも２つの揮発性メモリー（Ｆ０，Ｆ
１）が、前記少なくとも２つの不揮発性メモリー（Ｆ
０，Ｆ１）に書き込み処理を行う前に書き込み先の領域
が正しくイレーズされているかどうかをチェックすると
ともに、前記不揮発性メモリー制御部が、前記少なくと
も２つの不揮発性メモリー（Ｆ０，Ｆ１）の所定領域を
イレーズした際に、前記揮発性メモリーに読み出されて
いる少なくとも一つのアドレス管理テーブルの所定ビッ
トに対してイレーズ完了情報を記憶するものである。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図４を用いて説明する。

【００１３】（実施の形態１）図１は本発明のメモリー
カードの一実施例における構成図を示し、図１において
１１はホストインタフェース部、１２は不揮発性メモリ
ー制御部、１３はバスシーケンス制御部、１４は読み書
き制御部、１５はイレーズ制御部、１６は揮発性メモリ
ー（ＲＡＭ等）、１７は不揮発性メモリー（Ｆ０）、１
８は不揮発性メモリー（Ｆ１）である。図２は本発明の
メモリーカードの一実施例における書き込み処理のタイ
ムチャートを示す。図３は本発明のメモリーカードの一
実施例における不揮発性メモリー１７，１８のアドレス
マップを示す。図４は本発明のメモリーカードの一実施
例におけるイレーズ制御レジスタを示す。なお、イレー
ズ制御レジスタはイレーズ制御部１５内に存在するレジ
スタである。また、アドレス変換テーブルは従来のもの
（図１２）と同様である。

【００１４】以上のように構成されたメモリーカードに
ついて、以下、その動作を述べる。なお、基本的な動作
は従来のメモリーカードと同様であるので、相違点を中
心に説明する。従来におけるプリイレーズの処理はデ
ータライトの前に常に発生したが、本発明の実施の形
態１では、不揮発性メモリーとして不揮発性メモリー１
７（Ｆ０）と不揮発性メモリー１８（Ｆ１）の２つを設
け、一方の不揮発性メモリでデータライト処理が行われ
ることに併行して他方の不揮発性メモリでイレーズ処理
（以降バックグラウンド処理）を行う（図２の時間Ｔ１
のに相当）という点がポイントとなる。具体的な動作
としては、図２の時間Ｔ１（開始時刻直後）の不揮発性
メモリー１７（Ｆ０）側の動作においては従来同様にＡ
ＴリードからＡＴライトまでの一連の動作を行う。
即ちプリイレーズを含む。一方不揮発性メモリー１８
（Ｆ１）側においては、まずＡＴリードによって図１
２に示すアドレス変換テーブル（ＡＴ＃１〜ＡＴ＃ｎ）
のアロケーションフラグをチェックして未アロケート状
態の物理ブロック番号（ここでは例えば物理ブロック番
号０とする）に対応する物理ブロックの消去を行い（図
２の時間Ｔ１のＦ１側のバックグラウンドイレーズ
）、図４のイレーズ制御レジスタの一時的イレーズ完
了フラグ（物理ブロック番号０のビット位置）をイレー
ズ完了状態にする。即ちバックグラウンドイレーズに
よって消去された物理ブロックがどこであったかを一時
的に記憶させる。次に図２の時間Ｔ２のＦ１側における
処理について説明する。まずホストインタフェース部１
１が書き込み指示した論理アドレスに基づいて不揮発性
メモリー制御部１２が対応するアドレス変換テーブルを
揮発性メモリー１６に読み出し、図１２の論理ブロック
番号（ホストインタフェース部９１が指定した論理アド
レスであり、ここでは例えば論理ブロック番号０とす
る）に対応する１Ｗｏｒｄ中のアロケーションフラグを
チェックする。アロケート済みでない場合は、１Ｗｏｒ
ｄ中の物理ブロック番号に対応する図４のイレーズ制御
レジスタのビットをチェックしイレーズ完了状態であれ
ば、従来のようなプリイレーズ処理を実行しない。即
ち、図２の時間Ｔ２のＦ１側のシーケンスに示すよう
に、すぐにデータライトに移行する。もし図４のイレ
ーズ制御レジスタの対応ビットがイレーズ未完了の場合
は、従来のようにプリイレーズを行った上で、データ
ライトを行う。一方、図１２の論理ブロック番号（ホ
ストインタフェース部９１が指定した論理アドレスであ
り、ここでは例えば論理ブロック番号０とする）に対応
する１Ｗｏｒｄ中のアロケーションフラグをチェック
し、既にアロケート済みの場合は、従来のように論理ブ
ロック番号０から１０２３までの全領域（図１１のデー
タ領域＃１の全領域）に対応する物理ブロック番号（図
１１のデータ領域＃１の物理アドレスに対応）を調べ、
アロケート済みでない物理ブロック番号（ここでは例え
ば物理ブロック番号１０とする）を探しだす。この時、
この物理ブロック番号に対応する図４のイレーズ制御レ
ジスタのビットをチェックしイレーズ完了状態であれ
ば、従来のようなプリイレーズ処理を実行しないし、イ
レーズ未完了状態であれば、プリイレーズ処理を行う。
その後の処理については従来と同様である。以上よう
に、バックグラウンドイレーズ処理によって、未アロ
ケート状態の物理ブロックを消去して、消去したかどう
かを図４に示すイレーズ制御レジスタによって記憶させ
ることによって、従来必ず必要であったプリイレーズ処
理を省略することができるので、図２の時間Ｔ２，Ｔ
３，Ｔ４のように時間Ｔ１より短縮され、結果として書
き込み速度（パフォーマンス）を向上させることができ
る。なお、ライトしようとする領域が必ず消去済みであ
る保証はないので、当然データライトの前にプリイレ
ーズが入る場合もある。しかし従来と比較すると、ラ
イトしようとする領域がバックグラウンドイレーズに
よって消去済みの場合もある（プリイレーズが不要の
場合もある）ので、平均的にみてパフォーマンス向上を
図ることができる。なお以上述べた効果は、書き込み態
様がＦ０、Ｆ１、Ｆ０，Ｆ１…と続く場合に限る。言い
換えれば連続的にＦ０側、もしくはＦ１側に集中した場
合に対応できない。そこで、アドレス変換テーブルＡＴ
＃１が管理するデータ領域は両方の不揮発性メモリー１
７（Ｆ０），１８（Ｆ１）にまたがる形で管理できるよ
うにすればよい。例えば図４ではページ１内のセクター
０の領域のみを使用していたが、セクター１にもアドレ
ス変換テーブルＡＴ＃１と同様の情報をもたせることに
よって、管理できるデータ領域の範囲を、図３の不揮発
性メモリー１７（Ｆ０）のデータ領域＃１と不揮発性メ
モリー１８（Ｆ１）のデータ領域＃１の２つを同時に管
理できる。このことにより、書き込み態様が連続的にＦ
０側、もしくはＦ１側に集中した場合においてもバック
グラウンドイレーズの効果を得ることができる。

【００１５】（実施の形態２）図５は本発明のメモリー
カードの一実施例の書き込み処理のタイムチャートを示
す。図６は本発明のメモリーカードの一実施例のイレー
ズ制御１５部内のイレーズベリファイ処理のタイムチャ
ートを示す。図７は本発明のメモリーカードの一実施例
のイレーズ制御１５部内のイレーズベリファイ処理を行
う回路ブロックを示す。図７において７１はＯＲゲー
ト、７２はＡＮＤゲート、７３はプリセット付きＤフリ
ップフロップ、７４はＤフリップフロップである。なお
メモリーカードの構成図は、実施の形態１（図１）と同
様であるので省略する。

【００１６】以上のように構成されたメモリーカードに
ついて、以下、その動作を述べる。実施の形態１（図
１）と異なる点は、図１のイレーズ制御部１５が図５の
イレーズベリファイを実行する点である。これを実行
する目的は、電源異常等の原因によってバックグランド
イレーズの処理で正しく消去されなかった場合などに
おいても正しくデータライトができるように、イレー
ズの確認を行うことである。このような異常状態は稀で
あるので、通常は図５に示すようにデータライト前に
イレーズベリファイを実行するだけであるが、異常状
態が起きてライトしようとする領域が正しく消去されて
いなかった場合はイレーズベリファイの後にプリイレ
ーズが介挿されることとなる。この判断を行う回路が
図７に示す回路である。まず今からライトしようとする
物理ブロックの全領域を１Ｂｙｔｅずつ不揮発性メモリ
ー１７（Ｆ０）あるいは１８（Ｆ１）からリードする
（図６のリードデータ）。この領域の先頭アドレスがリ
ードされる直前にリードスタートフラグがＯＮされ、最
終アドレスがリードされた直後にリードエンドフラグが
ＯＮされる。その間、各Ｂｙｔｅ毎に発生するリードク
ロックによって、順番にリードデータがリードされる。
図７において、リードスタート時にはプリセット付きＤ
フリップフロップ７３はプリセット端子ＳがＯＮされる
ことによりその出力は値１となりＡＮＤゲート７２の一
方の入力に入力される。全領域が正しく消去されている
場合は全Ｂｙｔｅが値１であるので、ＡＮＤゲート７２
の他方の入力も値１が入力され続ける事になるので、リ
ードエンド時にＤフリップフロップ７４によって値１が
ラッチされ、消去確定フラグがＯＮ状態となる。一方、
全領域が正しく消去されていない場合は、消去されてい
ないＢｙｔｅがリードされた時にＡＮＤゲート７２の出
力が値０となる為、その時点でプリセット付きＤフリッ
プフロップ７３の出力が値０となり、リードエンド時に
Ｄフリップフロップ７４によって値０がラッチされ、消
去確定フラグがＯＦＦ状態となる。以上のように、図７
に示す回路によって、正しくイレーズ（空き領域確保）
が行われたかどうかを、書き込み前にチェックする仕組
みを備えたことにより、電源異常等の原因によってバッ
クグランドイレーズの処理で正しく消去されなかった
場合などにおいても正しくデータライトができる。な
お、以上の説明では、イレーズベリファイを行う仕組
みを不揮発性メモリー制御部１２（イレーズ制御部１
５）側にもたせたが、この仕組みを、不揮発性メモリー
１７（Ｆ０）、１８（Ｆ１）側にもたせても同様に実施
可能である。

【００１７】（実施の形態３）図８は本発明のメモリー
カードの一実施例におけるアドレス変換テーブルの構造
を示す。なおメモリーカードの全体構成図は、実施の形
態２（図１）と同様であるので省略する。

【００１８】以上のように構成されたメモリーカードに
ついて、以下、その動作を述べる。基本的な動作は実施
の形態２（図５に示したタイムチャート）と同様であ
る。実施の形態２と異なる点は、不揮発性メモリー１７
（Ｆ０）、１８（Ｆ１）に格納されているアドレス変換
テーブルの構造であり、実施の形態２（もしくは実施の
形態１）では図４に示す構造であったのに対して、実施
の形態３では図８に示す構造であり、イレーズ完了フラ
グが追加された点が異なる。このフラグを備える目的
は、バックグランドイレーズのイレーズ処理を必要最
小限に抑えることによって、不揮発性メモリー１７（Ｆ
０）、１８（Ｆ１）の信頼性を向上させることである。
言い換えれば、実施の形態１や２においては、イレーズ
処理を行った事を図４のイレーズ制御レジスタに記憶し
ていたので、一度電源がＯＦＦされるとその情報が消え
てしまう。即ち、一度バックグランドイレーズのイレ
ーズ処理によって消去された領域でも、電源ＯＦＦの後
に再度電源ＯＮして動作を再開した場合、再度消去（無
駄な消去を）することがある。その結果、消去回数が多
くなってしまい、そのことが原因で不揮発性メモリー１
７（Ｆ０）、１８（Ｆ１）の寿命が短くなるといった弊
害があった。実施の形態３では、この弊害を回避する為
に、バックグランドイレーズのイレーズ処理によって
消去された際に、アドレス変換テーブル中に消去完了フ
ラグをＯＮし、このフラグがＯＮの時は、再度消去させ
ないようにする為に不揮発性メモリー１７（Ｆ０）、１
８（Ｆ１）に記録するようにした。これにより、電源Ｏ
ＦＦの後に再度電源ＯＮして動作を再開した場合でも、
無駄な消去を回避でき、結果的に実施の形態２よりも不
揮発性メモリー１７（Ｆ０）、１８（Ｆ１）の信頼性を
向上させることができる。

【００１９】

【発明の効果】以上のように本発明によれば、バックグ
ラウンドイレーズ処理によってデータ書き込み前にシリ
ーズに行っていた空き領域確保処理（プリイレーズ）が
不要となり、書き込み速度（パフォーマンス）を向上す
ることができる。

【００２０】更に、電源等の異常状態によって、書き込
み先の領域が正しくイレーズ（空き領域確保）がなされ
なかった場合においても、大幅にパフォーマンスを劣化
させることなく正しく書き込みを行えるようにすること
ができる。

【００２１】更に、アドレス変換テーブル内部にイレー
ズ完了フラグをもたせることにより、必要最小限の消去
処理が実現でき結果として不揮発性メモリの寿命（信頼
性）を向上させることができる。

【図面の簡単な説明】

【図１】本発明のメモリーカードの一実施例の形態によ
る構成図

【図２】本発明のメモリーカードの一実施例の形態によ
る書き込み処理のタイムチャート

【図３】本発明のメモリーカードの一実施例の形態によ
る不揮発性メモリー１７，１８のアドレスマップを示す
図

【図４】本発明のメモリーカードの一実施例の形態によ
るイレーズ完了レジスタを示す図

【図５】本発明のメモリーカードの一実施例の形態によ
る書き込み処理のタイムチャート

【図６】本発明のメモリーカードの一実施例の形態によ
るイレーズ制御１５部内のイレーズベリファイ処理のタ
イムチャート

【図７】本発明のメモリーカードの一実施例の形態によ
るイレーズ制御１５部内のイレーズベリファイ処理を行
う回路ブロック図

【図８】本発明のメモリーカードの一実施例の形態によ
るアドレス変換テーブルの構造図

【図９】従来のメモリーカードの構成図

【図１０】従来のメモリーカードの書き込み処理のタイ
ムチャート

【図１１】従来のメモリーカードの不揮発性メモリー９
７のアドレスマップを示す図

【図１２】従来のメモリーカードのアドレス変換テーブ
ルの構造図

【符号の説明】

１１、９１ホストインタフェース部１２、９２不揮発性メモリー制御部１３、９３バスシーケンス制御部１４、９４読み書き制御部１５イレーズ制御部１６揮発性メモリー１７不揮発性メモリー（Ｆ０）１８不揮発性メモリー（Ｆ１）７１ＯＲゲート７２ＡＮＤゲート７３プリセット付きＤフリップフロップ７４Ｄフリップフロップ９５プリイレーズ制御部９７不揮発性メモリー

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｋ 19/07 Ｇ０６Ｋ 19/00 Ｎ (72)発明者坂井敬介大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者本多利行大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者小来田重一大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5B018 GA01 GA04 HA01 HA23 MA24 NA06 5B035 BB09 CA29 5B060 CA12

Claims

【特許請求の範囲】

【請求項１】ホストインタフェース部と、少なくとも
２つの不揮発性メモリー（Ｆ０，Ｆ１）と、不揮発性メ
モリー制御部と、前記不揮発性メモリから読み出された
所望のアドレス管理情報を記憶する揮発性メモリーとを
備え、前記不揮発性メモリー制御部がＦ０に書き込み処理等の
データアクセスを行うことと時間的に並行してＦ１に対
してイレーズ処理を行いイレーズ処理した事を一時的に
記憶することを特徴とするメモリーカード。
【請求項２】前記アドレス管理情報が、前記少なくと
も２つの不揮発性メモリー（Ｆ０，Ｆ１）の全領域を分
割してそれらの分割領域毎にアドレス管理を行うアドレ
ス管理テーブル群からなり、前記ホストインタフェース
部が指示する前記少なくとも２つの不揮発性メモリー
（Ｆ０，Ｆ１）へのアクセス領域に応じて前記アドレス
管理テーブル群から選択的に一つ乃至は複数のアドレス
管理テーブルが前記不揮発性メモリーに読み出されるこ
とを特徴とする請求項１記載のメモリーカード。
【請求項３】前記アドレス管理情報が有する少なくと
も一つのアドレス管理テーブルが、前記少なくとも２つ
の不揮発性メモリー（Ｆ０，Ｆ１）のそれぞれの領域に
またがるアドレス空間を管理することを特徴とする請求
項２記載のメモリーカード。
【請求項４】前記不揮発性メモリー制御部が、読み書
き制御部とイレーズ制御部とバスシーケンス部を備え、
前記バスシーケンス部が前記ホストインタフェースが検
出した前記少なくとも２つの不揮発性メモリー（Ｆ０，
Ｆ１）への読み書き指示に応じて前記少なくとも２つの
不揮発性メモリー（Ｆ０，Ｆ１）の内の一方の不揮発性
メモリー（例えばＦ０）に読み書き指示を送出する共
に、他方の不揮発性メモリー（例えばＦ１）に対してイ
レーズ指示を送出することによって、前記少なくとも２
つの不揮発性メモリー（Ｆ０，Ｆ１）がほぼ同時刻に読
み書き処理とイレーズ処理を実行することを特徴とする
請求項３記載のメモリーカード。
【請求項５】ホストインタフェース部と、少なくとも
２つの不揮発性メモリー（Ｆ０，Ｆ１）と、不揮発性メ
モリー制御部と、前記不揮発性メモリから読み出された
所望のアドレス管理情報を記憶する揮発性メモリーとを
備え、前記不揮発性メモリー制御部がＦ０に書き込み処理等の
データアクセスを行うことと時間的に並行してＦ１に対
してイレーズ処理を行いイレーズ処理した事を一時的に
記憶すると共に、前記不揮発性メモリー制御部もしくは
前記少なくとも２つの揮発性メモリー（Ｆ０，Ｆ１）
が、前記少なくとも２つの不揮発性メモリー（Ｆ０，Ｆ
１）に書き込み処理を行う前に書き込み先の領域が正し
くイレーズされているかどうかをチェックすることを特
徴とするメモリーカード。
【請求項６】前記アドレス管理情報が、前記少なくと
も２つの不揮発性メモリー（Ｆ０，Ｆ１）の全領域を分
割してそれらの分割領域毎にアドレス管理を行うアドレ
ス管理テーブル群からなり、前記ホストインタフェース
部が指示する前記少なくとも２つの不揮発性メモリー
（Ｆ０，Ｆ１）へのアクセス領域に応じて前記アドレス
管理テーブル群から選択的に一つ乃至は複数のアドレス
管理テーブルが前記不揮発性メモリーに読み出されるこ
とを特徴とする請求項５記載のメモリーカード。
【請求項７】前記アドレス管理情報が有する少なくと
も一つのアドレス管理テーブルが、前記少なくとも２つ
の不揮発性メモリー（Ｆ０，Ｆ１）のそれぞれの領域に
またがるアドレス空間を管理することを特徴とする請求
項６記載のメモリーカード。
【請求項８】前記不揮発性メモリー制御部が、読み書
き制御部とイレーズ制御部とバスシーケンス部を備え、
前記バスシーケンス部が前記ホストインタフェースが検
出した前記少なくとも２つの不揮発性メモリー（Ｆ０，
Ｆ１）への読み書き指示に応じて前記少なくとも２つの
不揮発性メモリー（Ｆ０，Ｆ１）の内の一方の不揮発性
メモリー（例えばＦ０）に読み書き指示を送出する共
に、他方の不揮発性メモリー（例えばＦ１）に対してイ
レーズ指示を送出することによって、前記少なくとも２
つの不揮発性メモリー（Ｆ０，Ｆ１）がほぼ同時刻に読
み書き処理とイレーズ処理を実行することを特徴とする
請求項７記載のメモリーカード。
【請求項９】ホストインタフェース部と、少なくとも
２つの不揮発性メモリー（Ｆ０，Ｆ１）と、不揮発性メ
モリー制御部と、前記不揮発性メモリから読み出された
所望のアドレス管理情報を記憶する揮発性メモリーとを
備え、前記不揮発性メモリー制御部もしくは前記少なく
とも２つの揮発性メモリー（Ｆ０，Ｆ１）が、前記少な
くとも２つの不揮発性メモリー（Ｆ０，Ｆ１）に書き込
み処理を行う前に書き込み先の領域が正しくイレーズさ
れているかどうかをチェックするとともに、前記不揮発
性メモリー制御部が、前記少なくとも２つの不揮発性メ
モリー（Ｆ０，Ｆ１）の所定領域をイレーズした際に、
前記揮発性メモリーに読み出されている少なくとも一つ
のアドレス管理テーブルの所定ビットに対してイレーズ
完了情報を記憶することを特徴とするメモリーカード。
【請求項１０】前記アドレス管理情報が、前記少なく
とも２つの不揮発性メモリー（Ｆ０，Ｆ１）の全領域を
分割してそれらの分割領域毎にアドレス管理を行うアド
レス管理テーブル群からなり、前記ホストインタフェー
ス部が指示する前記少なくとも２つの不揮発性メモリー
（Ｆ０，Ｆ１）へのアクセス領域に応じて前記アドレス
管理テーブル群から選択的に一つ乃至は複数のアドレス
管理テーブルが前記不揮発性メモリーに読み出されるこ
とを特徴とする請求項９記載のメモリーカード。
【請求項１１】前記アドレス管理情報が有する少なく
とも一つのアドレス管理テーブルが、前記少なくとも２
つの不揮発性メモリー（Ｆ０，Ｆ１）のそれぞれの領域
にまたがるアドレス空間を管理することを特徴とする請
求項１０記載のメモリーカード。
【請求項１２】前記不揮発性メモリー制御部が、読み
書き制御部とイレーズ制御部とバスシーケンス部を備
え、前記バスシーケンス部が前記ホストインタフェース
が検出した前記少なくとも２つの不揮発性メモリー（Ｆ
０，Ｆ１）への読み書き指示に応じて前記少なくとも２
つの不揮発性メモリー（Ｆ０，Ｆ１）の内の一方の不揮
発性メモリー（例えばＦ０）に読み書き指示を送出する
共に、他方の不揮発性メモリー（例えばＦ１）に対して
イレーズ指示を送出することによって、前記少なくとも
２つの不揮発性メモリー（Ｆ０，Ｆ１）がほぼ同時刻に
読み書き処理とイレーズ処理を実行することを特徴とす
る請求項１１記載のメモリーカード。