JP2003298238A - インバーテット・マイクロ・ビア - Google Patents
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- H05K2203/0554—Metal used as mask for etching vias, e.g. by laser ablation
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- H05K2203/06—Lamination
- H05K2203/061—Lamination of previously made multilayered subassemblies
Abstract
(57)【要約】
【課題】 プリント回路板（ＰＣＢ）用の半製品構造と
その半製品を形成する方法を提供すること。 【解決手段】 半製品構造は、第１の上部フォイル・シ
ート、第１の下部フォイル・シート、および両シートの
間に配置された第１の誘電体シートを有する第１の複合
シートを備える。第１の複合シートは、所望の材料の組
合せを有する。第１の上部フォイル・シートは、ＰＣＢ
の外部層として最終的に用いられる。第１の下部フォイ
ル・シート内には、第１の誘電体シートを通過して第１
の上部フォイルの下面まで延びる第１のマイクロ・ビア
・ホールが形成されている。第１の導電層が、第１のマ
イクロ・ビア・ホールを形成する第１の誘電体シートの
表面上に形成されている。その結果、第１の導電性経路
が、第１の上部フォイル・シートから第１の下部フォイ
ル・シートまで、インバーテット・マイクロ・ビアを用
いて形成されている。
その半製品を形成する方法を提供すること。 【解決手段】 半製品構造は、第１の上部フォイル・シ
ート、第１の下部フォイル・シート、および両シートの
間に配置された第１の誘電体シートを有する第１の複合
シートを備える。第１の複合シートは、所望の材料の組
合せを有する。第１の上部フォイル・シートは、ＰＣＢ
の外部層として最終的に用いられる。第１の下部フォイ
ル・シート内には、第１の誘電体シートを通過して第１
の上部フォイルの下面まで延びる第１のマイクロ・ビア
・ホールが形成されている。第１の導電層が、第１のマ
イクロ・ビア・ホールを形成する第１の誘電体シートの
表面上に形成されている。その結果、第１の導電性経路
が、第１の上部フォイル・シートから第１の下部フォイ
ル・シートまで、インバーテット・マイクロ・ビアを用
いて形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、プリント回路板
（ＰＣＢ）の製造に関し、より詳細には、ＰＣＢの機能
を高めるためのマイクロ・ビアの利用を高めることに関
する。
（ＰＣＢ）の製造に関し、より詳細には、ＰＣＢの機能
を高めるためのマイクロ・ビアの利用を高めることに関
する。
【０００２】
【従来の技術】ＰＣＢ内の表面実装部品のサイズを縮小
することが引き続き求められている。高密度インター・
コネクトを用いることで、ＰＣＢとＰＣＢ内部品の間で
機能の整合性が高まる。
することが引き続き求められている。高密度インター・
コネクトを用いることで、ＰＣＢとＰＣＢ内部品の間で
機能の整合性が高まる。
【０００３】現在のマイクロ・ビア技術は、現在の設計
を引き続き小型化することを制限しており、最適な信号
機能のために受動部品を効果的に配置することをますま
す要求している。マイクロ・ビア・サイズに対する工業
的な制約、パッドおよびライン幅の制約によって、外部
層表面の効果的な利用が制限されている。組立て中に複
雑さが増加するため、ファイン・ピッチ技術およびデバ
イスの取り付けを成功させることに関連する問題を伴
う。「ビルド・アップ」技術を用いることは適当ではな
い。一つには、はんだ球の問題および材料の不整合があ
るためである。ビルド・アップ技術使用時の隠れた欠陥
が、熱膨張率の不一致に起因する内部接続ゾーンでの高
抵抗開路（ゴースト開路）、シグナル・インテグリティ
（signal integrity）の問題、および受動デバイスをネ
ットワーク内の他の部品に近接させなければならないな
どから発生する。またＰＣＢの外部層上での回路のライ
ンとスペース幅の制約、機械的ドリルの直径、マイクロ
・ビア・サイズが、部品デバイスピッチ幅を０．５ｍｍ
以下に縮小しようとする不断の要求を制限している。
を引き続き小型化することを制限しており、最適な信号
機能のために受動部品を効果的に配置することをますま
す要求している。マイクロ・ビア・サイズに対する工業
的な制約、パッドおよびライン幅の制約によって、外部
層表面の効果的な利用が制限されている。組立て中に複
雑さが増加するため、ファイン・ピッチ技術およびデバ
イスの取り付けを成功させることに関連する問題を伴
う。「ビルド・アップ」技術を用いることは適当ではな
い。一つには、はんだ球の問題および材料の不整合があ
るためである。ビルド・アップ技術使用時の隠れた欠陥
が、熱膨張率の不一致に起因する内部接続ゾーンでの高
抵抗開路（ゴースト開路）、シグナル・インテグリティ
（signal integrity）の問題、および受動デバイスをネ
ットワーク内の他の部品に近接させなければならないな
どから発生する。またＰＣＢの外部層上での回路のライ
ンとスペース幅の制約、機械的ドリルの直径、マイクロ
・ビア・サイズが、部品デバイスピッチ幅を０．５ｍｍ
以下に縮小しようとする不断の要求を制限している。
【０００４】マイクロ・ビアのサイズを３ミル（７５μ
ｍ）以下に縮小することが引き続き求められている。し
かし現在使用されているビルド・アップ・プロセスにお
いて、これらのサイズを縮小することには難しいメッキ
の問題が内在する。そのためＯＥＭの多くは、高密度の
中間インター・コネクトを採用して、システム・カード
の最終的な組立ての際に補償している。例えば、マルチ
・チップ・モジュールが用いられる。この方法はコスト
がかかり、かつ冗長なレベルのパッケージングであり、
コスト増を招き、電気性能を低下させる。
ｍ）以下に縮小することが引き続き求められている。し
かし現在使用されているビルド・アップ・プロセスにお
いて、これらのサイズを縮小することには難しいメッキ
の問題が内在する。そのためＯＥＭの多くは、高密度の
中間インター・コネクトを採用して、システム・カード
の最終的な組立ての際に補償している。例えば、マルチ
・チップ・モジュールが用いられる。この方法はコスト
がかかり、かつ冗長なレベルのパッケージングであり、
コスト増を招き、電気性能を低下させる。
【０００５】マイクロ・ビアを用いる例が、米国特許第
６，２９０，８６０号（Ｂ．Ｋ．Ａｐｐｌｅｔら）に開
示されている。この特許に開示されるビルド・アップ技
術では、恒久的にフォトイメージ化可能な誘電体材料を
用いたマイクロ・ビアの製造を、レーザー除去、プラズ
マ・アブレーション、または機械的ドリリング技術とフ
ォトイメージング技術との両方を用いて行なう。
６，２９０，８６０号（Ｂ．Ｋ．Ａｐｐｌｅｔら）に開
示されている。この特許に開示されるビルド・アップ技
術では、恒久的にフォトイメージ化可能な誘電体材料を
用いたマイクロ・ビアの製造を、レーザー除去、プラズ
マ・アブレーション、または機械的ドリリング技術とフ
ォトイメージング技術との両方を用いて行なう。
【０００６】米国特許第５，８６３，４４６号（Ｄ．
Ａ．Ｈａｎｓｏｎ）には、ラミネート基板の導電層の基
準の位置ずれ（fiducial misregistration）を、交互に
配置された複数の誘電体層と導電層とを設けることで決
める方法が開示されている。
Ａ．Ｈａｎｓｏｎ）には、ラミネート基板の導電層の基
準の位置ずれ（fiducial misregistration）を、交互に
配置された複数の誘電体層と導電層とを設けることで決
める方法が開示されている。
【０００７】米国特許第６，０３９，８８９号（Ｌ．Ｚ
ｈａｎｇら）には、可撓性基板の両側に形成された回路
デバイスの間に導電性ビアを形成するプロセスが開示さ
れている。１つの実施形態において、この発明のプロセ
スは、可撓性ポリアミド基板の各面に銅層が配置された
ものを用いて開始される。
ｈａｎｇら）には、可撓性基板の両側に形成された回路
デバイスの間に導電性ビアを形成するプロセスが開示さ
れている。１つの実施形態において、この発明のプロセ
スは、可撓性ポリアミド基板の各面に銅層が配置された
ものを用いて開始される。
【０００８】米国特許第６，２８０，６４１号（Ｍ．Ｇ
ａｋｕら）には、導電用のマイクロ・ビア・ホールを有
するプリント配線板、およびマイクロ・ビア・ホールの
製造方法が開示されている。このプロセスには、金属化
合物粉、炭素粉、または金属粉（融点が少なくとも９０
０℃、結合エネルギが少なくとも３００ｋＪ／モルであ
る）から選択された少なくとも１つを３〜９７体積％で
含む有機物質からなるコーティングまたはシートを、銅
フォイル上に、少なくとも２つの銅層を有する銅クラッ
ド・ラミネートの最外層として設けること、または同じ
コーティングまたはシートを、銅フォイルを酸化させた
後に最外層として設けることが含まれている。コーティ
ングまたはシートに、二酸化炭素ガスレーザを２０〜６
０ｍＪ／パルスの出力で照射する。
ａｋｕら）には、導電用のマイクロ・ビア・ホールを有
するプリント配線板、およびマイクロ・ビア・ホールの
製造方法が開示されている。このプロセスには、金属化
合物粉、炭素粉、または金属粉（融点が少なくとも９０
０℃、結合エネルギが少なくとも３００ｋＪ／モルであ
る）から選択された少なくとも１つを３〜９７体積％で
含む有機物質からなるコーティングまたはシートを、銅
フォイル上に、少なくとも２つの銅層を有する銅クラッ
ド・ラミネートの最外層として設けること、または同じ
コーティングまたはシートを、銅フォイルを酸化させた
後に最外層として設けることが含まれている。コーティ
ングまたはシートに、二酸化炭素ガスレーザを２０〜６
０ｍＪ／パルスの出力で照射する。
【０００９】
【発明が解決しようとする課題】上述したすべての参考
文献において、マイクロ・ビア・ビルド・アップのシー
ケンスが開示されている。本発明は上述した従来技術の
問題点を解決した新規なプリント回路板を提供すること
を課題とするものである。
文献において、マイクロ・ビア・ビルド・アップのシー
ケンスが開示されている。本発明は上述した従来技術の
問題点を解決した新規なプリント回路板を提供すること
を課題とするものである。
【００１０】
【課題を解決するための手段】概略的に言えば、本発明
はプリント回路板（ＰＣＢ）用の半製品構造を予め作成
するようにしたものである。さらに詳細にはその半製品
構造とその半製品の製造方法である。半製品構造は、第
１の上部フォイル・シート、第１の下部フォイル・シー
ト、および両シートの間に配置された第１の誘電体シー
トを有する第１の複合シートを備える。第１の複合シー
トは、所望の材料の組合せからなる。第１の上部フォイ
ル・シートはＰＣＢの外部層として最終的に用いられ
る。第１の下部フォイル・シートには、第１の誘電体シ
ートを通過して第１の上部フォイルの下面まで延びる第
１のマイクロ・ビア・ホールが形成されている。第１の
導電層が、第１のマイクロ・ビア・ホールを形成する第
１の誘電体シートの表面に形成されている。その結果、
第１の導電性経路が、第１の上部フォイル・シートから
第１の下部フォイル・シートまで、インバーテット・マ
イクロ・ビアを用いて形成されている。
はプリント回路板（ＰＣＢ）用の半製品構造を予め作成
するようにしたものである。さらに詳細にはその半製品
構造とその半製品の製造方法である。半製品構造は、第
１の上部フォイル・シート、第１の下部フォイル・シー
ト、および両シートの間に配置された第１の誘電体シー
トを有する第１の複合シートを備える。第１の複合シー
トは、所望の材料の組合せからなる。第１の上部フォイ
ル・シートはＰＣＢの外部層として最終的に用いられ
る。第１の下部フォイル・シートには、第１の誘電体シ
ートを通過して第１の上部フォイルの下面まで延びる第
１のマイクロ・ビア・ホールが形成されている。第１の
導電層が、第１のマイクロ・ビア・ホールを形成する第
１の誘電体シートの表面に形成されている。その結果、
第１の導電性経路が、第１の上部フォイル・シートから
第１の下部フォイル・シートまで、インバーテット・マ
イクロ・ビアを用いて形成されている。
【００１１】通常の応用例では、この半製品構造は、こ
の「ビルディング−イン」方法によって設けられる追加
のインバーテット・マイクロ・ビアによって拡張され
る。この結果、所望の抵抗デバイスおよび容量デバイス
を取り入れるための基礎が与えられる。
の「ビルディング−イン」方法によって設けられる追加
のインバーテット・マイクロ・ビアによって拡張され
る。この結果、所望の抵抗デバイスおよび容量デバイス
を取り入れるための基礎が与えられる。
【００１２】本発明によって、多くの製造業の欠陥が緩
和される。集積回路部品のサイズを縮小することに対す
る要求、およびより多数のＩ／Ｏデバイスおよび相応す
るインター・コネクトに対して増加し続ける需要は、Ｐ
ＣＢ製造業のデザインおよび製造能力を超えている。ま
たマイクロ・プロセッサがますます速くなるために、カ
ップリング、クロストーク、ＥＭＩ、およびシグナル・
インテグリティのジレンマが、今日のＰＣＢデザインに
発生している。これらのジレンマは多くの場合、アセン
ブルされたＰＣＢのインター・コネクトおよび機能的動
作に対する問題である。多くのインタースティシャル・
プラットフォーム(interstitial platform）を受動デバ
イスを含む中間デバイスとして作製し、組み立てられた
ＰＣＢの全体に渡る信号機能を可能にする。後述するよ
うに、必要な材料および適切なコントロールをＰＣＢの
製造自体に付与することで、最終的な解決方法が得ら
れ、効果的なＩＣを得るための改善されたルーティング
密度が、ＰＣＢモデリングおよびデザインに対して与え
られる。
和される。集積回路部品のサイズを縮小することに対す
る要求、およびより多数のＩ／Ｏデバイスおよび相応す
るインター・コネクトに対して増加し続ける需要は、Ｐ
ＣＢ製造業のデザインおよび製造能力を超えている。ま
たマイクロ・プロセッサがますます速くなるために、カ
ップリング、クロストーク、ＥＭＩ、およびシグナル・
インテグリティのジレンマが、今日のＰＣＢデザインに
発生している。これらのジレンマは多くの場合、アセン
ブルされたＰＣＢのインター・コネクトおよび機能的動
作に対する問題である。多くのインタースティシャル・
プラットフォーム(interstitial platform）を受動デバ
イスを含む中間デバイスとして作製し、組み立てられた
ＰＣＢの全体に渡る信号機能を可能にする。後述するよ
うに、必要な材料および適切なコントロールをＰＣＢの
製造自体に付与することで、最終的な解決方法が得ら
れ、効果的なＩＣを得るための改善されたルーティング
密度が、ＰＣＢモデリングおよびデザインに対して与え
られる。
【００１３】その他の目的、利点、および新奇な特徴
が、以下の本発明の詳細な説明を添付図面とともに検討
したときに、明らかになる。
が、以下の本発明の詳細な説明を添付図面とともに検討
したときに、明らかになる。
【００１４】図面を通して同様の部材または要素は、同
様の参照符号で示す。
様の参照符号で示す。
【００１５】
【発明の実施の形態】図面および図面に表示される参照
符号を参照して、図１に、本発明による半製品構造を形
成する第１ステップを示す。広く１０で示す第１の複合
シートを用意する。第１の複合シート１０は、第１の上
部フォイル・シート１２と、第１の下部フォイル・シー
ト１４と、両シートの間に配置された第１の誘電体シー
ト１６とを備える。第１の複合シートは、部品およびそ
の機能のデザインに基づく所望の材料の組合せからな
る。例えば、デジタル信号、ＲＦ信号、アナログ、およ
びマイクロ波周波数は、シグナル・インテグリティに対
する異なるコントロールとともに、インピーダンスなら
びに抵抗結合および容量結合技術に対する厳格なコント
ロールを必要とする。第１の上部フォイル・シート１２
は、最終的にはＰＣＢの外部層として用いられる。この
ことについては後に詳述する。
符号を参照して、図１に、本発明による半製品構造を形
成する第１ステップを示す。広く１０で示す第１の複合
シートを用意する。第１の複合シート１０は、第１の上
部フォイル・シート１２と、第１の下部フォイル・シー
ト１４と、両シートの間に配置された第１の誘電体シー
ト１６とを備える。第１の複合シートは、部品およびそ
の機能のデザインに基づく所望の材料の組合せからな
る。例えば、デジタル信号、ＲＦ信号、アナログ、およ
びマイクロ波周波数は、シグナル・インテグリティに対
する異なるコントロールとともに、インピーダンスなら
びに抵抗結合および容量結合技術に対する厳格なコント
ロールを必要とする。第１の上部フォイル・シート１２
は、最終的にはＰＣＢの外部層として用いられる。この
ことについては後に詳述する。
【００１６】第１の上部および下部フォイル・シートは
通常、銅、または銅をニッケル合金と組み合わせたもの
で形成される。その代わりにこれらのシートは、抵抗性
材料として機能するポリマを加えた銅を含んでいてもよ
い。好適なフォイル材料は市販されており、例えばＧｏ
ｕｌｄ Ｅｌｅｃｔｒｏｎｉｃｓ社からＴＣＲ（商標）
の商標で販売されている。ＴＣＲ（商標）フォイルは、
銅フォイルに薄膜抵抗が一体になったものである。フォ
イル・シートの厚みは通常、約１２〜約３５μｍの範囲
である。
通常、銅、または銅をニッケル合金と組み合わせたもの
で形成される。その代わりにこれらのシートは、抵抗性
材料として機能するポリマを加えた銅を含んでいてもよ
い。好適なフォイル材料は市販されており、例えばＧｏ
ｕｌｄ Ｅｌｅｃｔｒｏｎｉｃｓ社からＴＣＲ（商標）
の商標で販売されている。ＴＣＲ（商標）フォイルは、
銅フォイルに薄膜抵抗が一体になったものである。フォ
イル・シートの厚みは通常、約１２〜約３５μｍの範囲
である。
【００１７】誘電体シート１６は、例えばポリイミド薄
膜であっても良く、たとえばＧｏｕｌｄ Ｅｌｅｃｔｒ
ｏｎｉｃｓ社からＴＣＣ（商標）の商標で販売されてい
るものである。他の考えられるシート１６は、例えばＴ
ｈｅｒｍｏｕｎｔ（商標）誘電体（ＤｕＰｏｎｔ Ｅｌ
ｅｃｔｒｏｎｉｃｓ社から販売）でよい。
膜であっても良く、たとえばＧｏｕｌｄ Ｅｌｅｃｔｒ
ｏｎｉｃｓ社からＴＣＣ（商標）の商標で販売されてい
るものである。他の考えられるシート１６は、例えばＴ
ｈｅｒｍｏｕｎｔ（商標）誘電体（ＤｕＰｏｎｔ Ｅｌ
ｅｃｔｒｏｎｉｃｓ社から販売）でよい。
【００１８】第１のマイクロ・ビア・ホール１８を、第
１の下部フォイル・シート内へ形成する。ホール１８
は、第１の誘電体シートを通過して、第１の上部フォイ
ルの下面２０まで延びる。このインバーテット・マイク
ロ・ビアの直径は、現在の業界標準である約１５２μｍ
（６ミル）と一致させることができる。より小型にする
要求から、マイクロ・ビアの直径を７５μｍ（３ミル）
まで小さくする傾向がある。この要求は、現在の電気メ
ッキ技術によって阻まれており、その原因はメッキでき
るアスペクト比である。本発明では、後述するようにこ
の要求が緩和されている。
１の下部フォイル・シート内へ形成する。ホール１８
は、第１の誘電体シートを通過して、第１の上部フォイ
ルの下面２０まで延びる。このインバーテット・マイク
ロ・ビアの直径は、現在の業界標準である約１５２μｍ
（６ミル）と一致させることができる。より小型にする
要求から、マイクロ・ビアの直径を７５μｍ（３ミル）
まで小さくする傾向がある。この要求は、現在の電気メ
ッキ技術によって阻まれており、その原因はメッキでき
るアスペクト比である。本発明では、後述するようにこ
の要求が緩和されている。
【００１９】第１のマイクロ・ビア・ホール１８は従来
技術によって形成しても良い。たとえば、１）紫外線レ
ーザー除去、または２）エッチングにより銅シートへ窓
を形成した後、プラズマまたはＣＯ２レーザによる誘電
体の除去である。
技術によって形成しても良い。たとえば、１）紫外線レ
ーザー除去、または２）エッチングにより銅シートへ窓
を形成した後、プラズマまたはＣＯ２レーザによる誘電
体の除去である。
【００２０】次に図２を参照すると、第１のマイクロ・
ビア・ホール１８を形成された第１の誘電体シート１６
の表面上へ第１の導電層２４を形成する。その結果、第
１の導電性経路が、第１の上部フォイル・シート１２か
ら第１の下部フォイル・シート１４まで形成される。第
１の導電層の形成は、例えば、電解銅のシード層を化学
的に塗布して行なっても良い。その代わりのプロセスと
しては、例えば、シード層を直接メタライゼーションに
よって、グラファイト、パラジウム、またはその他の元
素を用いて形成することが挙げられる。次に銅層を所望
の厚さまで電気メッキする。第１の導電層２４は、第１
の下部フォイル・シート１４の下面の上まで延びて、第
１の導電性インター・コネクト２５を形成する。
ビア・ホール１８を形成された第１の誘電体シート１６
の表面上へ第１の導電層２４を形成する。その結果、第
１の導電性経路が、第１の上部フォイル・シート１２か
ら第１の下部フォイル・シート１４まで形成される。第
１の導電層の形成は、例えば、電解銅のシード層を化学
的に塗布して行なっても良い。その代わりのプロセスと
しては、例えば、シード層を直接メタライゼーションに
よって、グラファイト、パラジウム、またはその他の元
素を用いて形成することが挙げられる。次に銅層を所望
の厚さまで電気メッキする。第１の導電層２４は、第１
の下部フォイル・シート１４の下面の上まで延びて、第
１の導電性インター・コネクト２５を形成する。
【００２１】その結果、広く２１で示す半製品構造が形
成される。この半製品構造２１は第１の複合シート１０
を備え、複合シート１０内には第１のマイクロ・ビア・
ホール１８が形成され、第１の導電層２４によって第１
の導電性経路が形成されている。
成される。この半製品構造２１は第１の複合シート１０
を備え、複合シート１０内には第１のマイクロ・ビア・
ホール１８が形成され、第１の導電層２４によって第１
の導電性経路が形成されている。
【００２２】この半製品構造２１は好ましくは、通常の
応用例では、追加のマイクロ・ビアによって増強され
る。これについては後述する。次に図３を参照して、広
く２６で示されている第２の複合シートを第１の下部フ
ォイル・シート１４に取り付ける。第２の複合シート２
６は、第２の誘電体シート２８と、誘電体シート２８に
取り付けられた第２の下部フォイル・シート３０とを備
える。第２の誘電体シート２８は、第１の導電性インタ
ー・コネクト２５に取り付けられている。
応用例では、追加のマイクロ・ビアによって増強され
る。これについては後述する。次に図３を参照して、広
く２６で示されている第２の複合シートを第１の下部フ
ォイル・シート１４に取り付ける。第２の複合シート２
６は、第２の誘電体シート２８と、誘電体シート２８に
取り付けられた第２の下部フォイル・シート３０とを備
える。第２の誘電体シート２８は、第１の導電性インタ
ー・コネクト２５に取り付けられている。
【００２３】次に図４を参照すると、第２のマイクロ・
ビア・ホール３２が形成されている。第２のマイクロ・
ビア・ホール３２は、第２の誘電体シート２８を通過
し、第１の導電性インター・コネクト２５を通過し、第
１の下部フォイル・シート１４を通過し、第１の誘電体
シート１６を通過して、第１の上部フォイル・シート１
２の下面まで延びる。
ビア・ホール３２が形成されている。第２のマイクロ・
ビア・ホール３２は、第２の誘電体シート２８を通過
し、第１の導電性インター・コネクト２５を通過し、第
１の下部フォイル・シート１４を通過し、第１の誘電体
シート１６を通過して、第１の上部フォイル・シート１
２の下面まで延びる。
【００２４】次に図５を参照する。第２の導電層３４
を、第２のマイクロ・ビア・ホール３２を形成している
第２の誘電体シート２８と第１の誘電体シート１６の表
面、すなわち露出させられた表面に形成する。その結
果、第２の導電層経路が、第１の上部フォイル・シート
１２から第２の下部フォイル・シート３０まで延びる。
この導電層は、第２の下部フォイル・シート３０の下面
まで延びて、第２の導電性インター・コネクト３６を形
成する。その結果、大きくした半製品構造が形成され
る。その構造を広く３８で示す。
を、第２のマイクロ・ビア・ホール３２を形成している
第２の誘電体シート２８と第１の誘電体シート１６の表
面、すなわち露出させられた表面に形成する。その結
果、第２の導電層経路が、第１の上部フォイル・シート
１２から第２の下部フォイル・シート３０まで延びる。
この導電層は、第２の下部フォイル・シート３０の下面
まで延びて、第２の導電性インター・コネクト３６を形
成する。その結果、大きくした半製品構造が形成され
る。その構造を広く３８で示す。
【００２５】上述したこの「ビルディング−イン」方法
は、インバーテット・マイクロ・ビアを形成するもので
あり、必要に応じて繰り返してさらに層を設けても良
い。上述の説明の中では述べなかったが、ベース・シー
ト・フォイルの通常のエッチング工程が、上述の適切な
ステップの中に含まれている。これは当業者であれば理
解するところである。
は、インバーテット・マイクロ・ビアを形成するもので
あり、必要に応じて繰り返してさらに層を設けても良
い。上述の説明の中では述べなかったが、ベース・シー
ト・フォイルの通常のエッチング工程が、上述の適切な
ステップの中に含まれている。これは当業者であれば理
解するところである。
【００２６】次に図６を参照して、本発明のプロセスを
実施して形成された、完成したインター・コネクトされ
た４０で示されているＰＣＢデザインを示す。この例で
は、複数のコアからなるコア構造４２が、半製品構造３
８と結合されている。加えて、最終的なメッキランド４
４と従来のスルー・ホール・ビア４６とが示されてい
る。
実施して形成された、完成したインター・コネクトされ
た４０で示されているＰＣＢデザインを示す。この例で
は、複数のコアからなるコア構造４２が、半製品構造３
８と結合されている。加えて、最終的なメッキランド４
４と従来のスルー・ホール・ビア４６とが示されてい
る。
【００２７】図６に示すように、カスタマー・デザイン
および部品デザイン・レイアウトによって、文字表示
「Ｒ」および「Ｃ」が示すように、抵抗デバイス（内部
および外部の両方）および容量誘電体を取り入れること
ができることを示すことができる。所望の構成には、例
えば、適切な信号層、接地層、電源層、およびこれらの
混合が含まれていても良い。抵抗デバイスは、例えば、
厚膜材料から形成しても良い。
および部品デザイン・レイアウトによって、文字表示
「Ｒ」および「Ｃ」が示すように、抵抗デバイス（内部
および外部の両方）および容量誘電体を取り入れること
ができることを示すことができる。所望の構成には、例
えば、適切な信号層、接地層、電源層、およびこれらの
混合が含まれていても良い。抵抗デバイスは、例えば、
厚膜材料から形成しても良い。
【００２８】本発明によって、集積回路技術とＰＣＢ製
造技術との統合が促進される。本発明によって、ハンダ
接続の平坦パッドが与えられる。アセンブリの欠陥を最
小限に抑えることに加えて、その他の利点としては、所
望の材料を組み合わせることで、機能および信号速度を
効果的に統合し、アセンブリのコストを下げることが挙
げられる。必要な材料および適切な制御を容易に付与す
ることができる。また抵抗結合および容量結合を、各デ
ザインに対して変更することができる。
造技術との統合が促進される。本発明によって、ハンダ
接続の平坦パッドが与えられる。アセンブリの欠陥を最
小限に抑えることに加えて、その他の利点としては、所
望の材料を組み合わせることで、機能および信号速度を
効果的に統合し、アセンブリのコストを下げることが挙
げられる。必要な材料および適切な制御を容易に付与す
ることができる。また抵抗結合および容量結合を、各デ
ザインに対して変更することができる。
【００２９】明らかに、本発明の多くの修正および変更
が、上述の教示を考慮に入れて可能である。したがって
添付の特許請求の範囲であれば、本発明を、具体的に述
べたことと別の方法で実施できることが理解される。
が、上述の教示を考慮に入れて可能である。したがって
添付の特許請求の範囲であれば、本発明を、具体的に述
べたことと別の方法で実施できることが理解される。
【図１】本発明の原理によるＰＣＢ用の半製品構造の製
造方法の最初のステップである、第１の複合物内の第１
のマイクロ・ビア・ホールの形成を示す断面図。
造方法の最初のステップである、第１の複合物内の第１
のマイクロ・ビア・ホールの形成を示す断面図。
【図２】第１の導電層を形成して第１の導電性経路を与
える本発明の方法の次のステップを示す断面図。
える本発明の方法の次のステップを示す断面図。
【図３】図１の半製品構造に対して追加層の組合せを形
成する最初の段階での第２の誘電体シートと第２のフォ
イル・シートとの追加を示す図。
成する最初の段階での第２の誘電体シートと第２のフォ
イル・シートとの追加を示す図。
【図４】第２の複合シートを通過し、第１の複合シート
を通過して延びる第２のマイクロ・ビア・ホールの形成
を示す図。
を通過して延びる第２のマイクロ・ビア・ホールの形成
を示す図。
【図５】第２の導電層の形成を示す図。
【図６】コア層と半製品構造との組合せを有するＰＣＢ
の一実施形態を示す図。ＰＣＢは埋め込まれた受動デバ
イスおよび外部ランド形成物も備える。
の一実施形態を示す図。ＰＣＢは埋め込まれた受動デバ
イスおよび外部ランド形成物も備える。
１０ 第１の複合シート
１２ 第１の上部フォイル・シート
１４ 第１の下部フォイル・シート
１６ 第１の誘電体シート
１８ 第１のマイクロ・ビア・ホール
２０ 下面
２１、３８ 半製品構造
２４ 第１の導電層
２６ 第２の複合シート
２８ 第２の誘電体シート
３０ 第２の下部フォイル・シート
３２ 第２のマイクロ・ビア・ホール
３４ 第２の導電層
４２ コア構造
４４ メッキランド
４６ スルーホール・ビア
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5E346 AA12 AA13 AA15 AA43 CC10
CC32 DD02 DD12 DD32 EE34
FF07 FF15 GG15 GG17 HH22
HH33
Claims (36)
- 【請求項１】 プリント回路板（ＰＣＢ）の最終ラミネ
ーションで用いる半製品構造の製造方法であって、 （ａ）ＰＣＢの外部層として最終的に用いられる第１の
上部フォイル・シート、第１の下部フォイル・シート、
および両シートの間に配置された第１の誘電体シートを
備えた、所望の材料の組合せからなる第１の複合シート
を設けるステップと、 （ｂ）前記第１の下部フォイル・シート内に、前記第１
の誘電体シートを通過して前記第１の上部フォイルの下
面まで延びる第１のマイクロ・ビア・ホールを、形成す
るステップと、 （ｃ）前記第１のマイクロ・ビア・ホールを形成してい
る前記第１の誘電体シートの表面へ第１の導電層を形成
することで、第１の導電性経路を前記第１の上部フォイ
ル・シートから前記第１の下部フォイル・シートまで形
成するステップとを含む方法。 - 【請求項２】 前記第１の導電層を形成するステップ
は、前記第１の導電層を前記第１の下部フォイル・シー
トの下面上まで延びるように形成して、第１の導電性イ
ンター・コネクトを形成することを含む請求項１に記載
の方法。 - 【請求項３】 第２の誘電体シートと第２の下部フォイ
ル・シートとを備え、前記第２の誘電体シートが前記第
１の導電性インター・コネクトに取り付けられる第２の
複合シートを前記第１の下部フォイル・シートに取り付
けるステップをさらに含む請求項２に記載の方法。 - 【請求項４】 前記第２の誘電体シートを通過し、前記
第１の導電性インター・コネクトを通過し、前記下部フ
ォイル・シートを通過し、前記第１の誘電体シートを通
過して、前記第１の上部フォイル・シートの下面まで延
びる第２のマイクロ・ビア・ホールを形成するステップ
をさらに含む請求項３に記載の方法。 - 【請求項５】 前記第２のマイクロ・ビア・ホールを形
成するステップは、前記第２のマイクロ・ビア・ホール
を形成する前記第２の誘電体シートおよび前記第１の誘
電体シートの表面へ第２の導電層を形成し、第２の導電
性経路を前記第１の上部フォイル・シートから前記第２
の下部フォイル・シートまでに形成することを含む請求
項４に記載の方法。 - 【請求項６】 前記第２の導電層を形成するステップ
は、前記第２の導電層を、前記第２の下部フォイル・シ
ートの下面上まで延びるように形成して、第２の導電性
インター・コネクトを形成することを含む請求項５に記
載の方法。 - 【請求項７】 複数の追加のマイクロ・ビア・ホール、
複数の追加の誘電体シート、および複数の追加のフォイ
ル・シートを形成するステップをさらに含む請求項５に
記載の方法。 - 【請求項８】 前記第１の複合シートを設けるステップ
は、容量性材料から形成される第１の誘電体シートを用
いることを含む請求項１に記載の方法。 - 【請求項９】 前記第１の複合シートを設けるステップ
は、抵抗性材料から形成される第１の下部フォイル・シ
ートを形成することを含む請求項１に記載の方法。 - 【請求項１０】 前記第１の複合シートを設けるステッ
プは、抵抗性材料から形成される第１の上部フォイル・
シートを形成することを含む請求項１に記載の方法。 - 【請求項１１】 前記第２の複合シートを取り付けるス
テップは、容量性材料から形成される第２の誘電体シー
トを取り付けることを含む請求項３に記載の方法。 - 【請求項１２】 前記第２の複合シートを取り付けるス
テップは、抵抗性材料から形成される第２の下部フォイ
ル・シートを取り付けることを含む請求項３に記載の方
法。 - 【請求項１３】 前記第２の複合シートを取り付けるス
テップは、抵抗性材料から形成される第２の上部フォイ
ル・シートを取り付けることを含む請求項３に記載の方
法。 - 【請求項１４】 前記複数の追加の誘電体シートを設け
るステップは、容量性材料から形成される追加の誘電体
シートを用いることを含む請求項７に記載の方法。 - 【請求項１５】 前記複数の追加のフォイル・シートを
設けるステップは、抵抗性材料から形成される追加のフ
ォイル・シートを用いることを含む請求項７に記載の方
法。 - 【請求項１６】 前記第１の導電層が、電解銅のシード
層を化学的に塗布した後、銅層を所望の厚さまで電気メ
ッキすることによって形成される請求項１に記載の方
法。 - 【請求項１７】 前記抵抗性材料は、厚膜材料から形成
される請求項１５に記載の方法。 - 【請求項１８】 プリント回路板（ＰＣＢ）用の半製品
構造であって、 （ａ）第１のフォイル・シートと第２のフォイル・シー
トとそれらの間に設けられた第１誘電体シートとを有
し、第１の上部フォイル・シートはＰＣＢの外部層とし
て最終的に用いられ、第１の下部フォイル・シートは前
記第１の誘電体シートを通過して前記第１の上部フォイ
ルの下面まで延びる第１のマイクロ・ビア・ホールが形
成されている、所望の材料の組合せからなる第１の複合
シートと、 （ｂ）前記第１のマイクロ・ビア・ホールを形成する前
記第１の誘電体シートの表面に形成されて、第１の導電
性経路が前記第１の上部フォイル・シートから前記第１
の下部フォイル・シートまで形成される第１の導電層と
を備える半製品構造。 - 【請求項１９】 前記第１の導電層は、前記第１の下部
フォイル・シートの下面まで延びて、第１の導電性イン
ター・コネクトを形成する請求項１８に記載の半製品構
造。 - 【請求項２０】 前記第１の導電性インター・コネクト
に取り付けられる第２の誘電体シートと、第２の誘電体
シートに取り付けられた第２の下部フォイル・シートと
を備え、前記第１の下部フォイル・シートに取り付けら
れた第２の複合シートをさらに備える請求項１９に記載
の半製品構造。 - 【請求項２１】 前記第２の誘電体シートを通過し、前
記第１の導電性インター・コネクトを通過し、前記下部
フォイル・シートを通過し、前記第１の誘電体シートを
通過して、前記第１の上部フォイル・シートの下面まで
延びる第２のマイクロ・ビア・ホールをさらに備える請
求項２０に記載の半製品構造。 - 【請求項２２】 前記第２のマイクロ・ビア・ホールを
形成する前記第２の誘電体シートおよび前記第１の誘電
体シートの表面に形成された第２の導電層をさらに備
え、したがって、第２の導電性経路を前記第１の上部フ
ォイル・シートから前記第２の下部フォイル・シートま
で形成する請求項２１に記載の半製品構造。 - 【請求項２３】 前記第２の導電層が、前記第２の下部
フォイル・シートの下面まで延びて、第２の導電性イン
ター・コネクトを形成する請求項２２に記載の半製品構
造。 - 【請求項２４】 複数の追加のマイクロ・ビア・ホー
ル、複数の追加の誘電体シート、および複数の追加のフ
ォイル・シートをさらに備える請求項２２に記載の半製
品構造。 - 【請求項２５】 前記第１の複合シートは、容量性材料
を含む第１の誘電体シートを備える請求項１８に記載の
半製品構造。 - 【請求項２６】 前記第１の複合シートは、抵抗性材料
を含む第１の下部フォイル・シートを備える請求項１８
に記載の半製品構造。 - 【請求項２７】 前記第１の複合シートは、抵抗性材料
を含む第１の上部フォイル・シートを備える請求項１８
に記載の半製品構造。 - 【請求項２８】 前記第２の複合シートは、容量性材料
を含む第２の誘電体シートを備える請求項１８に記載の
半製品構造。 - 【請求項２９】 前記第２の複合シートは、抵抗性材料
を含む第２の下部フォイル・シートを備える請求項１８
に記載の半製品構造。 - 【請求項３０】 前記第２の複合シートは、抵抗性材料
を含む第２の上部フォイル・シートを備える請求項１８
に記載の半製品構造。 - 【請求項３１】 前記複数の追加の誘電体シートは、容
量性材料を含む追加の誘電体シートを備える請求項２４
に記載の半製品構造。 - 【請求項３２】 前記複数の追加のフォイル・シート
は、抵抗性材料を含む追加のフォイル・シートを備える
請求項２４に記載の半製品構造。 - 【請求項３３】 前記第１の導電層は、化学的に塗布さ
れたシード層電解銅と所望の厚さの電気メッキ銅層とか
ら形成される請求項２４に記載の半製品構造。 - 【請求項３４】 前記抵抗性材料は、厚膜材料から形成
される請求項３２に記載の半製品構造。 - 【請求項３５】 プリント回路板（ＰＣＢ）であって、 （ａ）コア構造と、 （ｂ）前記コア構造に取り付けられた少なくとも１つの
半製品構造とを備え、前記少なくとも１つの半製品構造
は、 （ｉ）第１の上部フォイル・シートと、第１の下部フォ
イル・シートと、両シートの間に配置された第１の誘電
体シートを備え、前記第１の上部フォイル・シートがＰ
ＣＢの外部層として最終的に用いられ、第１の下部フォ
イル・シートには前記第１の誘電体シートを通過して前
記第１の上部フォイルの下面まで延びる第１のマイクロ
・ビア・ホールが形成されている、所望の材料の組合せ
からなる第１の複合シートと、 （ｉｉ）前記第１のマイクロ・ビア・ホールを形成する
前記第１の誘電体シートの表面に形成され、第１の導電
性経路が前記第１の上部フォイル・シートから前記第１
の下部フォイル・シートまで形成される第１の導電層と
を備えるプリント回路板。 - 【請求項３６】 前記少なくとも１つの半製品構造は、
複数の半製品構造を備える請求項３５に記載のＰＣＢ。
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