JP2003297950A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、ゲート絶縁膜の信頼性を向上
しうる半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device capable of improving reliability of a gate insulating film and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】代表的な半導体記憶装置として、ＤＲＡ
Ｍ（Dynamic Random Access Memory）が知られている。
ＤＲＡＭは、１つのトランジスタと１つのキャパシタと
から成る１メモリセルに、１ｂｉｔの情報を記憶する半
導体記憶装置である。DRA is a typical semiconductor memory device.
M (Dynamic Random Access Memory) is known.
A DRAM is a semiconductor memory device that stores 1 bit of information in 1 memory cell consisting of 1 transistor and 1 capacitor.
【０００３】現在、ＤＲＡＭの集積化は、市販レベルで
２５６ＭｂｉｔのＤＲＡＭが製造される段階に至ってい
る。さらには、１Ｇｂｉｔ及び４ＧｂｉｔのＤＲＡＭの
開発も加速化されている。At present, the integration of DRAM has reached the stage where a 256 Mbit DRAM is manufactured at a commercial level. Furthermore, the development of 1 Gbit and 4 Gbit DRAMs has been accelerated.
【０００４】これまで、ＤＲＡＭの高集積化に対応する
ための一手段として、素子間分離領域を低減した浅溝分
離（Shallow Trench Isolation, ＳＴＩ）法が用いられ
ている。従来のＳＴＩ法によるＤＲＡＭのメモリセル領
域及び周辺回路領域での埋め込み酸化膜の形成方法につ
いて図１０及び図１１を用いて説明する。図１０及び図
１１は従来のＳＴＩ法によるＤＲＡＭのメモリセル領域
及び周辺回路領域における埋め込み酸化膜の形成方法を
示す工程断面図である。なお、図１０（ａ１）乃至図１
１（ｃ１）はメモリセルを形成するメモリセル領域１０
０の工程断面図を示し、図１０（ａ２）乃至図１１（ｃ
２）はそれぞれ図１０（ａ１）乃至図１１（ｃ１）に対
応する周辺回路を形成する周辺回路領域１０２の工程断
面図を示している。Until now, a shallow trench isolation (STI) method with a reduced element isolation region has been used as one means for coping with high integration of DRAM. A method of forming a buried oxide film in a memory cell region and a peripheral circuit region of a DRAM by the conventional STI method will be described with reference to FIGS. 10 and 11 are process sectional views showing a method of forming a buried oxide film in a memory cell region and a peripheral circuit region of a DRAM by a conventional STI method. Note that FIG. 10A1 to FIG.
1 (c1) is a memory cell region 10 forming a memory cell
10A to 11C are sectional views of steps 0 to 0 shown in FIGS.
2) is a process cross-sectional view of the peripheral circuit region 102 forming the peripheral circuit corresponding to FIGS. 10A1 to 11C1.
【０００５】まず、シリコン酸化膜１０４が表面に形成
されたシリコン基板１０６上にシリコン窒化膜１０８を
形成する。次いで、シリコン窒化膜１０８上に、レジス
ト膜を形成する。次いで、フォトリソグラフィ技術によ
り、メモリセル領域１００及び周辺回路領域１０２にお
いてそれぞれレジスト膜を所定のパターンにパターニン
グする。次いで、パターニングされたレジスト膜をマス
クとして、反応性イオンエッチング（Reactive Ion Etc
hing, ＲＩＥ）法により、メモリセル領域１００及び周
辺回路領域１０２において、それぞれシリコン窒化膜１
０８を所定のパターンにエッチングする（図１０（ａ
１）、図１０（ａ２））。First, a silicon nitride film 108 is formed on a silicon substrate 106 having a silicon oxide film 104 formed on its surface. Next, a resist film is formed on the silicon nitride film 108. Next, the resist film is patterned into a predetermined pattern in each of the memory cell region 100 and the peripheral circuit region 102 by the photolithography technique. Then, using the patterned resist film as a mask, reactive ion etching (Reactive Ion Etc
(hing, RIE) method in the memory cell region 100 and the peripheral circuit region 102, respectively.
08 is etched into a predetermined pattern (see FIG.
1), FIG. 10 (a2)).
【０００６】次いで、ＲＩＥ法により、パターニングさ
れたシリコン窒化膜１０８をマスクとしてシリコン酸化
膜１０４を除去し、さらに、シリコン基板１０６を掘
り、所定のパターンを有する溝を形成する（図１０（ｂ
１）、図１０（ｂ２））。例えば、ＣＦ4雰囲気により
シリコン基板１０６表面に形成されたシリコン酸化膜１
０４を除去し、ＨＢｒ／Ｃｌ2／Ｏ2混合ガスによりシリ
コン基板１０６を２００ｎｍ掘る。Then, the silicon oxide film 104 is removed by the RIE method using the patterned silicon nitride film 108 as a mask, and the silicon substrate 106 is further dug to form a groove having a predetermined pattern (FIG. 10B.
1), FIG. 10 (b2)). For example, the silicon oxide film 1 formed on the surface of the silicon substrate 106 by CF 4 atmosphere
04 is removed, and the silicon substrate 106 is dug to a thickness of 200 nm with HBr / Cl 2 / O 2 mixed gas.
【０００７】次いで、シリコン酸化膜１０４及びシリコ
ン窒化膜１０８のマスクを酸処理により後退させる（図
１０（ｃ１）、図１０（ｃ２））。Next, the masks of the silicon oxide film 104 and the silicon nitride film 108 are made to recede by acid treatment (FIGS. 10 (c1) and 10 (c2)).
【０００８】次いで、例えばＴＥＯＳ（TetraEthOxySil
ane）を主原料として用いたＣＶＤ（Chemical Vapor De
position）法により全面にシリコン酸化膜１１０を堆積
する（図１０（ｄ１）、図１０（ｄ２））。Next, for example, TEOS (TetraEthOxySil
CVD (Chemical Vapor Deposition)
A silicon oxide film 110 is deposited on the entire surface by the (position) method (FIGS. 10D1 and 10D2).
【０００９】次いで、化学的機械的研磨（Chemical Mec
hanical Polishing, ＣＭＰ）法により、シリコン酸化
膜１１０を平坦化する（図１１（ａ１）、図１１（ａ
２））。Next, chemical mechanical polishing (Chemical Mechanical
The silicon oxide film 110 is planarized by the hanical polishing (CMP) method (FIGS. 11A1 and 11A).
2)).
【００１０】このとき、メモリセル領域１２と周辺回路
領域１４では、素子構造の粗密差が大きくなっている。
このため、ＣＭＰ法による平坦化の際のディッシング効
果の差により、シリコン酸化膜１１０の高さは、メモリ
セル領域１２に比べて周辺回路領域１４において低くな
る。At this time, the difference in the element structure between the memory cell region 12 and the peripheral circuit region 14 is large.
Therefore, the height of the silicon oxide film 110 becomes lower in the peripheral circuit region 14 than in the memory cell region 12 due to the difference in the dishing effect during the planarization by the CMP method.
【００１１】次いで、メモリセル領域１００及び周辺回
路領域１０２におけるシリコン酸化膜１１０を希フッ酸
により所定の厚さエッチングする（図１１（ｂ１）、図
１１（ｂ２））。Next, the silicon oxide film 110 in the memory cell region 100 and the peripheral circuit region 102 is etched to a predetermined thickness with dilute hydrofluoric acid (FIGS. 11 (b1) and 11 (b2)).
【００１２】次いで、熱リン酸を用いたエッチングによ
りマスクとして用いたシリコン窒化膜１０８を除去し、
希フッ酸を用いたエッチングによりシリコン酸化膜１０
４を除去する。こうして、メモリセル領域１００及び周
辺回路領域１０２において、それぞれシリコン酸化膜１
１０が埋め込まれ、素子活性領域１１２が画定される
（図１１（ｃ）、図１１（ｃ２））。Then, the silicon nitride film 108 used as the mask is removed by etching with hot phosphoric acid,
Silicon oxide film 10 by etching with dilute hydrofluoric acid
Remove 4. Thus, the silicon oxide film 1 is formed in the memory cell region 100 and the peripheral circuit region 102, respectively.
10 is embedded, and the element active region 112 is defined (FIG. 11 (c), FIG. 11 (c2)).
【００１３】以後、通常の半導体装置の製造プロセスに
より、メモリセル領域１００においては、ゲート電極、
ソース拡散層、ドレイン拡散層からなるメモリセルトラ
ンジスタが形成される。周辺回路領域１０２において
は、ゲート電極、ソース拡散層、ドレイン拡散層からな
る周辺回路用トランジスタが形成される。Thereafter, in the memory cell region 100, the gate electrode,
A memory cell transistor including a source diffusion layer and a drain diffusion layer is formed. In the peripheral circuit region 102, a peripheral circuit transistor including a gate electrode, a source diffusion layer, and a drain diffusion layer is formed.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、従来の
ＳＴＩ法では、ＬＯＣＯＳ（LOCal Oxidation of Silic
on）法に比べて、素子活性領域端においてシリコン基板
表面が急激に落ち込むこととなる。このため、構造的な
欠陥を伴いやすく、ゲート絶縁膜の信頼性不良を引き起
こしやすくなっていた。However, in the conventional STI method, the LOCOS (LOCal Oxidation of Silic
Compared with the (on) method, the surface of the silicon substrate drops sharply at the end of the element active region. For this reason, structural defects are likely to occur, and the reliability of the gate insulating film tends to be poor.
【００１５】また、上述のように、ＣＭＰ法による埋め
込み酸化膜の平坦化の際のディッシング効果の差によ
り、メモリセル領域と周辺回路領域に埋め込まれた酸化
膜の間には高低差が存在する。このことは、ゲート絶縁
膜の信頼性の低下を招く要因の一つとなっていた。Further, as described above, there is a difference in height between the oxide film buried in the memory cell region and the peripheral circuit region due to the difference in the dishing effect when the buried oxide film is flattened by the CMP method. . This has been one of the factors that cause the reliability of the gate insulating film to deteriorate.
【００１６】ＤＲＡＭのセル構造がさらに微細化される
と、キャパシタの蓄積容量も当然に小さくなる。このよ
うなキャパシタから電荷を最大限に引き出すためには、
ゲート電極と基板との間に６ＭＶ／ｃｍもの高い電界を
印加することが必要となる。このように素子構造の微細
化に伴い、ゲート絶縁膜にかかる負担がますます増大し
てくるため、ゲート絶縁膜の信頼性を極力向上すること
が必要とされている。When the cell structure of the DRAM is further miniaturized, the storage capacity of the capacitor is naturally reduced. In order to maximize the charge from such a capacitor,
It is necessary to apply an electric field as high as 6 MV / cm between the gate electrode and the substrate. As described above, the miniaturization of the device structure further increases the load on the gate insulating film. Therefore, it is necessary to improve the reliability of the gate insulating film as much as possible.
【００１７】また、素子構造の微細化に伴い、ＳＴＩ法
において掘削されたシリコン基板のエッジのゲート面積
に占める割合もますます高くなる。このため、従来のＳ
ＴＩ法による素子分離構造を有するＤＲＡＭでは、微細
化が進行した場合に動作特性等において構造的な欠陥に
よる影響を受けやすくなってしまうと考えられる。Further, as the device structure is miniaturized, the ratio of the edge of the silicon substrate excavated by the STI method to the gate area becomes higher. Therefore, the conventional S
It is considered that a DRAM having an element isolation structure by the TI method is likely to be affected by structural defects in operation characteristics and the like when miniaturization progresses.
【００１８】本発明の目的は、メモリセル領域と周辺回
路領域との間のＳＴＩ法による埋め込み酸化膜の高低差
に起因するゲート絶縁膜の信頼性の低下を回避し、さら
に、ゲート絶縁膜の耐電圧性を向上しうる半導体装置及
びその製造方法を提供することにある。An object of the present invention is to prevent the reliability of the gate insulating film from being lowered due to the difference in height of the buried oxide film by the STI method between the memory cell region and the peripheral circuit region, and further to prevent the gate insulating film from being deteriorated. It is an object of the present invention to provide a semiconductor device capable of improving withstand voltage and a manufacturing method thereof.
【００１９】[0019]
【課題を解決するための手段】上記目的は、メモリセル
領域と周辺回路領域とを有する半導体基板と、前記半導
体基板の前記メモリセル領域に埋め込まれ、前記メモリ
セル領域における素子活性領域を画定する第１の埋め込
み酸化膜と、前記半導体基板の周辺回路領域に埋め込ま
れ、前記周辺回路領域における素子活性領域を画定する
第２の埋め込み酸化膜とを有する半導体装置であって、
前記第２の埋め込み酸化膜の表面の高さが、前記第１の
埋め込み酸化膜の表面の高さよりも高くなっていること
を特徴とする半導体装置により達成される。The above object is to define a semiconductor substrate having a memory cell region and a peripheral circuit region, and an element active region in the memory cell region embedded in the memory cell region of the semiconductor substrate. A semiconductor device having a first buried oxide film and a second buried oxide film embedded in a peripheral circuit region of the semiconductor substrate and defining an element active region in the peripheral circuit region,
The semiconductor device is characterized in that the height of the surface of the second buried oxide film is higher than the height of the surface of the first buried oxide film.
【００２０】また、上記目的は、半導体基板の前記メモ
リセル領域において素子活性領域を確定するための第１
の酸化膜を埋め込み、前記半導体基板の周辺回路領域に
おいて素子活性領域を確定するための第２の酸化膜を埋
め込む工程と、前記第１の酸化膜及び前記第２の酸化膜
を平坦化する工程と、前記第２の酸化膜の表面の高さ
が、第２の酸化膜の表面の高さよりも高くなるように、
第１の酸化膜及び第２の酸化膜をエッチングする工程と
を有することを特徴とする半導体装置の製造方法により
達成される。Further, the above object is to provide a first element for defining an element active region in the memory cell region of the semiconductor substrate.
Of the first oxide film and the second oxide film for burying the second oxide film for defining the element active region in the peripheral circuit region of the semiconductor substrate, and the step of flattening the first oxide film and the second oxide film. And so that the height of the surface of the second oxide film is higher than the height of the surface of the second oxide film,
And a step of etching the first oxide film and the second oxide film.
【００２１】[0021]
【発明の実施の形態】［本発明の原理］本願発明者等
は、ＳＴＩ素子分離構造を有するＤＲＡＭにおけるメモ
リセル領域と周辺回路領域について、ＳＴＩ高さとゲー
ト絶縁膜の欠陥密度との関係について実験を重ねてき
た。ここで、ＳＴＩ高さとは、ＳＴＩ法により埋め込ま
れた酸化膜表面からシリコン基板表面までの高さをい
う。DETAILED DESCRIPTION OF THE INVENTION [Principle of the Invention] The inventors of the present application have conducted experiments on the relationship between the STI height and the defect density of a gate insulating film in a memory cell region and a peripheral circuit region in a DRAM having an STI element isolation structure. Have been piled up. Here, the STI height means the height from the oxide film surface embedded by the STI method to the silicon substrate surface.
【００２２】図１（ａ）及び図１（ｂ）は、それぞれ周
辺回路領域、メモリセル領域について、ＳＴＩ高さに対
するゲート絶縁膜の欠陥密度の一例を示すグラフであ
る。なお、ＳＴＩ高さの値が正の場合にはシリコン基板
表面よりも埋め込まれた酸化膜表面の方が高く、負の場
合にはシリコン基板表面よりも埋め込まれた酸化膜表面
の方が低くなっていることを意味する。FIGS. 1A and 1B are graphs showing an example of the defect density of the gate insulating film with respect to the STI height in the peripheral circuit region and the memory cell region, respectively. When the STI height value is positive, the buried oxide film surface is higher than the silicon substrate surface, and when the STI height value is negative, the buried oxide film surface is lower than the silicon substrate surface. It means that
【００２３】図１（ａ）から明らかなように、周辺回路
領域においてゲート絶縁膜の欠陥密度が最小となるＳＴ
Ｉ高さは２０ｎｍである。これに対し、メモリセル領域
においては、図１（ｂ）から明らかなように、ゲート絶
縁膜の欠陥密度が最小となるＳＴＩ高さは０ｎｍであ
る。As is apparent from FIG. 1A, ST in which the defect density of the gate insulating film is minimum in the peripheral circuit region.
The I height is 20 nm. On the other hand, in the memory cell region, as is clear from FIG. 1B, the STI height at which the defect density of the gate insulating film is minimum is 0 nm.
【００２４】周辺回路領域では、ＳＴＩ高さが低くなる
と、ゲート絶縁膜の欠陥密度が大きくなっている。これ
は、ＳＴＩ高さが低すぎると、ゲート酸化前にＳＴＩ法
により酸化膜を埋め込んだ溝のエッジのシリコンが露出
してしまい種々の欠陥の影響をうけやすくなり、この結
果、ゲート絶縁膜の欠陥密度が増えていると考えられ
る。In the peripheral circuit region, the defect density of the gate insulating film increases as the STI height decreases. This is because if the STI height is too low, the silicon at the edge of the trench filled with the oxide film by the STI method before the gate oxidation is exposed and is susceptible to various defects. It is considered that the defect density is increasing.
【００２５】一方、メモリセル領域では、周辺回路領域
とは逆に、ＳＴＩ高さが高くなるとゲート絶縁膜の欠陥
密度が大きくなっている。これは、ＳＴＩ高さが高すぎ
ると埋め込み酸化膜とシリコン基板とにより凹凸ができ
るため、メモリセル領域にワード線の延在させた場合に
メモリセル領域に無理なストレスが加わり、この結果、
ゲート絶縁膜の欠陥密度が増大したと考えられる。On the other hand, in the memory cell area, contrary to the peripheral circuit area, the defect density of the gate insulating film increases as the STI height increases. This is because if the STI height is too high, unevenness is created by the buried oxide film and the silicon substrate, so that when the word line is extended in the memory cell region, unreasonable stress is applied to the memory cell region.
It is considered that the defect density of the gate insulating film increased.
【００２６】したがって、ＤＲＡＭチップの全領域にわ
たって欠陥密度を最小限に抑えるには、周辺回路領域に
おいてはＳＴＩ高さを高くする必要があるが、メモリセ
ル領域では凹凸を抑えるようにＳＴＩ高さを設定する必
要があるといえる。Therefore, in order to minimize the defect density over the entire area of the DRAM chip, it is necessary to increase the STI height in the peripheral circuit area, but in the memory cell area, the STI height is set so as to suppress the unevenness. It can be said that it needs to be set.
【００２７】しかしながら、ＳＴＩ法を用いた従来のメ
モリセル領域及び周辺回路領域の形成方法では、ＣＭＰ
の際のディッシング効果のために、メモリセル領域にお
ける酸化膜のＳＴＩ高さに比べて、周辺回路領域におけ
る酸化膜のＳＴＩ高さが低くなってしまう。このため、
ＤＲＡＭチップの全領域にわたってＳＴＩ高さを最適な
ものに設定することが困難であった。However, in the conventional method of forming the memory cell area and the peripheral circuit area using the STI method, the CMP method is used.
Due to the dishing effect in this case, the STI height of the oxide film in the peripheral circuit region becomes lower than the STI height of the oxide film in the memory cell region. For this reason,
It was difficult to set the STI height to the optimum height over the entire area of the DRAM chip.
【００２８】そこで、本発明では、周辺回路領域におけ
るＳＴＩ高さを、メモリセル領域のものに比べて高く
し、且つ、素子活性領域よりも高くすることによりゲー
ト絶縁膜の欠陥密度を低減する。メモリセル領域におい
ては、凹凸を抑えるようにＳＴＩ高さを設定し、滑らか
なワード線の形成を実現することによりゲート絶縁膜の
欠陥密度を低減する。こうして、ＤＲＡＭチップの全領
域にわたってゲート絶縁膜の欠陥密度を低減することに
より、ゲート絶縁膜の信頼性を向上し、また、バーンイ
ン歩留まりを向上することができる。Therefore, in the present invention, the STI height in the peripheral circuit region is made higher than that in the memory cell region and higher than that in the element active region to reduce the defect density of the gate insulating film. In the memory cell region, the STI height is set so as to suppress unevenness, and smooth word lines are formed to reduce the defect density of the gate insulating film. By thus reducing the defect density of the gate insulating film over the entire area of the DRAM chip, the reliability of the gate insulating film can be improved and the burn-in yield can be improved.
【００２９】［第１実施形態］本発明の第１実施形態に
よる半導体装置及びその製造方法について図２乃至図６
を用いて説明する。図２は本実施形態による半導体装置
の構造を示す断面図、図３乃至図６は本実施形態による
半導体装置の製造方法を示す工程断面図である。[A First Embodiment] The semiconductor device and the method for fabricating the same according to a first embodiment of the present invention will be explained with reference to FIGS.
Will be explained. 2 is a sectional view showing the structure of the semiconductor device according to the present embodiment, and FIGS. 3 to 6 are process sectional views showing the method for manufacturing the semiconductor device according to the present embodiment.
【００３０】〔１〕半導体装置
本実施形態による半導体装置は、ＳＴＩ法による素子分
離構造を有するＤＲＡＭである。まず、本実施形態によ
る半導体装置について図２を用いて説明する。図２（ａ
１）は本実施形態による半導体装置のメモリセル領域の
ワード線方向に沿った断面図、図２（ａ２）は図２（ａ
１）に対応する周辺回路領域の断面図、図２（ｂ１）は
図２（ａ１）のＡ−Ａ′線断面図、図２（ｂ２）は図２
（ａ２）のＢ−Ｂ′線断面図である。[1] Semiconductor Device The semiconductor device according to the present embodiment is a DRAM having an element isolation structure by the STI method. First, the semiconductor device according to the present embodiment will be explained with reference to FIG. Figure 2 (a
1) is a cross-sectional view taken along the word line direction of the memory cell region of the semiconductor device according to the present embodiment, and FIG.
2) is a sectional view of the peripheral circuit region corresponding to 1), FIG. 2B1 is a sectional view taken along the line AA 'of FIG. 2A1, and FIG.
It is a BB 'sectional view taken on the line of (a2).
【００３１】図２（ａ１）及び図２（ａ２）に示すよう
に、シリコン基板１０には、メモリセルが形成されるメ
モリセル領域１２と、周辺回路が形成される周辺回路領
域１４とが設けられている。メモリセル領域１２及び周
辺回路領域１４では、それぞれ、ＳＴＩ法によりシリコ
ン酸化膜１６ａ、１６ｂがシリコン基板１０に埋め込ま
れ、素子活性領域１７ａ、１７ｂが画定されている。As shown in FIGS. 2A1 and 2A2, the silicon substrate 10 is provided with a memory cell region 12 in which memory cells are formed and a peripheral circuit region 14 in which peripheral circuits are formed. Has been. In the memory cell region 12 and the peripheral circuit region 14, the silicon oxide films 16a and 16b are embedded in the silicon substrate 10 by the STI method, and the element active regions 17a and 17b are defined.
【００３２】周辺回路領域１４において埋め込まれてい
るシリコン酸化膜１６ｂのＳＴＩ高さは、メモリセル領
域１２において埋め込まれているシリコン酸化膜１６ａ
のＳＴＩ高さよりも高くなっている。さらに、周辺回路
領域１４におけるシリコン酸化膜１６ｂの表面の高さ
は、図２（ａ２）に示すように、素子活性領域１７ｂの
シリコン基板１０表面の高さよりも高くなっている。す
なわち、周辺回路領域１４におけるシリコン酸化膜１６
ｂのＳＴＩ高さは正の値となっている。The STI height of the silicon oxide film 16b buried in the peripheral circuit region 14 is the same as that of the silicon oxide film 16a buried in the memory cell region 12.
It is higher than the STI height. Further, the height of the surface of the silicon oxide film 16b in the peripheral circuit region 14 is higher than the height of the surface of the silicon substrate 10 in the element active region 17b, as shown in FIG. 2 (a2). That is, the silicon oxide film 16 in the peripheral circuit region 14
The STI height of b is a positive value.
【００３３】一方、メモリセル領域１２におけるシリコ
ン酸化膜１６ａのＳＴＩ高さは、図２（ａ１）に示すよ
うに、ほぼ零となっている。すなわち、シリコン酸化膜
１６ａ表面の高さは、素子活性領域１７ａのシリコン基
板１０表面の高さとほぼ等しくなっている。On the other hand, the STI height of the silicon oxide film 16a in the memory cell region 12 is almost zero as shown in FIG. 2 (a1). That is, the height of the surface of the silicon oxide film 16a is substantially equal to the height of the surface of the silicon substrate 10 in the element active region 17a.
【００３４】メモリセル領域１２及び周辺回路領域１４
の素子活性領域１７ａ、１７ｂには、図２（ｂ１）及び
図２（ｂ２）に示すように、ソース拡散層２０とドレイ
ン拡散層２２とが独立に形成されている。ソース拡散層
２０とドレイン拡散層２２との間のシリコン基板１０上
には、シリコン酸化窒化膜よりなるゲート絶縁膜２４を
介して、アモルファスシリコン膜２６、窒化タングステ
ン膜２８、及びタングステン膜３０が順次積層されてな
るポリメタル構造のゲート電極３２が形成されている。Memory cell area 12 and peripheral circuit area 14
In the element active regions 17a and 17b, as shown in FIGS. 2 (b1) and 2 (b2), a source diffusion layer 20 and a drain diffusion layer 22 are independently formed. An amorphous silicon film 26, a tungsten nitride film 28, and a tungsten film 30 are sequentially formed on the silicon substrate 10 between the source diffusion layer 20 and the drain diffusion layer 22 via a gate insulating film 24 made of a silicon oxynitride film. A gate electrode 32 having a laminated polymetal structure is formed.
【００３５】こうして、メモリセル領域１２において
は、ゲート電極３２、ソース拡散層２０、ドレイン拡散
層２２からなるメモリセルトランジスタが構成されてい
る。一方、周辺回路領域１４においては、ゲート電極３
２、ソース拡散層２０、ドレイン拡散層２２からなる周
辺回路用トランジスタが構成されている。Thus, in the memory cell region 12, a memory cell transistor including the gate electrode 32, the source diffusion layer 20, and the drain diffusion layer 22 is formed. On the other hand, in the peripheral circuit region 14, the gate electrode 3
2. A peripheral circuit transistor including the source diffusion layer 20 and the drain diffusion layer 22 is formed.
【００３６】ゲート電極３２上には、シリコン窒化膜よ
りなるキャップ絶縁膜３４が形成され、ゲート電極３２
側壁には、自己整合で形成されたシリコン窒化膜よりな
るサイドウォール膜３６が形成されている。ソース拡散
層２０及びドレイン拡散層２２上には、スルーホール３
８がサイドウォール膜３６に自己整合で開孔されてい
る。スルーホール３８には、ドープされたアモルファス
シリコンよりなるプラグ４０が埋め込まれている。A cap insulating film 34 made of a silicon nitride film is formed on the gate electrode 32.
A sidewall film 36 made of a silicon nitride film formed by self-alignment is formed on the sidewall. Through holes 3 are formed on the source diffusion layer 20 and the drain diffusion layer 22.
8 is formed in the sidewall film 36 in a self-aligned manner. A plug 40 made of doped amorphous silicon is embedded in the through hole 38.
【００３７】こうして、ＳＴＩ法による素子分離構造を
有するＤＲＡＭである本実施形態による半導体装置が構
成されている。Thus, the semiconductor device according to the present embodiment, which is a DRAM having an element isolation structure by the STI method, is constituted.
【００３８】上述のように、本実施形態による半導体装
置は、周辺回路領域１４において埋め込まれたシリコン
酸化膜１６ｂのＳＴＩ高さが、メモリセル領域１２にお
いて埋め込まれたシリコン酸化膜１６ａのＳＴＩ高さよ
りも高くなっており、さらに、周辺回路領域１４におけ
るシリコン酸化膜１６ｂのＳＴＩ高さが、素子活性領域
１７ｂのシリコン基板１０表面の高さよりも高くなって
いることに主たる特徴を有する。これにより、ゲート絶
縁膜２４の欠陥密度を低減することができるので、ゲー
ト絶縁膜２４の信頼性を向上し、また、ゲート絶縁膜２
４の耐電圧性を向上することができる。したがって、さ
らなる微細化に対応しうるＤＲＡＭを提供することがで
きる。As described above, in the semiconductor device according to the present embodiment, the STI height of the silicon oxide film 16b buried in the peripheral circuit region 14 is higher than the STI height of the silicon oxide film 16a buried in the memory cell region 12. The main feature is that the STI height of the silicon oxide film 16b in the peripheral circuit region 14 is higher than the height of the surface of the silicon substrate 10 in the element active region 17b. As a result, the defect density of the gate insulating film 24 can be reduced, so that the reliability of the gate insulating film 24 is improved and the gate insulating film 2 is improved.
The withstand voltage of No. 4 can be improved. Therefore, it is possible to provide a DRAM capable of coping with further miniaturization.
【００３９】また、ＳＴＩ法により埋め込まれたシリコ
ン酸化膜１６ａ、１６ｂの素子活性領域１７ａ、１７ｂ
近傍の端部には、通常、ディボット（divot）と呼ばれ
る凹みが生じている。本実施形態よる半導体装置は、シ
リコン酸化膜１６ａ、１６ｂのＳＴＩ高さの関係を上述
のようにすることにより、このようなディボットの先端
部と素子活性領域のシリコン基板１０の角部との間の距
離を、メモリセル領域１２でよりも周辺回路領域１４で
大きくすることができる。これにより、一般に印加され
る電界が大きい周辺回路領域１４における電界集中によ
るゲート絶縁膜２４の劣化を抑制することができる。Further, the device active regions 17a and 17b of the silicon oxide films 16a and 16b which are buried by the STI method.
A dent called a divot is usually formed at the end portion in the vicinity. In the semiconductor device according to the present embodiment, the relationship between the STI heights of the silicon oxide films 16a and 16b is set as described above, so that the tip portion of such a divot and the corner portion of the silicon substrate 10 in the element active region are formed. Can be made larger in the peripheral circuit region 14 than in the memory cell region 12. As a result, it is possible to suppress deterioration of the gate insulating film 24 due to electric field concentration in the peripheral circuit region 14 where a generally applied electric field is large.
【００４０】また、メモリセル領域１２におけるシリコ
ン酸化膜１６ａのＳＴＩ高さがほぼ零、すなわち、シリ
コン酸化膜１６ａ表面の位置は、素子活性領域１７ａの
シリコン基板１０表面の位置とほぼ等しくなっているの
で、メモリセル領域１２において、ワード線の延在させ
た場合にメモリセル領域１２加わるストレスを低減する
ことができる。したがって、ゲート絶縁膜２４の欠陥密
度を低減することができる。Further, the STI height of the silicon oxide film 16a in the memory cell region 12 is almost zero, that is, the position of the surface of the silicon oxide film 16a is substantially equal to the position of the surface of the silicon substrate 10 in the element active region 17a. Therefore, in the memory cell region 12, the stress applied to the memory cell region 12 when the word line is extended can be reduced. Therefore, the defect density of the gate insulating film 24 can be reduced.
【００４１】〔２〕半導体装置の製造方法
次に、本実施形態による半導体装置の製造方法について
図３乃至図６を用いて説明する。なお、図３（ａ１）乃
至図６（ｄ１）はメモリセルを形成するメモリセル領域
１２の工程断面図を示し、図３（ａ２）乃至図６（ｄ
２）はそれぞれ図３（ａ１）乃至図６（ｄ１）に対応す
る周辺回路を形成する周辺回路領域１４の工程断面図を
示している。[2] Method of Manufacturing Semiconductor Device Next, the method of manufacturing the semiconductor device according to the present embodiment will be explained with reference to FIGS. 3A1 to 6D1 are process cross-sectional views of the memory cell region 12 forming a memory cell, and FIGS. 3A2 to 6D
2) is a process cross-sectional view of the peripheral circuit region 14 forming the peripheral circuit corresponding to FIGS. 3A1 to 6D1.
【００４２】まず、シリコン酸化膜４４が表面に形成さ
れたシリコン基板１０上に、膜厚１００ｎｍのシリコン
窒化膜４６を形成する。次いで、シリコン窒化膜４６上
に、レジスト膜を形成する。次いで、フォトリソグラフ
ィ技術により、メモリセル領域１２及び周辺回路領域１
４においてそれぞれレジスト膜を所定のパターンにパタ
ーニングする。次いで、パターニングされたレジスト膜
をマスクとして、ＲＩＥ法により、メモリセル領域１２
及び周辺回路領域１４において、それぞれシリコン窒化
膜４６を所定のパターンにエッチングする（図３（ａ
１）、図３（ａ２））。First, a 100-nm-thick silicon nitride film 46 is formed on the silicon substrate 10 on which the silicon oxide film 44 is formed. Then, a resist film is formed on the silicon nitride film 46. Then, the memory cell area 12 and the peripheral circuit area 1 are formed by photolithography.
In 4, each resist film is patterned into a predetermined pattern. Then, using the patterned resist film as a mask, the memory cell region 12 is formed by the RIE method.
In the peripheral circuit region 14 and the silicon nitride film 46, the silicon nitride film 46 is etched into a predetermined pattern (see FIG.
1), FIG. 3 (a2)).
【００４３】次いで、ＲＩＥ法により、パターニングさ
れたシリコン窒化膜４６をマスクとしてシリコン酸化膜
４４を除去し、さらに、シリコン基板１０を掘り、所定
のパターンを有する溝を形成する（図３（ｂ１）、図３
（ｂ２））。例えば、ＣＦ4雰囲気によりシリコン基板
１０表面に形成されたシリコン酸化膜４４を除去し、Ｈ
Ｂｒ／Ｃｌ2／Ｏ2混合ガスによりシリコン基板１０を２
００ｎｍ掘る。Next, the silicon oxide film 44 is removed by RIE using the patterned silicon nitride film 46 as a mask, and the silicon substrate 10 is further dug to form a groove having a predetermined pattern (FIG. 3 (b1)). , Fig. 3
(B2)). For example, the silicon oxide film 44 formed on the surface of the silicon substrate 10 is removed by CF 4 atmosphere, and H
Bring the silicon substrate 10 to 2 by Br / Cl 2 / O 2 mixed gas.
Dig to 00 nm.
【００４４】次いで、シリコン酸化膜４４及びシリコン
窒化膜４６のマスクを酸処理により後退させる（図３
（ｃ１）、図３（ｃ２））。Next, the masks of the silicon oxide film 44 and the silicon nitride film 46 are made to recede by acid treatment (FIG. 3).
(C1), FIG. 3 (c2)).
【００４５】次いで、例えばＴＥＯＳを主原料として用
いたＣＶＤ法により全面にシリコン酸化膜４８を堆積す
る（図３（ｄ１）、図３（ｄ２））。Next, a silicon oxide film 48 is deposited on the entire surface by a CVD method using, for example, TEOS as a main material (FIGS. 3 (d1) and 3 (d2)).
【００４６】次いで、ＣＭＰ法により、シリコン酸化膜
４８を平坦化する（図４（ａ１）、図４（ａ２））。Then, the silicon oxide film 48 is planarized by the CMP method (FIGS. 4A1 and 4A2).
【００４７】このとき、メモリセル領域１２と周辺回路
領域１４とで、素子構造の粗密差が大きくなっている。
このため、ＣＭＰ法による平坦化の際のディッシング効
果の差により、周辺回路領域１４におけるシリコン酸化
膜４８の高さは、メモリセル領域１２におけるシリコン
酸化膜４８の高さよりも低くなる。At this time, the difference in the element structure between the memory cell region 12 and the peripheral circuit region 14 is large.
Therefore, the height of the silicon oxide film 48 in the peripheral circuit region 14 becomes lower than the height of the silicon oxide film 48 in the memory cell region 12 due to the difference in the dishing effect during the planarization by the CMP method.
【００４８】次いで、周辺回路領域１４のみをレジスト
膜５０で被覆する（図４（ｂ１）、図４（ｂ２））。Next, only the peripheral circuit region 14 is covered with the resist film 50 (FIGS. 4 (b1) and 4 (b2)).
【００４９】次いで、メモリセル領域１２におけるシリ
コン酸化膜４８を希フッ酸により所定の厚さエッチング
する（図４（ｃ１）、図４（ｃ２））。こうして、周辺
回路領域１４におけるシリコン酸化膜４８の高さを、メ
モリセル領域１２におけるシリコン酸化膜４８の高さよ
りも高くする。例えば、メモリセル領域１２と周辺回路
領域１４のシリコン酸化膜４８の高低差を２０ｎｍとす
ることができる。Then, the silicon oxide film 48 in the memory cell region 12 is etched to a predetermined thickness with dilute hydrofluoric acid (FIGS. 4C1 and 4C2). In this way, the height of the silicon oxide film 48 in the peripheral circuit region 14 is made higher than the height of the silicon oxide film 48 in the memory cell region 12. For example, the height difference between the silicon oxide film 48 in the memory cell region 12 and the peripheral circuit region 14 can be set to 20 nm.
【００５０】次いで、周辺回路領域１４を被覆している
レジスト膜５０を除去した後、メモリセル領域１２及び
周辺回路領域１４におけるシリコン酸化膜４８を希フッ
酸により所定の厚さエッチングする（図４（ｄ１）、図
４（ｄ２））。Next, after removing the resist film 50 covering the peripheral circuit region 14, the silicon oxide film 48 in the memory cell region 12 and the peripheral circuit region 14 is etched to a predetermined thickness with dilute hydrofluoric acid (FIG. 4). (D1), FIG. 4 (d2)).
【００５１】こうして、周辺回路領域１４において埋め
込まれたシリコン酸化膜１６ｂのＳＴＩ高さを、メモリ
セル領域１２において埋め込まれたシリコン酸化膜１６
ａのＳＴＩ高さよりも高くし、さらに、周辺回路領域１
４におけるシリコン酸化膜１６ｂのＳＴＩ高さを、素子
活性領域のシリコン基板１０表面の高さよりも高くする
ことができる。Thus, the STI height of the silicon oxide film 16b buried in the peripheral circuit region 14 is set to the silicon oxide film 16 buried in the memory cell region 12.
a height higher than the STI height of a, and further, the peripheral circuit region 1
The STI height of the silicon oxide film 16b in 4 can be made higher than the height of the surface of the silicon substrate 10 in the element active region.
【００５２】次いで、熱リン酸を用いたエッチングによ
りマスクとして用いたシリコン窒化膜４６を除去し、希
フッ酸を用いたエッチングによりシリコン酸化膜４４を
除去する。こうして、メモリセル領域１２及び周辺回路
領域１４において、それぞれシリコン酸化膜１６ａ、１
６ｂが埋め込まれ、素子活性領域１７ａ、１７ｂが画定
される（図５（ａ１）、図５（ａ２））。Then, the silicon nitride film 46 used as the mask is removed by etching with hot phosphoric acid, and the silicon oxide film 44 is removed by etching with diluted hydrofluoric acid. Thus, in the memory cell region 12 and the peripheral circuit region 14, the silicon oxide films 16a, 1a are formed, respectively.
6b is embedded to define the element active regions 17a and 17b (FIG. 5 (a1) and FIG. 5 (a2)).
【００５３】次いで、熱酸化法によりシリコン基板１０
表面を熱酸化し、素子活性領域１７ａ、１７ｂ上に膜厚
６ｎｍのシリコン酸化膜よりなる犠牲酸化膜５２を形成
する。Then, the silicon substrate 10 is formed by the thermal oxidation method.
The surface is thermally oxidized to form a sacrificial oxide film 52 of a silicon oxide film having a film thickness of 6 nm on the element active regions 17a and 17b.
【００５４】次いで、素子活性領域１７ａ、１７ｂを露
出するレジスト膜をマスクとして、Ｎ型、Ｐ型ドーパン
トをイオン注入し、素子活性領域１７ａ、１７ｂにＮ
型、Ｐ型ウェルを形成する（図５（ｂ１）、図５（ｂ
２））。Ｎ型、Ｐ型ドーパントのイオン注入の条件とし
ては、トランジスタの所望の閾値が得られるように設定
する。例えば、メモリセル領域１２には、Ｂ+イオン
を、加速エネルギー１８０ｋｅＶ、ドーズ量１．５×１
０13ｃｍ-2としてイオン注入する。周辺回路領域１４に
おいては、Ｐ型ＭＯＳトランジスタを形成する領域に
は、Ｐ+イオンを、加速エネルギー５００ｋｅＶ、ドー
ズ量３．０×１０13ｃｍ-2としてイオン注入する。Ｎ型
ＭＯＳトランジスタを形成する領域には、Ｂ+イオン
を、加速エネルギー１８０ｋｅＶ、ドーズ量１．５×１
０13ｃｍ-2としてイオン注入する。Next, N-type and P-type dopants are ion-implanted using the resist film exposing the element active regions 17a and 17b as a mask, and N is implanted into the element active regions 17a and 17b.
And P-type wells are formed (FIG. 5 (b1) and FIG. 5 (b).
2)). The conditions for ion implantation of N-type and P-type dopants are set so that a desired threshold value of the transistor can be obtained. For example, in the memory cell region 12, B + ions are used with an acceleration energy of 180 keV and a dose of 1.5 × 1.
Ion implantation is performed at 0 13 cm -2 . In the peripheral circuit region 14, P + ions are ion-implanted into a region where a P-type MOS transistor is formed with an acceleration energy of 500 keV and a dose amount of 3.0 × 10 13 cm −2 . In the region where the N-type MOS transistor is formed, B + ions are accelerated with an acceleration energy of 180 keV and a dose amount of 1.5 × 1.
Ion implantation is performed at 0 13 cm -2 .
【００５５】次いで、フッ酸系の水溶液を用いたウェッ
トエッチングにより、犠牲酸化膜５２を除去する。Next, the sacrificial oxide film 52 is removed by wet etching using a hydrofluoric acid-based aqueous solution.
【００５６】次いで、素子活性領域１７ａ、１７ｂ上に
シリコン酸化膜を形成した後、例えば一酸化窒素ガス等
の窒素を含むガスを用いた熱処理等によりシリコン酸化
膜に窒素を導入し、膜厚５ｎｍのシリコン酸化窒化膜よ
りなるゲート絶縁膜２４を形成する。なお、シリコン酸
化膜への窒素の導入は、イオン注入等により行ってもよ
い。Next, after a silicon oxide film is formed on the element active regions 17a and 17b, nitrogen is introduced into the silicon oxide film by a heat treatment using a gas containing nitrogen such as nitric oxide gas to have a film thickness of 5 nm. Forming a gate insulating film 24 of the silicon oxynitride film. The nitrogen may be introduced into the silicon oxide film by ion implantation or the like.
【００５７】次いで、例えばＣＶＤ法により、膜厚７０
ｎｍのアモルファスシリコン膜２６をゲート絶縁膜２４
上に形成する。Next, the film thickness 70 is formed by, for example, the CVD method.
nm amorphous silicon film 26 to the gate insulating film 24
Form on top.
【００５８】次いで、Ｐ型ＭＯＳトランジスタを形成す
る領域にＢ+イオンを、加速エネルギー５ｋｅＶ、ドー
ズ量１．０×１０15ｃｍ-2としてイオン注入し、Ｎ型Ｍ
ＯＳトランジスタを形成する領域にＰ+イオンを、加速
エネルギー１０ｋｅＶ、ドーズ量４．０×１０15ｃｍ-2
としてイオン注入する。Next, B + ions are ion-implanted into a region for forming a P-type MOS transistor with an acceleration energy of 5 keV and a dose amount of 1.0 × 10 15 cm -2 , and an N-type M
P + ions are added to the region for forming the OS transistor at an acceleration energy of 10 keV and a dose of 4.0 × 10 15 cm -2.
As ion implantation.
【００５９】次いで、８００℃の熱処理によりゲートア
ニールを行い、アモルファスシリコン膜２６を結晶化し
て、ポリシリコン膜とする。なお、本明細書では説明を
簡便にするため、以降の説明においてもアモルファスシ
リコン膜２６と表すものとする。Next, gate annealing is performed by heat treatment at 800 ° C. to crystallize the amorphous silicon film 26 to form a polysilicon film. Note that in this specification, in order to simplify the description, the amorphous silicon film 26 will also be referred to in the following description.
【００６０】次いで、例えばスパッタ法により、膜厚５
ｎｍの窒化タングステン膜２８と、膜厚４０ｎｍのタン
グステン膜３０を順次全面に形成する。Then, a film thickness of 5 is obtained by, for example, a sputtering method.
nm tungsten nitride film 28 and 40 nm thick tungsten film 30 are sequentially formed on the entire surface.
【００６１】次いで、自己整合コンタクト用に、膜厚２
００ｎｍのシリコン窒化膜よりなるキャップ絶縁膜３４
を全面に形成する。次いで、Ｐ型ＭＯＳトランジスタを
形成する領域を除いた全面をレジスト膜により被覆し、
キャップ絶縁膜３４を膜厚が１００ｎｍとなるまでエッ
チングする。Then, for self-aligned contacts, a film thickness of 2
A cap insulating film 34 made of a 00 nm silicon nitride film
Are formed on the entire surface. Then, the entire surface except the region for forming the P-type MOS transistor is covered with a resist film,
The cap insulating film 34 is etched until the film thickness becomes 100 nm.
【００６２】次いで、フォトリソグラフィ及びドライエ
ッチングを用い、キャップ絶縁膜３４、タングステン膜
３０、窒化タングステン膜２８及びアモルファスシリコ
ン膜２６をゲート加工する。こうして、上面がキャップ
絶縁膜３４で覆われ、アモルファスシリコン膜２６、窒
化タングステン膜２８及びタングステン膜３０の積層膜
よりなるポリメタル構造のゲート電極３０が形成される
（図５（ｄ１）、図５（ｄ２）、図６（ａ１）、図６
（ａ２））。なお、以後の工程については、図５（ｄ
１）のＡ−Ａ′線の断面方向から見た工程断面図である
図６（ａ１）乃至図６（ｄ１）及び、図５（ｄ２）Ｂ−
Ｂ′線の断面方向から見た工程断面図である図６（ａ
２）乃至図６（ｄ２）を用いて説明する。Next, the cap insulating film 34, the tungsten film 30, the tungsten nitride film 28, and the amorphous silicon film 26 are gate-processed by using photolithography and dry etching. In this way, the upper surface is covered with the cap insulating film 34, and the gate electrode 30 having a polymetal structure composed of the laminated film of the amorphous silicon film 26, the tungsten nitride film 28, and the tungsten film 30 is formed (FIG. 5 (d1), FIG. d2), FIG. 6 (a1), and FIG.
(A2)). For the subsequent steps, see FIG.
FIG. 6 (a1) to FIG. 6 (d1) and FIG. 5 (d2) B- which are process cross-sectional views seen from the cross-sectional direction of the line AA ′ of FIG.
FIG. 6A is a process cross-sectional view seen from the cross-sectional direction of the line B ′.
2) to FIG. 6D2 will be described.
【００６３】次いで、メモリセル領域１２に、ゲート電
極３０をマスクとして、接合形成用に、例えば、Ｐ+イ
オンを、加速エネルギー５ｋｅＶ、ドーズ量１．０×１
０13ｃｍ-2としてイオン注入する。こうして、ソース拡
散層２０、ドレイン拡散層２２が形成される（図６（ａ
１））。Then, in the memory cell region 12, with the gate electrode 30 as a mask, for example, P + ions are used to form a junction, with an acceleration energy of 5 keV and a dose of 1.0 × 1.
Ion implantation is performed at 0 13 cm -2 . Thus, the source diffusion layer 20 and the drain diffusion layer 22 are formed (see FIG.
1)).
【００６４】また、周辺回路用トランジスタのエクステ
ンション領域には、Ｐ型ＭＯＳトランジスタについて、
例えば、ＢＦ2+イオンを、加速エネルギー５ｋｅＶ、ド
ーズ量５．０×１０14ｃｍ-2としてイオン注入する。Ｎ
型ＭＯＳトランジスタについては、例えば、Ａｓ+イオ
ンを５．０×１０14ｃｍ-2の５ｋｅＶのエネルギーで注
入する。こうして、ソース拡散層２０、ドレイン拡散層
２２が形成される（図６（ａ２））。In the extension area of the peripheral circuit transistor, the P-type MOS transistor is
For example, BF 2+ ions are ion-implanted with an acceleration energy of 5 keV and a dose amount of 5.0 × 10 14 cm −2 . N
For the MOS transistor of the type, for example, As + ions are implanted with an energy of 5.0 × 10 14 cm -2 and 5 keV. Thus, the source diffusion layer 20 and the drain diffusion layer 22 are formed (FIG. 6 (a2)).
【００６５】次いで、ＤＣＳ（DiChloroSilane, ＳｉＨ
2Ｃｌ2）とＮＨ3を原料ガスとして、膜厚２０ｎｍのシ
リコン窒化膜よりなるスペーサー膜を形成し、ＲＩＥ法
によりエッチバックする。さらに、ＤＣＳとＮＨ3を原
料ガスとして、膜厚１５ｎｍのシリコン窒化膜を形成す
る。こうして、ゲート電極３２及びキャップ絶縁膜３４
の側壁に、サイドウォール絶縁膜３６を形成する（図６
（ｂ１）、図６（ｂ２））。Next, DCS (DiChloroSilane, SiH
2 Cl 2 ) and NH 3 are used as source gases to form a spacer film made of a silicon nitride film having a film thickness of 20 nm and etched back by the RIE method. Further, a silicon nitride film having a film thickness of 15 nm is formed using DCS and NH 3 as source gases. Thus, the gate electrode 32 and the cap insulating film 34
Side wall insulating film 36 is formed on the side wall of (FIG. 6).
(B1), FIG. 6 (b2)).
【００６６】次いで、膜厚６０ｎｍのＢＰＳＧ（Boro-P
hospho-Silicate Glass）膜を形成し、形成したＢＰＳ
Ｇ膜を、シリコン窒化膜をストッパとしてＲＩＥ法によ
りエッチングする。これにより、周辺回路領域１４には
ＢＰＳＧ膜よりなるスペーサ絶縁膜５３が形成される。
一方、メモリセル領域１２では、パターンが密であるた
めＢＰＳＧ膜が、パターンのギャップに埋め込まれた状
態となる（図６（ａ１））。Next, a 60 nm thick BPSG (Boro-P
hospho-Silicate Glass) BPS formed by forming a film
The G film is etched by the RIE method using the silicon nitride film as a stopper. As a result, the spacer insulating film 53 made of the BPSG film is formed in the peripheral circuit region 14.
On the other hand, in the memory cell region 12, since the pattern is dense, the BPSG film is filled in the pattern gap (FIG. 6 (a1)).
【００６７】次いで、周辺回路領域１４において、ＢＰ
ＳＧ膜よりなるスペーサ絶縁膜５３をマスクとして、ド
ーパントをイオン注入し、ソース拡散層２０及びドレイ
ン拡散層２２を形成する（図６（ｃ２））。例えば、Ｐ
型ＭＯＳトランジスタを形成する領域では、ＢＦ2+イオ
ンを、加速エネルギー４５ｋｅＶ、ドーズ量３．０×１
０15ｃｍ-2としてイオン注入する。Ｎ型ＭＯＳトランジ
スタを形成する領域では、Ａｓ+イオンを、加速エネル
ギー５０ｋｅＶ、ドーズ量３．０×１０15ｃｍ- 2として
イオン注入する。Then, in the peripheral circuit area 14, BP
Using the spacer insulating film 53 made of the SG film as a mask, the dopant is ion-implanted to form the source diffusion layer 20 and the drain diffusion layer 22 (FIG. 6C2). For example, P
In the region where the MOS transistor is formed, BF 2+ ions are accelerated at an energy of 45 keV and a dose of 3.0 × 1.
Ion implantation is performed at 0 15 cm -2 . In the region for forming the N-type MOS transistor, the As + ions, the acceleration energy 50 keV, a dose of 3.0 × 10 15 cm - ion implantation as 2.
【００６８】次いで、ソース拡散層２０に達するスルー
ホール３８を自己整合で形成する。Then, a through hole 38 reaching the source diffusion layer 20 is formed in self alignment.
【００６９】次いで、希フッ酸を用いたエッチングによ
り自然酸化膜を除去し、ドープされたアモルファスシリ
コンをスルーホール３８に埋め込む。こうして、アモル
ファスシリコンよりなるプラグ４０が形成される（図６
（ｄ１）、図６（ｄ２））。Then, the natural oxide film is removed by etching using dilute hydrofluoric acid, and the doped amorphous silicon is embedded in the through hole 38. Thus, the plug 40 made of amorphous silicon is formed (FIG. 6).
(D1), FIG. 6 (d2)).
【００７０】こうして、本実施形態による半導体装置が
製造される。Thus, the semiconductor device according to the present embodiment is manufactured.
【００７１】このように、本実施形態によれば、周辺回
路領域１４において埋め込まれたシリコン酸化膜１６ｂ
のＳＴＩ高さが、メモリセル領域１２において埋め込ま
れたシリコン酸化膜１６ａのＳＴＩ高さよりも高く、且
つ、素子活性領域１７ｂのシリコン基板１０表面より高
くなっているので、ディッシング効果の差に起因するゲ
ート絶縁膜２４の欠陥密度を低減することができる。ま
た、周辺回路領域１４において、シリコン酸化膜１６ｂ
のディボットの端部と素子活性領域１７ｂのシリコン基
板１０の角部との間の距離を大きくすることができるの
で、ゲート絶縁膜２４の電界集中による劣化を抑制する
ことができる。これにより、ゲート絶縁膜２４の信頼性
を向上し、耐電圧性を向上することができ、微細化に対
応しうるＤＲＡＭを提供することができる。As described above, according to this embodiment, the silicon oxide film 16b buried in the peripheral circuit region 14 is formed.
Is higher than the STI height of the silicon oxide film 16a buried in the memory cell region 12 and higher than the surface of the silicon substrate 10 in the element active region 17b, which results from the difference in dishing effect. The defect density of the gate insulating film 24 can be reduced. Further, in the peripheral circuit region 14, the silicon oxide film 16b is formed.
Since the distance between the end of the divot and the corner of the silicon substrate 10 in the element active region 17b can be increased, the deterioration of the gate insulating film 24 due to the electric field concentration can be suppressed. As a result, the reliability of the gate insulating film 24 can be improved, the withstand voltage can be improved, and a DRAM that can cope with miniaturization can be provided.
【００７２】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法について図７を用いて
説明する。図７は本実施形態による半導体装置の製造方
法を示す工程断面図である。なお、第１実施形態による
半導体装置及びその製造方法と同一の構成要素について
は同一の符号を付し説明を省略し或いは簡略にする。[A Second Embodiment] The semiconductor device and the method for fabricating the same according to a second embodiment of the present invention will be explained with reference to FIG. 7A to 7C are sectional views of the semiconductor device in the steps of the method for fabricating the semiconductor device, which illustrate the method. The same components as those of the semiconductor device and the method of manufacturing the same according to the first embodiment are designated by the same reference numerals to omit or simplify the description.
【００７３】本実施形態は、レーザ光の照射による埋め
込み酸化膜のアニーリングによりエッチングレートが変
化することを利用して、第１実施形態に場合と同様の構
造を有する半導体装置を製造するものである。The present embodiment manufactures a semiconductor device having a structure similar to that of the first embodiment by utilizing the fact that the etching rate changes due to the annealing of the buried oxide film due to the irradiation of laser light. .
【００７４】以下、本実施形態による半導体装置の製造
方法について図７を用いて説明する。なお、図７（ａ
１）乃至図７（ｄ１）はメモリセルを形成するメモリセ
ル領域１２の工程断面図を示し、図７（ａ２）乃至図７
（ｄ２）はそれぞれ図７（ａ１）乃至図７（ｄ１）に対
応する周辺回路を形成する周辺回路領域１４の工程断面
図を示している。Hereinafter, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. Note that FIG.
1) to FIG. 7D1 are process cross-sectional views of the memory cell region 12 forming a memory cell, and FIGS.
7D2 is a process cross-sectional view of the peripheral circuit region 14 forming the peripheral circuit corresponding to FIGS. 7A1 to 7D1.
【００７５】まず、第１実施形態による場合と同様にし
て、メモリセル領域１２及び周辺回路領域１４にシリコ
ン酸化膜４８を埋め込み、ＣＭＰ法により埋め込んだシ
リコン酸化膜４８を平坦化する（図７（ａ１）、図７
（ａ２））。First, similarly to the case of the first embodiment, the silicon oxide film 48 is buried in the memory cell region 12 and the peripheral circuit region 14, and the buried silicon oxide film 48 is flattened by the CMP method (FIG. 7 ( a1), FIG.
(A2)).
【００７６】次いで、周辺回路領域１４にのみレーザ光
を照射することにより、周辺回路領域１４のシリコン酸
化膜４８をアニールする（図７（ｂ１）、図７（ｂ
２））。これにより、周辺回路領域１４のシリコン酸化
膜４８のエッチングレートが、レーザ光を照射していな
いメモリセル領域１２のシリコン酸化膜４８のエッチン
グレートよりも遅くなる。Next, the silicon oxide film 48 in the peripheral circuit region 14 is annealed by irradiating only the peripheral circuit region 14 with laser light (FIGS. 7B1 and 7B).
2)). As a result, the etching rate of the silicon oxide film 48 in the peripheral circuit region 14 becomes slower than the etching rate of the silicon oxide film 48 in the memory cell region 12 not irradiated with the laser beam.
【００７７】次いで、メモリセル領域１２及び周辺回路
領域１４のシリコン酸化膜４８を希フッ酸により所定の
厚さエッチングする（図７（ｃ１）、図７（ｃ２））。
このとき、レーザ光を照射してアニールしたシリコン酸
化膜４８のエッチングレートが遅くなっているため、周
辺回路領域１４のシリコン酸化膜４８の方が、メモリセ
ル領域１２のシリコン酸化膜４８よりも遅くエッチング
される。これにより、周辺回路領域１４において埋め込
まれたシリコン酸化膜１６ｂのＳＴＩ高さを、メモリセ
ル領域１２において埋め込まれたシリコン酸化膜１６ａ
のＳＴＩ高さよりも高くし、さらに、周辺回路領域１４
におけるシリコン酸化膜１６ｂのＳＴＩ高さを、素子活
性領域１７ｂのシリコン基板１０表面の高さよりも高く
することができる。Next, the silicon oxide film 48 in the memory cell region 12 and the peripheral circuit region 14 is etched with dilute hydrofluoric acid to a predetermined thickness (FIGS. 7 (c1) and 7 (c2)).
At this time, since the etching rate of the silicon oxide film 48 annealed by irradiating the laser light is slow, the silicon oxide film 48 in the peripheral circuit region 14 is slower than the silicon oxide film 48 in the memory cell region 12. Is etched. As a result, the STI height of the silicon oxide film 16b buried in the peripheral circuit region 14 is set to the silicon oxide film 16a buried in the memory cell region 12.
STI height of the peripheral circuit region 14
The STI height of the silicon oxide film 16b can be made higher than the height of the surface of the silicon substrate 10 in the element active region 17b.
【００７８】次いで、熱リン酸を用いたエッチングによ
りマスクとして用いたシリコン窒化膜４６を除去し、希
フッ酸を用いたエッチングによりシリコン酸化膜４４を
除去する。こうして、こうして、メモリセル領域１２及
び周辺回路領域１４において、それぞれシリコン酸化膜
１６ａ、１６ｂが埋め込まれ、素子活性領域１７ａ、１
７ｂが画定される（図７（ｄ１）、図７（ｄ２））。Then, the silicon nitride film 46 used as the mask is removed by etching using hot phosphoric acid, and the silicon oxide film 44 is removed by etching using dilute hydrofluoric acid. Thus, in the memory cell region 12 and the peripheral circuit region 14, the silicon oxide films 16a and 16b are buried in the device active regions 17a and 1a.
7b is defined (FIG. 7 (d1), FIG. 7 (d2)).
【００７９】以後、第１実施形態による場合と同様にし
て、メモリセル領域１２にメモリセルトランジスタを形
成し、周辺回路領域１４において周辺回路用トランジス
タを形成する。Thereafter, similarly to the case of the first embodiment, the memory cell transistor is formed in the memory cell region 12, and the peripheral circuit transistor is formed in the peripheral circuit region 14.
【００８０】こうして、本実施形態による半導体装置が
製造される。Thus, the semiconductor device according to the present embodiment is manufactured.
【００８１】このように、本実施形態によれば、周辺回
路領域１４において埋め込まれたシリコン酸化膜１６ｂ
のＳＴＩ高さを、メモリセル領域１２において埋め込ま
れたシリコン酸化膜１６ａのＳＴＩ高さよりも高くし、
且つ、素子活性領域１７ｂのシリコン基板１０表面より
も高くするので、ディッシング効果の差に起因するゲー
ト絶縁膜２４の欠陥密度を低減することができる。ま
た、周辺回路領域１４において、シリコン酸化膜１６ｂ
のディボットの端部と素子活性領域１７ｂのシリコン基
板１０の角部との間の距離を大きくすることができるの
で、ゲート絶縁膜２４の電界集中による劣化を抑制する
ことができる。これにより、ゲート絶縁膜２４の信頼性
を向上し、耐電圧性を向上することができ、微細化に対
応しうるＤＲＡＭを提供することができる。As described above, according to this embodiment, the silicon oxide film 16b buried in the peripheral circuit region 14 is formed.
Of the STI of the silicon oxide film 16a embedded in the memory cell region 12 is
In addition, since the device active region 17b is made higher than the surface of the silicon substrate 10, the defect density of the gate insulating film 24 due to the difference in dishing effect can be reduced. Further, in the peripheral circuit region 14, the silicon oxide film 16b is formed.
Since the distance between the end of the divot and the corner of the silicon substrate 10 in the element active region 17b can be increased, the deterioration of the gate insulating film 24 due to the electric field concentration can be suppressed. As a result, the reliability of the gate insulating film 24 can be improved, the withstand voltage can be improved, and a DRAM that can cope with miniaturization can be provided.
【００８２】［第３実施形態］本発明の第３実施形態に
よる半導体装置及びその製造方法について図８を用いて
説明する。図８は本実施形態による半導体装置の製造方
法を示す工程断面図である。なお、第１実施形態による
半導体装置及びその製造方法と同一の構成要素について
は同一の符号を付し説明を省略し或いは簡略にする。[A Third Embodiment] The semiconductor device and the method for fabricating the same according to a third embodiment of the present invention will be explained with reference to FIG. 8A to 8C are sectional views of the semiconductor device in the steps of the method for fabricating the semiconductor device, which illustrate the method. The same components as those of the semiconductor device and the method of manufacturing the same according to the first embodiment are designated by the same reference numerals to omit or simplify the description.
【００８３】本実施形態は、イオン注入により埋め込み
酸化膜のエッチングレートが変化することを利用して、
第１実施形態による半導体装置と同様の構造を有する半
導体装置を製造するものである。This embodiment utilizes the fact that the etching rate of the buried oxide film changes due to ion implantation,
The semiconductor device having the same structure as the semiconductor device according to the first embodiment is manufactured.
【００８４】以下、本実施形態による半導体装置の製造
方法について図８を用いて説明する。なお、図８（ａ
１）乃至図８（ｅ１）はメモリセルを形成するメモリセ
ル領域１２の工程断面図を示し、図８（ａ２）乃至図８
（ｅ２）はそれぞれ図８（ａ１）乃至図８（ｅ１）対応
する周辺回路を形成する周辺回路領域１４の工程断面図
を示している。Hereinafter, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. Note that FIG.
1) to 8 (e1) are process cross-sectional views of the memory cell region 12 forming a memory cell, and FIGS.
8E2 is a process cross-sectional view of the peripheral circuit region 14 forming a peripheral circuit corresponding to FIGS. 8A1 to 8E1.
【００８５】まず、第１実施形態による場合と同様にし
て、メモリセル領域１２及び周辺回路領域１４にシリコ
ン酸化膜４８を埋め込み、ＣＭＰ法により埋め込んだシ
リコン酸化膜４８を平坦化する（図８（ａ１）、図８
（ａ２））。First, similarly to the case of the first embodiment, the silicon oxide film 48 is buried in the memory cell region 12 and the peripheral circuit region 14, and the buried silicon oxide film 48 is planarized by the CMP method (FIG. 8 ( a1), FIG. 8
(A2)).
【００８６】次いで、周辺回路領域１４のみをレジスト
膜５４で被覆する（図８（ｂ１）、図８（ｂ２））。Then, only the peripheral circuit region 14 is covered with the resist film 54 (FIGS. 8 (b1) and 8 (b2)).
【００８７】次いで、メモリセル領域１２に対して選択
的に、例えばＳｉや、Ｏ、Ｂ、Ｐ、Ｎ等のイオン注入を
行う（図８（ｃ１）、図８（ｃ２））。これにより、メ
モリセル領域１２において埋め込まれたシリコン酸化膜
４８のエッチングレートが加速される。Next, for example, ions of Si, O, B, P, N, etc. are selectively implanted into the memory cell region 12 (FIG. 8 (c1), FIG. 8 (c2)). As a result, the etching rate of the silicon oxide film 48 buried in the memory cell region 12 is accelerated.
【００８８】次いで、周辺回路領域１４を被覆している
レジスト膜５０を除去した後、メモリセル領域１２及び
周辺回路領域１４におけるシリコン酸化膜４８を希フッ
酸により所定の厚さエッチングする（図８（ｄ１）、図
８（ｄ２））。このとき、イオン注入されたシリコン酸
化膜４８のエッチングレートが加速されているため、メ
モリセル領域１２のシリコン酸化膜４８の方が、周辺回
路領域１４のシリコン酸化膜４８よりも早くエッチング
される。これにより、周辺回路領域１４において埋め込
まれたシリコン酸化膜１６ｂのＳＴＩ高さを、メモリセ
ル領域１２において埋め込まれたシリコン酸化膜１６ａ
のＳＴＩ高さよりも高くし、さらに、周辺回路領域１４
におけるシリコン酸化膜１６ｂのＳＴＩ高さを、素子活
性領域１７ｂのシリコン基板１０表面の高さよりも高く
することができる。Next, after removing the resist film 50 covering the peripheral circuit region 14, the silicon oxide film 48 in the memory cell region 12 and the peripheral circuit region 14 is etched to a predetermined thickness with dilute hydrofluoric acid (FIG. 8). (D1), FIG. 8 (d2)). At this time, since the etching rate of the ion-implanted silicon oxide film 48 is accelerated, the silicon oxide film 48 in the memory cell region 12 is etched earlier than the silicon oxide film 48 in the peripheral circuit region 14. As a result, the STI height of the silicon oxide film 16b buried in the peripheral circuit region 14 is set to the silicon oxide film 16a buried in the memory cell region 12.
STI height of the peripheral circuit region 14
The STI height of the silicon oxide film 16b can be made higher than the height of the surface of the silicon substrate 10 in the element active region 17b.
【００８９】次いで、熱リン酸を用いたエッチングによ
りマスクとして用いたシリコン窒化膜４６を除去し、希
フッ酸を用いたエッチングによりシリコン酸化膜４４を
除去する。Then, the silicon nitride film 46 used as the mask is removed by etching with hot phosphoric acid, and the silicon oxide film 44 is removed by etching with dilute hydrofluoric acid.
【００９０】こうして、メモリセル領域１２及び周辺回
路領域１４において、それぞれシリコン酸化膜１６ａ、
１６ｂが埋め込まれ、素子活性領域１７ａ、１７ｂが画
定される（図８（ｅ１）、図８（ｅ２））。Thus, in the memory cell region 12 and the peripheral circuit region 14, the silicon oxide film 16a,
16b is embedded to define the element active regions 17a and 17b (FIG. 8 (e1), FIG. 8 (e2)).
【００９１】以後、第１実施形態による場合と同様にし
て、メモリセル領域１２においてメモリセルトランジス
タを形成し、周辺回路領域１４において周辺回路用トラ
ンジスタを形成する。Thereafter, similarly to the case of the first embodiment, the memory cell transistor is formed in the memory cell region 12, and the peripheral circuit transistor is formed in the peripheral circuit region 14.
【００９２】こうして、本実施形態による半導体装置が
製造される。Thus, the semiconductor device according to the present embodiment is manufactured.
【００９３】このように、本実施形態によれば、周辺回
路領域１４において埋め込まれたシリコン酸化膜１６ｂ
のＳＴＩ高さを、メモリセル領域１２において埋め込ま
れたシリコン酸化膜１６ａのＳＴＩ高さよりも高くし、
且つ、素子活性領域１７ｂのシリコン基板１０表面より
も高くするので、ディッシング効果の差に起因するゲー
ト絶縁膜２４の欠陥密度を低減することができる。ま
た、周辺回路領域１４において、シリコン酸化膜１６ｂ
のディボットの端部と素子活性領域１７ｂのシリコン基
板１０の角部との間の距離を大きくすることができるの
で、ゲート絶縁膜２４の電界集中による劣化を抑制する
ことができる。これにより、ゲート絶縁膜２４の信頼性
を向上し、耐電圧性を向上することができ、微細化に対
応しうるＤＲＡＭを提供することができる。As described above, according to this embodiment, the silicon oxide film 16b buried in the peripheral circuit region 14 is formed.
Of the STI of the silicon oxide film 16a embedded in the memory cell region 12 is
In addition, since the device active region 17b is made higher than the surface of the silicon substrate 10, the defect density of the gate insulating film 24 due to the difference in dishing effect can be reduced. Further, in the peripheral circuit region 14, the silicon oxide film 16b is formed.
Since the distance between the end of the divot and the corner of the silicon substrate 10 in the element active region 17b can be increased, the deterioration of the gate insulating film 24 due to the electric field concentration can be suppressed. As a result, the reliability of the gate insulating film 24 can be improved, the withstand voltage can be improved, and a DRAM that can cope with miniaturization can be provided.
【００９４】［第４実施形態］本発明の第４実施形態に
よる半導体装置及びその製造方法について図９を用いて
説明する。図９は本実施形態による半導体装置の製造方
法を示す工程断面図である。なお、第１実施形態による
半導体装置及びその製造方法と同一の構成要素について
は同一の符号を付し説明を省略し或いは簡略にする。[A Fourth Embodiment] The semiconductor device and the method for fabricating the same according to a fourth embodiment of the present invention will be explained with reference to FIG. 9A to 9C are sectional views of the semiconductor device in the steps of the method for fabricating the semiconductor device, which illustrate the method. The same components as those of the semiconductor device and the method of manufacturing the same according to the first embodiment are designated by the same reference numerals to omit or simplify the description.
【００９５】本実施形態は、窒素原子の導入及びアニー
リングにより埋め込み酸化膜のエッチングレートが変化
することを利用して、第１実施形態による半導体装置と
同様の構造を有する半導体装置を製造するものである。The present embodiment manufactures a semiconductor device having the same structure as the semiconductor device according to the first embodiment by utilizing the fact that the etching rate of the buried oxide film changes due to the introduction and annealing of nitrogen atoms. is there.
【００９６】以下、本実施形態による半導体装置の製造
方法について図９を用いて説明する。なお、図９（ａ
１）乃至図９（ｅ１）はメモリセルを形成するメモリセ
ル領域１２の工程断面図を示し、図９（ａ２）乃至図９
（ｅ２）はそれぞれ図９（ａ１）乃至図９（ｅ１）対応
する周辺回路を形成する周辺回路領域１４の工程断面図
を示している。Hereinafter, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS. In addition, in FIG.
1) to 9 (e1) are process cross-sectional views of the memory cell region 12 forming a memory cell, and FIGS.
9 (e2) is a process cross-sectional view of the peripheral circuit region 14 forming the peripheral circuit corresponding to FIG. 9 (a1) to FIG. 9 (e1).
【００９７】まず、第１実施形態による場合と同様にし
て、メモリセル領域１２及び周辺回路領域１４にシリコ
ン酸化膜４８を埋め込み、ＣＭＰ法により埋め込んだシ
リコン酸化膜４８を平坦化する（図９（ａ１）、図９
（ａ２））。First, similarly to the case of the first embodiment, the silicon oxide film 48 is buried in the memory cell region 12 and the peripheral circuit region 14, and the buried silicon oxide film 48 is planarized by the CMP method (FIG. 9 ( a1), FIG. 9
(A2)).
【００９８】次いで、メモリセル領域１２のみをレジス
ト膜５６で被覆する（図９（ｂ１）、図９（ｂ２））。Then, only the memory cell region 12 is covered with the resist film 56 (FIGS. 9 (b1) and 9 (b2)).
【００９９】次いで、周辺回路領域１４のシリコン酸化
膜４８に対して選択的に窒素原子を導入する（図９（ｃ
１）、図９（ｃ２））。窒素原子の導入方法としては、
例えば、イオン注入法や、プラズマ窒化法等を用いるこ
とができる。Then, nitrogen atoms are selectively introduced into the silicon oxide film 48 in the peripheral circuit region 14 (FIG. 9C).
1), FIG. 9 (c2)). As a method of introducing a nitrogen atom,
For example, an ion implantation method, a plasma nitriding method, or the like can be used.
【０１００】次いで、メモリセル領域１２を被覆してい
るレジスト膜５６を除去した後、周辺回路領域１４にお
いて埋め込まれたシリコン酸化膜４８のアニーリングを
行う。なお、アニーリングは、シリコン基板１０全体に
ついて行ってもよいし、周辺回路領域１４のみについて
行ってもよい。Next, after removing the resist film 56 covering the memory cell region 12, the silicon oxide film 48 buried in the peripheral circuit region 14 is annealed. The annealing may be performed on the entire silicon substrate 10 or only on the peripheral circuit region 14.
【０１０１】こうして窒素原子の導入後アニーリングを
行うことにより、周辺回路領域１４において埋め込まれ
たシリコン酸化膜４８のエッチングレートが遅くなる。By performing the annealing after introducing the nitrogen atoms in this way, the etching rate of the silicon oxide film 48 buried in the peripheral circuit region 14 becomes slow.
【０１０２】次いで、メモリセル領域１２及び周辺回路
領域１４におけるシリコン酸化膜４８を希フッ酸により
所定の厚さエッチングする（図９（ｄ１）、（ｄ
２））。このとき、窒素原子が導入された後アニールさ
れた周辺回路領域１４のシリコン酸化膜４８のエッチン
グレートが遅くなっているため、メモリセル領域１２の
シリコン酸化膜４８の方が、周辺回路領域１４のシリコ
ン酸化膜４８よりも早くエッチングされる。これによ
り、周辺回路領域１４において埋め込まれたシリコン酸
化膜１６ｂのＳＴＩ高さを、メモリセル領域１２におい
て埋め込まれたシリコン酸化膜１６ａのＳＴＩ高さより
も高くし、さらに、周辺回路領域１４におけるシリコン
酸化膜１６ｂのＳＴＩ高さを、素子活性領域１７ｂのシ
リコン基板１０表面の高さよりも高くすることができ
る。Then, the silicon oxide film 48 in the memory cell region 12 and the peripheral circuit region 14 is etched to a predetermined thickness with dilute hydrofluoric acid (FIGS. 9D1 and 9D).
2)). At this time, since the etching rate of the silicon oxide film 48 in the peripheral circuit region 14 annealed after the introduction of nitrogen atoms is slower, the silicon oxide film 48 in the memory cell region 12 is more It is etched earlier than the silicon oxide film 48. As a result, the STI height of the silicon oxide film 16b buried in the peripheral circuit region 14 is made higher than the STI height of the silicon oxide film 16a buried in the memory cell region 12, and the silicon oxide film in the peripheral circuit region 14 is further oxidized. The STI height of the film 16b can be made higher than the height of the surface of the silicon substrate 10 in the element active region 17b.
【０１０３】次いで、マスクとして用いたシリコン窒化
膜４６を熱リン酸によりエッチング除去し、シリコン酸
化膜４４を希フッ酸によりエッチング除去する。Then, the silicon nitride film 46 used as the mask is removed by etching with hot phosphoric acid, and the silicon oxide film 44 is removed by etching with dilute hydrofluoric acid.
【０１０４】こうして、メモリセル領域１２及び周辺回
路領域１４において、それぞれシリコン酸化膜１６ａ、
１６ｂが埋め込まれ、素子活性領域１７ａ、１７ｂが画
定される（図９（ｅ１）、図９（ｅ２））。Thus, in the memory cell area 12 and the peripheral circuit area 14, the silicon oxide film 16a,
16b is buried to define the element active regions 17a and 17b (FIG. 9 (e1), FIG. 9 (e2)).
【０１０５】以後、第１実施形態による場合と同様にし
て、メモリセル領域１２においてメモリセルトランジス
タを形成し、周辺回路領域１４において周辺回路用トラ
ンジスタを形成する。Thereafter, similar to the case of the first embodiment, memory cell transistors are formed in the memory cell region 12 and peripheral circuit transistors are formed in the peripheral circuit region 14.
【０１０６】こうして、本実施形態による半導体装置が
製造される。Thus, the semiconductor device according to the present embodiment is manufactured.
【０１０７】このように、本実施形態によれば、周辺回
路領域１４において埋め込まれたシリコン酸化膜１６ｂ
のＳＴＩ高さを、メモリセル領域１２において埋め込ま
れたシリコン酸化膜１６ａのＳＴＩ高さよりも高くし、
且つ、素子活性領域１７ｂのシリコン基板１０表面より
も高くするので、ディッシング効果の差に起因するゲー
ト絶縁膜２４の欠陥密度を低減することができる。ま
た、周辺回路１４において、シリコン酸化膜１６ｂのデ
ィボットの端部と素子活性領域１７ｂのシリコン基板１
０の角部との間の距離を大きくすることができるので、
ゲート絶縁膜２４の電界集中による劣化を抑制すること
ができる。これにより、ゲート絶縁膜２４の信頼性を向
上し、耐電圧性を向上することができ、微細化に対応し
うるＤＲＡＭを提供することができる。As described above, according to this embodiment, the silicon oxide film 16b buried in the peripheral circuit region 14 is buried.
Of the STI of the silicon oxide film 16a embedded in the memory cell region 12 is
In addition, since the device active region 17b is made higher than the surface of the silicon substrate 10, the defect density of the gate insulating film 24 due to the difference in dishing effect can be reduced. In the peripheral circuit 14, the divot end of the silicon oxide film 16b and the silicon substrate 1 of the element active region 17b are also included.
Since the distance between the corners of 0 can be increased,
It is possible to suppress deterioration of the gate insulating film 24 due to electric field concentration. As a result, the reliability of the gate insulating film 24 can be improved, the withstand voltage can be improved, and a DRAM that can cope with miniaturization can be provided.
【０１０８】なお、本実施形態では、周辺回路領域１４
において埋め込まれたシリコン酸化膜４８に窒素原子を
導入しアニーリングを行うことによりエッチングレート
を変化させたが、導入する原子は、窒素原子に限定され
るものではない。例えば、窒素原子の代わりに、Ａｌ、
Ｈｆ、Ｚｒ、Ｌａ等を導入してもよい。In the present embodiment, the peripheral circuit area 14
Although the etching rate was changed by introducing nitrogen atoms into the buried silicon oxide film 48 and annealing the same, the introduced atoms are not limited to nitrogen atoms. For example, instead of the nitrogen atom, Al,
Hf, Zr, La or the like may be introduced.
【０１０９】［変形実施形態］本発明の上記実施形態に
限らず種々の変形が可能である。[Modified Embodiments] Various modifications are possible without being limited to the above-described embodiments of the present invention.
【０１１０】例えば、上記実施形態では、ＤＲＡＭ素子
構造を有する半導体装置について説明したが、本発明の
適用範囲はＤＲＡＭ素子構造を有する半導体装置に限定
されるものではない。例えば、ＳＲＡＭ（Static Rando
m Access Memory）やＦｅＲＡＭ（Ferroelectric Rando
m Access Memory）、フラッシュメモリー等の素子構造
を有する半導体装置に適用することもできる。For example, although the semiconductor device having the DRAM element structure has been described in the above embodiments, the scope of application of the present invention is not limited to the semiconductor device having the DRAM element structure. For example, SRAM (Static Rando
m Access Memory) and FeRAM (Ferroelectric Rando)
It can also be applied to a semiconductor device having an element structure such as an m access memory) or a flash memory.
【０１１１】また、上記実施形態では、シリコン基板１
０を用いる場合を例に説明したが、シリコン基板１０に
限定されるものではなく、あらゆる半導体基板を適用す
ることができる。また、半導体装置を構成する各要素の
材料、大きさ等も上記実施形態で示したものに限定され
るものではなく、適宜設計変更することができる。Further, in the above embodiment, the silicon substrate 1
Although the case where 0 is used has been described as an example, the present invention is not limited to the silicon substrate 10, and any semiconductor substrate can be applied. Further, the materials, sizes, etc. of the respective elements constituting the semiconductor device are not limited to those shown in the above embodiment, and the design can be appropriately changed.
【０１１２】（付記１） メモリセル領域と周辺回路領
域とを有する半導体基板と、前記半導体基板の前記メモ
リセル領域に埋め込まれ、前記メモリセル領域における
素子活性領域を画定する第１の埋め込み酸化膜と、前記
半導体基板の周辺回路領域に埋め込まれ、前記周辺回路
領域における素子活性領域を画定する第２の埋め込み酸
化膜とを有する半導体装置であって、前記第２の埋め込
み酸化膜の表面の高さが、前記第１の埋め込み酸化膜の
表面の高さよりも高くなっていることを特徴とする半導
体装置。(Supplementary Note 1) A semiconductor substrate having a memory cell region and a peripheral circuit region, and a first buried oxide film embedded in the memory cell region of the semiconductor substrate and defining an element active region in the memory cell region. And a second buried oxide film that is embedded in a peripheral circuit region of the semiconductor substrate and defines an element active region in the peripheral circuit region, wherein a height of a surface of the second buried oxide film is high. Is higher than the height of the surface of the first buried oxide film.
【０１１３】（付記２） 付記１記載の半導体装置にお
いて、前記第２の埋め込み酸化膜の表面の高さが、前記
周辺回路領域における前記素子活性領域の前記半導体基
板の表面の高さよりも高くなっていることを特徴とする
半導体装置。(Supplementary Note 2) In the semiconductor device according to Supplementary Note 1, the height of the surface of the second buried oxide film is higher than the height of the surface of the semiconductor substrate in the element active region in the peripheral circuit region. A semiconductor device characterized in that.
【０１１４】（付記３） 付記１又は２記載の半導体装
置において、前記第１の埋め込み酸化膜の前記メモリセ
ル領域の前記素子活性領域近傍には第１の凹みが形成さ
れ、前記第２の埋め込み酸化膜の前記周辺回路領域の前
記素子活性領域近傍には第２の凹みが形成されており、
前記第２の凹みの先端部と前記半導体基板との間の距離
は、前記第１の凹みの先端部と前記半導体基板との間の
距離よりも大きくなっていることを特徴とする半導体装
置。(Supplementary Note 3) In the semiconductor device according to Supplementary Note 1 or 2, a first recess is formed in the memory cell region of the first buried oxide film in the vicinity of the element active region, and the second buried region is formed. A second recess is formed in the peripheral circuit region of the oxide film near the element active region,
A semiconductor device, wherein a distance between a tip of the second recess and the semiconductor substrate is larger than a distance between a tip of the first recess and the semiconductor substrate.
【０１１５】（付記４） 付記１乃至３のいずれかに記
載の半導体装置において、前記第１の埋め込み酸化膜の
表面の高さが、前記メモリセル領域の前記素子活性領域
の前記半導体基板の表面の高さとほぼ等しくなっている
ことを特徴とする半導体装置。(Supplementary Note 4) In the semiconductor device according to any one of Supplementary Notes 1 to 3, the height of the surface of the first buried oxide film may be the surface of the semiconductor substrate in the element active region of the memory cell region. A semiconductor device having a height substantially equal to that of the semiconductor device.
【０１１６】（付記５） 付記１乃至４のいずれかに記
載の半導体装置において、前記第２の埋め込み酸化膜
は、前記第１の埋め込み酸化膜のエッチングレートより
も遅いエッチングレートを有することを特徴とする半導
体装置。(Supplementary Note 5) In the semiconductor device according to any one of Supplementary Notes 1 to 4, the second buried oxide film has an etching rate slower than the etching rate of the first buried oxide film. Semiconductor device.
【０１１７】（付記６） 半導体基板の前記メモリセル
領域において素子活性領域を確定するための第１の酸化
膜を埋め込み、前記半導体基板の周辺回路領域において
素子活性領域を確定するための第２の酸化膜を埋め込む
工程と、前記第１の酸化膜及び前記第２の酸化膜を平坦
化する工程と、前記第２の酸化膜の表面の高さが、第２
の酸化膜の表面の高さよりも高くなるように、第１の酸
化膜及び第２の酸化膜をエッチングする工程とを有する
ことを特徴とする半導体装置の製造方法。(Supplementary Note 6) A first oxide film for defining the element active region is buried in the memory cell region of the semiconductor substrate, and a second oxide film for defining the element active region is formed in the peripheral circuit region of the semiconductor substrate. A step of filling an oxide film, a step of planarizing the first oxide film and the second oxide film, and a step of setting the surface height of the second oxide film to the second level.
And a step of etching the first oxide film and the second oxide film so that the height is higher than the height of the surface of the oxide film.
【０１１８】（付記７） 付記６記載の半導体装置の製
造方法において、前記第２の酸化膜をエッチングする工
程では、前記周辺回路領域において前記第２の酸化膜に
より画定される前記素子活性領域の前記半導体基板の表
面の高さよりも前記第２の酸化膜の高さが高くなるよう
に、前記第２の酸化膜をエッチングすることを特徴とす
る半導体装置の製造方法。(Supplementary Note 7) In the method of manufacturing a semiconductor device according to Supplementary Note 6, in the step of etching the second oxide film, the element active region defined by the second oxide film in the peripheral circuit region is formed. A method of manufacturing a semiconductor device, characterized in that the second oxide film is etched such that the height of the second oxide film is higher than the height of the surface of the semiconductor substrate.
【０１１９】（付記８） 付記６又は７記載の半導体装
置の製造方法において、前記第１の酸化膜及び前記第２
の酸化膜をエッチングする工程では、前記第２の酸化膜
の前記周辺回路領域の前記素子活性領域近傍に形成され
ている第２の凹みと前記半導体基板との間の距離が、前
記第１の酸化膜の前記メモリセル領域の前記素子活性領
域近傍に形成されている第１の凹みと前記半導体基板と
の間の距離よりも大きくなるように、前記第１の酸化膜
及び前記第２の酸化膜をエッチングすることを特徴とす
る半導体装置の製造方法。(Supplementary Note 8) In the method of manufacturing a semiconductor device according to Supplementary Note 6 or 7, the first oxide film and the second oxide film may be formed.
In the step of etching the oxide film, the distance between the second recess formed in the peripheral circuit region of the second oxide film in the vicinity of the element active region and the semiconductor substrate is set to the first The first oxide film and the second oxide are formed so as to be larger than a distance between the semiconductor substrate and a first recess formed in the memory cell region of the oxide film in the vicinity of the element active region. A method for manufacturing a semiconductor device, which comprises etching a film.
【０１２０】（付記９） 付記６乃至８のいずれかに記
載の半導体装置の製造方法において、前記第１の酸化膜
をエッチングする工程では、前記第１の酸化膜の表面の
高さが、前記メモリセル領域において前記第１の酸化膜
により画定される前記素子活性領域の前記半導体基板の
表面の高さとほぼ等しくなるように、前記第１の酸化膜
をエッチングすることを特徴とする半導体装置の製造方
法。(Additional remark 9) In the method of manufacturing a semiconductor device according to any one of additional remarks 6 to 8, in the step of etching the first oxide film, the height of the surface of the first oxide film is In the semiconductor device, the first oxide film is etched so that the height of the surface of the semiconductor substrate in the element active region defined by the first oxide film in the memory cell region is approximately equal to the height. Production method.
【０１２１】（付記１０） 付記６乃至９のいずれかに
記載の半導体装置の製造方法において、前記第１の酸化
膜及び前記第２の酸化膜をエッチングする工程では、前
記第２の酸化膜をレジスト膜で被覆して前記１の絶縁膜
をエッチングした後、前記レジスト膜を除去して前記第
１の酸化膜及び前記第２の酸化膜をエッチングすること
を特徴とする半導体装置の製造方法。(Supplementary Note 10) In the method of manufacturing a semiconductor device according to any one of Supplementary Notes 6 to 9, in the step of etching the first oxide film and the second oxide film, the second oxide film is removed. A method of manufacturing a semiconductor device, comprising: covering the substrate with a resist film and etching the first insulating film; then removing the resist film and etching the first oxide film and the second oxide film.
【０１２２】[0122]
【発明の効果】以上の通り、本発明によれば、メモリセ
ル領域と周辺回路領域とを有する半導体基板と、半導体
基板のメモリセル領域に埋め込まれ、メモリセル領域に
おける素子活性領域を画定する第１の埋め込み酸化膜
と、半導体基板の周辺回路領域に埋め込まれ、周辺回路
領域における素子活性領域を画定する第２の埋め込み酸
化膜とを有する半導体装置において、第２の埋め込み酸
化膜の表面の高さが、前記第１の埋め込み酸化膜の表面
の高さよりも高くなっているので、ゲート絶縁膜の欠陥
密度を低減することができる。また、周辺回路領域にお
いて、第２の埋め込み酸化膜の表面の高さが、周辺回路
領域における素子活性領域の半導体基板の表面の高さよ
りも高くなっているので、電界集中によるゲート絶縁膜
の劣化を抑制することができる。また、メモリセル領域
において、第１の埋め込み酸化膜の表面の高さが、メモ
リセル領域の素子活性領域の前記半導体基板の表面の高
さとほぼ等しくなっているので、ワード線を延在させた
場合におけるストレスを低減することができ、ゲート絶
縁膜の欠陥密度を低減することができる。したがって、
メモリセル領域と周辺回路領域との間のＳＴＩ法による
埋め込み酸化膜の高低差に起因するゲート絶縁膜の信頼
性の低下を回避し、ゲート絶縁膜の耐電圧性を向上する
ことができる。As described above, according to the present invention, a semiconductor substrate having a memory cell region and a peripheral circuit region and a first active region in the memory cell region that is embedded in the memory cell region of the semiconductor substrate are defined. In a semiconductor device having a buried oxide film of No. 1 and a second buried oxide film which is buried in the peripheral circuit region of the semiconductor substrate and defines an element active region in the peripheral circuit region, the height of the surface of the second buried oxide film is high. Is higher than the height of the surface of the first buried oxide film, the defect density of the gate insulating film can be reduced. Further, in the peripheral circuit region, the height of the surface of the second buried oxide film is higher than the height of the surface of the semiconductor substrate in the element active region in the peripheral circuit region, so that the gate insulating film is deteriorated due to the electric field concentration. Can be suppressed. In the memory cell region, the height of the surface of the first buried oxide film is almost equal to the height of the surface of the semiconductor substrate in the element active region of the memory cell region, so the word line is extended. In that case, stress can be reduced and the defect density of the gate insulating film can be reduced. Therefore,
It is possible to prevent the reliability of the gate insulating film from being lowered due to the height difference of the buried oxide film between the memory cell region and the peripheral circuit region by the STI method, and to improve the withstand voltage property of the gate insulating film.
【図１】周辺回路領域及びメモリセル領域におけるＳＴ
Ｉ高さに対するゲート絶縁膜の欠陥密度を示すグラフで
ある。FIG. 1 ST in a peripheral circuit region and a memory cell region
6 is a graph showing the defect density of the gate insulating film with respect to I height.
【図２】本発明の第１実施形態による半導体装置の構造
を示す概略図である。FIG. 2 is a schematic diagram showing the structure of a semiconductor device according to a first embodiment of the present invention.
【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。FIG. 3 is a process sectional view (1) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。FIG. 4 is a process sectional view (2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図５】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。FIG. 5 is a process sectional view (3) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図６】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その４）である。FIG. 6 is a process cross-sectional view (4) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図７】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図である。FIG. 7 is a process sectional view showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
【図８】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図である。FIG. 8 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the third embodiment of the present invention.
【図９】本発明の第４実施形態による半導体装置の製造
方法を示す工程断面図である。FIG. 9 is a process sectional view illustrating the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention.
【図１０】従来のＳＴＩ法による埋め込み酸化膜の形成
方法を示す工程断面図（その１）である。FIG. 10 is a process sectional view (1) showing a method of forming a buried oxide film by a conventional STI method.
【図１１】従来のＳＴＩ法による埋め込み酸化膜の形成
方法を示す工程断面図（その２）である。FIG. 11 is a process cross-sectional view (No. 2) showing the method of forming the buried oxide film by the conventional STI method.
１０…シリコン基板 １２…メモリセル領域 １４…周辺回路領域 １６ａ、１６ｂ…シリコン酸化膜 １７ａ、１７ｂ…素子活性領域 ２０…ソース拡散層 ２２…ドレイン拡散層 ２４…ゲート絶縁膜 ２６…アモルファスシリコン膜 ２８…窒化タングステン膜 ３０…タングステン膜 ３２…ゲート電極 ３４…エッチングストッパ膜 ３６…サイドウォール絶縁膜 ３８…スルーホール ４０…プラグ ４４…シリコン酸化膜 ４６…シリコン窒化膜 ４８…シリコン酸化膜 ５０…レジスト膜 ５２…犠牲酸化膜 ５３…スペーサ絶縁膜 ５４…レジスト膜 ５６…レジスト膜 １００…メモリセル領域 １０２…周辺回路領域 １０４…シリコン酸化膜 １０６…シリコン基板 １０８…シリコン窒化膜 １１０…シリコン酸化膜 １１２…素子活性領域 10 ... Silicon substrate 12 ... Memory cell area 14 ... Peripheral circuit area 16a, 16b ... Silicon oxide film 17a, 17b ... Element active region 20 ... Source diffusion layer 22 ... Drain diffusion layer 24 ... Gate insulating film 26 ... Amorphous silicon film 28 ... Tungsten nitride film 30 ... Tungsten film 32 ... Gate electrode 34 ... Etching stopper film 36 ... Sidewall insulating film 38 ... Through hole 40 ... Plug 44 ... Silicon oxide film 46 ... Silicon nitride film 48 ... Silicon oxide film 50 ... Resist film 52 ... Sacrificial oxide film 53 ... Spacer insulating film 54 ... Resist film 56 ... Resist film 100 ... Memory cell area 102 ... Peripheral circuit area 104 ... Silicon oxide film 106 ... Silicon substrate 108 ... Silicon nitride film 110 ... Silicon oxide film 112 ... Element active region
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 (71)出願人 596068419 ウィンボンド エレクトロニクス コープ Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ. 台湾 シンチュ市 サイエンス ベイスド インダストリアル パーク クリエイシ ョン ロード ＩＩＩ ４番 Ｎｏ．４，Ｃｒｅａｔｉｏｎ ＲｏａｄＩ ＩＩ，Ｓｃｉｅｎｃｅ−Ｂａｓｅｄ Ｉｎ ｄｕｓｔｒｉａｌ Ｐａｒｋ，Ｈｓｉｎｃ ｈｕ Ｃｉｔｙ，Ｔａｉｗａｎ，Ｒ．Ｏ. Ｃ. (72)発明者 中西 俊郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 小澤 良夫 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 チャン シュウ−エン 台湾 シンチュ市 サイエンス ベイスド インダストリアル パーク クリエイシ ョン ロード ＩＩＩ ４番 ウィンボン ド エレクトロニクス コープ内 Ｆターム(参考） 5F032 AA34 AA44 BA02 CA03 CA17 CA20 CA23 DA02 DA23 DA24 DA25 DA27 DA33 DA78 5F048 AB01 AC03 BA01 BB09 BB13 BC06 BE03 BG01 BG13 DA27 5F083 JA33 JA39 JA40 MA06 MA17 NA01 PR36 PR39 PR40 PR41 PR52 ZA03 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 7 Identification code FI Theme Coat (reference) H01L 27/108 (71) Applicant 596068419 Winbond Electronics Corp. Wynd Electronics Corp. Taiwan Science City Based Industrial Park Creation Download III No. 4 No. 4, Creation Road I II, Science-Based Industrial Park, Hsinchu City, Taiwan, R .; OC (72) Inventor Toshiro Nakanishi 4-1-1 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture, Fujitsu Limited (72) Inventor Yoshio Ozawa, 8 Shinsita-cho, Isogo-ku, Yokohama-shi, Kanagawa Stock Company In Yokohama Branch (72) Inventor Chang Shu-En Taiwan Xinchu City Science Basd Industrial Park Creation Road III 4 F-Term (reference) in Winbond Electronics Corp. 5F032 AA34 AA44 BA02 CA03 CA17 CA20 CA23 DA02 DA23 DA24 DA25 DA27 DA33 DA78 5F048 AB01 AC03 BA01 BB09 BB13 BC06 BE03 BG01 BG13 DA27 5F083 JA33 JA39 JA40 MA06 MA17 NA01 PR36 PR39 PR40 PR41 PR52 ZA03
Claims (5)
る半導体基板と、前記半導体基板の前記メモリセル領域
に埋め込まれ、前記メモリセル領域における素子活性領
域を画定する第１の埋め込み酸化膜と、前記半導体基板
の周辺回路領域に埋め込まれ、前記周辺回路領域におけ
る素子活性領域を画定する第２の埋め込み酸化膜とを有
する半導体装置であって、 前記第２の埋め込み酸化膜の表面の高さが、前記第１の
埋め込み酸化膜の表面の高さよりも高くなっていること
を特徴とする半導体装置。1. A semiconductor substrate having a memory cell region and a peripheral circuit region, and a first buried oxide film buried in the memory cell region of the semiconductor substrate and defining an element active region in the memory cell region. A semiconductor device having a second buried oxide film embedded in a peripheral circuit region of the semiconductor substrate and defining an element active region in the peripheral circuit region, wherein a height of a surface of the second buried oxide film is The semiconductor device is characterized in that the height is higher than the height of the surface of the first buried oxide film.
路領域における前記素子活性領域の前記半導体基板の表
面の高さよりも高くなっていることを特徴とする半導体
装置。2. The semiconductor device according to claim 1, wherein the height of the surface of the second buried oxide film is higher than the height of the surface of the semiconductor substrate of the element active region in the peripheral circuit region. A semiconductor device characterized in that
て、 前記第１の埋め込み酸化膜の前記メモリセル領域の前記
素子活性領域近傍には第１の凹みが形成され、前記第２
の埋め込み酸化膜の前記周辺回路領域の前記素子活性領
域近傍には第２の凹みが形成されており、 前記第２の凹みの先端部と前記半導体基板との間の距離
は、前記第１の凹みの先端部と前記半導体基板との間の
距離よりも大きくなっていることを特徴とする半導体装
置。3. The semiconductor device according to claim 1, wherein a first recess is formed in the memory cell region of the first buried oxide film in the vicinity of the element active region, and the second recess is formed.
A second recess is formed in the peripheral oxide region of the buried oxide film in the vicinity of the element active region, and the distance between the tip of the second recess and the semiconductor substrate is equal to the first recess. A semiconductor device characterized in that the distance is larger than the distance between the tip of the recess and the semiconductor substrate.
て素子活性領域を確定するための第１の酸化膜を埋め込
み、前記半導体基板の周辺回路領域において素子活性領
域を確定するための第２の酸化膜を埋め込む工程と、 前記第１の酸化膜及び前記第２の酸化膜を平坦化する工
程と、 前記第２の酸化膜の表面の高さが、第２の酸化膜の表面
の高さよりも高くなるように、第１の酸化膜及び第２の
酸化膜をエッチングする工程とを有することを特徴とす
る半導体装置の製造方法。4. A second oxide film for defining an element active region in the peripheral circuit region of the semiconductor substrate, wherein a first oxide film for defining an element active region is buried in the memory cell region of the semiconductor substrate. And a step of planarizing the first oxide film and the second oxide film, and a height of a surface of the second oxide film is higher than a height of a surface of the second oxide film. And a step of etching the first oxide film and the second oxide film.
おいて、 前記第２の酸化膜をエッチングする工程では、前記周辺
回路領域において前記第２の酸化膜により画定される前
記素子活性領域の前記半導体基板の表面の高さよりも前
記第２の酸化膜の高さが高くなるように、前記第２の酸
化膜をエッチングすることを特徴とする半導体装置の製
造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein, in the step of etching the second oxide film, the element active region defined by the second oxide film in the peripheral circuit region is formed. A method of manufacturing a semiconductor device, comprising: etching the second oxide film so that the height of the second oxide film is higher than the height of the surface of the semiconductor substrate.
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|---|---|---|---|
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