JP5486498B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
MISFET(Metal Insulator Semiconductor Field Effect Transistor)は微細化に伴って、その電気的な特性のばらつきが増大する傾向がある。トランジスタに所望の性能を与えるために注入する不純物には、微視的なばらつきがある。そのため、特にMISFETのゲート寸法を縮小すると、トランジスタのランダムばらつきが増大してしまうことが知られている。ここで、ゲート寸法とは、ゲート電極に制御されるチャネル部の長さと幅の積で与えられる面積を言う。 As MISFETs (Metal Insulator Semiconductor Field Effect Transistors) are miniaturized, variations in their electrical characteristics tend to increase. There are microscopic variations in impurities implanted to give the transistor desired performance. For this reason, it is known that the random variation of the transistors increases especially when the gate size of the MISFET is reduced. Here, the gate dimension means an area given by the product of the length and width of the channel portion controlled by the gate electrode.
SRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)に使用されるセルトランジスタは、そのプロセスにおける最小寸法付近に設計される。そのため、上に述べたようなランダムばらつきの影響は最も大きくなる。ばらつきもしくはトランジスタの駆動能力を改善するためには、ゲート幅を大きくすることになる。そうすると、1つのメモリ素子が占有する面積(以降、セルサイズと呼ぶ)が増加してしまうため、スケーリングのメリットが享受できなくなる。 Cell transistors used in SRAM (Static Random Access Memory) and DRAM (Dynamic Random Access Memory) are designed near the minimum dimension in the process. Therefore, the influence of random variation as described above is the largest. In order to improve the variation or the driving capability of the transistor, the gate width is increased. Then, since the area occupied by one memory element (hereinafter referred to as cell size) increases, the merit of scaling cannot be enjoyed.
このように、半導体基板平面上に形成する平面MISFETを用いたのでは、SRAMやDRAMの集積度を更に向上することが難しくなっている。 As described above, when the planar MISFET formed on the semiconductor substrate plane is used, it is difficult to further improve the integration degree of the SRAM and the DRAM.
このような問題に対応する1つの方法として、実効的なチャネル部の面積を増加することが考えられる。例えば、特開2007−27502号公報では、次の半導体装置の例が開示されている。この半導体装置は、ロジック部とメモリ部でSTI(Shallow Trench Isolation)絶縁膜の表面の高さが異なり、メモリ部で半導体表面よりもSTI絶縁膜表面が低く形成されている。図9にMISFETのチャネル領域の断面図を示す。図9は、半導体装置50を、ソース・ドレイン電流の通過方向に垂直に切った断面図である。半導体装置50はロジック部に半導体素子(MISFET)50aと、メモリ部に半導体素子(MISFET)50bと、を備える。それぞれの半導体素子50a,50bは、ほぼ同じ構造である。半導体素子50a,50bは、それぞれ半導体基板500上に絶縁膜(STI絶縁膜,素子分離絶縁膜)501a,501bが充填された浅いトレンチ504a,504b、ゲート絶縁膜502a,502b、ゲート電極503a,503b、活性領域505a,505b及びサイドウォール506a,506bを有している。図9に示すように、メモリ部のMISFET50bでは、絶縁膜501b表面が半導体基板500表面よりも低く掘り下げられている。その領域にゲート絶縁膜502bおよびゲート電極503bを延在させることで、チャネルを素子分離領域の側面にも形成することができる。このようにすれば、元のゲート幅Wに加えて、側面領域の長さ2ΔWだけゲート幅が増加する。従って、MISFETの平面的な面積を増加させずに、実効的なゲート幅を増加させることができる。
One method for dealing with such a problem is to increase the effective channel area. For example, Japanese Patent Application Laid-Open No. 2007-27502 discloses an example of the following semiconductor device. In this semiconductor device, the height of the surface of the STI (Shallow Trench Isolation) insulating film differs between the logic portion and the memory portion, and the STI insulating film surface is formed lower than the semiconductor surface in the memory portion. FIG. 9 shows a cross-sectional view of the channel region of the MISFET. FIG. 9 is a cross-sectional view of the
しかしながら、図9に示すようにSTI絶縁膜501bを掘り下げると、STI絶縁膜501bを形成した後に形成したゲート電極503bの表面に凸凹が生じる。そのため、本工程の後に続くリソグラフィ工程におけるフォーカスマージンを減少させるという問題がある。このように、メモリ部とロジック部でSTI絶縁膜表面が異なる高さを持つ場合、同一のリソグラフィ工程によってメモリ部とロジック部の両者のゲート電極の形状をそれぞれ所望の形状に加工することはきわめて難しい。
However, when the STI
このように、従来の平面MISFETでは、スケーリングによってランダムばらつきが増加し、SRAMやDRAMの集積度をさらに向上させることが難しくなってきているという問題があった。また、MISFETのゲート幅方向の側面領域をチャネルとして利用することを考えれば、ランダムばらつきの影響は改善される。しかしながら、STI絶縁膜表面の高さをロジック部とメモリ部で変化させるといった方法では、リソグラフィの加工精度を劣化させ、所望の形状にゲート電極を加工することが困難になるという問題があった。 As described above, the conventional planar MISFET has a problem that random variation increases due to scaling, and it is difficult to further improve the integration degree of SRAM and DRAM. Also, considering the use of the side surface region in the gate width direction of the MISFET as a channel, the influence of random variation is improved. However, the method of changing the height of the STI insulating film surface between the logic portion and the memory portion has a problem that the processing accuracy of lithography is deteriorated and it becomes difficult to process the gate electrode into a desired shape.
本発明はこのような問題に鑑みてなされたものであり、埋め込み絶縁膜表面の高さを変化させることなく、素子分離絶縁膜で区画された活性領域の側面領域をチャネルとして利用することにより、電界放出トランジスタの実効的なチャネル幅を増加させることが可能な半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made in view of such problems, and by using the side region of the active region partitioned by the element isolation insulating film as a channel without changing the height of the surface of the embedded insulating film, An object of the present invention is to provide a semiconductor device capable of increasing the effective channel width of a field emission transistor and a method for manufacturing the same.
上記目的を達成するため、本発明の第1の観点に係る半導体装置は、第1の領域及び第2の領域を有する半導体基板と、前記半導体基板の前記第1の領域に形成された第1の活性領域と、前記半導体基板の前記第2の領域に形成された第2の活性領域と、前記第1の領域に形成され、前記第1の活性領域を定義する第1の溝部と、前記第2の領域に形成され、前記第2の活性領域を定義する第2の溝部と、前記第1の溝部に埋め込まれた第1の素子分離絶縁膜と、前記第2の溝部に埋め込まれた第2の素子分離絶縁膜と、を有し、前記第2の素子分離絶縁膜には、前記第2の活性領域に隣接した部分に、凹み部が形成されており、該凹み部の底部は、前記第1の素子分離絶縁膜の前記第1の活性領域に隣接した部分よりも低い位置に形成され、さらに、前記第1の領域には、ロジック回路が形成されており、前記第2の領域には、メモリ回路が形成されている、ことを特徴とする。
上記目的を達成するため、本発明の第2の観点に係る半導体装置は、第1の領域及び第2の領域を有する半導体基板と、前記半導体基板の前記第1の領域に形成された第1の活性領域と、前記半導体基板の前記第2の領域に形成された第2の活性領域と、前記第1の領域に形成され、前記第1の活性領域を定義する第1の溝部と、前記第2の領域に形成され、前記第2の活性領域を定義する第2の溝部と、前記第1の溝部に埋め込まれた第1の素子分離絶縁膜と、前記第2の溝部に埋め込まれた第2の素子分離絶縁膜と、を有し、前記第2の素子分離絶縁膜には、前記第2の活性領域に隣接した部分に、凹み部が形成されており、該凹み部の底部は、前記第1の素子分離絶縁膜の前記第1の活性領域に隣接した部分よりも低い位置に形成され、さらに、前記第1の領域には、ロジック回路が形成されており、前記第2の領域には、Static Random Access Memory回路が形成されている、ことを特徴とする。
To achieve the above object, a semiconductor device according to a first aspect of the present invention includes a semiconductor substrate having a first region and a second region, and a first formed in the first region of the semiconductor substrate. An active region of the semiconductor substrate, a second active region formed in the second region of the semiconductor substrate, a first groove formed in the first region and defining the first active region, A second groove defined in the second region and defining the second active region; a first element isolation insulating film embedded in the first groove; and embedded in the second groove A recess is formed in a portion adjacent to the second active region, and a bottom of the recess is formed in the second element isolation insulating film. , it is formed at a position lower than the portion adjacent to said first active region of said first element isolation insulating film Further, in the first region, logic circuits are formed, the second region, the memory circuit is formed, characterized in that.
In order to achieve the above object, a semiconductor device according to a second aspect of the present invention includes a semiconductor substrate having a first region and a second region, and a first region formed in the first region of the semiconductor substrate. An active region of the semiconductor substrate, a second active region formed in the second region of the semiconductor substrate, a first groove formed in the first region and defining the first active region, A second groove defined in the second region and defining the second active region; a first element isolation insulating film embedded in the first groove; and embedded in the second groove A recess is formed in a portion adjacent to the second active region, and a bottom of the recess is formed in the second element isolation insulating film. And formed at a position lower than a portion of the first element isolation insulating film adjacent to the first active region. Further, wherein the first region, logic circuits are formed, the second region, Static Random Access Memory circuits are formed, characterized in that.
上記目的を達成するため、本発明の第3の観点に係る半導体装置の製造方法は、第1の領域及び第2の領域を有する半導体基板を用意するステップと、第1の活性領域を定義する第1の溝部を前記半導体基板の前記第1の領域に、第2の活性領域を定義する第2の溝部を前記半導体基板の前記第2の領域に、それぞれ形成するステップと、前記第1の溝部に第1の素子分離絶縁膜を、前記第2の溝部に第2の素子分離絶縁膜を、それぞれ形成するステップと、を備え、前記溝部を形成するステップは、前記半導体基板の表面に第一の絶縁膜と第二の絶縁膜を順番に形成するステップと、前記第一の絶縁膜および前記第二の絶縁膜および前記半導体基板をエッチングして、前記半導体基板上の前記第1の領域と前記第2の領域にそれぞれ溝部を形成するステップと、を含み、前記素子分離絶縁膜を形成するステップは、前記半導体基板上にマスクを形成するステップと、前記マスクのうち、前記第1の領域に対応する部分に開口を形成するステップと、前記マスクを用いて、前記第二の絶縁膜を等方的にエッチングするステップと、前記マスクを除去するステップと、前記第1の領域および前記第2の領域の前記第二の絶縁膜を等方的にエッチングするステップと、前記溝部に埋め込み絶縁膜を形成するステップと、前記第2の素子分離絶縁膜の前記第2の活性領域に隣接する部分に凹み部を形成するステップと、を含み、該凹み部の底部は、前記第1の素子分離絶縁膜の前記第1の活性領域に隣接した部分よりも低い位置に形成されている、ことを特徴とする。
上記目的を達成するため、本発明の第4の観点に係る半導体装置の製造方法は、第1の領域及び第2の領域を有する半導体基板を用意するステップと、第1の活性領域を定義する第1の溝部を前記半導体基板の前記第1の領域に、第2の活性領域を定義する第2の溝部を前記半導体基板の前記第2の領域に、それぞれ形成するステップと、前記第1の溝部に第1の素子分離絶縁膜を、前記第2の溝部に第2の素子分離絶縁膜を、それぞれ形成するステップと、を備え、前記溝部を形成するステップは、前記半導体基板の表面に第一の絶縁膜と第二の絶縁膜を順番に形成するステップと、前記第一の絶縁膜および前記第二の絶縁膜および前記半導体基板をエッチングして、前記半導体基板上の前記第1の領域と前記第2の領域にそれぞれ溝部を形成するステップと、を含み、前記素子分離絶縁膜を形成するステップは、前記半導体基板の表面に、第一の埋め込み絶縁膜を形成し、さらに第二の埋め込み絶縁膜によって前記溝部を完全に埋設するステップと、前記第二の絶縁膜をエッチングストッパとして前記第一および第二の埋め込み絶縁膜を平坦化するステップと、前記半導体基板上に、前記第2の領域のみ開口したレジストパターンを形成し、前記レジストパターンをマスクとして前記第一の埋め込み絶縁膜の一部を選択的にエッチングするステップと、前記レジストパターンを除去した後、前記第二の絶縁膜を除去するステップと、前記第一の絶縁膜を犠牲膜として前記半導体基板に不純物を導入するステップと、表面に露出した前記第一の埋め込み絶縁膜を除去した後、前記半導体基板にゲート酸化膜を形成するステップと、前記第2の素子分離絶縁膜の前記第2の活性領域に隣接する部分に凹み部を形成するステップと、を含み、該凹み部の底部は、前記第1の素子分離絶縁膜の前記第1の活性領域に隣接した部分よりも低い位置に形成されている、ことを特徴とする。
上記目的を達成するため、本発明の第5の観点に係る半導体装置の製造方法は、第1の領域及び第2の領域を有する半導体基板を用意するステップと、第1の活性領域を定義する第1の溝部を前記半導体基板の前記第1の領域に、第2の活性領域を定義する第2の溝部を前記半導体基板の前記第2の領域に、それぞれ形成するステップと、前記第1の溝部に第1の素子分離絶縁膜を、前記第2の溝部に第2の素子分離絶縁膜を、それぞれ形成するステップと、前記素子分離絶縁膜を形成するステップの後に、前記第1の領域にロジック回路を形成し、前記第2の領域にメモリ回路を形成するステップと、を備え、前記素子分離絶縁膜を形成するステップは、前記第2の素子分離絶縁膜の前記第2の活性領域に隣接する部分に凹み部を形成するステップを含み、該凹み部の底部は、前記第1の素子分離絶縁膜の前記第1の活性領域に隣接した部分よりも低い位置に形成されている、ことを特徴とする。
In order to achieve the above object, a method of manufacturing a semiconductor device according to a third aspect of the present invention defines a step of preparing a semiconductor substrate having a first region and a second region, and a first active region. Forming a first groove portion in the first region of the semiconductor substrate and a second groove portion defining a second active region in the second region of the semiconductor substrate; and Forming a first element isolation insulating film in the groove portion and a second element isolation insulating film in the second groove portion, and forming the groove portion on the surface of the semiconductor substrate. A step of sequentially forming one insulating film and a second insulating film; and etching the first insulating film, the second insulating film, and the semiconductor substrate to form the first region on the semiconductor substrate And a groove in each of the second regions Includes a step of forming, a step of forming the element isolation insulating film, forming a mask on said semiconductor substrate, of the mask to form an opening in a portion corresponding to the first region A step of isotropically etching the second insulating film using the mask; a step of removing the mask; and the second insulation of the first region and the second region. Etching the film isotropically; forming a buried insulating film in the trench; and forming a recess in a portion of the second element isolation insulating film adjacent to the second active region ; The bottom of the recess is formed at a position lower than the portion of the first element isolation insulating film adjacent to the first active region .
To achieve the above object, a method of manufacturing a semiconductor device according to a fourth aspect of the present invention defines a step of preparing a semiconductor substrate having a first region and a second region, and a first active region. Forming a first groove portion in the first region of the semiconductor substrate and a second groove portion defining a second active region in the second region of the semiconductor substrate; and Forming a first element isolation insulating film in the groove portion and a second element isolation insulating film in the second groove portion, and forming the groove portion on the surface of the semiconductor substrate. A step of sequentially forming one insulating film and a second insulating film; and etching the first insulating film, the second insulating film, and the semiconductor substrate to form the first region on the semiconductor substrate And a groove in each of the second regions And forming the element isolation insulating film by forming a first buried insulating film on the surface of the semiconductor substrate, and further completely burying the groove by the second buried insulating film A step of planarizing the first and second buried insulating films using the second insulating film as an etching stopper, and forming a resist pattern having an opening only in the second region on the semiconductor substrate. Selectively etching a part of the first buried insulating film using the resist pattern as a mask; removing the second insulating film after removing the resist pattern; and Introducing an impurity into the semiconductor substrate using an insulating film as a sacrificial film; and removing the first buried insulating film exposed on the surface; Forming a gate oxide film on the conductor substrate; and forming a recess in a portion adjacent to the second active region of the second element isolation insulating film, and the bottom of the recess includes: The first element isolation insulating film is formed at a position lower than a portion adjacent to the first active region.
In order to achieve the above object, a method of manufacturing a semiconductor device according to a fifth aspect of the present invention defines a step of preparing a semiconductor substrate having a first region and a second region, and a first active region. Forming a first groove portion in the first region of the semiconductor substrate and a second groove portion defining a second active region in the second region of the semiconductor substrate; and After the step of forming the first element isolation insulating film in the groove portion and the second element isolation insulating film in the second groove portion, and the step of forming the element isolation insulating film, the first region is formed in the first region. Forming a logic circuit and forming a memory circuit in the second region, wherein the step of forming the element isolation insulating film is formed in the second active region of the second element isolation insulating film. Form a dent in the adjacent part Includes a step, the bottom of the recess viewed part, the first being formed at a position lower than the portion adjacent to the first active region of the element isolation insulating film, characterized in that.
本発明によれば、活性領域に隣接する領域の素子分離絶縁膜に凹み部を設けることにより、電界放出トランジスタの活性領域の側面領域をチャネルとして利用できる。これにより、素子分離絶縁膜の表面の高さを変化させることなく、電界放出トランジスタの実効的なチャネル幅を増加させることが可能な半導体装置およびその製造方法を提供することができる。 According to the present invention, the side region of the active region of the field emission transistor can be used as a channel by providing the recess in the element isolation insulating film in the region adjacent to the active region. Accordingly, it is possible to provide a semiconductor device and a method for manufacturing the same that can increase the effective channel width of the field emission transistor without changing the height of the surface of the element isolation insulating film.
本発明の実施形態に係る半導体装置及び半導体装置の製造方法を、図を用いて説明する。 A semiconductor device and a semiconductor device manufacturing method according to embodiments of the present invention will be described with reference to the drawings.
(第1実施形態)
第1実施形態に係る半導体装置及び半導体装置の製造方法について、以下説明する。なお、本実施形態では、プルバック量をロジック部とSRAM(Static Random Access Memory)部とで変化させた半導体装置を例に挙げて説明する。本実施形態では、後述するようにSRAM部(メモリ部)のプルバック量をロジック部のプルバック量に比べて小さくすることで、最終的なSTI(Shallow Trench Isolation)絶縁膜の窪み形状をSRAM部において深く掘り下げられるようにすることが可能である。(First embodiment)
A semiconductor device and a method for manufacturing the semiconductor device according to the first embodiment will be described below. In the present embodiment, a semiconductor device in which the pullback amount is changed between a logic unit and an SRAM (Static Random Access Memory) unit will be described as an example. In the present embodiment, as will be described later, by reducing the pullback amount of the SRAM portion (memory portion) compared to the pullback amount of the logic portion, the final STI (Shallow Trench Isolation) insulating film recess shape is formed in the SRAM portion. It is possible to dig deeper.
半導体装置10は、図1〜3に示すように第1の領域であるロジック部と、第2の領域であるメモリ部(SRAM部)と、2つの領域を備える。ロジック部には、複数の半導体素子10aが形成され、ロジック回路が形成されている。ここで半導体素子10aはMISFET(Metal Insulator Semiconductor Field Effect Transistor)である。メモリ部にも同様に複数の半導体素子10bが形成され、メモリ回路が形成されている。ここで半導体素子10bは、MISFETである。図1は、半導体装置10のMISFETを、図3に示すゲート幅W方向に切断した断面図であり、図2は、半導体装置10のMISFETを、図3に示すゲート長L方向に切断した断面図である。また、ロジック部とメモリ部の構造を区別するため、便宜的にロジック部の構成要素に係る符号の末尾にはaを、メモリ部の構成要素に係る符号の末尾にはbをそれぞれ付加する。
As shown in FIGS. 1 to 3, the
半導体素子10aは、図1に示すように半導体基板(シリコン基板)100と、トレンチ(溝部)104aと、熱酸化膜105aと、素子分離絶縁膜(埋め込み絶縁膜)107aと、活性領域108aと、ゲート絶縁膜109aと、窪み部(凹み部)110aと、ゲート電極111aと、サイドウォール112aと、を備える。また、図2に示すように、半導体素子10aはドレイン領域113a、ドレイン電極114a、ソース領域115a、ソース電極116a、シリサイド層117a、およびExtension/Halo拡散層118a等を備える。
As shown in FIG. 1, the
半導体基板100は、シリコン基板であり、半導体基板100の上面には、トレンチ104a、活性領域108a、ゲート絶縁膜109a、および熱酸化膜105aを備える。
The
半導体基板100に形成されたトレンチ104aは、図3に示すように、半導体素子10aを区画し、隣接する他の半導体素子から分離している。また、トレンチ104aは、その内側に素子分離絶縁膜107aを備える。
As shown in FIG. 3, the
熱酸化膜105aは、シリコン酸化膜から構成され、トレンチ104aの表面に備わる。
The
素子分離絶縁膜(埋め込み絶縁膜)107aは、シリコン酸化膜から構成され、トレンチ104aを充填している。素子分離絶縁膜107aの、熱酸化膜105aと接する領域には窪み部(凹み部)110aを有する。窪み部110aによって、トレンチ104aの開口に対応する領域の熱酸化膜105aが露出する。なお、図1に示す半導体素子10aでは、窪み部110aが形成される場合を例に挙げて説明しているが、半導体素子10aは、図4に示すように、窪み部110aを備えなくとも良い。また、半導体素子10aは、図4に示すように、熱酸化膜105aを備えなくとも良い。
The element isolation insulating film (buried insulating film) 107a is made of a silicon oxide film and fills the
活性領域108aは、シリコン基板100の上側の、不純物が拡散された領域であり、トレンチ104aによって定義される。活性領域108aはゲート電極111aに電圧が印加されるとチャネル領域として機能する。
The
ゲート絶縁膜109aは、シリコン酸化膜から構成され、活性領域108a上に形成されている。
The
ゲート電極111aは、例えばポリシリコン等から構成される。ゲート電極111aの周囲には図1に示すように絶縁材料、例えばシリコン窒化膜等から構成されるサイドウォール112aが形成されている。
The
半導体素子10bは、半導体素子10aとほぼ同じ構成であり、半導体基板(シリコン基板)100と、トレンチ(溝部)104bと、熱酸化膜105bと、素子分離絶縁膜(埋め込み絶縁膜)107bと、活性領域108bと、ゲート絶縁膜109bと、窪み部(凹み部)110bと、ゲート電極111bと、サイドウォール112bと、を備える。また、半導体素子10bは、図2に示すように、ドレイン領域113b、ドレイン電極114b、ソース領域115b、ソース電極116b、シリサイド層117b、およびExtension/Halo拡散層118b等を備える。
The
ロジック部の半導体素子10aとメモリ部の半導体素子10bとが異なるのは、半導体素子10aの素子分離絶縁膜107aに形成された凹み部110aが、素子分離絶縁膜107bに形成された凹み部110bよりも浅い、もしくは凹み部110aが形成されていない点にある。なお、素子分離絶縁膜107aと107bの高さは、ほぼ同じである。このように、凹み部110bを、ロジック部の凹み部110aより深く形成することにより、素子分離絶縁膜107bからトレンチ104bの側面領域が露出する量を増加させることができる。このため、活性領域108bの側面までゲート電極111bを延在させることができ、実効的なチャネル幅が増加する。なお、凹み部110aの横方向の長さは30nm以下が好適であり、望ましくは20nm以下とすることが良い。
The difference between the
特に、本実施形態では、このような素子分離絶縁膜107aの凹み部110aが、素子分離絶縁膜107bの凹み部110bより浅い、もしくは凹み部110aを備えていない。それにより、素子分離絶縁膜107a,107bの高さをロジック部とメモリ部とで変化させずに、メモリ部の半導体素子の実効的なチャネル幅を増加させることができる。
In particular, in this embodiment, the
次に本実施形態に係る半導体装置の製造工程について図5A〜図5Iを用いて説明する。なお、図5A〜図5Iは、半導体装置のMISFETをゲート幅W方向に切った断面図である。また、比較のためにロジック部とメモリ部の断面図を逐次並べて示している。 Next, the manufacturing process of the semiconductor device according to this embodiment will be described with reference to FIGS. 5A to 5I. 5A to 5I are cross-sectional views in which the MISFET of the semiconductor device is cut in the gate width W direction. For comparison, cross-sectional views of the logic portion and the memory portion are sequentially shown.
まず、図5Aに示すように、シリコン基板100上に、例えば膜厚10nm程度の犠牲酸化膜101(第一の絶縁膜)を熱酸化法により形成する。犠牲酸化膜101は、シリコン酸化膜からなる。さらに減圧CVD(Chemical Vapor Deposition)法によって窒化シリコン膜(第二の絶縁膜)102を、例えば100nmの厚みで形成する。なお、窒化シリコン膜102の厚みは、50nm〜150nm程度が好適である。続いて、窒化シリコン膜102上に、トレンチ104に対応した開口部を有するレジストパターン103a,103bを形成する。
First, as shown in FIG. 5A, a sacrificial oxide film 101 (first insulating film) having a thickness of, for example, about 10 nm is formed on a
次に、レジストパターン103a,103bをマスクとしてフッ素系ガス(CHF3やC2F6等)を主体としたエッチングガスを使用した異方性プラズマエッチングにより前記窒化シリコン膜102の一部を除去する。これにより、レジストパターン103a,103bに応じて窒化シリコン膜102a,102bが残存する。その後、レジストパターンをSPM(硫酸/過酸化水素水混合液)及びAPM(アンモニア/過酸化水素水混合液)で洗浄する。これによりレジストパターンを剥離する。さらにフッ酸緩衝溶液を主体としたウェットエッチングにより、シリコン基板100上の犠牲酸化膜101を除去する。Next, a part of the
次に、塩素系ガス(CCl4やCl2など)を主体としたエッチングガスを使用した異方性プラズマエッチングによりシリコン基板100をエッチングする(トレンチエッチング)。エッチング深さは、200nm〜400nmであることが好ましく、例えば300nm程度とする。続いて、酸素雰囲気中で熱酸化を行うことにより、図5Bに示すように、トレンチ104a,104bの露出面に、例えば数nmの厚みの薄い熱酸化膜105a,105bを形成する。さらに、結晶性の回復およびトレンチの角部を丸めるために、追加的に酸化性雰囲気内で例えば1000℃以上の高温アニールを実施する。なお、熱酸化膜の形成による方法のほかに、フッ酸系溶液で洗浄した後に、水素雰囲気中での800℃程度のアニールによりシリコン原子の再構成によって結晶性の回復およびトレンチ104a,104bの角部を丸める方法を使うこともできる。この場合、熱酸化膜105a,105bは形成されない、もしくは自然酸化膜程度に極めて薄くなる。Next, the
次に、減圧CVD法により酸化膜106a,106bを、好ましくは50nm以下、例えば10nm程度の厚みで形成する。その後、リソグラフィ工程によりレジストパターン(図示せず)をメモリ部のみに形成する。希フッ酸を使ったエッチングにより、ロジック部の酸化膜106aをエッチングすることにより、図5Cに示すように、メモリ部にのみ酸化膜106bが残存する。このエッチング工程では、窒化シリコン膜と選択比が取れるようなドライエッチングを使用してもよい。ここで、酸化膜106bのエッチングレートは熱酸化膜105a,105bに比べて極めて早い(例えば10倍程度)ため、熱酸化膜105a,105bはほとんどエッチングされない。
Next, the
次に、例えば160℃程度の燐酸によるウェットエッチングにより、ロジック部のみ露出している窒化シリコン膜102aの一部を等方的にエッチングする(この工程を第一プルバックと呼ぶ)。第一プルバックにより図5Dに示すように、ロジック部における窒化シリコン膜102aの端部がトレンチ104aの角から長さW11だけ後退する。
Next, a part of the
次に、メモリ部に形成されたレジストパターンをSPM等で洗浄し、剥離する。さらにメモリ部に残った酸化膜106bを、希フッ酸を用いてエッチングする。この段階ではロジック部とメモリ部の窒化シリコン膜102a,102bは共に露出している。このため、例えば160℃程度の燐酸によるウェットエッチングにより、窒化シリコン膜102a,102bの一部を等方的に追加エッチングする(この工程を第二プルバックと呼ぶ)。第二プルバックにより図5Eに示すようにメモリ部における窒化シリコン膜102bの端部がトレンチ104bの角から長さW12だけ後退する。さらに、ロジック部における前記窒化シリコン膜102aの端部はトレンチ104aの角から長さW11+W12だけ後退する。
Next, the resist pattern formed in the memory portion is washed with SPM or the like and peeled off. Further, the
次に、高密度プラズマ(HDP;High Density Plasma)CVD法により、前記トレンチ104a,104bをそれぞれ充填するように素子分離絶縁膜107a,107bを、例えば450nm程度の厚みで形成する。引き続いて、素子分離絶縁膜107a,107bを改質するための焼きしめを、例えば800℃、10分程度の条件で行う。焼きしめにより、素子分離絶縁膜107a,107bの性質は熱酸化膜のそれに近づき高品質化される。
Next, element
次に、CMP(Chemical Mechanical Polishing)法により、窒化シリコン膜102a,102bをエッチングストッパとして、図5Fに示すように、トレンチ部を除く素子分離絶縁膜107a,107bを除去する。
Next, as shown in FIG. 5F, the element
次に、図5Gのように、例えば160℃程度の燐酸を用いたウェットエッチングにより、窒化シリコン膜102a,102bを除去する。この結果、ロジック部の素子分離絶縁膜107aは、メモリ部の素子分離絶縁膜107bに比べて、トレンチ104aの角部からW11だけ長く素子分離領域の外方に延在する。
Next, as shown in FIG. 5G, the
続いて、犠牲酸化膜101越しに不純物をウェルおよびチャネル領域に注入する。注入条件はトランジスタの設計によりさまざまであるが、ウェル深さは例えば150nm程度、チャネル不純物濃度は1×1017atm/cm3から1×1019atm/cm3程度となるように制御する。続いて、例えば1000℃程度のランプアニールによって活性化と結晶回復を行う。これにより活性領域108a,108bが形成される。Subsequently, impurities are implanted into the well and channel region through the
その後、緩衝フッ酸溶液を用いたウェットエッチングにより犠牲酸化膜101を除去する。このとき、図5Hに示すように、素子分離絶縁膜107a,107bもエッチングされる。その後、例えば850℃程度の湿式アニールによって、図5Iに示すように、ゲート絶縁膜(酸化膜)109a,109bを形成する。ゲート絶縁膜109a,109bは、半導体装置10を構成する複数の半導体素子10a,10bのうち、高耐圧トランジスタから順に形成される。高耐圧トランジスタの酸化膜厚は、例えば3.3V設計時で7nm程度である。ゲート酸化膜109a,109bの膜厚が薄いコアトランジスタ領域では、先に形成された厚いゲート絶縁膜109a,109bをフッ酸溶液により一度エッチングし、その後3nm以下の薄いゲート絶縁膜109a,109bを再度形成する。この過程で素子分離絶縁膜107a,107bはさらにエッチングされ、最終的な形状となる。ここで、上述のように、メモリ部の窒化シリコン膜102bのプルバック量はロジック部の窒化シリコン膜102aに比べて少ないため、図5Iに示すように、メモリ部における活性領域108b近傍のSTI絶縁膜の窪み部110bはロジック部の窪み部110aに比べて深く形成される。
Thereafter, the
その後、公知の方法により、図2に示すように、ゲート電極111a,111bを形成し、Extension/Haloイオンを注入してExtension/Halo拡散層118a,118bを形成する。また、サイドウォール112a,112bを形成する。次に、ソース・ドレイン領域113a,113b,115a、115bにイオンを注入し、注入したイオンを活性化するための活性化アニールを行う。さらにシリサイド層117a,117bを形成し、ドレイン電極114a,114bおよびソース電極116a、116bを設置する。ゲート絶縁膜109a,109bおよびゲート電極111a,111bは、窪み部110a,110bにより露出される活性領域108a,108bの側面に延在して形成される。このような工程を経て、半導体素子10a,10bが形成される。
Thereafter, as shown in FIG. 2,
さらに、ロジック部にはロジック回路を、メモリ部にはメモリ回路を形成する。これら回路は同時に形成されてもよく、又は別々に形成されてもよい。別々に形成する場合は、例えば、メモリ部をマスクし、ロジック回路を形成した後に、メモリ部のマスクを除去し、ロジック部をマスクして、メモリ回路を形成してもよい。或いは、その逆の順序で形成されてもよい。なお、これら回路の形成は、当業者にとって公知の方法を用いることができる。このような工程により、半導体装置10が形成される。
Further, a logic circuit is formed in the logic portion, and a memory circuit is formed in the memory portion. These circuits may be formed simultaneously or separately. In the case of forming separately, for example, after the memory portion is masked and the logic circuit is formed, the mask of the memory portion is removed and the logic portion is masked to form the memory circuit. Or you may form in the reverse order. These circuits can be formed by methods known to those skilled in the art. By such a process, the
本実施形態の半導体装置10の製造方法では、メモリ部のみに酸化膜106bを形成し、ロジック部においてのみ、窒化シリコン膜102aをエッチングする。更にメモリ部の酸化膜106bを除去した上で、ロジック部の窒化シリコン膜102aおよびメモリ部の窒化シリコン膜102bをエッチングする。これにより、ロジック部の素子分離絶縁膜107aの凹み部110aを、メモリ部の素子分離絶縁膜107bの凹み部110bより浅く形成することができる。あるいはロジック部の素子分離絶縁膜107aには凹み部110aを設けず、メモリ部の素子分離絶縁膜107bにのみ凹み部110bを形成することができる。従って、メモリ部の活性領域108bに隣接した素子分離領域のみを掘り込んで、トレンチ104bの側面領域もチャネルとして利用することが可能な半導体装置を提供することができる。本実施形態では、掘り込まれる領域を活性領域108a,108bの近傍領域に限ることで、その後に形成されるゲート電極111a,111bの表面の段差が減少する。そのため、ゲート電極111a,111bの加工が容易であり、ゲート加工精度を維持することができる。これにより、セルサイズの増加を防ぎつつゲート幅を増加し、それに伴いセルトランジスタの駆動能力を増加させることができる。更にはセルトランジスタのランダムばらつきを改善することができる。
In the method for manufacturing the
(第2実施形態)
第2実施形態に係る半導体装置及び半導体装置の製造方法について図を用いて説明する。本実施形態の半導体装置が第1実施形態の半導体装置と異なるのは、本実施形態ではトレンチに埋め込まれる素子分離絶縁膜が、第1の埋め込み絶縁膜と第2の埋め込み絶縁膜から構成される点と、素子分離領域のCMP工程後にメモリ部の第1の埋め込み絶縁膜の一部をあらかじめエッチングしておくことにより、最終的な素子分離絶縁膜の窪み形状をメモリ部において深く掘り下げられるようにする点にある。(Second Embodiment)
A semiconductor device and a method for manufacturing the semiconductor device according to the second embodiment will be described with reference to the drawings. The semiconductor device of this embodiment is different from the semiconductor device of the first embodiment. In this embodiment, the element isolation insulating film embedded in the trench is composed of the first embedded insulating film and the second embedded insulating film. In addition, by etching a part of the first buried insulating film of the memory portion in advance after the CMP process of the element isolation region, the final recess shape of the element isolation insulating film can be deeply digged in the memory portion. There is in point to do.
本実施形態に係る半導体装置20は、図6及び図7に示すように第1の領域であるロジック部と、第2の領域であるメモリ部(SRAM部)と、2つの領域を備える。ロジック部には、複数の半導体素子20aが形成される。半導体素子20aはMISFET(Metal Insulator Semiconductor Field Effect Transistor)である。また、メモリ部にも同様に複数の半導体素子20bが形成され、半導体素子20bは、MISFETである。ロジック部とメモリ部の構造を区別するため、便宜的にロジック部の構成要素に係る符号の末尾にはaを、メモリ部の構成要素に係る符号の末尾にはbをそれぞれ付加する。
As shown in FIGS. 6 and 7, the
半導体素子20aは、図6に示すように半導体基板(シリコン基板)200と、トレンチ204aと、熱酸化膜205aと、第1の素子分離絶縁膜(埋め込み絶縁膜)206aと、第2の素子分離絶縁膜(埋め込み絶縁膜)207aと、活性領域209aと、ゲート絶縁膜210aと、窪み部(凹み部)211aと、ゲート電極212aと、サイドウォール213aと、を備える。また、図7に示すように、半導体素子20aはドレイン領域214a、ドレイン電極215a、ソース領域216a、ソース電極217a、シリサイド層218a、およびExtension/Halo拡散層219a等を備える。本実施形態では素子分離絶縁膜は第1の素子分離絶縁膜(埋め込み絶縁膜)206aと第2の素子分離絶縁膜(埋め込み絶縁膜)207aとを備える。また、窪み部211aは、第1の埋め込み絶縁膜206a及び/又は第2の埋め込み絶縁膜207aに形成されている。
As shown in FIG. 6, the
半導体基板200は、シリコン基板であり、半導体基板200の上面には、トレンチ204aと、活性領域209aと、ゲート絶縁膜210aとが形成されている。
The
トレンチ204aは、半導体基板200に形成され、半導体素子20aを囲み、隣接する半導体素子から分離するように形成されている。また、トレンチ204a内には第1の素子分離絶縁膜206aと第2の素子分離絶縁膜207aとが形成されている。
The
熱酸化膜205aは、例えばシリコン酸化膜から形成され、トレンチ204aの表面に形成されている。
The
第1の素子分離絶縁膜(埋め込み絶縁膜)206aは、例えば酸窒化シリコン膜から形成されている。なお、第1の素子分離絶縁膜206aは、窒素とは別の元素、例えば炭素やフッ素を導入した酸化膜を用いてもよい。第1の素子分離絶縁膜206aは、図6に示すようにトレンチ204a表面に形成された熱酸化膜205aの表面を覆うように形成されている。
The first element isolation insulating film (buried insulating film) 206a is made of, for example, a silicon oxynitride film. Note that the first element
第2の素子分離絶縁膜(埋め込み絶縁膜)207aは、例えばシリコン酸化膜から形成され、トレンチ204aを充填する。第1の素子分離絶縁膜206aおよび第2の素子分離絶縁膜207aが熱酸化膜205aに隣接する領域には、窪み部(凹み部)211aが形成されている。窪み部211aは、第1の素子分離絶縁膜206aと第2の素子分離絶縁膜207aとにわたって、又は第1の素子分離絶縁膜206aに形成されている。なお、図6に示す半導体素子20aでは、窪み部211aが形成される場合を例に挙げて説明しているが、半導体素子20aは窪み部211aを備えなくとも良い。
The second element isolation insulating film (buried insulating film) 207a is formed of, for example, a silicon oxide film and fills the
活性領域209aは、シリコン基板200の上面に形成され、不純物が拡散された領域である。活性領域209aはゲート電極210aに電圧が印加されるとチャネル領域として機能する。
The
ゲート絶縁膜210aは、例えば、シリコン酸化膜から構成され、トレンチ204aによって囲まれた活性領域209a上に形成されている。
The
ゲート電極212aは、例えばポリシリコン等から構成される。ゲート電極212aの周囲には図6に示すように絶縁材料、例えばシリコン窒化膜等から構成されるサイドウォール213aが形成されている。
The
半導体素子20bは、半導体素子20aとほぼ同じ構成であり、半導体基板(シリコン基板)200と、トレンチ204bと、熱酸化膜205bと、第1の素子分離絶縁膜206bと、第2の素子分離絶縁膜207bと、活性領域209bと、ゲート絶縁膜210bと、窪み部(凹み部)211bと、ゲート電極212bと、サイドウォール213bとを備える。また、図7に示すように、半導体素子20bはドレイン領域214b、ドレイン電極215b、ソース領域216b、ソース電極217b、シリサイド層218b、およびExtension/Halo拡散層219b等を備える。また、半導体素子20bでは、窪み部211bは、第1の素子分離絶縁膜206bおよび第2の素子分離絶縁膜207bに亘って形成されている。
The
ロジック部の半導体素子20aとメモリ部の半導体素子20bとが異なるのは、半導体素子20aの凹み部211aの深さが、半導体素子20bの第2の素子分離絶縁膜207bに形成された凹み部211bの深さより浅い、もしくは凹み部211aが形成されない点にある。なお、第2の素子分離絶縁膜207aと207bの高さは、ほぼ同じである。このように、メモリ部の凹み部211bを、ロジック部の凹み部211aより深く形成することにより、トレンチ204bの開口近傍領域を掘り下げることができる。これにより、ゲート絶縁膜210bを、半導体基板200上のトレンチ204bで囲まれた領域と、トレンチ204bの開口近傍領域とに形成することができ、半導体素子20bの実効的なチャネル幅を増加させることができる。また、本実施形態では、第2の素子分離絶縁膜207a,207bの絶縁膜の高さをロジック部とメモリ部とで変化させずに、メモリ部の半導体素子の実効的なチャネル幅を増加させることができる。
The difference between the
以下、本実施形態に係る半導体装置の製造方法を図8A〜図8Jを用いて説明する。なお、図8A〜図8Jは、半導体装置のMISFETをゲート幅方向に切った断面図である。なお、比較のためにロジック部とメモリ部の断面図を逐次並べて示している。 Hereinafter, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 8A to 8J. 8A to 8J are cross-sectional views in which the MISFET of the semiconductor device is cut in the gate width direction. For comparison, cross-sectional views of the logic portion and the memory portion are sequentially shown.
まず、図8Aに示すように、シリコン基板200上に、例えば10nm程度の膜厚の犠牲酸化膜(第一の絶縁膜)201を熱酸化法により形成する。続いて犠牲酸化膜201の上に、減圧CVD法によって窒化シリコン膜(第二の絶縁膜)202を形成する。窒化シリコン膜202の厚みは、50nm〜150nm程度が好ましく、例えば100nm程度の厚みに形成する。次に、窒化シリコン膜202上に素子分離領域に対応した開口部を有するレジストパターン203a,203bを形成する。
First, as shown in FIG. 8A, a sacrificial oxide film (first insulating film) 201 having a thickness of, for example, about 10 nm is formed on a
次に、レジストパターン203a,203bをマスクとして、フッ素系ガス(CHF3やC2F6など)を主体としたエッチングガスを使用した異方性プラズマエッチングにより窒化シリコン膜202の一部を除去する。これにより、レジストパターン203a,203bに応じて窒化シリコン膜202a,202bが残存する。その後、レジストパターン203a,203bをSPM(硫酸/過酸化水素水)およびAPM(アンモニア/過酸化水素水)を用いた洗浄によって剥離する。さらにフッ酸緩衝溶液を主体としたウェットエッチングにより、犠牲酸化膜201を除去する。Next, a part of the
引き続いて、塩素系ガス(CCl4やCl2など)を主体としたエッチングガスを使用した異方性プラズマエッチングにより、シリコン基板200をエッチング(トレンチエッチング)し、トレンチ204a,204bを形成する。エッチング深さは、200nm〜400nm程度が好ましく、例えば300nm程度である。引き続いて、酸素雰囲気中での熱酸化を行うことにより、図8Bに示すように、トレンチ204a,204bの露出面に数nm程度の厚みの薄い熱酸化膜205a,205bを形成する。さらに、結晶性の回復およびトレンチの角部を丸めるために、追加的に酸化性雰囲気内で1000℃以上の高温アニールを実施する。このような熱酸化膜の形成による方法のほかに、フッ酸系溶液で洗浄した後に水素雰囲気中800℃程度でアニールする方法もある。この方法によればシリコン原子の再構成が起こり、結晶性の回復およびトレンチの角部が丸まるといった効果を得ることができる。この場合、熱酸化膜205a,205bは形成されない、あるいは、自然酸化膜厚の程度に極めて薄い膜が形成される。なお、ここまでの工程は、第1実施形態とほぼ同じである。また、第1実施形態では、この後にプルバック工程を実施するが、本実施形態ではプルバック工程を行わなくてもよい。Subsequently, the
次に、プラズマCVD法により、図8Cに示すように、第1の素子分離絶縁膜206a,206bを薄く等方的に、例えば10nm程度の厚みに形成する。ここで第1の素子分離絶縁膜206a,206bとしては酸窒化シリコン膜を用いてもよく、窒素とは別の元素、例えば炭素やフッ素を導入した絶縁膜を用いてもよい。続いて、高密度プラズマ(HDP)CVD法により、図8Dに示すように、トレンチ204a,204bを充填するように第2の素子分離絶縁膜207a,207bを形成する。第2の素子分離絶縁膜207a,207bは、例えば450nmの厚みに形成する。
Next, as shown in FIG. 8C, the first element
次に、第2の素子分離絶縁膜207a,207bを改質するための焼きしめを、800℃下で、10分程度行う。焼きしめにより、第2の素子分離絶縁膜207a,207bの性質は熱酸化膜の性質に近づき高品質化される。この工程で重要なことは、次のエッチング工程で、第1の素子分離絶縁膜206a,206bのエッチングレートが、第2の素子分離絶縁膜207a,207bのエッチングレートに比べ、好ましくは2倍以上となるようにそれぞれの絶縁膜を形成することにある。
Next, baking for modifying the second element
次に、図8Eに示すように、CMP(Chemical Mechanical Polishing)法により、窒化シリコン膜202a,202bをエッチングストッパとして、トレンチ204a,204bに対応する領域以外の、第2の素子分離絶縁膜207a,207bと第1の素子分離絶縁膜206a,206bを除去する。
Next, as shown in FIG. 8E, the second element
次に、図8Fに示すように、レジストを塗布・現像し、メモリ部に対応する開口を有し、メモリ部を露出させたレジストパターン208aを形成する。続いて、レジストパターン208aをマスクとして、図8Gに示すようにメモリ部の第1の素子分離絶縁膜206bの一部を選択的にエッチングする。ここで、エッチングはフッ酸溶液を用いた、ウェットエッチングにより行ってもよく、第1の素子分離絶縁膜206bを選択的にエッチングすることが可能であればドライエッチングを用いても良い。
Next, as shown in FIG. 8F, a resist is applied and developed to form a resist
次に、レジストパターン208aをSPM及びAPMを用いた洗浄により除去する。更に、160℃程度の燐酸を用いたウェットエッチングにより、図8Hに示すように窒化シリコン膜202a,202bを除去する。
Next, the resist
続いて、犠牲酸化膜201越しにウェル領域およびチャネル領域にイオンを注入する。注入条件はトランジスタの設計によりさまざまであるが、ウェル深さは、例えば150nm程度、チャネル不純物濃度は1×1017atm/cm3〜1×1019atm/cm3程度となるように制御する。引き続いて、1000℃程度のランプアニールによって活性化と結晶回復を行う。これにより、活性領域209a,209bが形成される。その後、緩衝フッ酸溶液を用いたウェットエッチングにより犠牲酸化膜201を除去する。このとき、図8Iに示すように、第1の素子分離絶縁膜206a,206b及び第2の素子分離絶縁膜207a,207bもエッチングされる。Subsequently, ions are implanted into the well region and the channel region through the
その後、図8Jに示すように、ゲート絶縁膜(酸化膜)210a,210bを形成する。ゲート絶縁膜210a,210bは、半導体装置20を構成する複数の半導体素子20a,20bのうち、高耐圧トランジスタから順に形成される。高耐圧トランジスタの酸化膜厚は例えば3.3V設計時で7nm程度である。ここでゲート酸化膜の膜厚が薄いコアトランジスタ領域では、先に形成された厚いゲート絶縁膜210a,210bをフッ酸溶液により一度エッチングし、その後3nm以下の薄いゲート絶縁膜210a,210bを再度形成する。この過程で第1の素子分離絶縁膜206a,206b及び第2の素子分離絶縁膜207a,207bはさらにエッチングされ、最終的な形状となる。ここで、メモリ部の第1の素子分離絶縁膜206bはロジック部の第1の素子分離絶縁膜206aに比べて多くエッチングされている。このため、図8Jに示すように、メモリ部における活性領域209b近傍の窪み部(凹み部)211bはロジック部の窪み部(凹み部)211aに比べて深く形成される。なお、熱酸化膜205a,205bは薄いため、第1の素子分離絶縁膜206a,206bが窪んでエッチングされる際、熱酸化膜205a,205bは、第1の素子分離絶縁膜206a,206bと同程度の高さまで同時にエッチングされる。
Thereafter, as shown in FIG. 8J, gate insulating films (oxide films) 210a and 210b are formed. The
その後、公知の方法により、図7に示すように、ゲート電極212a,212bを形成し、Extension/Haloイオンを注入してExtension/Halo拡散層219a,219bを形成する。また、サイドウォール213a,213bを形成する。次に、ソース・ドレイン領域214a,214b,216a、216bにイオン注入し、注入したイオンを活性化するための活性化アニールを行う。さらにシリサイド層218a,218bを形成し、ドレイン電極215a,215bおよびソース電極217a、217bを設置する。このような工程を経て、図6および図7に示すように半導体素子20a,20bが形成される。
Thereafter, as shown in FIG. 7,
さらに、ロジック部にはロジック回路を、メモリ部にはメモリ回路を形成する。これら回路は同時に形成されてもよく、又は別々に形成されてもよい。別々に形成する場合は、例えば、メモリ部をマスクし、ロジック回路を形成した後に、メモリ部のマスクを除去し、ロジック部をマスクして、メモリ回路を形成してもよい。或いは、その逆の順序で形成されてもよい。なお、これら回路の形成は、当業者にとって公知の方法を用いることができる。このような工程によって、半導体装置20が形成される。
Further, a logic circuit is formed in the logic portion, and a memory circuit is formed in the memory portion. These circuits may be formed simultaneously or separately. In the case of forming separately, for example, after the memory portion is masked and the logic circuit is formed, the mask of the memory portion is removed and the logic portion is masked to form the memory circuit. Or you may form in the reverse order. These circuits can be formed by methods known to those skilled in the art. By such a process, the
本実施形態の半導体装置の製造方法では、トレンチ204a,204b内に、第1の埋め込み絶縁膜206a,206bと、第2の埋め込み絶縁膜207a,207bと、を形成し、メモリ部の第1の埋め込み絶縁膜206bの上部を選択的にエッチングする。これにより、ロジック部の凹み部211aを、メモリ部の凹み部211bより浅い又は、凹み部211aを設けないように形成することができる。従って、メモリ部の活性領域209bに隣接した素子分離領域のみを掘り込んで、トレンチ204bの側面領域もチャネルとして利用することが可能な半導体装置を提供することができる。本実施形態では、掘り込まれる領域を活性領域の近傍領域に限ることで、半導体素子表面の段差が減少され、ゲート電極212a,212bの加工が容易となり、ゲート加工精度を維持することができる。これにより、セルサイズの増加を防ぎつつゲート幅の増加に伴いセルトランジスタの駆動能力を増加させることができ、更にはランダムばらつきを改善することができる。
In the semiconductor device manufacturing method of the present embodiment, first buried insulating
上記実施形態で開示する各部分の形成方法は、それぞれ必須な部分のみを例示しており、実際の半導体装置には本実施形態には明示されない部分を含むものである。本発明は上述した実施形態に限られず、様々な変形及び応用が可能である。例えば、上述した実施形態で開示した工程の順序は、適宜変化させる、例えば順番を前後させることも可能である。更に、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせてもよい。 The method for forming each part disclosed in the above embodiment exemplifies only essential parts, and an actual semiconductor device includes a part that is not explicitly shown in this embodiment. The present invention is not limited to the above-described embodiments, and various modifications and applications are possible. For example, the order of the steps disclosed in the above-described embodiments can be changed as appropriate, for example, the order can be changed. Furthermore, some or all of the configurations of the above-described embodiments may be appropriately combined with each other.
なお、図8Dに示す工程では、シリコン基板200と第1の埋め込み絶縁膜206a,206bの間には、薄い熱酸化膜が存在しても良い。
In the step shown in FIG. 8D, a thin thermal oxide film may exist between the
また、上述した実施形態ではSRAMである場合を例に挙げて説明したが、これに限られず、その他のメモリ素子、例えばDRAM等に適用することもできる。 In the above-described embodiments, the case of the SRAM has been described as an example. However, the present invention is not limited to this, and can be applied to other memory elements such as a DRAM.
10,20,50 半導体装置
10a,10b,20a,20b,50a,50b 半導体素子
100,200,500 半導体基板(シリコン基板)
201,101 犠牲酸化膜(第一の絶縁膜)
102,102a,102b,202,202a,202b 窒化シリコン膜(第二の絶縁膜)
103a,103b,203a,203b,208a レジストパターン
104a,104b,204a,204b,504a,504b トレンチ(溝部)
105a,105b,205a,205b 熱酸化膜
106b 酸化膜
107a,107b,501a,501b 素子分離絶縁膜(埋め込み絶縁膜)
108a,108b,209a,209b,505a,505b 活性領域
109a,109b,210a,210b,502a,502b ゲート絶縁膜
110a,110b,211a,211b 窪み部(凹み部)
111a,111b,212a,212b,503a,503b ゲート電極
112a,112b,213a,213b,506a,506b サイドウォール
113a,113b,214a,214b ドレイン領域
114a,114b,215a,215b ドレイン電極
115a,115b,216a,216b ソース領域
116a,116b,217a,217b ソース電極
117a,117b,218a,218b シリサイド層
118a,118b,219a,219b Extension/Halo拡散層
206a,206b 第1の素子分離絶縁膜(第1の埋め込み絶縁膜)
207a,207b 第2の素子分離絶縁膜(第2の埋め込み絶縁膜)10, 20, 50
201, 101 Sacrificial oxide film (first insulating film)
102, 102a, 102b, 202, 202a, 202b Silicon nitride film (second insulating film)
103a, 103b, 203a, 203b, 208a Resist
105a, 105b, 205a, 205b
108a, 108b, 209a, 209b, 505a, 505b
111a, 111b, 212a, 212b, 503a,
207a, 207b Second element isolation insulating film (second buried insulating film)
Claims (12)
前記半導体基板の前記第1の領域に形成された第1の活性領域と、
前記半導体基板の前記第2の領域に形成された第2の活性領域と、
前記第1の領域に形成され、前記第1の活性領域を定義する第1の溝部と、
前記第2の領域に形成され、前記第2の活性領域を定義する第2の溝部と、
前記第1の溝部に埋め込まれた第1の素子分離絶縁膜と、
前記第2の溝部に埋め込まれた第2の素子分離絶縁膜と、
を有し、
前記第2の素子分離絶縁膜には、前記第2の活性領域に隣接した部分に、凹み部が形成
されており、
該凹み部の底部は、前記第1の素子分離絶縁膜の前記第1の活性領域に隣接した部分よ
りも低い位置に形成され、
さらに、前記第1の領域には、ロジック回路が形成されており、前記第2の領域には、メモリ回路が形成されている、
ことを特徴とする半導体装置。 A semiconductor substrate having a first region and a second region;
A first active region formed in the first region of the semiconductor substrate;
A second active region formed in the second region of the semiconductor substrate;
A first groove formed in the first region and defining the first active region;
A second groove formed in the second region and defining the second active region;
A first element isolation insulating film embedded in the first groove,
A second element isolation insulating film embedded in the second trench,
Have
The second element isolation insulating film has a recess formed in a portion adjacent to the second active region,
The bottom of the recess is formed at a position lower than a portion of the first element isolation insulating film adjacent to the first active region ,
Furthermore, a logic circuit is formed in the first region, and a memory circuit is formed in the second region.
A semiconductor device.
前記半導体基板の前記第1の領域に形成された第1の活性領域と、
前記半導体基板の前記第2の領域に形成された第2の活性領域と、
前記第1の領域に形成され、前記第1の活性領域を定義する第1の溝部と、
前記第2の領域に形成され、前記第2の活性領域を定義する第2の溝部と、
前記第1の溝部に埋め込まれた第1の素子分離絶縁膜と、
前記第2の溝部に埋め込まれた第2の素子分離絶縁膜と、
を有し、
前記第2の素子分離絶縁膜には、前記第2の活性領域に隣接した部分に、凹み部が形成
されており、
該凹み部の底部は、前記第1の素子分離絶縁膜の前記第1の活性領域に隣接した部分よ
りも低い位置に形成され、
さらに、前記第1の領域には、ロジック回路が形成されており、前記第2の領域には、Static Random Access Memory回路が形成されている、
ことを特徴とする半導体装置。 A semiconductor substrate having a first region and a second region;
A first active region formed in the first region of the semiconductor substrate;
A second active region formed in the second region of the semiconductor substrate;
A first groove formed in the first region and defining the first active region;
A second groove formed in the second region and defining the second active region;
A first element isolation insulating film embedded in the first groove,
A second element isolation insulating film embedded in the second trench,
Have
The second element isolation insulating film has a recess formed in a portion adjacent to the second active region,
The bottom of the recess is formed at a position lower than a portion of the first element isolation insulating film adjacent to the first active region ,
Further, a logic circuit is formed in the first region, and a static random access memory circuit is formed in the second region.
A semiconductor device.
子分離絶縁膜に形成された凹み部に比べて浅い凹み部が形成されている、又は、前記第1
の素子分離絶縁膜は、前記第1の活性領域に隣接した部分に亘ってほぼ平坦である、
ことを特徴とする請求項1または2に記載の半導体装置。 The first element isolation insulating film is formed with a recess that is shallower than the recess formed in the second element isolation insulating film in a portion adjacent to the first active region, or The first
The element isolation insulating film is substantially flat across a portion adjacent to the first active region.
The semiconductor device according to claim 1 or 2, characterized in that.
が実質的に等しい、
ことを特徴とする請求項1または2に記載の半導体装置。 The height of the surface of the first element isolation insulating film is substantially equal to the height of the surface of the second element isolation insulating film;
The semiconductor device according to claim 1 or 2, characterized in that.
効果トランジスタとを備え、
前記第1の領域に形成された前記電界効果トランジスタのチャネル領域は、前記第1の
素子分離絶縁膜に形成された前記凹み部によって露出する前記第1の活性領域の側面に延
在して形成されており、
前記第2の領域に形成された前記電界効果トランジスタのチャネル領域は、前記第2の
素子分離絶縁膜に形成された前記凹み部によって露出する前記第2の活性領域の側面に延
在して形成されている、
ことを特徴とする請求項3に記載の半導体装置。 A field effect transistor formed in the first region and a field effect transistor formed in the second region;
A channel region of the field effect transistor formed in the first region is formed to extend to a side surface of the first active region exposed by the recess formed in the first element isolation insulating film. Has been
A channel region of the field effect transistor formed in the second region is formed to extend to a side surface of the second active region exposed by the recess formed in the second element isolation insulating film. Being
The semiconductor device according to claim 3 .
第2の素子分離絶縁膜との間に、それぞれ熱酸化膜を備える、
ことを特徴とする請求項3に記載の半導体装置。 Thermal oxide films are provided between the first active region and the first element isolation insulating film and between the second active region and the second element isolation insulating film, respectively.
The semiconductor device according to claim 3 .
第2の領域に形成された前記電界効果トランジスタのゲート絶縁膜の膜厚と、は等しい、
ことを特徴とする請求項5に記載の半導体装置。 The thickness of the gate insulating film of the field effect transistor formed in the first region is equal to the thickness of the gate insulating film of the field effect transistor formed in the second region.
The semiconductor device according to claim 5 .
第1の活性領域を定義する第1の溝部を前記半導体基板の前記第1の領域に、第2の活性領域を定義する第2の溝部を前記半導体基板の前記第2の領域に、それぞれ形成するステップと、
前記第1の溝部に第1の素子分離絶縁膜を、前記第2の溝部に第2の素子分離絶縁膜を、それぞれ形成するステップと、
を備え、
前記溝部を形成するステップは、
前記半導体基板の表面に第一の絶縁膜と第二の絶縁膜を順番に形成するステップと、
前記第一の絶縁膜および前記第二の絶縁膜および前記半導体基板をエッチングして、前記半導体基板上の前記第1の領域と前記第2の領域にそれぞれ溝部を形成するステップと、を含み、
前記素子分離絶縁膜を形成するステップは、
前記半導体基板上にマスクを形成するステップと、
前記マスクのうち、前記第1の領域に対応する部分に開口を形成するステップと、
前記マスクを用いて、前記第二の絶縁膜を等方的にエッチングするステップと、
前記マスクを除去するステップと、
前記第1の領域および前記第2の領域の前記第二の絶縁膜を等方的にエッチングするス
テップと、
前記溝部に埋め込み絶縁膜を形成するステップと、
前記第2の素子分離絶縁膜の前記第2の活性領域に隣接する部分に凹み部を形成するステップと、を含み、
該凹み部の底部は、前記第1の素子分離絶縁膜の前記第1の活性領域に隣接した部分よりも低い位置に形成されている、
ことを特徴とする半導体装置の製造方法。 Providing a semiconductor substrate having a first region and a second region;
A first groove defining a first active region is formed in the first region of the semiconductor substrate, and a second groove defining a second active region is formed in the second region of the semiconductor substrate. And steps to
Forming a first element isolation insulating film in the first groove portion and a second element isolation insulating film in the second groove portion;
With
The step of forming the groove includes
Sequentially forming a first insulating film and a second insulating film on the surface of the semiconductor substrate;
Etching the first insulating film, the second insulating film, and the semiconductor substrate to form grooves in the first region and the second region on the semiconductor substrate, respectively.
The step of forming the element isolation insulating film includes:
Forming a mask on the semiconductor substrate;
Forming an opening in a portion of the mask corresponding to the first region;
Isotropically etching the second insulating film using the mask;
Removing the mask;
A isotropic etching is performed on the second insulating film in the first region and the second region.
Tep,
Forming a buried insulating film in the groove;
Forming a recess in a portion of the second element isolation insulating film adjacent to the second active region ,
The bottom of the recess is formed at a position lower than a portion of the first element isolation insulating film adjacent to the first active region.
A method for manufacturing a semiconductor device.
第1の活性領域を定義する第1の溝部を前記半導体基板の前記第1の領域に、第2の活性領域を定義する第2の溝部を前記半導体基板の前記第2の領域に、それぞれ形成するステップと、
前記第1の溝部に第1の素子分離絶縁膜を、前記第2の溝部に第2の素子分離絶縁膜を、それぞれ形成するステップと、
を備え、
前記溝部を形成するステップは、
前記半導体基板の表面に第一の絶縁膜と第二の絶縁膜を順番に形成するステップと、
前記第一の絶縁膜および前記第二の絶縁膜および前記半導体基板をエッチングして、前記半導体基板上の前記第1の領域と前記第2の領域にそれぞれ溝部を形成するステップと、を含み、
前記素子分離絶縁膜を形成するステップは、
前記半導体基板の表面に、第一の埋め込み絶縁膜を形成し、さらに第二の埋め込み絶縁膜によって前記溝部を完全に埋設するステップと、
前記第二の絶縁膜をエッチングストッパとして前記第一および第二の埋め込み絶縁膜を平坦化するステップと、
前記半導体基板上に、前記第2の領域のみ開口したレジストパターンを形成し、前記レジストパターンをマスクとして前記第一の埋め込み絶縁膜の一部を選択的にエッチングするステップと、
前記レジストパターンを除去した後、前記第二の絶縁膜を除去するステップと、
前記第一の絶縁膜を犠牲膜として前記半導体基板に不純物を導入するステップと、
表面に露出した前記第一の埋め込み絶縁膜を除去した後、前記半導体基板にゲート酸化膜を形成するステップと、
前記第2の素子分離絶縁膜の前記第2の活性領域に隣接する部分に凹み部を形成するステップと、を含み、
該凹み部の底部は、前記第1の素子分離絶縁膜の前記第1の活性領域に隣接した部分よりも低い位置に形成されている、
ことを特徴とする半導体装置の製造方法。 Providing a semiconductor substrate having a first region and a second region;
A first groove defining a first active region is formed in the first region of the semiconductor substrate, and a second groove defining a second active region is formed in the second region of the semiconductor substrate. And steps to
Forming a first element isolation insulating film in the first groove portion and a second element isolation insulating film in the second groove portion;
With
The step of forming the groove includes
Sequentially forming a first insulating film and a second insulating film on the surface of the semiconductor substrate;
Etching the first insulating film, the second insulating film, and the semiconductor substrate to form grooves in the first region and the second region on the semiconductor substrate, respectively.
The step of forming the element isolation insulating film includes:
Forming a first buried insulating film on the surface of the semiconductor substrate, and further completely filling the groove with a second buried insulating film;
Planarizing the first and second buried insulating films using the second insulating film as an etching stopper;
Forming a resist pattern having an opening only in the second region on the semiconductor substrate, and selectively etching a part of the first buried insulating film using the resist pattern as a mask;
Removing the second insulating film after removing the resist pattern;
Introducing an impurity into the semiconductor substrate using the first insulating film as a sacrificial film;
Forming a gate oxide film on the semiconductor substrate after removing the first buried insulating film exposed on the surface;
Forming a recess in a portion of the second element isolation insulating film adjacent to the second active region ,
The bottom of the recess is formed at a position lower than a portion of the first element isolation insulating film adjacent to the first active region.
A method for manufacturing a semiconductor device.
ことを特徴とする請求項9に記載の半導体装置の製造方法。 Forming the first buried insulating film by depositing silicon oxide containing at least one of nitrogen, carbon, fluorine, boron, phosphorus, and arsenic;
A method for manufacturing a semiconductor device according to claim 9 .
ことを特徴とする請求項9に記載の半導体装置の製造方法。 Forming the second buried insulating film by depositing silicon oxide;
A method for manufacturing a semiconductor device according to claim 9 .
第1の活性領域を定義する第1の溝部を前記半導体基板の前記第1の領域に、第2の活性領域を定義する第2の溝部を前記半導体基板の前記第2の領域に、それぞれ形成するステップと、
前記第1の溝部に第1の素子分離絶縁膜を、前記第2の溝部に第2の素子分離絶縁膜を、それぞれ形成するステップと、
前記素子分離絶縁膜を形成するステップの後に、前記第1の領域にロジック回路を形成し、前記第2の領域にメモリ回路を形成するステップと、を備え、
前記素子分離絶縁膜を形成するステップは、
前記第2の素子分離絶縁膜の前記第2の活性領域に隣接する部分に凹み部を形成するステップを含み、
該凹み部の底部は、前記第1の素子分離絶縁膜の前記第1の活性領域に隣接した部分よりも低い位置に形成されている、
ことを特徴とする半導体装置の製造方法。 Providing a semiconductor substrate having a first region and a second region;
A first groove defining a first active region is formed in the first region of the semiconductor substrate, and a second groove defining a second active region is formed in the second region of the semiconductor substrate. And steps to
Forming a first element isolation insulating film in the first groove portion and a second element isolation insulating film in the second groove portion;
Forming a logic circuit in the first region and forming a memory circuit in the second region after the step of forming the element isolation insulating film; and
The step of forming the element isolation insulating film includes:
Look including the step of forming a recessed portion in a portion adjacent to the second active region of said second element isolation insulating film,
The bottom of the recess is formed at a position lower than a portion of the first element isolation insulating film adjacent to the first active region.
A method for manufacturing a semiconductor device.
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