KR20100003605A - Method for fabricating in recess gate of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a recess gate of a semiconductor device is provided to secure a space for forming a landing plug contact by recessing a gate conductive pattern sides to a lateral direction and forming a sidewall oxidation layer on a side of the recessed gate conductive layer pattern. CONSTITUTION: A recess gate trench is formed on an active region of a semiconductor substrate(200) defined by a device isolation layer. A gate insulation layer is formed on the active region and the inner wall of the trench. A gate conductive layer is formed on the semiconductor substrate to fill the trench with the gate insulation layer. A gate metal layer pattern(271) and a hard mask layer pattern(281) are formed on the gate conductive layer. A spacer is formed on a side of the gate metal layer pattern and the hard mask layer pattern. The gate conductive layer and the gate insulation layer are etched using the hard mask layer pattern and the spacer as the etch mask. A side wall oxide layer(295) is formed on the side of the gate conductive layer.

Description

반도체 소자의 리세스 게이트 제조방법{Method for fabricating in recess gate of semiconductor device} Method for fabricating recess gate of semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로 리세스 게이트 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a recess gate.

반도체 소자의 고집적화, 미세화가 빠르게 진행됨에 따라, 반도체 메모리 소자, 예를 들면, 트랜지스터와 캐패시터로 구성되는 디램(DRAM; Dynamic Random Access Memory) 소자의 크기가 점점 줄어들고 있다. 이에 따라, 비트라인 또는 스토리지 전극과 반도체 기판의 불순물영역이 접하는 비트라인 컨택 및 스토리지노드 컨택 또는 랜딩플러그 컨택의 면적도 좁아지게 된다. 이 경우, 랜딩플러그를 형성하는 과정에서 랜딩플러그 컨택홀이 오픈되지 않는 문제점이 발생할 수 있다.As the integration and miniaturization of semiconductor devices proceeds rapidly, the size of semiconductor memory devices, for example, DRAMs (DRAMs) composed of transistors and capacitors, is gradually decreasing. As a result, the area of the bit line contact and the storage node contact or the landing plug contact in which the bit line or the storage electrode is in contact with the impurity region of the semiconductor substrate is also narrowed. In this case, the landing plug contact hole may not be opened in the process of forming the landing plug.

도 1 내지 도 2는 종래의 리세스 게이트 제조방법을 설명하기 위한 단면도들이다.1 to 2 are cross-sectional views illustrating a conventional recess gate manufacturing method.

도 1을 참조하면, 반도체기판(100)에 활성영역(105)을 정의하는 STI(shallow trench isolation) 구조의 소자분리막(110)을 형성한다. 소자분리막(110)에 의해 정의된 활성영역(105)의 반도체기판을 선택적으로 식각하여 리세스 게이트 트랜 치(120)를 형성한다. 리세스 게이트 트랜치(120)의 내벽 및 활성영역(105) 표면에 게이트 절연막을 형성한다. 게이트 절연막 위에, 리세스 게이트 트랜치(120)를 채우고 활성영역(105)을 덮는 게이트 도전막을 형성한다. 게이트 도전막은 예를 들면, 폴리실리콘막으로 형성할 수 있다. Referring to FIG. 1, an isolation layer 110 having a shallow trench isolation (STI) structure defining an active region 105 is formed in a semiconductor substrate 100. The recess gate trench 120 is formed by selectively etching the semiconductor substrate of the active region 105 defined by the device isolation layer 110. A gate insulating layer is formed on the inner wall of the recess gate trench 120 and the surface of the active region 105. A gate conductive layer is formed on the gate insulating layer to fill the recess gate trench 120 and cover the active region 105. The gate conductive film can be formed of, for example, a polysilicon film.

게이트 도전막 위에, 장벽금속막, 게이트 금속막 및 하드마스크막을 형성한다. 하드마스크막은 질화막으로 형성할 수 있다. 하드마스크막, 게이트 금속막 및 장벽금속막을 선택적으로 식각하여 하드마스크막 패턴(144), 게이트 금속막 패턴(143) 및 장벽금속막 패턴(142)을 형성한다. 이 경우, 리세스 게이트 트랜치(120)가 포함되도록 하드마스크막 패턴(144), 게이트 금속막 패턴(143) 및 장벽금속막 패턴(142)을 형성한다. 하드마스크막 패턴(144), 게이트 금속막 패턴(143) 및 장벽금속막 패턴(142)의 측면에 스페이서(145)를 형성한다. A barrier metal film, a gate metal film and a hard mask film are formed over the gate conductive film. The hard mask film may be formed of a nitride film. The hard mask layer, the gate metal layer, and the barrier metal layer may be selectively etched to form the hard mask layer pattern 144, the gate metal layer pattern 143, and the barrier metal layer pattern 142. In this case, the hard mask layer pattern 144, the gate metal layer pattern 143, and the barrier metal layer pattern 142 are formed to include the recess gate trench 120. Spacers 145 are formed on side surfaces of the hard mask layer pattern 144, the gate metal layer pattern 143, and the barrier metal layer pattern 142.

하드마스크막 패턴(144) 및 스페이서(145)를 식각마스크로 게이트 도전막 및 게이트 절연막을 식각하여 게이트 도전막 패턴(141) 및 게이트 절연막 패턴(131)을 형성한다. 그러면, 리세스 트랜치(120)에 게이트 절연막 패턴(131), 게이트 도전막 패턴(141), 장벽금속막 패턴(142) 및 게이트 금속막 패턴(143)로 구성되는 리세스 게이트가 형성된다.The gate conductive layer pattern and the gate insulating layer pattern 131 are formed by etching the gate conductive layer and the gate insulating layer using the hard mask layer pattern 144 and the spacer 145 as an etch mask. Then, a recess gate including the gate insulating layer pattern 131, the gate conductive layer pattern 141, the barrier metal layer pattern 142, and the gate metal layer pattern 143 is formed in the recess trench 120.

도 2를 참조하면, 게이트 도전막 패턴(141) 및 게이트 절연막 패턴(131)의 측면에 일정 두께의 측벽산화막(160)을 형성한다. 상기 측벽산화막(160)은 게이트 패턴을 형성하기 위한 이방성 식각공정에서 발생된 게이트 도전막 패턴(141)의 식각 손상을 보상하고, 게이트 도전막 패턴(141) 내의 불순물의 아웃 디퓨전(out diffusion)을 방지하는 역할을 한다. 그런데, 측벽산화막(160)이 형성되는 두께만큼 랜딩플러그 컨택홀의 면적이 좁아지게 되므로, 랜딩플러그를 형성하는 후속 공정에서 랜딩플러그 컨택홀이 오픈되지 않는 문제점이 발생할 수 있다.2, the sidewall oxide layer 160 having a predetermined thickness is formed on side surfaces of the gate conductive layer pattern 141 and the gate insulating layer pattern 131. The sidewall oxide layer 160 compensates for the etch damage of the gate conductive layer pattern 141 generated in the anisotropic etching process for forming the gate pattern and prevents out diffusion of impurities in the gate conductive layer pattern 141. It serves to prevent. However, since the area of the landing plug contact hole is narrowed by the thickness of the sidewall oxide layer 160, the landing plug contact hole may not be opened in a subsequent process of forming the landing plug.

본 발명은, 소자분리막에 의해 정의된 반도체 기판의 활성영역 내에, 리세스 게이트 트랜치를 형성하는 단계; 상기 트랜치 내벽 및 상기 활성영역에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 상기 트랜치를 채우도록 상기 반도체 기판 전면에 게이트 도전막을 형성하는 단계; 상기 게이트 도전막 위에 게이트 금속막 패턴 및 하드마스크막 패턴을 형성하는 단계; 상기 게이트 금속막 패턴 및 하드마스크막 패턴의 측면에 스페이서를 형성하는 단계; 상기 하드마스크막 패턴 및 스페이서를 식각마스크로 상기 게이트 도전막 및 게이트 절연막을 식각하는 단계; 상기 패터닝된 게이트 도전막의 측면을 측방향으로 리세스하는 단계; 및 상기 리세스된 게이트 도전막의 측면에 측벽산화막을 형성하는 반도체 소자의 리세스 게이트 형성방법이다..The present invention provides a method of manufacturing a semiconductor device, comprising: forming a recess gate trench in an active region of a semiconductor substrate defined by an isolation layer; Forming a gate insulating layer on the trench inner wall and the active region; Forming a gate conductive film on an entire surface of the semiconductor substrate to fill the trench in which the gate insulating film is formed; Forming a gate metal layer pattern and a hard mask layer pattern on the gate conductive layer; Forming a spacer on side surfaces of the gate metal layer pattern and the hard mask layer pattern; Etching the gate conductive layer and the gate insulating layer using the hard mask layer pattern and the spacer as an etch mask; Laterally recessing side surfaces of the patterned gate conductive film; And forming a sidewall oxide film on a side surface of the recessed gate conductive film.

상기 스페이서는 50Å 내지 100Å의 두께로 형성할 수 있다.The spacer may be formed to a thickness of 50 kPa to 100 kPa.

상기 금속막 패턴은 텅스텐막(W) 또는 텅스텐실리사이드막(Wsix)으로 형성할 수 있다.The metal layer pattern may be formed of a tungsten layer W or a tungsten silicide layer Wsix.

상기 게이트 도전막의 측면을 리세스하는 방법은 건식 식각 또는 습식 식각으로 수행할 수 있다. The method of recessing the side surface of the gate conductive layer may be performed by dry etching or wet etching.

상기 건식 식각은 HBr 또는 Cl2 가스가 포함되는 식각 소스를 사용할 수 있다.The dry etching may use an etching source containing HBr or Cl 2 gas.

상기 습식 식각은 SC 1(H2O2+H2O+NH4OH) 용액을 사용할 수 있다.The wet etching may use a SC 1 (H 2 O 2 + H 2 O + NH 4 OH) solution.

상기 게이트 도전막의 측면을 리세스하는 단계에서, 상기 스페이서의 두께만큼 리세스 할 수 있다.In the step of recessing the side surface of the gate conductive layer, it may be recessed by the thickness of the spacer.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도 3 내지 도 8은 본 발명의 리세스 게이트 형성방법을 설명하기 위한 단면도들이다.3 to 8 are cross-sectional views illustrating a method of forming a recess gate of the present invention.

도 3을 참조하면, 반도체기판(200)에 활성영역(205)을 정의하는 소자분리막(220)을 형성한다. 구체적으로, 반도체 기판(200) 상에 패드산화막(미도시) 및 패드질화막(미도시)을 적층하여 형성한다. 패드산화막은 50Å 내지 150Å의 두께로 형성하고, 패드질화막은 500Å 내지 1000Å의 두께로 형성한다. 패드산화막 및 패드질화막을 선택적으로 패터닝하여 반도체 기판(200)의 소자분리 영역을 노출한다.Referring to FIG. 3, an isolation layer 220 defining an active region 205 is formed in the semiconductor substrate 200. Specifically, the pad oxide film (not shown) and the pad nitride film (not shown) are stacked on the semiconductor substrate 200. The pad oxide film is formed to a thickness of 50 kPa to 150 kPa, and the pad nitride film is formed to a thickness of 500 kPa to 1000 kPa. The pad oxide film and the pad nitride film are selectively patterned to expose the device isolation region of the semiconductor substrate 200.

노출된 반도체기판(200)의 소자분리 영역을 일정 깊이, 예컨대 2000Å 내지 3000Å의 깊이로 식각하여 트랜치(210)를 형성한다. 트랜치(210) 내에 절연막을 충분히 매립되도록 형성한다. 이어서, 절연막이 형성된 반도체기판(200)에 평탄화공정을 수행한 후에, 패터닝된 패드산화막 및 패터닝된 패드질화막을 제거하여 소자분리막(220)을 형성한다.The trench 210 is formed by etching the exposed device isolation region of the exposed semiconductor substrate 200 to a predetermined depth, for example, 2000 Å to 3000 Å. An insulating film is sufficiently embedded in the trench 210. Subsequently, after the planarization process is performed on the semiconductor substrate 200 on which the insulating film is formed, the device isolation layer 220 is formed by removing the patterned pad oxide film and the patterned pad nitride film.

도 4를 참조하면, 반도체기판(200)의 활성영역(205) 내에 리세스 게이트 트랜치(230)를 형성한다. 구체적으로, 활성영역(205) 표면에 문턱전압 조절을 위한 이온 주입과정에서 패드(pad)로 사용되는 스크린 산화막(미도시)을 형성한다. 스크린 산화막이 형성된 반도체기판(200)의 활성영역(205)에 웰(well) 및 채널(channel) 이온 주입을 수행한다. Referring to FIG. 4, a recess gate trench 230 is formed in the active region 205 of the semiconductor substrate 200. Specifically, a screen oxide layer (not shown) used as a pad is formed on the surface of the active region 205 in the ion implantation process for adjusting the threshold voltage. Well and channel ion implantation is performed in the active region 205 of the semiconductor substrate 200 on which the screen oxide film is formed.

웰 및 채널 이온 주입이 수행된 스크린 산화막 상에 리세스 게이트 트랜치(230)를 형성하기 위한 식각마스크가 되는 하드마스크막(미도시) 패턴을 라인 타입으로 형성한다. 하드마스크막 패턴은 100Å 내지 500Å의 두께를 갖도록 형성한다. 하드마스크막 패턴을 식각마스크로 하여 반도체기판(200)을 1000Å 내지 2000Å으로 식각하여 리세스 게이트 트랜치(230)를 형성한다. 하드마스크막 패턴을 제거한 후에, 습식식각 공정을 수행하여 소자분리막(100)을 50Å 내지 200Å 정도 식각한다.A hard mask layer (not shown) pattern, which is an etch mask for forming the recess gate trench 230, is formed on the screen oxide layer on which the well and channel ion implantation is performed, in a line type. The hard mask film pattern is formed to have a thickness of 100 kPa to 500 kPa. The recessed gate trench 230 is formed by etching the semiconductor substrate 200 at 1000 Å to 2000 Å using the hard mask layer pattern as an etch mask. After removing the hard mask layer pattern, a wet etching process is performed to etch the device isolation layer 100 by about 50 mV to about 200 mV.

5를 참조하면, 리세스 게이트 트랜치(230) 내벽 및 활성영역(205) 상에 게이트 절연막(240)을 30Å 내지 50Å으로 형성한다. 게이트 절연막(240)은 산화공정 또는 통상의 열공정을 이용하여 형성할 수 있다. 게이트 절연막(240)이 형성된 트랜치(230)를 채우도록 반도체 기판(200) 전면에 게이트 도전막(250)을 500Å 내지 1000Å으로 형성한다. 게이트 도전막(250)은 폴리실리콘으로 형성할 수 있다. Referring to FIG. 5, the gate insulating layer 240 is formed to have a width of about 30 μs to about 50 μs on the inner wall of the recess gate trench 230 and the active region 205. The gate insulating layer 240 may be formed using an oxidation process or a conventional thermal process. The gate conductive layer 250 is formed on the entire surface of the semiconductor substrate 200 so as to fill the trench 230 in which the gate insulating layer 240 is formed. The gate conductive layer 250 may be formed of polysilicon.

게이트 도전막(250) 위에 장벽금속막(260), 게이트 금속막(270) 및 하드마스크막(280)을 형성한다. 게이트 금속막(270)은 물리기상증착(PVD) 방법을 이용하여 예컨대, 텅스텐막(W) 또는 텅스텐실리사이막드막(WSix)으로 형성할 수 있다. 장벽금속막(260)은 80Å 내지 120Å으로 형성하고, 게이트 금속막(270)은 400Å 내지 600 Å으로 형성한다. 그리고, 하드마스크막(도5의 280)은 2000Å 내지 2500Å으로 형성한다. The barrier metal layer 260, the gate metal layer 270, and the hard mask layer 280 are formed on the gate conductive layer 250. The gate metal film 270 may be formed of, for example, a tungsten film W or a tungsten silicon film WSi x using a physical vapor deposition (PVD) method. The barrier metal film 260 is formed between 80 kPa and 120 kPa, and the gate metal film 270 is formed between 400 kPa and 600 kPa. Then, the hard mask film (280 in Fig. 5) is formed at 2000 kPa to 2500 kPa.

도 6을 참조하면, 하드마스크막(280) 위에 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴을 식각마스크로 하여 하드마스크막 패턴(281)을 형성한 후에, 포토레지스트 패턴을 제거하고, 포스트 세정(post cleaning) 공정을 수행한다. 이어서, 하드마스크막 패턴(281)을 식각마스크로 하여 게이트 금속막(도 5의 270) 및 장벽금속막(도5의 260)을 식각하여 게이트 금속막 패턴(271) 및 장벽금속막 패턴(261)을 형성한다. 이 경우, 게이트 도전막(250)의 일부도 식각될 수 있다. Referring to FIG. 6, a photoresist pattern (not shown) is formed on the hard mask layer 280. After forming the hard mask film pattern 281 using the photoresist pattern as an etch mask, the photoresist pattern is removed and a post cleaning process is performed. Subsequently, the gate metal film (270 in FIG. 5) and the barrier metal film (260 in FIG. 5) are etched using the hard mask film pattern 281 as an etch mask to form the gate metal film pattern 271 and the barrier metal film pattern 261. ). In this case, a portion of the gate conductive layer 250 may also be etched.

게이트 장벽금속막 패턴(261)을 형성하면서 노출된 게이트 도전막(250), 장벽금속막 패턴(261)의 측면, 게이트 금속막 패턴(271)의 측면 및 하드마스크막 패턴(281)을 감싸는 스페이서 물질막(290)을 형성한다. 스페이서 물질막(290)은 질화막으로 형성하며, 화학기상증착 방법(CVD)을 이용하여 50Å 내지 100Å의 두께로 형성한다. Spacers surrounding the gate conductive layer 250, the sidewalls of the barrier metal layer pattern 261, the sidewalls of the gate metal layer pattern 271, and the hard mask layer pattern 281 formed while forming the gate barrier metal layer pattern 261. The material film 290 is formed. The spacer material film 290 is formed of a nitride film, and is formed to have a thickness of 50 kPa to 100 kPa by chemical vapor deposition (CVD).

도 7을 참조하면, 스페이서 물질막(도6의 290)에 식각을 수행하여 장벽금속막 패턴(261) 및 하드마스크막 패턴(281)의 측면에 스페이서(291)를 형성한다. 하드마스크막 패턴(281) 및 스페이서(291)를 식각마스크로 하여 리세스 게이트 트랜치(230)가 포함되도록 게이트 도전막(도 6의 250) 및 게이트 절연막(도 6의 240)을 식각한다. 그러면, 게이트 도전막 패턴(251) 및 게이트 절연막 패턴(241)이 형성되면서 반도체 기판(200)의 표면이 노출된다. 이때, 게이트 도전막 패턴(251)은 스페이서(291)를 포함하는 폭으로 패터닝된다. 다음에, 게이트 도전막 패턴(251) 측면 을 측방향(310)으로 식각하여 리세스시킨다. 이때, 상기 스페이서(291)의 두께만큼(300) 리세스 할 수 있다. 이로 인해 랜딩플러그 컨택홀의 면적이 넓어짐으로써, 랜딩플러그 컨택을 형성하는 공정마진을 증가시킬 수 있다. 그리고, 게이트 도전막 패턴(251)의 측면을 측방향으로 리세스하기 위하여 건식 식각 방법으로 HBr 또는 Cl2 가스를 포함하는 식각 소스를 이용하여 등방성 식각을 수행한다. 또는 습식 식각 방법으로 SC 1 용액(H2O2 + H2O + NH4OH)을 사용하여 등방성 식각을 수행할 수 있다.Referring to FIG. 7, the spacer material layer 290 of FIG. 6 is etched to form spacers 291 on sidewalls of the barrier metal layer pattern 261 and the hard mask layer pattern 281. The gate conductive layer 250 (in FIG. 6) and the gate insulating layer 240 (in FIG. 6) are etched to include the recess gate trench 230 using the hard mask layer pattern 281 and the spacer 291 as an etching mask. Then, the gate conductive layer pattern 251 and the gate insulating layer pattern 241 are formed to expose the surface of the semiconductor substrate 200. In this case, the gate conductive layer pattern 251 is patterned to a width including the spacer 291. Next, the side surface of the gate conductive layer pattern 251 is etched and recessed in the lateral direction 310. In this case, the thickness 300 of the spacer 291 may be recessed. As a result, the area of the landing plug contact hole is increased, thereby increasing the process margin for forming the landing plug contact. In order to laterally recess the side surface of the gate conductive layer pattern 251, an isotropic etching is performed using an etching source including HBr or Cl 2 gas by a dry etching method. Or SC 1 solution by wet etching (H 2 O 2 + H 2 O + NH 4 OH) can be used to perform isotropic etching.

도 8을 참조하면, 측방향으로 리세스된 도전막 패턴(251)의 측면 및 노출된 반도체기판(200)의 표면에 선택적인 산화막 공정을 수행하여 측벽산화막(295)을 형성한다. 이 경우, 측벽산화막(295)의 두께는 10Å 내지 60Å으로 형성한다. Referring to FIG. 8, a sidewall oxide layer 295 is formed by performing a selective oxide process on the side surface of the conductive layer pattern 251 recessed laterally and the surface of the exposed semiconductor substrate 200. In this case, the sidewall oxide film 295 has a thickness of 10 kPa to 60 kPa.

본 발명은 스페이서 두께를 포함하는 두께로 게이트 도전막을 패터닝한 후 게이트 도전막 패턴(251) 측면을 측방향으로 리세스하고, 리세스된 게이트 도전막 패턴의 측면에 측벽산화막(295)을 형성함으로써, 랜딩플러그 컨택을 형성하기 위한 공간을 넓게 확보할 수 있다. 따라서, 랜딩플러그 컨택홀을 형성하는 공정 마진을 증가시킬 수 있다.According to the present invention, after the gate conductive layer is patterned to a thickness including the spacer thickness, the sidewalls of the gate conductive layer pattern 251 are recessed laterally, and the sidewall oxide layer 295 is formed on the sidewalls of the recessed gate conductive layer pattern. In addition, the space for forming the landing plug contact can be secured. Therefore, the process margin for forming the landing plug contact hole can be increased.

도 1 내지 도 2는 종래의 리세스 게이트 제조방법을 설명하기 위한 단면도들이다.1 to 2 are cross-sectional views illustrating a conventional recess gate manufacturing method.

도 3 내지 도 8은 본 발명의 리세스 게이트 형성방법을 설명하기 위한 단면도들이다.3 to 8 are cross-sectional views illustrating a method of forming a recess gate of the present invention.

Claims (7)

소자분리막에 의해 정의된 반도체 기판의 활성영역 내에, 리세스 게이트 트랜치를 형성하는 단계;Forming a recess gate trench in an active region of a semiconductor substrate defined by an isolation layer; 상기 트랜치 내벽 및 상기 활성영역에 게이트 절연막을 형성하는 단계;Forming a gate insulating layer on the trench inner wall and the active region; 상기 게이트 절연막이 형성된 상기 트랜치를 채우도록 상기 반도체 기판 전면에 게이트 도전막을 형성하는 단계;Forming a gate conductive film on an entire surface of the semiconductor substrate to fill the trench in which the gate insulating film is formed; 상기 게이트 도전막 위에 게이트 금속막 패턴 및 하드마스크막 패턴을 형성하는 단계;Forming a gate metal layer pattern and a hard mask layer pattern on the gate conductive layer; 상기 게이트 금속막 패턴 및 하드마스크막 패턴의 측면에 스페이서를 형성하는 단계;Forming a spacer on side surfaces of the gate metal layer pattern and the hard mask layer pattern; 상기 하드마스크막 패턴 및 스페이서를 식각마스크로 상기 게이트 도전막 및 게이트 절연막을 식각하는 단계;Etching the gate conductive layer and the gate insulating layer using the hard mask layer pattern and the spacer as an etch mask; 상기 패터닝된 게이트 도전막의 측면을 측방향으로 리세스하는 단계; 및Laterally recessing side surfaces of the patterned gate conductive film; And 상기 리세스된 게이트 도전막의 측면에 측벽산화막을 형성하는 반도체 소자의 리세스 게이트 형성방법.And forming a sidewall oxide film on a side surface of the recessed gate conductive film. 제1항에 있어서,The method of claim 1, 상기 스페이서는 50Å 내지 100Å의 두께로 형성하는 것을 포함하는 반도체 소자의 리세스 게이트 형성방법.The spacer is a recess gate forming method of a semiconductor device comprising forming a thickness of 50 ~ 100Å. 제1항에 있어서,The method of claim 1, 상기 금속막 패턴은 텅스텐막(W) 또는 텅스텐실리사이드막(Wsix)으로 형성하는 것을 포함하는 반도체 소자의 리세스 게이트 형성방법.And the metal layer pattern is formed of a tungsten layer (W) or a tungsten silicide layer (Wsix). 제1항에 있어서,The method of claim 1, 상기 게이트 도전막의 측면을 리세스하는 방법은 건식 식각 또는 습식 식각으로 수행하는 것을 포함하는 반도체 소자의 리세스 게이트 형성방법.The method of forming a recess gate in the sidewall of the gate conductive layer may include performing dry etching or wet etching. 제4항에 있어서, The method of claim 4, wherein 상기 건식 식각은 HBr 또는 Cl2 가스가 포함되는 식각 소스를 사용하는 것을 포함하는 반도체 소자의 리세스 게이트 형성방법.The dry etching method of forming a recess gate of a semiconductor device comprising using an etching source containing HBr or Cl 2 gas. 제4항에 있어서,The method of claim 4, wherein 상기 습식 식각은 SC 1(H2O2+H2O+NH4OH) 용액을 사용하는 것을 포함하는 반도체 소자의 리세스 게이트 형성방법.The wet etching method of forming a recess gate of a semiconductor device comprising using a SC 1 (H 2 O 2 + H 2 O + NH 4 OH) solution. 제1항에 있어서,The method of claim 1, 상기 게이트 도전막의 측면을 리세스하는 단계에서, 상기 스페이서의 두께만 큼 리세스하는 반도체 소자의 리세스 게이트 형성방법.And recessing a side surface of the gate conductive layer, the recess gate having a thickness corresponding to a thickness of the spacer.
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