KR100517407B1 - Method of manufacturing semiconductor devices - Google Patents
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Abstract
반도체 장치의 제조 방법이 개시된다. 트랜지스터 구조물을 가진 반도체 기판 상에 절연막을 형성하고, 절연막 상에 도전막을 형성한다. 도전막 상에 하드 마스크층을 형성한 다음, 하드 마스크층 상에 반응 차단막을 형성한다. 반응 차단막 상에 포토레지스트막을 형성한 후, 포토레지스트막을 패터닝하여 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 이용하여 반응 차단막 및 하드 마스크층을 패터닝하여 하드 마스크를 형성한다. 하드 마스크를 이용하여 도전막을 패터닝하여 도전성 패턴을 형성한다. 반응 차단막이 포토레지스트 패턴의 형성 시에 상기 하드 마스크와 포토레지스트 패턴 사이의 반응을 차단하기 때문에 정확한 형상과 치수를가지는 포토레지스트 패턴을 형성할 수 있다. 이러한 포토레지스트 패턴을 이용하여 도전막을 패터닝함으로써, 원하는 치수의 도전막 패턴을 형성할 수 있으므로 반도체 장치의 불량을 방지할 수 있으며, 반도체 제조 공정의 수율을 개선할 수 있다.Disclosed is a method of manufacturing a semiconductor device. An insulating film is formed on a semiconductor substrate having a transistor structure, and a conductive film is formed on the insulating film. After forming a hard mask layer on the conductive film, a reaction blocking film is formed on the hard mask layer. After the photoresist film is formed on the reaction blocking film, the photoresist film is patterned to form a photoresist pattern. A reaction mask and a hard mask layer are patterned using a photoresist pattern to form a hard mask. The conductive film is patterned using a hard mask to form a conductive pattern. Since the reaction blocking film blocks the reaction between the hard mask and the photoresist pattern when the photoresist pattern is formed, a photoresist pattern having an accurate shape and dimensions can be formed. By patterning the conductive film using such a photoresist pattern, a conductive film pattern having a desired dimension can be formed, so that defects in the semiconductor device can be prevented and the yield of the semiconductor manufacturing process can be improved.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 원하는 치수로 정확하게 도전성 패턴들 형성하여 반도체 장치의 불량을 감소시킬 수 있는 반도체 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of reducing defects of a semiconductor device by forming conductive patterns accurately to a desired dimension.
일반적으로, 반도체 메모리 장치는 RAM(Random Access Memory) 제품 및 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다. RAM 제품은 시간이 지남에 따라 데이터를 잃어버리는 휘발성을 가지며 데이터의 입력 및 출력이 빠르다. RAM 제품의 예로는 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)을 들 수 있다. 이에 비하여, ROM 제품은 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입력과 출력이 느리다. In general, semiconductor memory devices may be broadly classified into random access memory (RAM) products and read only memory (ROM) products. RAM products have the volatility to lose data over time, and the data input and output is fast. Examples of RAM products include dynamic random access memory (DRAM) or static random access memory (SRAM). In comparison, ROM products can maintain their state once they have entered the data, but the data input and output is slow.
상기 휘발성 반도체 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 예를 들면, 16M DRAM은 단위 칩당 트랜지스터와 캐패시터가 각기 1600만개씩 내장된 고집적 메모리 소자이다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 노드, 셀 플레이트(cell plate) 및 층간 절연막 등으로 구성된다. 한편, 불휘발성 반도체 메모리 장치는 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 층간 절연막과 상기 플로팅 게이트의 위 또는 주변에 형성된 컨트롤 게이트를 포함한다.The volatile semiconductor memory device is usually composed of one transistor and one capacitor. For example, 16M DRAM is a highly integrated memory device with 16 million transistors and capacitors each. In general, a capacitor included in a DRAM device or the like is composed of a storage node, a cell plate, an interlayer insulating film, and the like. On the other hand, a nonvolatile semiconductor memory device generally has a vertically stacked gate structure having a floating gate formed on a silicon substrate. The multilayer gate structure typically includes one or more tunnel oxide or interlayer dielectrics and a control gate formed on or around the floating gate.
근래 들어 상기 휘발성 및 불휘발성 반도체 메모리 장치가 고집적화됨에 따라 미세한 패턴의 형성이 요구되고 있다. 이에 따라 식각시 포토레지스트로서 식각 마진이 부족하게 되어 하드 마스크층을 도입하게 되었다. 하드 마스크층으로는 실리콘 질화물 또는 실리콘 산질화물을 주로 사용한다. Recently, as the volatile and nonvolatile semiconductor memory devices are highly integrated, formation of fine patterns is required. As a result, an etching margin is insufficient as a photoresist during etching, thereby introducing a hard mask layer. As the hard mask layer, silicon nitride or silicon oxynitride is mainly used.
한편, 포토레지스트 패턴 형성시에 광원으로서 디유브이(DUV; deep ultraviolet)를 사용할 경우, DUV 영역에서 높은 감도를 가진 투명한 레지스트가 필요하다. 따라서 적은 양의 빛으로도 많은 화학 반응을 일으킬 수 있는 포토레지스트가 사용되는데, 이러한 포토레지스트의 일례가 화학증폭형(CAR; Chemically Amplified Resist) 포토레지스트이다. 그러나, 화학 증폭형 포토레지스트에서는 공기 중이나 웨이퍼 기판에 존재하는 소량의 오염 물질이 포토레지스트 내부에서 발생한 산을 중화시켜 반응이 일어나지 못하게 할 수 있다. 이에 따라, 포토레지스트 패턴의 선폭 및 도전막 프로파일에 영향을 미칠 수 있다.On the other hand, when using deep ultraviolet (DUV) as a light source when forming a photoresist pattern, a transparent resist having high sensitivity in the DUV region is required. Therefore, a photoresist is used that can cause many chemical reactions even with a small amount of light. An example of such a photoresist is a chemically amplified resist (CAR) photoresist. However, in chemically amplified photoresists, small amounts of contaminants present in the air or on the wafer substrate can neutralize the acid generated within the photoresist, preventing the reaction from occurring. Accordingly, the line width and the conductive film profile of the photoresist pattern may be affected.
도 1a 내지 도 1d는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.1A to 1D illustrate cross-sectional views for describing a method of manufacturing a conventional semiconductor device.
도 1a를 참조하면, 반도체 기판(10) 상에 주로 산화물로 구성된 절연막(15)을 형성한 다음, 절연막(15) 상에 폴리실리콘이나 금속 또는 금속 화합물 등으로 구성된 도전막(20)을 형성한다.Referring to FIG. 1A, an insulating film 15 mainly composed of oxide is formed on a semiconductor substrate 10, and then a conductive film 20 made of polysilicon, a metal, a metal compound, or the like is formed on the insulating film 15. .
이어서, 도전막(20) 상에 실리콘 질화물 또는 실리콘 산질화물 등으로 이루어진 하드 마스크층(25)을 형성한 후, 하드 마스크층(25) 상에 포토레지스트막(35)을 형성한다.Next, after forming a hard mask layer 25 made of silicon nitride, silicon oxynitride, or the like on the conductive film 20, a photoresist film 35 is formed on the hard mask layer 25.
도 1b를 참조하면, 사진 식각 공정으로 상기 포토레지스트막(35)을 패터닝하여 포토레지스트 패턴(40)을 형성한다.Referring to FIG. 1B, the photoresist layer 35 is patterned by a photolithography process to form a photoresist pattern 40.
도 1c를 참조하면, 상기 포토레지스트 패턴(40)을 이용하여 그 하부의 하드 마스크층(25)을 식각하여 하드 마스크층 패턴(45)을 형성한다. 상기 포토레지스트 패턴(40)은 식각 마스크로 이용한다.Referring to FIG. 1C, the hard mask layer 25 is etched using the photoresist pattern 40 to form a hard mask layer pattern 45. The photoresist pattern 40 is used as an etching mask.
도 1d를 참조하면, 상기 하드 마스크층 패턴(45)을 식각 마스크로 이용하여 그 하부의 도전막(20)을 식각함으로써, 절연막(15)이 형성된 반도체 기판(10) 상에 반도체 장치의 비트 라인(bit line) 또는 워드 라인(word line) 등으로 기능하는 도전막 패턴(35)을 완성한다.Referring to FIG. 1D, by etching the lower conductive layer 20 using the hard mask layer pattern 45 as an etching mask, a bit line of the semiconductor device on the semiconductor substrate 10 on which the insulating layer 15 is formed. The conductive film pattern 35 which functions as a bit line, a word line, or the like is completed.
그러나, 종래의 반도체 장치의 제조 방법에 있어서 도전막 패턴에 풋팅(footing) 및 라인 에지 러프니스(line-edge roughness)와 같은 불량이 나타날 수 있다. 이를 도면을 참조하여 설명하면 다음과 같다. However, in the conventional method of manufacturing a semiconductor device, defects such as footing and line-edge roughness may appear in the conductive film pattern. This will be described with reference to the drawings.
도 2a를 참조하면, 상기 하드 마스크층(25) 내에 존재하는 질소 이온(N-)이 노광시 포토레지스트막(35)으로부터 발생한 수소 이온(H+)을 흡수하고 이와 반응하여, 암모니아 등과 같은 질화물을 생성될 수 있다. 이러한 질화물은 포토레지스트막(35)에 잔존하여 풋팅(footing), 테일링(tailing), 언더컷(undercut) 등과 같은 포토레지스트 프로파일의 변형을 가져온다. 이러한 포토레지스트 패턴을 식각 마스크로 이용하여 도전막 패턴을 형성할 경우, 도전막 패턴에 풋팅 및 라인 에지 러프니스와 같은 불량을 초래한다. 또한, 포토레지스트 패턴을 형성하는 동안 발생되는 질화물은 공기 중으로 방출되어 반도체 제조 공정의 전반에 걸쳐 오염원으로 작용할 수 있다.Referring to FIG. 2A, nitrogen ions (N − ) present in the hard mask layer 25 absorb and react with hydrogen ions (H + ) generated from the photoresist film 35 during exposure, thereby reacting with a nitride such as ammonia. Can be generated. This nitride remains in the photoresist film 35 to cause deformation of the photoresist profile such as footing, tailing, undercut, and the like. When the conductive film pattern is formed using the photoresist pattern as an etching mask, defects such as putting and line edge roughness are caused in the conductive film pattern. In addition, the nitride generated during the formation of the photoresist pattern may be released into the air to act as a contaminant throughout the semiconductor manufacturing process.
도 2b는 종래의 반도체 장치의 제조 방법에 따른 포토레지스트 패턴의 상면의 전자 현미경 사진을 도시한 것이다. 2B illustrates an electron micrograph of the top surface of a photoresist pattern according to a conventional method for manufacturing a semiconductor device.
도 2b에 있어서, 띠 형상으로 나타낸 것은 포토레지스트 패턴의 기울어짐(slope)을 의미한다. In FIG. 2B, the band shape means the slope of the photoresist pattern.
도 2c는 종래의 반도체 장치의 제조 방법에 따른 포토레지스트 패턴의 단면의 전자 현미경 사진을 도시한 것이다. 2C shows an electron micrograph of a cross section of a photoresist pattern according to a conventional method for manufacturing a semiconductor device.
종래의 경우와 같이, 포토레지스트 패턴의 프로파일이 변형된 상태에서 포토레지스트 패턴(40)을 식각 마스크로 하여 도전막(20)을 패터닝하여 도전막 패턴(50)을 형성할 경우에는, 도전막 패턴(50)도 포토레지스트 패턴(40)의 형상을 따르게 되므로 원하는 치수와 형상으로 패터닝되지 않게 된다. 이와 같은 도전막 패턴(50)의 불량은 곧바로 반도체 장치의 불량으로 이어지며, 결국 반도체 제조 공정의 수율을 저하시키는 원인이 된다.As in the conventional case, when the conductive film pattern 50 is formed by patterning the conductive film 20 using the photoresist pattern 40 as an etch mask while the profile of the photoresist pattern is deformed, the conductive film pattern 50 also follows the shape of the photoresist pattern 40 so that it is not patterned into the desired dimensions and shapes. Such a failure of the conductive film pattern 50 immediately leads to a failure of the semiconductor device, which in turn causes a decrease in the yield of the semiconductor manufacturing process.
상술한 문제점을 해결하기 위한 방법으로, 산 촉매 반응으로 일어나는 보호기의 분리 온도를 낮게 하여 노광과 동시에 거의 대부분의 반응이 일어나게 하는 방법이 도입되었다. 그러나, 이러한 방법은 다른 형태의 레지스트에서는 쉽게 제거할 수 있는 정상파로 발생한 물결 무늬조차 제거할 수 없는 단점이 있으며, 상온에서 분리된 보호기가 노광 장비에 증착되는 문제가 있다. 따라서, 전술한 바와 같은 문제점을 유발하지 않고 도전막 패턴의 불량을 발생시키지 않는 반도체 장치의 제조 방법이 요구된다.As a method for solving the above-mentioned problems, a method of lowering the separation temperature of the protecting group occurring in the acid catalyzed reaction so that almost all reactions occur simultaneously with exposure has been introduced. However, this method has a disadvantage in that even wave patterns generated by standing waves, which can be easily removed from other types of resists, cannot be removed, and a protector separated at room temperature is deposited on the exposure equipment. Therefore, there is a need for a method of manufacturing a semiconductor device that does not cause the above problems and does not cause a defect of the conductive film pattern.
본 발명의 제1 목적은 하드 마스크층 상에 반응 차단막을 형성하고, 이를 이용하여 포토레지스트 패턴 및 도전성 패턴을 형성함으로써, 도전성 패턴의 불량을 현저하게 방지할 수 있는 휘발성 반도체 장치의 제조 방법을 제공하는 것이다.It is a first object of the present invention to provide a method of manufacturing a volatile semiconductor device that can prevent a defect of a conductive pattern significantly by forming a reaction blocking film on a hard mask layer and forming a photoresist pattern and a conductive pattern using the same. It is.
본 발명의 제2 목적은 하드 마스크층 상에 반응 차단막을 형성하고, 이를 이용하여 포토레지스트 패턴 및 도전성 패턴을 형성함으로써, 풋팅 및 라인 에지 러프니스와 같은 도전성 패턴의 불량을 방지할 수 있는 불휘발성 반도체 장치의 제조 방법을 제공하는 것이다.A second object of the present invention is to form a reaction blocking film on the hard mask layer, and by using the photoresist pattern and the conductive pattern to form a non-volatile that can prevent defects in conductive patterns such as putting and line edge roughness It is to provide a method for manufacturing a semiconductor device.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 휘발성 반도체 장치의 제조 방법에 있어서, 트랜지스터 구조물을 가진 반도체 기판 상에 절연막을 형성하고, 상기 절연막 상에 도전막을 형성한다. 이어서, 상기 도전막 상에 하드 마스크층을 형성한 다음, 상기 하드 마스크층 상에 반응 차단막을 형성한다. 상기 반응 차단막 상에 포토레지스트막을 형성한 후, 상기 포토레지스트막을 패터닝하여 포토레지스트 패턴을 형성한다. 이어서 상기 포토레지스트 패턴을 이용하여 상기 반응 차단막 및 상기 하드 마스크층을 패터닝하여 하드 마스크를 형성한다. 상기 하드 마스크를 이용하여 상기 도전막을 패터닝한다. In order to achieve the first object of the present invention described above, in the method of manufacturing a volatile semiconductor device according to a preferred embodiment of the present invention, an insulating film is formed on a semiconductor substrate having a transistor structure, and a conductive film is formed on the insulating film. Form. Subsequently, a hard mask layer is formed on the conductive film, and then a reaction blocking film is formed on the hard mask layer. After forming a photoresist film on the reaction blocking film, the photoresist film is patterned to form a photoresist pattern. Subsequently, the reaction blocking layer and the hard mask layer are patterned using the photoresist pattern to form a hard mask. The conductive film is patterned using the hard mask.
상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 불휘발성 반도체 메모리 장치의 제조 방법에 있어서, 반도체 기판 상에 터널 산화막을 형성하고, 상기 터널 산화막 상에 플로팅 게이트로 기능하는 제1 도전막을 형성한 다음, 상기 제1 도전막 상에 ONO막을 형성하고, 상기 ONO막 상에 컨트롤 게이트로 기능하는 제2 도전막을 형성한다. 이어서, 상기 제2 도전막 상에 금속 실리사이드층을 형성하고, 상기 금속 실리사이드층 상에 하드 마스크층을 형성한다. 상기 하드 마스크층 상에 반응 차단막을 형성한 후, 상기 반응 차단막 상에 포토레지스트막을 형성한다. 상기 포토레지스트막을 패터닝하여 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 반응 차단막 및 하드 마스크층을 패터닝하여 하드마스크를 형성한다. 이어서, 상기 하드 마스크를 이용하여 상기 금속 실리사이드층, 상기 제2 도전막, 상기 ONO막 및 상기 제1 도전막을 패터닝한다.In order to achieve the second object of the present invention described above, in the method of manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention, a tunnel oxide film is formed on a semiconductor substrate, and a floating gate is formed on the tunnel oxide film. After the formation of the first conductive film functioning as, an ONO film is formed on the first conductive film, and a second conductive film functioning as a control gate is formed on the ONO film. Subsequently, a metal silicide layer is formed on the second conductive film, and a hard mask layer is formed on the metal silicide layer. After forming a reaction blocking film on the hard mask layer, a photoresist film is formed on the reaction blocking film. The photoresist layer is patterned to form a photoresist pattern, and the reaction barrier layer and the hard mask layer are patterned using the photoresist pattern to form a hard mask. Subsequently, the metal silicide layer, the second conductive film, the ONO film, and the first conductive film are patterned using the hard mask.
본 발명에 따르면, 상기 반응 차단막은 상기 하드 마스크층과 상기 포토레지스트막간의 반응을 차단하여 정확한 형상과 치수를 가지는 포토레지스트 패턴을 형성할 수 있고, 오염원 발생을 억제할 수 있다. 이러한 포토레지스트 패턴을 이용하여 도전막을 패터닝함으로써, 원하는 치수의 도전막 패턴을 형성할 수 있으므로 반도체 장치의 불량을 방지할 수 있으며, 반도체 제조 공정의 수율을 개선할 수 있다.According to the present invention, the reaction blocking film may block a reaction between the hard mask layer and the photoresist film to form a photoresist pattern having an accurate shape and dimensions, and suppress generation of a pollution source. By patterning the conductive film using such a photoresist pattern, a conductive film pattern having a desired dimension can be formed, so that defects in the semiconductor device can be prevented and the yield of the semiconductor manufacturing process can be improved.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치의 제조 방법을 상세하게 설명하지만 본 발명이 하기 실시예들에 의해 제한되거나 한정되는 것은 아니다.Hereinafter, a method of manufacturing a semiconductor device according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited or limited to the following embodiments.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 3a를 참조하면, 트랜지스터 구조물(도시되지 않음)을 가진 반도체 기판(110) 상에 절연막(115)을 형성한다. 상기 절연막(115)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법 또는 원자층 증착(Atomic Layer Deposition; ALD) 방법 등을 이용하여 상기 기판(110) 상에 형성되며, 산화물 또는 질화물을 포함한다. 상기 절연막(115)은 반도체 장치의 금속 배선들 사이의 층간 절연막이나 반도체 기판(100) 상에 형성되는 트랜지스터의 산화막 등을 포함한다. 그러나, 상기 절연막(115)은 경우에 따라 반도체 기판(100) 상에 형성되지 않을 수도 있다.Referring to FIG. 3A, an insulating film 115 is formed on a semiconductor substrate 110 having a transistor structure (not shown). The insulating layer 115 is formed on the substrate 110 by using a chemical vapor deposition (CVD) method or an atomic layer deposition (ALD) method, and includes an oxide or nitride. The insulating film 115 includes an interlayer insulating film between metal lines of the semiconductor device, an oxide film of a transistor formed on the semiconductor substrate 100, and the like. However, in some cases, the insulating layer 115 may not be formed on the semiconductor substrate 100.
이어서, 절연막(115) 상에 후에 반도체 장치의 배선 패턴이나 전극 패턴 또는 패드 패턴 등으로 패터닝되는 도전막(120)을 형성한다. 도전막(120)은 폴리실리콘 또는 도핑된 폴리실리콘이나 텅스텐, 알루미늄, 코발트 등의 금속 내지 텅스텐 실리사이드나 코발트 실리사이드 등의 금속 실리사이드를 포함한다. 상기 도전막은 약 700 내지 약 900Å의 두께로 형성된다.Subsequently, a conductive film 120 that is later patterned with a wiring pattern, an electrode pattern, a pad pattern, or the like of the semiconductor device is formed on the insulating film 115. The conductive film 120 may include polysilicon or doped polysilicon, metal such as tungsten, aluminum, or cobalt, or metal silicide such as tungsten silicide or cobalt silicide. The conductive film is formed to a thickness of about 700 to about 900 kPa.
이어서 상기 도전막(120) 상에 하드 마스크층(125)을 형성한다. 상기 하드 마스크층(125)은 질화물을 포함한다. 바람직하게는 상기 하드 마스크층(125)은 실리콘 질화물 또는 실리콘 산질화물을 포함한다. 상기 하드 마스크층은 약 1300 내지 1700Å의 두께로 형성한다.Subsequently, a hard mask layer 125 is formed on the conductive film 120. The hard mask layer 125 includes nitride. Preferably, the hard mask layer 125 includes silicon nitride or silicon oxynitride. The hard mask layer is formed to a thickness of about 1300 ~ 1700Å.
계속하여, 상기 하드 마스크층(125) 상에 반응 차단막(130)을 형성한다. 상기 반응 차단막(130)은 산화물을 포함한다. 상기 반응 차단막 상에 포토레지스트막(135)을 형성한다. 본 발명에 있어서, 상기 포토레지스트막(135)으로는 화학 증폭형 포토레지스트막을 이용한다. 도시되지는 않았지만, 상기 하드 마스크층(125) 및 상기 반응 차단막(130) 사이에 반사 방지막을 형성할 수도 있다. 이 경우, 상기 반사 방지막은 유기 반사 방지막일 수 있다.Subsequently, a reaction blocking layer 130 is formed on the hard mask layer 125. The reaction blocking layer 130 includes an oxide. A photoresist film 135 is formed on the reaction blocking film. In the present invention, a chemically amplified photoresist film is used as the photoresist film 135. Although not shown, an anti-reflection film may be formed between the hard mask layer 125 and the reaction blocking layer 130. In this case, the anti-reflection film may be an organic anti-reflection film.
도 3b를 참조하면, 사진 식각 공정으로 상기 포토레지스트막(135)을 패터닝하여 반응 차단막(130) 상에 포토레지스트 패턴(145)을 형성한다. 이에 따라, 반응 차단막(130) 상에 안정적인 구조로 포토레지스트 패턴(145)이 형성된다. Referring to FIG. 3B, the photoresist layer 135 is patterned by a photolithography process to form a photoresist pattern 145 on the reaction blocking layer 130. As a result, the photoresist pattern 145 is formed on the reaction blocking layer 130 in a stable structure.
상기 반응 차단막(130)은 포토레지스트 패턴의 형성 시에 상기 하드 마스크층(125)과 상기 포토레지스트막(135)간의 반응을 차단한다. 구체적으로는, 하드 마스크층(125) 내부의 질소 이온(N-)이 상기 포토레지스트 패턴(145)의 형성 시에 포토레지스트막(135) 내에 발생한 수소 이온(H+)과 반응하여 질화물을 생성하는 반응을 차단한다. 상기 반응 차단막(130)이 존재하지 않는 경우에는, 하드 마스크층(125) 내부의 질소 이온(N-)이 상기 포토레지스트 패턴(145)의 형성 시에 포토레지스트막(135) 내에 발생한 수소 이온(H+)과 반응하여 암모니아 등과 같은 질화물을 생성시킬 수 있다. 이러한, 암모니아 등과 같은 질화물은 포토레지스트 패턴(145) 형성 시에 풋팅 현상을 유발할 수 있을 뿐만 아니라, 포토레지스트 패턴 상부로 방출된 질화물은 다른 패턴 형성 시에 오염원으로 작용할 수 있다.The reaction blocking layer 130 blocks a reaction between the hard mask layer 125 and the photoresist film 135 when the photoresist pattern is formed. Specifically, nitrogen ions (N − ) in the hard mask layer 125 react with hydrogen ions (H + ) generated in the photoresist film 135 when the photoresist pattern 145 is formed to generate nitride. Block the reaction. When the reaction blocking layer 130 does not exist, nitrogen ions (N − ) in the hard mask layer 125 are generated in the photoresist layer 135 when the photoresist pattern 145 is formed. H + ) can be reacted with nitrides such as ammonia. The nitride, such as ammonia, may not only cause a putting phenomenon when the photoresist pattern 145 is formed, but also the nitride released on the photoresist pattern may act as a contaminant when forming another pattern.
상기 반응 차단막(130)의 두께는 하드 마스크층(125) 및 포토레지스트막(135)의 두께 및 반응 성질을 고려하여 적절한 두께로 조정할 수 있다. 바람직하게는, 상기 반응 차단막(130) 및 상기 하드 마스크층(125)의 두께비는 약 1:7.5 내지 약 1:75 정도이다. 상기 반응 차단막(130)에 대한 하드 마스크층(125)의 두께비가 약 7.5 미만이면 이후의 하드 마스크층(125)이 반응 차단막(130)보다 빨리 식각될 위험이 있고, 상기 반응 차단막(130)에 대한 하드 마스크층(125)의 두께비가 약 75를 초과할 경우에는 하드 마스크층(125)이 너무 두꺼워져서 상기 반응 차단막(130)이 반응 차단의 제 기능을 다하지 못할 수도 있다.The thickness of the reaction barrier layer 130 may be adjusted to an appropriate thickness in consideration of the thickness and the reaction properties of the hard mask layer 125 and the photoresist layer 135. Preferably, the thickness ratio of the reaction blocking layer 130 and the hard mask layer 125 is about 1: 7.5 to about 1:75. If the thickness ratio of the hard mask layer 125 to the reaction blocking layer 130 is less than about 7.5, there is a risk that the subsequent hard mask layer 125 may be etched faster than the reaction blocking layer 130, and the reaction blocking layer 130 may When the ratio of the thickness of the hard mask layer 125 to about 75 exceeds, the hard mask layer 125 may be so thick that the reaction blocking layer 130 may not function properly.
도 3c를 참조하면, 포토레지스트 패턴(145)을 이용하여 하부의 반응 차단막(130) 및 하드 마스크층(125)을 패터닝하여 반응 차단막 패턴(145) 및 하드 마스크층 패턴(150)을 형성한다. 보다 상세하게는, 상기 포토레지스트 패턴(145)을 식각 마스크로 이용하여 반응 차단막(130) 및 하드 마스크층(125)을 패터닝한다. 이어서, 애싱 및 스트리핑 공정을 통해 포토레지스트 패턴(145)을 제거한다. 이 경우, 포토레지스트 패턴(145)을 이용하여 하부의 반응 차단막(130)을 먼저 패터닝한 후, 이어서 하부의 하드 마스크층(125)을 패터닝할 수도 있다.Referring to FIG. 3C, the reaction barrier layer 130 and the hard mask layer 125 are patterned using the photoresist pattern 145 to form the reaction barrier layer pattern 145 and the hard mask layer pattern 150. More specifically, the reaction blocking layer 130 and the hard mask layer 125 are patterned using the photoresist pattern 145 as an etching mask. Subsequently, the photoresist pattern 145 is removed through an ashing and stripping process. In this case, the lower reaction blocking layer 130 may be patterned first using the photoresist pattern 145, and then the lower hard mask layer 125 may be patterned.
도 3d를 참조하면, 상기 반응 차단막 패턴(145) 및 상기 하드 마스크(150)를 이용하여 절연막(115)이 형성된 기판(100) 상에 도전성 패턴(155)을 형성한다. 보다 상세하게는, 상기 반응 차단막 패턴(145) 및 상기 하드 마스크(150)를 식각 마스크로 이용하여 도전막(120)을 패터닝한다. 계속하여, 애싱 및 스트리핑 공정을 통해 상기 반응 차단막 패턴(145) 및 상기 하드 마스크(150)의 잔류물을 제거한다. 이에 따라, 기판(100) 상에 반도체 장치의 배선 패턴이나 전극 패턴 또는 패드 패턴 등으로 이용되는 도전성 패턴(155)이 완성된다. Referring to FIG. 3D, the conductive pattern 155 is formed on the substrate 100 on which the insulating layer 115 is formed using the reaction blocking layer pattern 145 and the hard mask 150. In more detail, the conductive layer 120 is patterned using the reaction blocking layer pattern 145 and the hard mask 150 as an etching mask. Subsequently, residues of the reaction barrier layer pattern 145 and the hard mask 150 are removed through an ashing and stripping process. Accordingly, the conductive pattern 155 used as the wiring pattern, the electrode pattern, the pad pattern, or the like of the semiconductor device is completed on the substrate 100.
이 때, 포토레지스트 패턴(140)을 식각 마스크로 이용하여 하부의 반응 차단막(130), 하드 마스크층(125) 및 도전막(120)을 패터닝하여 반응 차단막 패턴(145), 하드 마스크(150) 및 도전성 패턴(155)을 형성한 후, 잔류물들 애싱 및 스트리핑 공정을 통해 제거할 수도 있다.In this case, the reaction blocking layer 130, the hard mask layer 125, and the conductive layer 120 are patterned using the photoresist pattern 140 as an etching mask to form the reaction blocking layer pattern 145 and the hard mask 150. And after the conductive pattern 155 is formed, the residues may be removed through an ashing and stripping process.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 불휘발성 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 4a 내지 도 4d에 있어서, 난드 플래시 메모리(NAND flash memory) 장치의 제조 공정을 예시적으로 도시 및 설명하지만 본 발명이 이에 의하여 한정되는 것은 아니다.4A to 4D are cross-sectional views illustrating a method of manufacturing a nonvolatile semiconductor device in accordance with another embodiment of the present invention. 4A to 4D, a manufacturing process of a NAND flash memory device is illustrated and described by way of example, but the present invention is not limited thereto.
도 4a를 참조하면, 먼저 셀로우 트렌치 장치 분리(STI) 공정과 같은 장치 분리 방법을 통하여 반도체 기판(200)을 액티브 영역과 필드 영역으로 구분한다. 즉, 사진 식각 공정을 이용하여 반도체 기판(200)을 소정의 깊이로 식각하여 반도체 기판(200)에 액티브 영역을 한정하는 트렌치(도시되지 않음)를 형성한 후, 반도체 기판(200) 상에 상기 트렌치를 매립하도록 화학 기상 증착 방법으로 산화막(도시되지 않음)을 형성한다. 다음에, 상기 산화막을 화학 기계적 연마 공정 또는 에치 백 공정으로 연마하여 상기 트렌치의 내부에만 반도체 기판(200)을 액티브 영역과 필드 영역으로 구분하는 필드 산화막(도시되지 않음)을 형성한다. 한편, 상기 필드 영역은 통상의 실리콘 부분 산화(LOCOS) 공정으로 형성할 수도 있으며, 플로팅 게이트와 액티브 영역을 동시에 형성하는 셀프-얼라인 셀로우 트렌치 장치분리(SA-STI) 공정으로 형성할 수도 있다.Referring to FIG. 4A, the semiconductor substrate 200 is first divided into an active region and a field region through a device isolation method such as a shallow trench device isolation (STI) process. That is, after the semiconductor substrate 200 is etched to a predetermined depth using a photolithography process, a trench (not shown) defining an active region is formed in the semiconductor substrate 200, and then the semiconductor substrate 200 is formed on the semiconductor substrate 200. An oxide film (not shown) is formed by chemical vapor deposition to fill the trench. Next, the oxide film is polished by a chemical mechanical polishing process or an etch back process to form a field oxide film (not shown) that divides the semiconductor substrate 200 into an active region and a field region only in the trench. The field region may be formed by a conventional silicon partial oxidation (LOCOS) process, or may be formed by a self-aligned cell trench trench isolation (SA-STI) process that simultaneously forms a floating gate and an active region. .
이어서, 열산화법을 이용하여 반도체 기판(200)의 전면에 게이트 산화막으로 기능하는 터널 산화막(205)을 형성한 다음, 터널 산화막(205) 상에 플로팅 게이트로 기능하는 제1 도전막(210)을 형성한다. 상기 터널 산화막(205)은 실리콘 산화물 또는 실리콘 산질화물 등으로 구성되며, 제1 도전막(210)은 폴리실리콘 또는 비정질 실리콘으로 이루어진다. 이 때, 제1 도전막(210)은 약 1200∼1600Å 정도의 두께로 형성된다. 다음에, POCl3 확산 방법, 이온 주입 방법 또는 인-시튜 도핑 방법을 이용하여 제1 도전막(210)을 고농도의 N형으로 도핑시킨 다음, 사진 식각 공정을 통해 상기 필드 영역 상의 제1 도전막(210)을 제거하여 이웃하는 메모리 셀의 플로팅 게이트들을 서로 절연시킨다.Subsequently, a tunnel oxide film 205 serving as a gate oxide film is formed on the entire surface of the semiconductor substrate 200 by thermal oxidation, and then a first conductive film 210 serving as a floating gate is formed on the tunnel oxide film 205. Form. The tunnel oxide film 205 is made of silicon oxide, silicon oxynitride, or the like, and the first conductive film 210 is made of polysilicon or amorphous silicon. At this time, the first conductive film 210 is formed to a thickness of about 1200 to 1600 kPa. Next, the first conductive layer 210 is doped to a high concentration of N-type using a POCl 3 diffusion method, an ion implantation method, or an in-situ doping method, and then the first conductive layer on the field region is subjected to a photolithography process. 210 is removed to insulate the floating gates of neighboring memory cells from each other.
계속하여, 제1 도전막(210)이 형성된 반도체 기판(200) 상에 층간 절연막으로 제1 산화막, 질화막 및 제2 산화막을 순차적으로 적층하여, 제1 도전막(210) 상에 산화막들 사이에 질화막이 개재된 구조의 ONO막(215)을 형성한다. 이 경우, ONO막(215)은 열산화법 또는 화학 기상 증착 방법으로 약 200Å 정도의 두께를 가지도록 형성한다.Subsequently, the first oxide film, the nitride film, and the second oxide film are sequentially stacked on the semiconductor substrate 200 on which the first conductive film 210 is formed, and the oxide films are formed on the first conductive film 210 between the oxide films. An ONO film 215 having a structure interposed with a nitride film is formed. In this case, the ONO film 215 is formed to have a thickness of about 200 GPa by thermal oxidation or chemical vapor deposition.
이어서, 상기 ONO막(215) 상에 컨트롤 게이트로 기능하는 제2 도전막(220)을 형성한 다음, 제2 도전막(220) 상에 금속 실리사이드층(225)을 형성한다. 제2 도전막(220)은 폴리실리콘 또는 비정질 실리콘으로 구성되며, 약 800Å 정도의 두께로 형성된다. 이 때, 제2 도전막(220)은 실란(SiH4)과 포스핀(PH3) 가스를 사용하여 인-시튜 도핑되면서 형성되는 것이 바람직하다. 한편, 금속 실리사이드층(225)은 텅스텐 실리사이드(WSiX), 티타늄 실리사이드(TiSiX), 또는 탄탈륨 실리사이드(TaSiX) 등과 같은 금속 실리사이드로 구성된다. 바람직하게는, 금속 실리사이드층(225)은 텅스텐 실리사이드로 이루어지며, 약 1200Å 정도의 두께를 가진다.Subsequently, a second conductive film 220 serving as a control gate is formed on the ONO film 215, and then a metal silicide layer 225 is formed on the second conductive film 220. The second conductive layer 220 is made of polysilicon or amorphous silicon, and is formed to a thickness of about 800 GPa. In this case, the second conductive layer 220 may be formed while in-situ doping using silane (SiH 4 ) and phosphine (PH 3 ) gas. Meanwhile, the metal silicide layer 225 is made of metal silicide such as tungsten silicide (WSi X ), titanium silicide (TiSi X ), or tantalum silicide (TaSi X ). Preferably, the metal silicide layer 225 is made of tungsten silicide and has a thickness of about 1200 mm 3.
계속하여, 금속 실리사이드층(225) 상에 하드 마스크층(235)을 형성한다. 하드 마스크층(235)은 화학 기상 증착 방법으로 증착하여, 약 1300 내지 1700Å의 두께로 형성한다. 하드 마스크층(235)은 질화물을 포함한다. 바람직하게는 상기 하드 마스크층(235)은 실리콘 질화물 또는 실리콘 산질화물을 포함한다.Subsequently, a hard mask layer 235 is formed on the metal silicide layer 225. The hard mask layer 235 is deposited by a chemical vapor deposition method, and formed to a thickness of about 1300-1700 Å. The hard mask layer 235 includes nitride. Preferably, the hard mask layer 235 includes silicon nitride or silicon oxynitride.
이어서, 상기 하드 마스크층(235) 상에 반응 차단막(240)을 형성한다. 상기 반응 차단막(240)은 산화물을 포함한다. 상기 반응 차단막(240) 상에 포토레지스트막(245)을 형성한다. 상기 포토레지스트막(245)은 화학 증폭형 포토레지스트막이다. 도시되지는 않았지만, 상기 하드 마스크층(235) 및 상기 반응 차단막(240) 사이에 반사 방지막을 형성할 수도 있다. 이 때, 상기 반사 방지막은 유기 반사 방지막을 포함할 수 있다.Subsequently, a reaction blocking layer 240 is formed on the hard mask layer 235. The reaction blocking layer 240 includes an oxide. A photoresist film 245 is formed on the reaction blocking film 240. The photoresist film 245 is a chemically amplified photoresist film. Although not shown, an anti-reflection film may be formed between the hard mask layer 235 and the reaction blocking layer 240. In this case, the anti-reflection film may include an organic anti-reflection film.
도 4b를 참조하면, 상기 포토레지스트막(245)을 패터닝하여 포토레지스트 패턴(250)을 형성한다. 이 경우, 상기 반응 차단막(240)은 포토레지스트 패턴의 형성시에 상기 하드 마스크층(235)과 상기 포토레지스트막(245)간의 반응을 차단한다. 구체적으로는 하드 마스크층(235) 내부의 질소 이온(N-)이 상기 포토레지스트 패턴(250)의 형성 시에 포토레지스트막(245) 내에 발생한 수소 이온(H+)과 반응하여 질화물을 생성시키는 반응을 차단한다.Referring to FIG. 4B, the photoresist film 245 is patterned to form a photoresist pattern 250. In this case, the reaction blocking film 240 blocks the reaction between the hard mask layer 235 and the photoresist film 245 when the photoresist pattern is formed. Specifically, nitrogen ions (N − ) in the hard mask layer 235 react with hydrogen ions (H + ) generated in the photoresist film 245 when the photoresist pattern 250 is formed to generate nitride. Block the reaction.
상기 반응 차단막(240)의 두께는 하드 마스크층(240) 및 포토레지스트막(245)의 두께 및 반응 성질을 고려하여 적절한 두께로 조정할 수 있다. 바람직하게는, 상기 반응 차단막(130) 및 상기 하드 마스크층(125)의 두께비는 약 1:7.5 내지 약 1:75 정도이다.The thickness of the reaction blocking film 240 may be adjusted to an appropriate thickness in consideration of the thickness and the reaction properties of the hard mask layer 240 and the photoresist film 245. Preferably, the thickness ratio of the reaction blocking layer 130 and the hard mask layer 125 is about 1: 7.5 to about 1:75.
도 4c를 참조하면, 포토레지스트 패턴(250)을 이용하여 하부의 반응 차단막(240) 및 하드 마스크층(235)을 순차적으로 패터닝하여 반응 차단막 패턴(255) 및 하드 마스크(260)를 형성한다. 즉, 상기 포토레지스트 패턴(250)을 식각 마스크로 이용하여 하부의 반응 차단막(240) 및 하드 마스크층(235)을 패터닝한다. 이어서, 애싱 및 스트리핑 공정을 통해 포토레지스트 패턴(250)을 제거한다. 이 경우, 포토레지스트 패턴(250)을 이용하여 하부의 반응 차단막(240)을 먼저 패터닝한 후, 이어서 하부의 하드 마스크층(235)을 패터닝할 수도 있다.Referring to FIG. 4C, the reaction barrier layer 240 and the hard mask layer 235 are sequentially patterned using the photoresist pattern 250 to form the reaction barrier layer pattern 255 and the hard mask 260. That is, the lower reaction blocking layer 240 and the hard mask layer 235 are patterned using the photoresist pattern 250 as an etching mask. Subsequently, the photoresist pattern 250 is removed through an ashing and stripping process. In this case, the lower reaction blocking layer 240 may be patterned first using the photoresist pattern 250, and then the lower hard mask layer 235 may be patterned.
도 4d를 참조하면, 상기 패터닝된 반응 차단막 및 상기 하드 마스크(260)를 이용하여 하부의 금속 실리사이드층(225), 제2 도전막(220), ONO막(215) 및 제1 도전막(210)을 순차적으로 패터닝한다. 상세하게는, 상기 패터닝된 반응 차단막 및 상기 하드 마스크(260)를 식각 마스크로 이용하여 하부의 금속 실리사이드층(225), 제2 도전막(220), ONO막(215) 및 제1 도전막(210)을 식각한다. 이에 따라, 게이트 산화막 패턴(285), 플로팅 게이트(280), ONO막 패턴(275), 컨트롤 게이트(270) 및 금속 실리사이드 패턴(265)으로 이루어진 게이트 구조물을 형성한다. 이 경우, 반응 차단막(240) 및 하드 마스크층(235)은 약 900Å 정도의 두께로 게이트 구조물 상에 남게 된다.Referring to FIG. 4D, the metal silicide layer 225, the second conductive layer 220, the ONO layer 215, and the first conductive layer 210 are formed by using the patterned reaction blocking layer and the hard mask 260. ) Are sequentially patterned. In detail, the metal silicide layer 225, the second conductive layer 220, the ONO layer 215, and the first conductive layer (the lower metal silicide layer 225) may be formed using the patterned reaction blocking layer and the hard mask 260 as an etching mask. Etch 210). Accordingly, a gate structure including a gate oxide film pattern 285, a floating gate 280, an ONO film pattern 275, a control gate 270, and a metal silicide pattern 265 is formed. In this case, the reaction blocking layer 240 and the hard mask layer 235 are left on the gate structure to a thickness of about 900Å.
상기 게이트 구조물들 사이의 반도체 기판(200)에 이온 주입 공정으로 불순물을 이온 주입하고, 열처리 공정을 통하여 소오스/드레인 영역(도시되지 않음)을 형성한다. 이어서, 잔류하는 반응 차단막(240) 및 하드 마스크(260)를 제거한 다음, 세정 및 건조 처리를 통하여 불휘발성 반도체 메모리 장치의 게이트 구조물을 완성한다.Impurities are implanted into the semiconductor substrate 200 between the gate structures by an ion implantation process, and a source / drain region (not shown) is formed through a heat treatment process. Subsequently, the remaining reaction blocking layer 240 and the hard mask 260 are removed, and then the gate structure of the nonvolatile semiconductor memory device is completed by cleaning and drying.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 의한 도전성 패턴의 전자 현미경 사진이다. 5 is an electron micrograph of a conductive pattern by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 5에 도시한 바와 같이, 도 2b와는 달리 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 의해 제조한 반도체 장치의 도전성 패턴에는 풋팅이나 라인 에지 러프니스와 같은 불량이 발생하지 않는다.As shown in FIG. 5, unlike FIG. 2B, a defect such as putting or line edge roughness does not occur in the conductive pattern of the semiconductor device manufactured by the method of manufacturing the semiconductor device according to the embodiment of the present invention.
상술한 바와 같이 본 발명에 따르면, 하드 마스크층과 포토레지스트막 사이에 반응 차단막을 형성함으로써 포토레지스트 프로파일을 양호하게 제작할 수 있다. 따라서 정확한 형상과 치수를 가지는 포토레지스트 패턴을 형성할 수 있다. 이러한 포토레지스트 패턴을 이용하여 도전막을 패터닝함으로써, 원하는 치수의 도전성 패턴을 형성할 수 있으므로 반도체 장치의 불량을 방지할 수 있으며, 반도체 제조 공정의 수율을 개선할 수 있다. 또한, 질소와 산소의 반응으로 생성되던 암모니아가 발생하지 않기 때문에 환경오염을 유발하지 않는다.As described above, according to the present invention, a photoresist profile can be satisfactorily produced by forming a reaction blocking film between the hard mask layer and the photoresist film. Thus, a photoresist pattern having an accurate shape and dimensions can be formed. By patterning the conductive film using such a photoresist pattern, a conductive pattern having a desired dimension can be formed, so that defects in the semiconductor device can be prevented and the yield of the semiconductor manufacturing process can be improved. In addition, since ammonia produced by the reaction of nitrogen and oxygen does not occur, it does not cause environmental pollution.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to preferred embodiments of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
도 1a 내지 도 1d는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.
도 2a는 종래의 반도체 장치의 제조 방법의 문제점을 설명하기 위한 단면도의 일부를 나타낸 도면이다.2A is a view showing a part of a cross-sectional view for explaining a problem of a conventional method for manufacturing a semiconductor device.
도 2b 내지 도 2c는 종래의 반도체 장치의 제조 방법에 따른 포토레지스트 패턴의 전자 현미경 사진이다.2B to 2C are electron micrographs of a photoresist pattern according to a conventional method for manufacturing a semiconductor device.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.4A to 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
도 5는 본 발명에 따른 반도체 장치의 제조 방법에 따른 도전막 패턴의 전자 현미경 사진이다.5 is an electron micrograph of a conductive film pattern according to the method of manufacturing a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110, 200：기판 115：절연막110 and 200: substrate 115: insulating film
120：도전막 125, 235：하드 마스크층120: conductive film 125, 235: hard mask layer
130, 240：반응 차단막 135, 245：포토레지스트막130, 240: reaction blocking film 135, 245: photoresist film
140, 250：포토레지스트 패턴 145, 255：반응 차단막 패턴140 and 250: photoresist pattern 145 and 255: reaction barrier film pattern
150, 260：하드 마스크 155：도전막 패턴150, 260: hard mask 155: conductive film pattern
205：터널 산화막 210: 제1 도전막205: Tunnel oxide film 210: First conductive film
215：ONO막 220：제2 도전막215: ONO film 220: Second conductive film
225：금속 실리사이드층 265: 금속 실리사이드 패턴225: metal silicide layer 265: metal silicide pattern
270: 컨트롤 게이트 275: ONO막 패턴270: control gate 275: ONO film pattern
280: 플로팅 게이트 285: 게이트 산화막 패턴280: floating gate 285: gate oxide film pattern
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