JP2003271468A

JP2003271468A - プロセス制御装置

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Publication number: JP2003271468A
Application number: JP2002072559A
Authority: JP
Inventors: Kuniharu Akaha; 国治赤羽; Hiromichi Ehashi; 博道江橋
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2002-03-15
Filing date: 2002-03-15
Publication date: 2003-09-26
Anticipated expiration: 2022-03-15
Also published as: JP3941101B2

Abstract

(57)【要約】【課題】Ｉ／Ｏカードで発生するイベントに付加され
る時刻の同期精度を高めることができるプロセス制御装
置を実現する。【解決手段】制御処理を行うコントローラと、内部バ
スを介して前記コントローラに接続された複数のＩ／Ｏ
カードで構成される、シーケンスイベント収集機能を持
った複数の制御ステーションが、ステーション間通信バ
スで結合されたプロセス制御装置において、全てのＩ／
Ｏカードに、前記イベント発生時刻に用いるハードウェ
アカウンタが実装され、前記コントローラは全てのI／
Ｏカードカードの前記ハードウェアカウンタを外部から
与えられる同期信号で同時にリセットすることにより、
任意のイベントにおけるＩ／Ｏ間の時刻同期を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】プラントの事故解析やスター
トアップ時のエラーログ情報として、プロセス制御装置
では、プロセスデータが変化した場合、あるいはしきい
値を超えた場合に、その値と発生時刻をイベントとして
記録する機能（シーケンスイベント収集機能）を持つ。
本発明は、その際に使用する時刻の同期方式に関するも
のである。

【０００２】

【従来の技術】図９は、分散型の階層構造をとるプロセ
ス制御装置の一般的な構成を示す機能ブロック図であ
る。複数の制御ステーション（図中では制御ステーショ
ン1と制御ステーション２）は、ステーション間通信バ
ス３によって接続され、上位装置４と通信する。また、
同じバス３には、各制御ステーション内で検出されたイ
ベント（変化したプロセスデータ値と発生時刻の記録）
を収集するためのイベントサーバ５が接続されている。

【０００３】制御ステーション１において、Ｃ１は制御
処理を司るコントローラ、Ｎ１１,Ｎ１２, Ｎ１３, Ｎ
１４…は複数のノードである。これらノードは複数のＩ
／Ｏカードと１個の通信カード（ＣＯＭ）を実装してい
る。Ｉ／Ｏカードは、入力カード、出力カード、入出力
カード等からなる。

【０００４】Ｂ１は制御ステーション１の内部バスであ
り、コントローラＣ１と各ノードとは、この内部バスＢ
１とノードの夫々に実装された通信カードＣＯＭを介し
て接続されている。

【０００５】制御ステーション２におけるコントローラ
Ｃ２、複数ノードＮ２１, Ｎ２２,Ｎ２３, Ｎ２４…並
びに内部バスＢ２の構成は、制御ステーション１の各要
素と同一構成である。同一構成の制御ステーションが任
意個数ステーション間通信バス３に接続される。

【０００６】上記システム構成において、任意の制御ス
テーションにおけるＩ／Ｏカードまたはコントローラ
は、Ｉ／Ｏカード（入力カード／入出力カード）によっ
て読み込まれたプロセスデータの変化を捕らえ、発生時
刻を付けたイベントとしてこれを保存する。保存された
イベントは定期的にイベントサーバ５によって収集され
る。

【０００７】

【発明が解決しようとする課題】Ｉ／Ｏカードでイベン
トを作成する場合には、同一ステーション内における任
意のＩ／Ｏカード間には内部時刻に誤差がある。この結
果、Ｉ／Ｏカード間で同時に発生したイベントであって
も違った（精度の悪い）時刻が付加される場合がある。

【０００８】コントローラでイベントを作成する場合に
は、ステーション間での時刻の誤差によって、異なった
ステーションの任意のＩ／Ｏカード間で同時に発生した
イベントであっても、違った時刻が付加される場合があ
る。

【０００９】本発明は、Ｉ／Ｏカードで発生するイベン
トに付加される時刻の同期精度を高めることができるプ
ロセス制御装置の実現を目的とする。

【００１０】

【課題を解決するための手段】このような目的を達成す
るために、本発明のうち請求項１記載発明の特徴は、制
御処理を行うコントローラと、内部バスを介して前記コ
ントローラに接続された複数のＩ／Ｏカードで構成され
る、シーケンスイベント収集機能を持った複数の制御ス
テーションが,ステーション間通信バスで結合されたプ
ロセス制御装置において、全てのＩ／Ｏカードに、前記
イベント発生時刻に用いるハードウェアカウンタが実装
され、前記コントローラは全てのI／Ｏカードカードの
前記ハードウェアカウンタを外部から与えられる同期信
号で同時にリセットすることにより、任意のイベントに
おけるＩ／Ｏ間の時刻同期を行う点にある。

【００１１】請求項２記載発明の特徴は、全てのステー
ションは、専用線を介して標準時刻源からの同期信号の
配信を受けステーション間の同期を行う点にある。

【００１２】請求項３記載発明の特徴は、全てのステー
ションは、前記ステーション間通信バスを介して時刻サ
ーバーからの時刻配信を受けステーション間の同期を行
う点にある。

【００１３】請求項４記載発明の特徴は、イベント収集
を行う全てのＩ／Ｏカードは、前記コントローラからの
同期信号でリセットされるフリーランニングタイマが実
装され、前記Ｉ／Ｏカードは、イベントの発生時刻とし
て前記ＦＲＴ値を使用する点にある。

【００１４】請求項５記載発明の特徴は、前記ステーシ
ョン内のコントローラは、外部より同期信号を受け取る
と、速やかにＩ／Ｏカード前記ＦＲＴをリセットするた
めのブロードキャスト送信を行うことにより、ステーシ
ョン内の同期を行う点にある。

【００１５】請求項６記載発明の特徴は、イベント収集
を行う全てのＩ／Ｏカードは、前記コントローラからの
同期信号でリセットされるフリーランニングタイマレジ
スタと、このフリーランニングタイマレジスタがリセッ
トされる前に次のフリーランニングタイマレジスタリセ
ットの秒時が書き込まれる秒時レジスタが実装され、前
記Ｉ／Ｏカードは、イベントの発生時刻として前記秒時
レジスタ値と前記フリーランニングタイマレジスタ値を
使用する点にある。

【００１６】請求項７記載発明の特徴は、前記コントロ
ーラからの同期信号でリセットされるフリーランニング
タイマレジスタの内容が、前記同期信号の周期より早い
周期でコピーされるイベント下位時刻領域と、このフリ
ーランニングタイマレジスタがリセットされる前に次の
フリーランニングタイマレジスタリセットの秒時が書き
込まれる秒時レジスタ（ＳＥＣＲ）の内容が、前記同期
信号のタイミングでコピーされるイベント上位時刻領域
を有し、前記Ｉ／Ｏカードは、イベントの発生時刻とし
て前記イベント上位時刻領域値と前記Ｆイベント下位時
刻領域値の和を使用する点にある。

【００１７】請求項８記載発明の特徴は、前記秒時レジ
スタは、前回と同じ秒時が秒時レジスタに設定されたこ
とを識別するインクリメンタルカウンタ部を有する点に
ある。

【００１８】

【発明の実施の形態】以下本発明実施態様を、図面を用
いて説明する。図１は本発明を適用したプロセス制御装
置の一例を示す機能ブロック図であり、図９の従来装置
で説明した要素と同一要素には同一符号を付して説明を
省略する。

【００１９】複数の制御ステーションはステーション間
通信バス３によって接続されており、同じバスには各ス
テーション内で検出されたイベント（変化したプロセス
データ値と発生時刻の記録）を収集するイベントサーバ
５が接続されている基本構成は従来装置と同一である。

【００２０】ステーション間通信バス３とは別に、全て
のステーションに対して標準時刻源となる機器６が同期
用信号専用線７を介して接続され、高精度な定周期パル
スＣＬが各制御ステーションのコントローラに配信され
る。

【００２１】全てのＩ／Ｏカードは、自己の属する制御
ステーションのコントローラからリセットができるフリ
ーランニングタイマ（ＦＴＲ）が実装されている。制御
ステーション１のコントローラＣ１に内部バスＢ１を介
して接続されるノードＮ１１及びＮ１２を代表として例
示すれば、各Ｉ／Ｏカードはコントローラとの共有領域
Ｍ１, Ｍ２, Ｍ３…に、ＦＲＴレジスタＲ１, Ｒ２, Ｒ
３…を有している。

【００２２】ＦＲＴレジスタは、高分解能カウンタ（Ｉ
／Ｏ間の同期精度に対して十分に分解能が高い）であ
り、Ｉ／Ｏカードはプロセスデータがしきい値を超えて
変化した場合、ＦＲＴレジスタの値を付加したイベント
を保存する。

【００２３】各制御ステーションのコントローラは、定
周期パルスＣＬから同期タイミング（図示では０→１へ
の立ち上がり）を受け取ると、速やかに全てのＩ／Ｏカ
ードに対してＦＲＴレジスタをリセットするためのブロ
ードキャスト送信ＢＣを内部バスに対して行う。

【００２４】このように、全ての制御ステーション内の
コントローラは、共通に入力されている定周期パルスを
受け取ったタイミングでＩ／Ｏカードへの同期動作（全
Ｉ／ＯのＦＲＴのリセット）を行う。これによって、ス
テーション内の同期を実現できると共に、全てのＩ／Ｏ
カードカードの時刻を高精度に同期することができる。

【００２５】この際、制御ステーション間の同期精度
は、定周期パルスの精度に関係する。また、ステーショ
ン内のＩ／Ｏカード間の時刻精度は、Ｉ／Ｏカードのク
ロック精度（ＦＲＴのカウント精度）とプロセスデータ
のスキャン周期に関係する。例えば、定周期パルス精度
0.1ms、カードのクロック精度0.1ms、プロセスデータの
スキャン周期0.5msの場合では、同期精度はこれらの和
で0.7msとなる。

【００２６】図１の実施例では、標準時刻源６からの定
周期パルスをステーション間通信バス線３とは別の専用
線７で受け取る構成を示したが、この同期用の定周期パ
ルス相当のデータをステーション間通信バス３に接続さ
れた時刻サーバー（図示せず）からの配信によって受け
取ることもできる。この場合、同期用信号専用線７は不
要となる。

【００２７】以上のように、コントローラによる時刻同
期処理（ＦＲＴのリセット）は、Ｉ／Ｏカードのクロッ
ク精度によるＦＲＴ値の狂いを補正するために、定期的
に行われる。この動作は、同時にコントローラのイベン
ト収集にも影響を与える。もし、カウンタのリセットが
２回行われる内に１回のイベント収集しか行われなかっ
た場合、２回のリセット後、同じ位のＦＲＴ値で発生し
た２つのイベントは、時間的には全く違った時刻に発生
したにも関わらず、同じ位の時刻に発生した２つのイベ
ントの場合との区別がつかない。

【００２８】つまり、コントローラはＦＲＴのリセット
周期と同じか、それ以下の周期でイベントの収集を行わ
なければならない。しかし、シーケンスイベント収集機
能は、通常の制御動作に影響を与えることなく実行され
るべき機能であるため、内部バスの通信エラーが発生し
た場合にはイベント収集抜けが発生することもありう
る。この場合、複数イベントの時間関係が不明確になる
可能性がある。図２の実施例はこのような問題点を解決
し、時刻同期抜けやイベント収集抜けが発生した場合で
も、複数のイベントの時刻関係を明確に出来る構成を提
供する。

【００２９】図２（Ａ）は、本発明の他の実施例の概念
を示す機能ブロック図、（Ｂ）はその動作説明図であ
る。この実施例の特徴は、（Ａ）に示すように、イベン
ト収集を行う全てのＩ／Ｏカードは、コントローラ（代
表としてＣ１）からの同期信号（ブロードキャストＢ
Ｃ）でリセットされるフリーランニングタイマレジスタ
（ＦＲＴＲ）と、このＦＲＴＲがリセットされる前に次
のＦＲＴＲリセットの秒時が書き込まれる秒時レジスタ
（ＳＥＣＲ）が実装され、Ｉ／Ｏカードは、イベントの
発生時刻としてＳＥＣＲ値とＦＲＴＲ値の和を使用す
る。

【００３０】図２（Ｂ）において定周期パルスの周期を
１ｓとするとき、ｔ１の同期タイミングのブロードキャ
ストでＦＲＴＲがリセットされると次のブロードキャス
ト時刻の秒時は、（ｔ１＋１ｓ）であることが予め判明
している。この秒時情報を時刻（ｔ１＋１ｓ）よりは前
でかつ前のブロードキャストの時刻ｔ１より後の時刻ｔ
２ですべてのＩ／Ｏカードの秒時レジスタＳＥＣＲに書
き込んでこれを更新する。

【００３１】この場合、ｔ１よりｔ２までの時間τは、
イベント収集周期以上に選定する。これはＩ／Ｏカード
がブロードキャストによるＦＲＴＲのリセット検出時に
更新されたＳＥＣＲ値を誤って読み込まないようにする
為である。

【００３２】図３は、図２で説明した実施例を更に具体
化する場合の説明図であり、（Ａ）は定周期パルスＣＬ
の波形図、（Ｂ）はブロードキャスト並びにＳＥＣＲ更
新のタイミングチャート図、（Ｃ）はブロードキャスト
でリセットされるＦＲＴＲ及びブロードキャストより前
に更新されるＳＥＣＲのイメージ図であり、これまでは
図２（Ｂ）の説明と同一である。

【００３３】図３（Ｄ）は、全てのＩ／Ｏカードにおけ
るコントローラとの共有領域に形成されるメモリ領域を
示すもものである。ＥＶＴ＿Ｌはイベント下位時刻領域
であり、コントローラからのブロードキャストによる同
期信号でリセットされるフリーランニングタイマレジス
タ（ＦＲＴＲ）の内容が、同期信号の周期（例えば１
ｓ）より早い周期（例えばイベント収集タイミング500
μｓ）でコピーされる。

【００３４】ＥＶＴ＿Ｈはイベント上位時刻領域であ
り、ＦＲＴＲがリセットされる前に次のＦＲＴＲリセッ
トの秒時が書き込まれる秒時レジスタ（ＳＥＣＲ）の内
容が、ブロードキャストのタイミングでコピーされる。
Ｉ／Ｏカードは、イベントの発生時刻として上位時刻領
域ＥＶＴ＿Ｈ値と下位時刻領域ＥＶＴ＿Ｌ値の和を使用
する。

【００３５】図４は、ＦＲＴＲの値と、ＳＥＣＲ、ＥＶ
Ｔ＿Ｈの関係を示した図であり、コントローラからＦＲ
ＴＲのリセットに関する４つのパターンを示している。パターン１：ＦＲＴＲが１ｓを超えてからリセットが入
った。パターン２：ＦＲＴＲが１ｓを超える前のリセットが入
った。パターン３：リセットが１回抜けて、２ｓを超える前に
リセットが入った。パターン４：リセットが１回抜けて、２ｓを超えてから
リセットが入った。

【００３６】これらいずれのパターンでも、ＳＥＣＲの
値は次のリセット秒時となるので、ＥＶＴ＿Ｈには正し
い秒時がコピーされる。

【００３７】図５（Ａ）は、上述したＦＲＴＲ、ＳＥＣ
Ｒ、ＥＶＴ＿Ｈ、ＥＶＴ＿Ｌレジスタ並びに同期状態の
遷移を制御するＳＹＮＣレジスタの領域、サイズ、初期
値、内容の一例を示す表である。このうち、ＳＥＣＲレ
ジスタは（Ｂ）に示すように、秒時カウンタ部ＳＰＳと
インクリメンタルカウンタ部ＩＮＣよりなる。ＩＮＣ
は、コントローラが前回と同じ秒時を設定した場合の識
別機能を有する。

【００３８】図６は、ＳＹＮＣレジスタの状態遷移図で
ある。Ｉ／Ｏカードの対上げで各レジスタが初期化され
た後イベント収集タイミング（例えば500μｓ）で条件
によってＡ状態かＢ状態に遷移する。Ａ状態は非同期状
態、Ｂ状態は同期状態を意味する。図７はＡ状態並びに
Ｂ状態におけるはＳＹＮＣレジスタの値及び意味を示す
表である。

【００３９】図８は、Ａ状態でのアクション、Ａ状態
からＢ状態へのアクション、Ｂ状態でのアクション
、Ｂ状態からＡ状態へのアクションの各アクション
番号での遷移条件、実行アクション（アクションα：Ｆ
ＲＴＲ→ＥＶＴ＿Ｌへのコピー、アクションβ：ＳＥＣ
ＲＥＶＴ＿Ｈへのコピー、レジスタ初期化）、及びアク
ション内容を示す表である。

【００４０】以上説明した実施例では、コントローラか
らＩ／Ｏカードへの秒時の通知（ＳＥＣＲの更新）は、
Ｉ／Ｏカード毎に行われていたが、ブロードキャスト通
信にて一括更新にしても可能である。

【００４１】更に実施例では、ＦＲＴＲのリセットと、
ＳＣＥＲの更新は独立に行われているが、I／Ｏカード
内部で同時性が保証できれば、ＦＲＴＲのリセットと、
ＳＣＥＲの更新は１回の通信で可能である。つまり、Ｆ
ＲＴＲのリセットとＳＣＥＲの更新は同時に行われ、二
つの領域への書き込み中はI／Ｏカード内部でのＦＲＴ
ＲとＳＣＥＲの読み出しは出来ない仕組みにする。

【００４２】

【発明の効果】以上説明したことから明らかなように、
本発明によれば、全てのステーション内のコントローラ
は、共通に入力されている同期パルスを受け取ったタイ
ミングでI／Ｏカードへの同期動作（全I／ＯカードのＦ
ＲＴのリセット）を行う。これによって、ステーション
内の同期を実現できるとともに全てのI／Ｏカードの時
刻を高精度に同期せしめることができる。

【００４３】さらに本発明では、I／Ｏカードに実装さ
れたカウンタの他に、コントローラから秒時の値を通知
することによって、時刻同期の周期よりも長い間隔でコ
ントローラがI／Ｏカード内に蓄えられたイベントを読
み出した場合でも、イベント発生時刻を明確にすること
が可能である。

【図面の簡単な説明】

【図１】本発明を適用したプロセス制御装置の一例を示
す機能ブロック図である。

【図２】本発明を適用したプロセス制御装置の他の実施
例の概要を示す機能ブロック図である。

【図３】Ｉ／Ｏカードにおけるコントローラとの共有領
域に形成されるイベント下位時刻領域及びイベント上位
時刻領域に関する説明図ある。

【図４】ＦＲＴＲの値と、ＳＥＣＲ、ＥＶＴ＿Ｈの関係
を示した説明図である。

【図５】ＦＲＴＲ、ＳＥＣＲ、ＥＶＴ＿Ｈ、ＥＶＴ＿Ｌ
レジスタ並びに同期状態の遷移を制御するＳＹＮＣレジ
スタの領域、サイズ、初期値、内容の一例を示す表であ
る。

【図６】ＳＹＮＣレジスタの状態遷移図である。

【図７】Ａ状態並びにＢ状態におけるはＳＹＮＣレジス
タの値及び意味を示す表である。

【図８】Ａ状態並びにＢ状態におけるはＳＹＮＣレジス
タにおけ各アクション番号での遷移条件、実行アクショ
ン及びアクション内容を示す表である。

【図９】分散型の階層構造をとるプロセス制御装置の一
般的な構成を示す機能ブロック図である。

【符号の説明】

１制御ステーション２制御ステーションＣ１, Ｃ２コントローラＮ１１,Ｎ１２ノードＭ１, Ｍ２, Ｍ３コントローラとの共有領域Ｒ１, Ｒ２, Ｒ３ＦＲＴレジスタＢ１内部バスＢＣブロードキャスト３ステーション間通信バス４上位装置５イベントサーバ６標準時刻源７同期信号用専用線ＣＬ同期用信号（定周期パルス）

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B045 AA05 BB04 CC09 5B089 GA11 GA23 HA08 JA35 KA12 KB11 KC28 5H220 AA01 BB10 CC07 CX01 HH01 HH04 JJ12 JJ34 JJ38 JJ51 JJ59 KK01 LL01

Claims

【特許請求の範囲】

【請求項１】制御処理を行うコントローラと、内部バス
を介して前記コントローラに接続された複数のＩ／Ｏカ
ードで構成される、シーケンスイベント収集機能を持っ
た制御ステーションが、ステーション間通信バスで結合
されたプロセス制御装置において、全てのＩ／Ｏカードに、前記イベント発生時刻に用いる
ハードウェアカウンタが実装され、前記コントローラは
全てのI／Ｏカードの前記ハードウェアカウンタを外部
から与えられる同期信号で同時にリセットすることによ
り、任意のイベントにおけるＩ／Ｏ間の時刻同期を行う
ことを特徴とするプロセス制御装置。
【請求項２】全ての制御ステーションは、専用線を介し
て標準時刻源からの同期信号の配信を受け制御ステーシ
ョン間の同期を行うことを特徴とする請求項１記載のプ
ロセス制御装置。
【請求項３】全ての制御ステーションは、前記ステーシ
ョン間通信バスを介して時刻サーバーからの時刻配信を
受け制御ステーション間の同期を行うことを特徴とする
請求項１記載のプロセス制御装置。
【請求項４】イベント収集を行う全てのＩ／Ｏカード
は、前記コントローラからの同期信号でリセットされる
フリーランニングタイマが実装され、前記Ｉ／Ｏカード
は、イベントの発生時刻として前記フリーランニングタ
イマ値を使用することを特徴とする請求項１乃至３のい
ずれかに記載のプロセス制御装置。
【請求項５】前記ステーション内のコントローラは、外
部より同期信号を受け取ると、速やかに前記Ｉ／Ｏカー
ドのフリーランニングタイマをリセットするためのブロ
ードキャスト送信を行うことにより、制御ステーション
内の同期を行うことを特徴とする請求項１乃至４のいず
れかに記載のプロセス制御装置。
【請求項６】イベント収集を行う全てのＩ／Ｏカード
は、前記コントローラからの同期信号でリセットされる
フリーランニングタイマレジスタと、このフリーランニ
ングタイマレジスタがリセットされる前に次のフリーラ
ンニングタイマレジスタリセットの秒時が書き込まれる
秒時レジスタが実装され、前記Ｉ／Ｏカードは、イベン
トの発生時刻として前記秒時レジスタ値と前記フリーラ
ンニングタイマレジスタ値を使用することを特徴とする
請求項１乃至５のいずれかに記載のプロセス制御装置。
【請求項７】前記コントローラからの同期信号でリセッ
トされるフリーランニングタイマレジスタの内容が、前
記同期信号の周期より早い周期でコピーされるイベント
下位時刻領域と、このフリーランニングタイマレジスタ
がリセットされる前に次のフリーランニングタイマレジ
スタリセットの秒時が書き込まれる秒時レジスタの内容
が、前記同期信号のタイミングでコピーされるイベント
上位時刻領域を有し、前記Ｉ／Ｏカードは、イベントの
発生時刻として前記イベント上位時刻領域値と前記イベ
ント下位時刻領域値の和を使用することを特徴とする請
求項６記載のプロセス制御装置。
【請求項８】前記秒時レジスタは、前回と同じ秒時が秒
時レジスタに設定されたことを識別するインクリメンタ
ルカウンタ部を有することを特徴とする請求項６記載の
プロセス制御装置。