JP2003271391A - Ｎａｎｄフラッシュメモリを利用したブートシステム及びその方法 - Google Patents
Ｎａｎｄフラッシュメモリを利用したブートシステム及びその方法Info
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Abstract
(57)【要約】
【課題】 ＮＡＮＤフラッシュメモリを利用することを
目的とする。 【解決手段】ＣＰＵコア、システムメモリ、前記ＣＰＵ
コア及び前記システムメモリ間のデータ通信のためにイ
ンタフェースを有するシステムにおいて、少なくともブ
ートコードを貯蔵するＮＡＮＤフラッシュメモリと、前
記ＮＡＮＤフラッシュメモリへの制御信号伝送を制御
し、前記ＮＡＮＤフラッシュメモリからのブートコード
を前記インタフェースを通じて受け入れるブートストラ
ッパと、前記ＮＡＮＤフラッシュメモリからアクセスさ
れた前記ブートコードを貯蔵するＲＡＭとを含み、シス
テムブーティング動作は前記ＣＰＵコアによって前記Ｒ
ＡＭから前記ブートコードを読み出す動作を含むことを
特徴とするシステム。
目的とする。 【解決手段】ＣＰＵコア、システムメモリ、前記ＣＰＵ
コア及び前記システムメモリ間のデータ通信のためにイ
ンタフェースを有するシステムにおいて、少なくともブ
ートコードを貯蔵するＮＡＮＤフラッシュメモリと、前
記ＮＡＮＤフラッシュメモリへの制御信号伝送を制御
し、前記ＮＡＮＤフラッシュメモリからのブートコード
を前記インタフェースを通じて受け入れるブートストラ
ッパと、前記ＮＡＮＤフラッシュメモリからアクセスさ
れた前記ブートコードを貯蔵するＲＡＭとを含み、シス
テムブーティング動作は前記ＣＰＵコアによって前記Ｒ
ＡＭから前記ブートコードを読み出す動作を含むことを
特徴とするシステム。
Description
【０００１】
【発明の属する技術分野】本発明はコンピューティング
装置をブーティングするシステムに関するものであり、
さらに具体的には、ＮＡＮＤフラッシュメモリ装置を利
用して駆動されるシステム及びそのブーティング方法に
関するものである。
装置をブーティングするシステムに関するものであり、
さらに具体的には、ＮＡＮＤフラッシュメモリ装置を利
用して駆動されるシステム及びそのブーティング方法に
関するものである。
【０００２】
【従来の技術】ＰＤＡのような一般的なパーソナルコン
ピューターまたはコンピューティング装置において、バ
イオス（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙ
ｓｔｅｍ ：ＢＩＯＳ）に設けられたプログラムはパー
ソナルコンピュータまたはコンピューティング装置がＯ
Ｎする時に実行される。バイオスプログラムを実行する
ことによって、多い初期化機能が実行される。一般的
に、そのような機能は、カスタムセッティング設定（ｃ
ｕｓｔｏｍ ｓｅｔｔｉｎｇｓ）に対するＣＭＯＳセッ
トアップをチェックする機能、インタラプトハンドラー
及び装置ドライバをローディングする機能、レジスタと
装置管理を初期化する機能、ディスクドライブのように
設置された構成要素または周辺装置に対するパワーオン
セルフテスト（ｐｏｗｅｒ−ｏｎ−ｓｅｌｆ−ｔｅｓ
ｔ：ＰＯＳＴ）を実行する機能、システム設定を表示す
る機能、どのような構成要素が駆動可能であるかを決め
る機能、及びブートストラッパシーケンスをスタートす
る機能を含む。通常、バイオス（またはブーティング）
プログラムはＲＯＭ、ＥＰＲＯＭまたはＮＯＲフラッシ
ュメモリに貯蔵される。
ピューターまたはコンピューティング装置において、バ
イオス（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙ
ｓｔｅｍ ：ＢＩＯＳ）に設けられたプログラムはパー
ソナルコンピュータまたはコンピューティング装置がＯ
Ｎする時に実行される。バイオスプログラムを実行する
ことによって、多い初期化機能が実行される。一般的
に、そのような機能は、カスタムセッティング設定（ｃ
ｕｓｔｏｍ ｓｅｔｔｉｎｇｓ）に対するＣＭＯＳセッ
トアップをチェックする機能、インタラプトハンドラー
及び装置ドライバをローディングする機能、レジスタと
装置管理を初期化する機能、ディスクドライブのように
設置された構成要素または周辺装置に対するパワーオン
セルフテスト（ｐｏｗｅｒ−ｏｎ−ｓｅｌｆ−ｔｅｓ
ｔ：ＰＯＳＴ）を実行する機能、システム設定を表示す
る機能、どのような構成要素が駆動可能であるかを決め
る機能、及びブートストラッパシーケンスをスタートす
る機能を含む。通常、バイオス（またはブーティング）
プログラムはＲＯＭ、ＥＰＲＯＭまたはＮＯＲフラッシ
ュメモリに貯蔵される。
【０００３】ブーティングプログラムがＲＯＭに貯蔵さ
れれば、ＲＯＭが不揮発性であるので、貯蔵されたプロ
グラムは変更することができない。貯蔵されたプログラ
ムの細かい変更さえも、ＲＯＭの交換を必要にする。ブ
ーティングプログラムがＥＰＲＯＭに貯蔵される場合
に、貯蔵されたプログラムを変更するためには、以前に
貯蔵されたプログラムが消去されなければならない。Ｅ
ＰＲＯＭ消去は別個の構成要素または装置をさらに要求
する。ブーティングプログラムがＲＯＭまたはＥＰＲＯ
Ｍに貯蔵されれば、ブーティングプログラムに要求され
るどのような変更または更新も容易には実行することが
できない。ブーティングプログラムがＮＯＲフラッシュ
メモリに貯蔵される場合に、貯蔵されたプログラムは消
去、または更新することができる。しかし、ＮＡＮＤフ
ラッシュメモリと比較すれば、ＮＯＲフラッシュメモリ
は与えられたメモリ貯蔵容量に対して大きさがさらに大
きく、製造の費用がより高い。
れれば、ＲＯＭが不揮発性であるので、貯蔵されたプロ
グラムは変更することができない。貯蔵されたプログラ
ムの細かい変更さえも、ＲＯＭの交換を必要にする。ブ
ーティングプログラムがＥＰＲＯＭに貯蔵される場合
に、貯蔵されたプログラムを変更するためには、以前に
貯蔵されたプログラムが消去されなければならない。Ｅ
ＰＲＯＭ消去は別個の構成要素または装置をさらに要求
する。ブーティングプログラムがＲＯＭまたはＥＰＲＯ
Ｍに貯蔵されれば、ブーティングプログラムに要求され
るどのような変更または更新も容易には実行することが
できない。ブーティングプログラムがＮＯＲフラッシュ
メモリに貯蔵される場合に、貯蔵されたプログラムは消
去、または更新することができる。しかし、ＮＡＮＤフ
ラッシュメモリと比較すれば、ＮＯＲフラッシュメモリ
は与えられたメモリ貯蔵容量に対して大きさがさらに大
きく、製造の費用がより高い。
【０００４】バイオスを貯蔵するＮＡＮＤフラッシュメ
モリを有するシステムの一例が図１に示している。これ
はＵ．Ｓ Ｐａｔｅｎｔ Ｎｏ．５，５３５，３５７に
開示されている。図１を参照すれば、システム１０はシ
ステムバス１７、ＮＡＮＤフラッシュメモリ１８と内部
インタフェースブロック１５が含まれた複合チップ１６
及び複合チップ１６とシステムメモリ１９を制御するた
めのコントローラ１１を含む。コントローラ１１は中央
処理装置ＣＰＵであり、これはコンピューティング機能
を実行するＣＰＵコア１２、メモリコントローラ１４及
びコントローラ１１内にある内部システムバス１３を有
する。メモリコントローラ１４はＮＡＮＤフラッシュメ
モリ１８とシステムメモリ１９との間のメモリマップを
実行し、メモリマップに従って実行される機能をインタ
フェースするための内部インタフェースブロック１５を
使用する。内部インタフェースブロック１５はレジスタ
またはＲＡＭのような貯蔵装置内のＮＡＮＤフラッシュ
メモリのデータを一時的に貯蔵し、メモリコントローラ
１４の制御下にシステムバス１７を通じて一時的に貯蔵
されたデータをシステムメモリ１９に伝達する。
モリを有するシステムの一例が図１に示している。これ
はＵ．Ｓ Ｐａｔｅｎｔ Ｎｏ．５，５３５，３５７に
開示されている。図１を参照すれば、システム１０はシ
ステムバス１７、ＮＡＮＤフラッシュメモリ１８と内部
インタフェースブロック１５が含まれた複合チップ１６
及び複合チップ１６とシステムメモリ１９を制御するた
めのコントローラ１１を含む。コントローラ１１は中央
処理装置ＣＰＵであり、これはコンピューティング機能
を実行するＣＰＵコア１２、メモリコントローラ１４及
びコントローラ１１内にある内部システムバス１３を有
する。メモリコントローラ１４はＮＡＮＤフラッシュメ
モリ１８とシステムメモリ１９との間のメモリマップを
実行し、メモリマップに従って実行される機能をインタ
フェースするための内部インタフェースブロック１５を
使用する。内部インタフェースブロック１５はレジスタ
またはＲＡＭのような貯蔵装置内のＮＡＮＤフラッシュ
メモリのデータを一時的に貯蔵し、メモリコントローラ
１４の制御下にシステムバス１７を通じて一時的に貯蔵
されたデータをシステムメモリ１９に伝達する。
【０００５】内部インタフェースブロック１５はＮＡＮ
Ｄフラッシュメモリ１８とインタフェースするためのＮ
ＡＮＤインタフェースロジック２８とシステムバス１７
を通じてシステムメモリ１９またはメモリコントローラ
１４とインタフェースするためのＮＯＲインタフェース
ロジック２９を含む。ＮＯＲインタフェースロジック２
９はＮＯＲフラッシュメモリとメモリコントローラ及び
／またはシステムメモリの間でインタフェースするため
に、一般的に使用される回路である。フラッシュメモリ
がＮＯＲフラッシュメモリであれば、フラッシュメモリ
からの信号をＮＯＲインタフェース方式（当業者は“Ｒ
ＯＭインタフェース方式”という）に一致させるため
に、ＮＡＮＤインタフェースロジック２８は不要であ
る。ＮＯＲインタフェース方式はバイト／ワード単位の
アドレスに従って、メモリのランダムアクセスが可能な
データ伝送方式である。一方、ＮＡＮＤインタフェース
方式によるデータ伝送は、ランダムアクセスではなく、
ブロック単位のデータがブロックアドレス及びコマンド
によって伝送される。
Ｄフラッシュメモリ１８とインタフェースするためのＮ
ＡＮＤインタフェースロジック２８とシステムバス１７
を通じてシステムメモリ１９またはメモリコントローラ
１４とインタフェースするためのＮＯＲインタフェース
ロジック２９を含む。ＮＯＲインタフェースロジック２
９はＮＯＲフラッシュメモリとメモリコントローラ及び
／またはシステムメモリの間でインタフェースするため
に、一般的に使用される回路である。フラッシュメモリ
がＮＯＲフラッシュメモリであれば、フラッシュメモリ
からの信号をＮＯＲインタフェース方式（当業者は“Ｒ
ＯＭインタフェース方式”という）に一致させるため
に、ＮＡＮＤインタフェースロジック２８は不要であ
る。ＮＯＲインタフェース方式はバイト／ワード単位の
アドレスに従って、メモリのランダムアクセスが可能な
データ伝送方式である。一方、ＮＡＮＤインタフェース
方式によるデータ伝送は、ランダムアクセスではなく、
ブロック単位のデータがブロックアドレス及びコマンド
によって伝送される。
【０００６】システム１０はＮＡＮＤインタフェース方
式を利用したＮＡＮＤインタフェースロジック２８を通
じてＮＡＮＤフラッシュメモリ１８のデータを内部イン
タフェースブロック１５に伝達し、ＮＯＲインタフェー
ス方式を利用したＮＯＲインタフェースロジック２９を
通じて前記データをシステムメモリ１９に伝達する。Ｎ
ＡＮＤフラッシュメモリ１８からデータをアクセスする
ために、ＮＡＮＤインタフェース方式とＮＯＲインタフ
ェース方式を経由しなければならないので、データアク
セス速度が低下する。さらに、そのような装置のシステ
ム性能は最適化することができない。その理由は、メモ
リコントローラによってフラッシュメモリ内に貯蔵され
たブーティングコードをアクセスするのに必要な時間が
システム性能の一つの測定要素になるからである。
式を利用したＮＡＮＤインタフェースロジック２８を通
じてＮＡＮＤフラッシュメモリ１８のデータを内部イン
タフェースブロック１５に伝達し、ＮＯＲインタフェー
ス方式を利用したＮＯＲインタフェースロジック２９を
通じて前記データをシステムメモリ１９に伝達する。Ｎ
ＡＮＤフラッシュメモリ１８からデータをアクセスする
ために、ＮＡＮＤインタフェース方式とＮＯＲインタフ
ェース方式を経由しなければならないので、データアク
セス速度が低下する。さらに、そのような装置のシステ
ム性能は最適化することができない。その理由は、メモ
リコントローラによってフラッシュメモリ内に貯蔵され
たブーティングコードをアクセスするのに必要な時間が
システム性能の一つの測定要素になるからである。
【０００７】さらに、ＮＡＮＤフラッシュメモリ１８の
すべてのデータが内部インタフェースブロック１５にロ
ードされなければならないし、ＮＡＮＤ及びＮＯＲイン
タフェースを全部支援するロジック回路が要求されるの
で、内部インタフェースブロック１５の大きさは大きく
なければならない。したがって、図１に示したようなシ
ステム１０の場合は、費用が増加し、性能が低下する。
すべてのデータが内部インタフェースブロック１５にロ
ードされなければならないし、ＮＡＮＤ及びＮＯＲイン
タフェースを全部支援するロジック回路が要求されるの
で、内部インタフェースブロック１５の大きさは大きく
なければならない。したがって、図１に示したようなシ
ステム１０の場合は、費用が増加し、性能が低下する。
【０００８】
【発明が解決しようとする課題】本発明の第１目的は、
向上したシステムの性能を有するシステムを提供するこ
とである。
向上したシステムの性能を有するシステムを提供するこ
とである。
【０００９】本発明の第２目的は、製造費用を低めるこ
とができるシステムを提供することである。
とができるシステムを提供することである。
【００１０】本発明の第３目的は、システムの性能を向
上させることができるシステムブーティング方法を提供
することである。
上させることができるシステムブーティング方法を提供
することである。
【００１１】本発明の第４目的は、製造費用を低めるこ
とができるシステムブーティング方法を提供することで
ある。
とができるシステムブーティング方法を提供することで
ある。
【００１２】
【課題を解決するための手段】ＣＰＵコア、システムメ
モリ、前記ＣＰＵコア及び前記システムメモリ間のデー
タ通信のためのインタフェースを有するシステムは少な
くともブートコードを貯蔵するＮＡＮＤフラッシュメモ
リと、前記ＮＡＮＤフラッシュメモリへの制御信号伝送
を制御し、前記ＮＡＮＤフラッシュメモリからのブート
コードを前記インタフェースを通じて受け入れるブート
ストラッパと、前記ＮＡＮＤフラッシュメモリからアク
セスされた前記ブートコードを貯蔵するＲＡＭとを含
み、システムブーティング動作は前記ＣＰＵコアによっ
て前記ＲＡＭから前記ブートコードを読み出す動作を含
む。望ましくは、前記ブートコードはシステム初期化プ
ログラムとコピー命令プログラムとを含む。
モリ、前記ＣＰＵコア及び前記システムメモリ間のデー
タ通信のためのインタフェースを有するシステムは少な
くともブートコードを貯蔵するＮＡＮＤフラッシュメモ
リと、前記ＮＡＮＤフラッシュメモリへの制御信号伝送
を制御し、前記ＮＡＮＤフラッシュメモリからのブート
コードを前記インタフェースを通じて受け入れるブート
ストラッパと、前記ＮＡＮＤフラッシュメモリからアク
セスされた前記ブートコードを貯蔵するＲＡＭとを含
み、システムブーティング動作は前記ＣＰＵコアによっ
て前記ＲＡＭから前記ブートコードを読み出す動作を含
む。望ましくは、前記ブートコードはシステム初期化プ
ログラムとコピー命令プログラムとを含む。
【００１３】本発明の一実施形態によれば、前記ブート
ストラッパは前記ＮＡＮＤフラッシュメモリをインタフ
ェースするためのＮＡＮＤインタフェースロジックを含
み、前記ブートコードを貯蔵するためのＲＡＭは前記ブ
ートストラッパ内に集積される。
ストラッパは前記ＮＡＮＤフラッシュメモリをインタフ
ェースするためのＮＡＮＤインタフェースロジックを含
み、前記ブートコードを貯蔵するためのＲＡＭは前記ブ
ートストラッパ内に集積される。
【００１４】他の実施形態において、前記ＲＡＭは前記
ブートストラッパの外部に位置する。
ブートストラッパの外部に位置する。
【００１５】前記システムは前記ブートコードが前記Ｒ
ＡＭに貯蔵されるまで前記ＣＰＵコアの動作を遅延させ
るディレーをさらに含む。前記ディレーは前記ブートス
トラッパで実現され、前記インタフェースはメモリコン
トローラで実現される。前記メモリコントローラはＮＡ
ＮＤインタフェース方式で前記ＮＡＮＤフラッシュメモ
リをインタフェースするためのＮＡＮＤインタフェース
ロジックを含む。
ＡＭに貯蔵されるまで前記ＣＰＵコアの動作を遅延させ
るディレーをさらに含む。前記ディレーは前記ブートス
トラッパで実現され、前記インタフェースはメモリコン
トローラで実現される。前記メモリコントローラはＮＡ
ＮＤインタフェース方式で前記ＮＡＮＤフラッシュメモ
リをインタフェースするためのＮＡＮＤインタフェース
ロジックを含む。
【００１６】本発明の他の実施形態によれば、前記ＲＡ
Ｍは第１ローカルバスを通じて前記ＣＰＵコアに連結さ
れたキャッシュメモリである。システムは前記ブートス
トラッパを前記キャッシュメモリに連結するためのラッ
パをさらに含む。第２ローカルバスは前記ブートストラ
ッパを前記キャッシュメモリに直接連結する。
Ｍは第１ローカルバスを通じて前記ＣＰＵコアに連結さ
れたキャッシュメモリである。システムは前記ブートス
トラッパを前記キャッシュメモリに連結するためのラッ
パをさらに含む。第２ローカルバスは前記ブートストラ
ッパを前記キャッシュメモリに直接連結する。
【００１７】前記システムは前記インタフェースとシス
テムバスを通じて前記ＮＡＮＤフラッシュメモリと前記
システムを制御するためにメモリコントローラをさらに
含み、前記インタフェースは前記メモリコントローラと
前記ブートストラッパによってシステムバスが同時にア
クセスされることを防止するための手段を含む。
テムバスを通じて前記ＮＡＮＤフラッシュメモリと前記
システムを制御するためにメモリコントローラをさらに
含み、前記インタフェースは前記メモリコントローラと
前記ブートストラッパによってシステムバスが同時にア
クセスされることを防止するための手段を含む。
【００１８】本発明の他の実施形態によれば、ＣＰＵコ
ア、システムメモリ、前記ＣＰＵコア及び前記システム
メモリ間のデータ通信のためのインタフェースを有する
システムは少なくともＯＳプログラムを貯蔵するＮＡＮ
Ｄフラッシュメモリと、前記ＮＡＮＤフラッシュメモリ
に貯蔵されたデータが前記システムメモリにコピーされ
るようにするコードを貯蔵するＲＡＭとを含む。望まし
くは、前記ＯＳプログラムは初期化時に、前記システム
メモリにコピーされ、前記ＣＰＵコアは前記システムメ
モリをアクセスすることによって、前記ＯＳプログラム
を実行する。
ア、システムメモリ、前記ＣＰＵコア及び前記システム
メモリ間のデータ通信のためのインタフェースを有する
システムは少なくともＯＳプログラムを貯蔵するＮＡＮ
Ｄフラッシュメモリと、前記ＮＡＮＤフラッシュメモリ
に貯蔵されたデータが前記システムメモリにコピーされ
るようにするコードを貯蔵するＲＡＭとを含む。望まし
くは、前記ＯＳプログラムは初期化時に、前記システム
メモリにコピーされ、前記ＣＰＵコアは前記システムメ
モリをアクセスすることによって、前記ＯＳプログラム
を実行する。
【００１９】また他の実施形態によれば、ＣＰＵコア、
システムメモリ、前記ＣＰＵコア及び前記システムメモ
リ間のデータ通信のためのインタフェースを有するシス
テムは少なくともブートコードを貯蔵するＮＡＮＤフラ
ッシュメモリと、システムバスを通じて前記ＮＡＮＤフ
ラッシュメモリに連結され、前記ＮＡＮＤフラッシュメ
モリから前記ブートコードを受け入れるブートストラッ
パとを含み、前記ブートストラッパは前記ブートコード
を貯蔵するためにＲＡＭを含み、システムブーティング
動作は前記ＣＰＵコアによって前記ＲＡＭから前記ブー
トコードを読み出す動作を含む。
システムメモリ、前記ＣＰＵコア及び前記システムメモ
リ間のデータ通信のためのインタフェースを有するシス
テムは少なくともブートコードを貯蔵するＮＡＮＤフラ
ッシュメモリと、システムバスを通じて前記ＮＡＮＤフ
ラッシュメモリに連結され、前記ＮＡＮＤフラッシュメ
モリから前記ブートコードを受け入れるブートストラッ
パとを含み、前記ブートストラッパは前記ブートコード
を貯蔵するためにＲＡＭを含み、システムブーティング
動作は前記ＣＰＵコアによって前記ＲＡＭから前記ブー
トコードを読み出す動作を含む。
【００２０】本発明の他の特徴において、ＣＰＵコア、
システムメモリ、前記ＣＰＵコア及び前記システムメモ
リ間のデータ通信のためのインタフェースを有するシス
テムは少なくともＯＳプログラムを貯蔵するＮＡＮＤフ
ラッシュメモリと、初期化パラメータを設定するための
複数の連結ピンと、システム初期化信号の入力時に、前
記ＯＳプログラムを前記システムメモリにコピーされる
ようにするコピーロック回路とを含み、前記ＣＰＵコア
は前記システムメモリをアクセスすることによって、前
記ＯＳプログラムを実行し、システムブーティング動作
は前記ＣＰＵコアによって前記ＲＡＭからブートコード
を読み出す動作を含む。
システムメモリ、前記ＣＰＵコア及び前記システムメモ
リ間のデータ通信のためのインタフェースを有するシス
テムは少なくともＯＳプログラムを貯蔵するＮＡＮＤフ
ラッシュメモリと、初期化パラメータを設定するための
複数の連結ピンと、システム初期化信号の入力時に、前
記ＯＳプログラムを前記システムメモリにコピーされる
ようにするコピーロック回路とを含み、前記ＣＰＵコア
は前記システムメモリをアクセスすることによって、前
記ＯＳプログラムを実行し、システムブーティング動作
は前記ＣＰＵコアによって前記ＲＡＭからブートコード
を読み出す動作を含む。
【００２１】本発明のまた他の特徴において、ＣＰＵコ
ア、システムメモリ、前記ＣＰＵコア及びシステムメモ
リ間のデータ通信のためのインタフェースを有するシス
テムは少なくともブートコードを貯蔵するフラッシュメ
モリと、前記フラッシュメモリへの制御信号伝送を制御
し、前記インタフェースを通じて前記フラッシュメモリ
から前記ブートコードを受け入れるブートストラッパ
と、前記フラッシュメモリを選択的に制御する第１及び
第２メモリコントローラと、フラッシュメモリの種類に
従って前記第１及び第２メモリコントローラのうち一つ
の動作を選択する選択器とを含む。
ア、システムメモリ、前記ＣＰＵコア及びシステムメモ
リ間のデータ通信のためのインタフェースを有するシス
テムは少なくともブートコードを貯蔵するフラッシュメ
モリと、前記フラッシュメモリへの制御信号伝送を制御
し、前記インタフェースを通じて前記フラッシュメモリ
から前記ブートコードを受け入れるブートストラッパ
と、前記フラッシュメモリを選択的に制御する第１及び
第２メモリコントローラと、フラッシュメモリの種類に
従って前記第１及び第２メモリコントローラのうち一つ
の動作を選択する選択器とを含む。
【００２２】前記フラッシュメモリはＮＯＲ及びＮＡＮ
Ｄフラッシュメモリのうち一つである。前記第１メモリ
コントローラはＮＯＲインタフェースロジックを含み、
前記第２メモリコントローラはＮＡＮＤインタフェース
ロジックを含む。
Ｄフラッシュメモリのうち一つである。前記第１メモリ
コントローラはＮＯＲインタフェースロジックを含み、
前記第２メモリコントローラはＮＡＮＤインタフェース
ロジックを含む。
【００２３】前記システムは、前記フラッシュメモリか
ら入力された前記ブートコードを貯蔵するＲＡＭをさら
に含むことが望ましい。前記選択器は前記第１及び第２
メモリコントローラのうち一つの動作を選択するための
選択ピンを含む。
ら入力された前記ブートコードを貯蔵するＲＡＭをさら
に含むことが望ましい。前記選択器は前記第１及び第２
メモリコントローラのうち一つの動作を選択するための
選択ピンを含む。
【００２４】ＣＰＵコア、システムメモリ、及びメモリ
コントローラを有するコンピューティング装置を駆動す
る方法は、ＮＡＮＤフラッシュメモリにブートコードを
予め貯蔵する段階と、システム初期化信号を受け入れる
段階と、前記ブートコードを前記ＮＡＮＤフラッシュメ
モリからＲＡＭに伝達する段階と、前記ＣＰＵコアが前
記ＲＡＭに貯蔵された前記ブートコードを実行させる段
階とを含む。
コントローラを有するコンピューティング装置を駆動す
る方法は、ＮＡＮＤフラッシュメモリにブートコードを
予め貯蔵する段階と、システム初期化信号を受け入れる
段階と、前記ブートコードを前記ＮＡＮＤフラッシュメ
モリからＲＡＭに伝達する段階と、前記ＣＰＵコアが前
記ＲＡＭに貯蔵された前記ブートコードを実行させる段
階とを含む。
【００２５】このような駆動方法は、前記システム初期
化信号の入力時に、前記ブートコードを前記ＮＡＮＤフ
ラッシュメモリから前記ＲＡＭに伝達する段階が完了さ
れるまで前記ＣＰＵコアの実行をホールドさせる段階を
さらに含む。
化信号の入力時に、前記ブートコードを前記ＮＡＮＤフ
ラッシュメモリから前記ＲＡＭに伝達する段階が完了さ
れるまで前記ＣＰＵコアの実行をホールドさせる段階を
さらに含む。
【００２６】
【発明の実施の形態】本発明の実施形態によるＮＡＮＤ
フラッシュメモリを利用したシステムが図２に示されて
いる。
フラッシュメモリを利用したシステムが図２に示されて
いる。
【００２７】図２を参照すれば、コンピューティングシ
ステム２０はコントローラ２１、システムバス１７、Ｎ
ＡＮＤフラッシュメモリ１８及びシステムメモリ１９を
含む。コンピューティングシステム２０はＰＤＡ、パー
ムコンピューター、ラップトップ、パーソナルコンピュ
ーターまたはシステム初期化プログラム（一般的に、ブ
ートコードという）によってブーティングされるような
システムのコンピューティング装置の必須的な構成を含
む。
ステム２０はコントローラ２１、システムバス１７、Ｎ
ＡＮＤフラッシュメモリ１８及びシステムメモリ１９を
含む。コンピューティングシステム２０はＰＤＡ、パー
ムコンピューター、ラップトップ、パーソナルコンピュ
ーターまたはシステム初期化プログラム（一般的に、ブ
ートコードという）によってブーティングされるような
システムのコンピューティング装置の必須的な構成を含
む。
【００２８】コントローラ２１はＣＰＵコア１２、内部
システムバス１３、メモリコントローラ１４、ブートス
トラッパ２５及びインタフェース２７を含む。コントロ
ーラ２１は単一の半導体チップに実現することができ、
一般的に、システムメモリ１７に連結されたＮＡＮＤフ
ラッシュメモリ１８とシステムメモリ１９のようなどの
ようなメモリを制御して管理する。
システムバス１３、メモリコントローラ１４、ブートス
トラッパ２５及びインタフェース２７を含む。コントロ
ーラ２１は単一の半導体チップに実現することができ、
一般的に、システムメモリ１７に連結されたＮＡＮＤフ
ラッシュメモリ１８とシステムメモリ１９のようなどの
ようなメモリを制御して管理する。
【００２９】システムバス１７はコントローラ２１、Ｎ
ＡＮＤフラッシュメモリ１８及びシステムメモリ１９の
データ伝送のために使用される。
ＡＮＤフラッシュメモリ１８及びシステムメモリ１９の
データ伝送のために使用される。
【００３０】ＮＡＮＤフラッシュメモリ１８はシステム
２０をブーティングするためのブートコードを貯蔵し、
オペレーティングシステム（以下、ＯＳという）及び他
のプログラムまたはデータをさらに貯蔵することができ
る。ＯＳはＭＳ−ＤＯＳ（登録商標）またはＷＩＮＤＯ
ＷＳ（登録商標）である。これはブーティングまたは初
期化過程の後に、システム２０を動作するためのコント
ローラ２１によって実行される。ＮＡＮＤフラッシュメ
モリ１８に貯蔵されたデータは使用者の要求を基づいて
ユーザ貯蔵装置の構成コードと、どのように応用プログ
ラムを利用するかを示すソフトウェアコードであり得
る。
２０をブーティングするためのブートコードを貯蔵し、
オペレーティングシステム（以下、ＯＳという）及び他
のプログラムまたはデータをさらに貯蔵することができ
る。ＯＳはＭＳ−ＤＯＳ（登録商標）またはＷＩＮＤＯ
ＷＳ（登録商標）である。これはブーティングまたは初
期化過程の後に、システム２０を動作するためのコント
ローラ２１によって実行される。ＮＡＮＤフラッシュメ
モリ１８に貯蔵されたデータは使用者の要求を基づいて
ユーザ貯蔵装置の構成コードと、どのように応用プログ
ラムを利用するかを示すソフトウェアコードであり得
る。
【００３１】望ましくは、システムメモリ１９はＤＲＡ
Ｍであり、これはデータ、命令及びそのようなことを貯
蔵するメインメモリとして動作する。
Ｍであり、これはデータ、命令及びそのようなことを貯
蔵するメインメモリとして動作する。
【００３２】ＣＰＵコア１２はＯＳと応用及び動作プロ
グラムを実行する。内部システムバス１３はＣＰＵコア
１２に、そしてそれからのデータを伝達し、メモリコン
トローラ１４とブートストラッパ２５との間でデータを
伝達する。
グラムを実行する。内部システムバス１３はＣＰＵコア
１２に、そしてそれからのデータを伝達し、メモリコン
トローラ１４とブートストラッパ２５との間でデータを
伝達する。
【００３３】本発明の実施形態によれば、ブートコード
は初期化の以前にＮＡＮＤフラッシュメモリにまず貯蔵
される。初期化動作によれば、ＮＡＮＤフラッシュメモ
リ１８に貯蔵されたブートコードはブートストラッパ２
５内の内部ＲＡＭ２６に伝達される。ブートコードの伝
達が完了された後に、システムの初期化コード及びコピ
ーループ命令コードを含むブートコードはＣＰＵコア１
２によって実行される。システム初期化コードが実行さ
れる時に、コントローラ２１、システムメモリ１９及び
周辺装置が初期化される。コピーループ命令コードはＯ
Ｓまたは他の貯蔵されたデータがシステムメモリ１９に
ロードされるようにする。ＯＳまたは任意の時間にＮＡ
ＮＤフラッシュメモリから内部ＲＡＭ２６にロードされ
た他のデータの大きさはブートコードによって指定され
た値に従って決められるか、ブートストラッパ２５内の
ハードウェアロジックによって決定される。ＮＯＲ及び
ＮＡＮＤインタフェースロジック（図１参照）と比較す
れば、ブートストラッパ２５が一つのＮＡＮＤインタフ
ェースロジックのみを含むので、ブートストラッパ２５
は図１のインタフェースブロック１５と比較して大きさ
が小さい。さらに、内部ＲＡＭ２６がブートコードのみ
を貯蔵するので、ブートストラッパ２５はＮＡＮＤフラ
ッシュメモリ１８のすべてのデータを貯蔵するインタフ
ェースブロック１５と比較する時に、さらに小さい容量
を有する。したがって、本発明によるシステム２０の価
格は図１のシステムのそれよりさらに低い。
は初期化の以前にＮＡＮＤフラッシュメモリにまず貯蔵
される。初期化動作によれば、ＮＡＮＤフラッシュメモ
リ１８に貯蔵されたブートコードはブートストラッパ２
５内の内部ＲＡＭ２６に伝達される。ブートコードの伝
達が完了された後に、システムの初期化コード及びコピ
ーループ命令コードを含むブートコードはＣＰＵコア１
２によって実行される。システム初期化コードが実行さ
れる時に、コントローラ２１、システムメモリ１９及び
周辺装置が初期化される。コピーループ命令コードはＯ
Ｓまたは他の貯蔵されたデータがシステムメモリ１９に
ロードされるようにする。ＯＳまたは任意の時間にＮＡ
ＮＤフラッシュメモリから内部ＲＡＭ２６にロードされ
た他のデータの大きさはブートコードによって指定され
た値に従って決められるか、ブートストラッパ２５内の
ハードウェアロジックによって決定される。ＮＯＲ及び
ＮＡＮＤインタフェースロジック（図１参照）と比較す
れば、ブートストラッパ２５が一つのＮＡＮＤインタフ
ェースロジックのみを含むので、ブートストラッパ２５
は図１のインタフェースブロック１５と比較して大きさ
が小さい。さらに、内部ＲＡＭ２６がブートコードのみ
を貯蔵するので、ブートストラッパ２５はＮＡＮＤフラ
ッシュメモリ１８のすべてのデータを貯蔵するインタフ
ェースブロック１５と比較する時に、さらに小さい容量
を有する。したがって、本発明によるシステム２０の価
格は図１のシステムのそれよりさらに低い。
【００３４】メモリコントローラ１４はメモリ動作を制
御して管理し、メモリ動作はＮＡＮＤフラッシュメモリ
１８に貯蔵されたＯＳまたはデータをシステムバス１７
を通じてシステムメモリ１９に貯蔵する動作と、システ
ムメモリ１９からデータを読み出す動作を含む。そのよ
うな動作において、メモリコントローラ１４はＮＡＮＤ
フラッシュメモリ１８とシステムメモリ１９との間のメ
モリマッピング動作を実行する。
御して管理し、メモリ動作はＮＡＮＤフラッシュメモリ
１８に貯蔵されたＯＳまたはデータをシステムバス１７
を通じてシステムメモリ１９に貯蔵する動作と、システ
ムメモリ１９からデータを読み出す動作を含む。そのよ
うな動作において、メモリコントローラ１４はＮＡＮＤ
フラッシュメモリ１８とシステムメモリ１９との間のメ
モリマッピング動作を実行する。
【００３５】次に、図２に示したシステム２０の動作を
説明する。システム２０がＯＮする時に、ブートストラ
ッパ２５はシステム初期化信号（例えば、パワーアップ
信号とシステムリセット信号）を受け入れ、ＮＡＮＤフ
ラッシュメモリ１８に貯蔵されたブートコードをシステ
ムメモリ１９に伝達する。ブートコードが内部ＲＡＭ２
６に伝送される間、ブートストラッパ２５はＣＰＵ１２
の動作をホールドするための制御信号を発生する。ブー
トコードの伝送が完了された後に、制御信号はリセット
され、ＣＰＵコア１２は活性化されてポストブーティン
グ（ｐｏｓｔ−ｂｏｏｔｉｎｇ ｏｐｅｒａｔｉｏｎ）
動作を実行する。
説明する。システム２０がＯＮする時に、ブートストラ
ッパ２５はシステム初期化信号（例えば、パワーアップ
信号とシステムリセット信号）を受け入れ、ＮＡＮＤフ
ラッシュメモリ１８に貯蔵されたブートコードをシステ
ムメモリ１９に伝達する。ブートコードが内部ＲＡＭ２
６に伝送される間、ブートストラッパ２５はＣＰＵ１２
の動作をホールドするための制御信号を発生する。ブー
トコードの伝送が完了された後に、制御信号はリセット
され、ＣＰＵコア１２は活性化されてポストブーティン
グ（ｐｏｓｔ−ｂｏｏｔｉｎｇ ｏｐｅｒａｔｉｏｎ）
動作を実行する。
【００３６】また、ＣＰＵコア１２の動作をホールドす
るために、コントローラ２１内にディレー（図示せず）
が使用される。例えば、システム初期化信号（例えば、
パワーアップ信号とシステムリセット信号）はＣＰＵコ
ア１２に連結されたブートストラッパ２５とディレーに
同時に印加される。ブートコードがＮＡＮＤフラッシュ
メモリ１８から内部ＲＡＭ２６に伝達された後までシス
テム初期化信号の到達時間が遅延される。ディレーは遅
延回路によって、またはソフトウェアによって実現され
る。ディレーはブートコード伝送に必要な時間と同一の
時間だけ、またはそれより若干長く遅延させるように設
定される。
るために、コントローラ２１内にディレー（図示せず）
が使用される。例えば、システム初期化信号（例えば、
パワーアップ信号とシステムリセット信号）はＣＰＵコ
ア１２に連結されたブートストラッパ２５とディレーに
同時に印加される。ブートコードがＮＡＮＤフラッシュ
メモリ１８から内部ＲＡＭ２６に伝達された後までシス
テム初期化信号の到達時間が遅延される。ディレーは遅
延回路によって、またはソフトウェアによって実現され
る。ディレーはブートコード伝送に必要な時間と同一の
時間だけ、またはそれより若干長く遅延させるように設
定される。
【００３７】ＣＰＵコア１２の活性化によって、内部Ｒ
ＡＭ２６に貯蔵されたブートコードが実行される。ブー
トコード内のシステム初期化コードを実行することによ
って、システム２０のハードウェアが初期化される。ブ
ートコードのコピーループ命令コードを実行することに
よって、ＣＰＵコア１２はＮＡＮＤフラッシュメモリ内
に貯蔵されたＯＳのようなプログラムまたは他のデータ
を読み出す。望ましくは、これはインタフェース２７と
ブートストラッパ２５のＮＡＮＤインタフェースロジッ
ク２８を通じてページ単位に実行される。以後、ＣＰＵ
コア１２は読み出されたデータまたはＯＳのようなプロ
グラムをメモリコントローラ１４とインタフェース２７
を通じてシステムメモリ１９にコピーする。コピー動作
が完了した後に、ＯＳが実行される。したがって、ブー
ティング過程が完了した時に、システム２０はシステム
メモリ１９からのＯＳによって駆動される。
ＡＭ２６に貯蔵されたブートコードが実行される。ブー
トコード内のシステム初期化コードを実行することによ
って、システム２０のハードウェアが初期化される。ブ
ートコードのコピーループ命令コードを実行することに
よって、ＣＰＵコア１２はＮＡＮＤフラッシュメモリ内
に貯蔵されたＯＳのようなプログラムまたは他のデータ
を読み出す。望ましくは、これはインタフェース２７と
ブートストラッパ２５のＮＡＮＤインタフェースロジッ
ク２８を通じてページ単位に実行される。以後、ＣＰＵ
コア１２は読み出されたデータまたはＯＳのようなプロ
グラムをメモリコントローラ１４とインタフェース２７
を通じてシステムメモリ１９にコピーする。コピー動作
が完了した後に、ＯＳが実行される。したがって、ブー
ティング過程が完了した時に、システム２０はシステム
メモリ１９からのＯＳによって駆動される。
【００３８】本発明の実施形態によれば、ＮＡＮＤフラ
ッシュメモリ１８内に貯蔵されたブートコードを内部Ｒ
ＡＭ２６にコピーし、その次に、ＯＳをシステムメモリ
１９に伝達することによって、実行されるブーティング
動作は単一のＮＡＮＤインタフェースを通じて行われ
る。図１のシステムで示したように、二段インタフェー
ス方式（すなわち、ＮＡＮＤインタフェース方式とＮＯ
Ｒインタフェース方式）と比較する時に、ブーティング
速度をより速く実現することができる。
ッシュメモリ１８内に貯蔵されたブートコードを内部Ｒ
ＡＭ２６にコピーし、その次に、ＯＳをシステムメモリ
１９に伝達することによって、実行されるブーティング
動作は単一のＮＡＮＤインタフェースを通じて行われ
る。図１のシステムで示したように、二段インタフェー
ス方式（すなわち、ＮＡＮＤインタフェース方式とＮＯ
Ｒインタフェース方式）と比較する時に、ブーティング
速度をより速く実現することができる。
【００３９】ＮＡＮＤフラッシュメモリ内に貯蔵された
ブートコードをブートストラッパ２５によって読み出
し、読み出されたブートコードを内部ＲＡＭ２６に伝達
する動作は図２及び図３に基づいて以下詳細に説明され
る。図３は本発明の望ましい実施形態によるＮＡＮＤフ
ラッシュメモリからブートコードを読み出す時のタイミ
ング図を示す。
ブートコードをブートストラッパ２５によって読み出
し、読み出されたブートコードを内部ＲＡＭ２６に伝達
する動作は図２及び図３に基づいて以下詳細に説明され
る。図３は本発明の望ましい実施形態によるＮＡＮＤフ
ラッシュメモリからブートコードを読み出す時のタイミ
ング図を示す。
【００４０】ブートストラッパ２５はシステム初期化信
号に応答してＮＡＮＤフラッシュメモリに貯蔵されたブ
ートコードを読み出すための制御信号（例えば、ＣＬ
Ｅ、ＡＬＥ、ＣＥ、ＷＥ、ＲＥ及びＲ／Ｂ）を出力す
る。読み出し命令はアドレスａｄ０、ａｄ１、ａｄ２と
共に‘００ｈ’で生成される。システム初期化信号はパ
ワーアップ信号（システムのパワーアップ時に生成され
る）、システムリセット信号、または再リセット信号を
含む。
号に応答してＮＡＮＤフラッシュメモリに貯蔵されたブ
ートコードを読み出すための制御信号（例えば、ＣＬ
Ｅ、ＡＬＥ、ＣＥ、ＷＥ、ＲＥ及びＲ／Ｂ）を出力す
る。読み出し命令はアドレスａｄ０、ａｄ１、ａｄ２と
共に‘００ｈ’で生成される。システム初期化信号はパ
ワーアップ信号（システムのパワーアップ時に生成され
る）、システムリセット信号、または再リセット信号を
含む。
【００４１】命令ラッチイネーブル信号ＣＬＥは所定の
命令がＮＡＮＤフラッシュメモリ１８に入力される時に
活性化される。アドレスラッチイネーブル信号ＡＬＥは
所定のアドレスがＮＡＮＤフラッシュメモリ１８に入力
される時に活性化される。
命令がＮＡＮＤフラッシュメモリ１８に入力される時に
活性化される。アドレスラッチイネーブル信号ＡＬＥは
所定のアドレスがＮＡＮＤフラッシュメモリ１８に入力
される時に活性化される。
【００４２】ＮＡＮＤフラッシュメモリ１８は命令ラッ
チイネーブル信号ＣＬＥ、チップイネーブル信号ＣＥ
＃、及び書き込みイネーブル信号ＷＥ＃の活性化に応答
してシステムバス１７を通じて読み出し命令００ｈを受
け入れる。ここで、“＃”はアクティブロー状態を意味
する。
チイネーブル信号ＣＬＥ、チップイネーブル信号ＣＥ
＃、及び書き込みイネーブル信号ＷＥ＃の活性化に応答
してシステムバス１７を通じて読み出し命令００ｈを受
け入れる。ここで、“＃”はアクティブロー状態を意味
する。
【００４３】ＮＡＮＤフラッシュメモリ１８はアドレス
ラッチイネーブル信号ＡＬＥ、チップイネーブル信号Ｃ
Ｅ＃及び書き込みイネーブル信号ＷＥ＃の活性化に応答
してシステムバス１７を通じてアドレスを受け入れる。
生成されたアドレスの数はＮＡＮＤフラッシュメモリア
ドレスステップ選択信号に従って設定される。
ラッチイネーブル信号ＡＬＥ、チップイネーブル信号Ｃ
Ｅ＃及び書き込みイネーブル信号ＷＥ＃の活性化に応答
してシステムバス１７を通じてアドレスを受け入れる。
生成されたアドレスの数はＮＡＮＤフラッシュメモリア
ドレスステップ選択信号に従って設定される。
【００４４】本発明の実施形態によれば、ＮＡＮＤフラ
ッシュメモリ１８の三段アドレス入力動作が図３に示さ
れているが、アドレス入力過程が図３に示したことに制
限されないことは、この分野の当業者に容易に理解する
ことができる。ＮＡＮＤフラッシュメモリアドレスステ
ップ選択信号に従って三段またはそれより多い段階から
なったアドレス入力過程が使用される。
ッシュメモリ１８の三段アドレス入力動作が図３に示さ
れているが、アドレス入力過程が図３に示したことに制
限されないことは、この分野の当業者に容易に理解する
ことができる。ＮＡＮＤフラッシュメモリアドレスステ
ップ選択信号に従って三段またはそれより多い段階から
なったアドレス入力過程が使用される。
【００４５】本発明によれば、ブートストラッパ２５は
ＮＡＮＤフラッシュメモリ１８に貯蔵されたブートコー
ドを読み出すための読み出し命令００ｈを発生し、その
次に、アドレスａｄ０、ａｄ１、ａｄ２を発生する。貯
蔵されたブートコードは読み出し命令００ｈとアドレス
ａｄ０、ａｄ１、ａｄ２に従ってページ単位に読み出さ
れる。読み出されたデータはＮＡＮＤフラッシュメモリ
１８の内部バッファ（図示せず）に一時的に貯蔵され
る。
ＮＡＮＤフラッシュメモリ１８に貯蔵されたブートコー
ドを読み出すための読み出し命令００ｈを発生し、その
次に、アドレスａｄ０、ａｄ１、ａｄ２を発生する。貯
蔵されたブートコードは読み出し命令００ｈとアドレス
ａｄ０、ａｄ１、ａｄ２に従ってページ単位に読み出さ
れる。読み出されたデータはＮＡＮＤフラッシュメモリ
１８の内部バッファ（図示せず）に一時的に貯蔵され
る。
【００４６】制御信号Ｒ／Ｂ＃の活性化（‘ロー’）状
態時に、データ（例えば、ブートコード）を内部バッフ
ァにコピーする動作が完了する。制御信号Ｒ／Ｂ＃の非
活性化（‘ハイ’）状態時に、データ（ブートコード：
ここで、Ｄ０、Ｄ１、Ｄ２、Ｄ３）のコピー動作は完了
しない。読み出しイネーブル信号ＲＥ＃の活性化時に、
内部バッファに貯蔵されたデータＤ０、Ｄ１、Ｄ２、Ｄ
３はシステムバス１７に伝達される。以後、システムバ
ス１７上のデータＤ０、Ｄ１、Ｄ２、Ｄ３は内部ＲＡＭ
２６に伝達される。
態時に、データ（例えば、ブートコード）を内部バッフ
ァにコピーする動作が完了する。制御信号Ｒ／Ｂ＃の非
活性化（‘ハイ’）状態時に、データ（ブートコード：
ここで、Ｄ０、Ｄ１、Ｄ２、Ｄ３）のコピー動作は完了
しない。読み出しイネーブル信号ＲＥ＃の活性化時に、
内部バッファに貯蔵されたデータＤ０、Ｄ１、Ｄ２、Ｄ
３はシステムバス１７に伝達される。以後、システムバ
ス１７上のデータＤ０、Ｄ１、Ｄ２、Ｄ３は内部ＲＡＭ
２６に伝達される。
【００４７】本発明の望ましい実施形態によれば、ブー
トストラッパ２５はシステム初期化信号に応答してＣＰ
Ｕコア１２の動作をホールド、または遅延させ、同時
に、ＮＡＮＤインタフェースロジック２８とインタフェ
ース２７を通じてＮＡＮＤフラッシュメモリ１８に制御
信号ＣＥ＃、ＣＬＥ、ＡＬＥ、ＷＥ＃、ＲＥ＃、Ｒ／Ｂ
＃を出力する。ＮＡＮＤフラッシュメモリ１８から読み
出されたデータはＣＥ＃、ＣＬＥ、ＡＬＥ、ＷＥ＃、Ｒ
Ｅ＃及びＲ／Ｂ＃のような制御信号に応答してＮＡＮＤ
インタフェースロジック２８とインタフェース２７を通
じてブートストラッパ２５に伝達される。ブートストラ
ッパ２５はブートコードを内部ＲＡＭ２６に貯蔵し、Ｃ
ＰＵコア１２のホールド状態を解除する。または、ＣＰ
Ｕコア１２は内部ＲＡＭ２６にブートコードを貯蔵する
のに必要な時間よりさらに長い時間、遅延される。ディ
レーは調節可能なタイマでる。したがって、ＣＰＵコア
１２がホールド状態に維持される間、ＮＡＮＤフラッシ
ュメモリ１８に貯蔵されたブートコードは内部ＲＡＭ２
６に伝達される。
トストラッパ２５はシステム初期化信号に応答してＣＰ
Ｕコア１２の動作をホールド、または遅延させ、同時
に、ＮＡＮＤインタフェースロジック２８とインタフェ
ース２７を通じてＮＡＮＤフラッシュメモリ１８に制御
信号ＣＥ＃、ＣＬＥ、ＡＬＥ、ＷＥ＃、ＲＥ＃、Ｒ／Ｂ
＃を出力する。ＮＡＮＤフラッシュメモリ１８から読み
出されたデータはＣＥ＃、ＣＬＥ、ＡＬＥ、ＷＥ＃、Ｒ
Ｅ＃及びＲ／Ｂ＃のような制御信号に応答してＮＡＮＤ
インタフェースロジック２８とインタフェース２７を通
じてブートストラッパ２５に伝達される。ブートストラ
ッパ２５はブートコードを内部ＲＡＭ２６に貯蔵し、Ｃ
ＰＵコア１２のホールド状態を解除する。または、ＣＰ
Ｕコア１２は内部ＲＡＭ２６にブートコードを貯蔵する
のに必要な時間よりさらに長い時間、遅延される。ディ
レーは調節可能なタイマでる。したがって、ＣＰＵコア
１２がホールド状態に維持される間、ＮＡＮＤフラッシ
ュメモリ１８に貯蔵されたブートコードは内部ＲＡＭ２
６に伝達される。
【００４８】以後、内部ＲＡＭ２６にロードされたブー
トコード内のシステム初期化コードを実行することによ
って、システム２０のハードウェアが初期化される。ブ
ートコード内のコピーループ命令コードを実行すること
によって、ＣＰＵコア２は、メモリコントローラ１４と
インタフェース２７を通じてＮＡＮＤフラッシュメモリ
１８からシステムメモリ１９にＯＳが伝送されるように
することが望ましい。インタフェース２７内のマルチプ
レクシングまたはデータ選択回路（図示せず）はメモリ
バス１７へのアクセスをマルチプレクシングし、その結
果、メモリコントローラ１４とブートストラッパ２５が
同時にシステムバス１７をアクセスすることを防止する
ことができる。
トコード内のシステム初期化コードを実行することによ
って、システム２０のハードウェアが初期化される。ブ
ートコード内のコピーループ命令コードを実行すること
によって、ＣＰＵコア２は、メモリコントローラ１４と
インタフェース２７を通じてＮＡＮＤフラッシュメモリ
１８からシステムメモリ１９にＯＳが伝送されるように
することが望ましい。インタフェース２７内のマルチプ
レクシングまたはデータ選択回路（図示せず）はメモリ
バス１７へのアクセスをマルチプレクシングし、その結
果、メモリコントローラ１４とブートストラッパ２５が
同時にシステムバス１７をアクセスすることを防止する
ことができる。
【００４９】システムメモリ１９へのＯＳ伝送が完了さ
れた後に、システムメモリ１９からのＯＳが実行され、
システム２０はＯＳによって駆動される。
れた後に、システムメモリ１９からのＯＳが実行され、
システム２０はＯＳによって駆動される。
【００５０】本発明によるＮＡＮＤフラッシュメモリを
利用したブートシステムの第２実施形態が図４に示され
ている。この実施形態によれば、内部ＲＡＭ３３はブー
トストラッパ３２の外部に配置される。ブートストラッ
パ３２から内部ＲＡＭ３３へのアクセスは内部システム
バス１３を通じて行われることが望ましい。それと異な
り、ＮＡＮＤフラッシュメモリ１８からのデータ伝送動
作は先の説明と同一である。
利用したブートシステムの第２実施形態が図４に示され
ている。この実施形態によれば、内部ＲＡＭ３３はブー
トストラッパ３２の外部に配置される。ブートストラッ
パ３２から内部ＲＡＭ３３へのアクセスは内部システム
バス１３を通じて行われることが望ましい。それと異な
り、ＮＡＮＤフラッシュメモリ１８からのデータ伝送動
作は先の説明と同一である。
【００５１】本発明によるＮＡＮＤフラッシュメモリを
利用したブートシステムの第３実施形態が図５に示され
ている。この実施形態によれば、ブートストラッパ３２
から内部ＲＡＭ３３へのアクセスはバス３４を通じて行
われることが望ましい。これと異なり、ＮＡＮＤフラッ
シュメモリ１８からのデータ伝送動作は先の説明と同一
である。内部ＲＡＭ３４へのローディング動作のため
に、バス３４を使用することによって、ＮＡＮＤフラッ
シュメモリ１８からブートコードを伝達するのに必要な
時間が減り、その結果、システム性能が向上することが
できる。
利用したブートシステムの第３実施形態が図５に示され
ている。この実施形態によれば、ブートストラッパ３２
から内部ＲＡＭ３３へのアクセスはバス３４を通じて行
われることが望ましい。これと異なり、ＮＡＮＤフラッ
シュメモリ１８からのデータ伝送動作は先の説明と同一
である。内部ＲＡＭ３４へのローディング動作のため
に、バス３４を使用することによって、ＮＡＮＤフラッ
シュメモリ１８からブートコードを伝達するのに必要な
時間が減り、その結果、システム性能が向上することが
できる。
【００５２】本発明によるＮＡＮＤフラッシュメモリを
利用したブートシステムの第４実施形態が図６に示され
ている。図６のシステム５０はコントローラ５１、ＮＡ
ＮＤフラッシュメモリ１８、システムバス１７及びシス
テムメモリ１９を含む。
利用したブートシステムの第４実施形態が図６に示され
ている。図６のシステム５０はコントローラ５１、ＮＡ
ＮＤフラッシュメモリ１８、システムバス１７及びシス
テムメモリ１９を含む。
【００５３】コントローラ５１はブートストラッパ５
２、ＣＰＵコア１２、内部システムバス１３、内部ＲＡ
Ｍ及びメモリコントローラ５４を含み、メモリコントロ
ーラ５４はＮＡＮＤインタフェースロジック２８を有す
る。図６に示したように、内部ＲＡＭ５３はブートスト
ラッパ５２内に位置するが、図４及び図５に示したよう
に、ブートストラッパ５２の外部に配置される。この実
施形態によれば、メモリコントローラ５４はシステムメ
モリ１９を制御し、ＮＡＮＤフラッシュメモリ１８を直
接アクセスするのに使用される。したがって、この実施
形態によるメモリコントローラ５４は図２に示したイン
タフェース２７によって、以前に実行した機能を実行す
ることができる。
２、ＣＰＵコア１２、内部システムバス１３、内部ＲＡ
Ｍ及びメモリコントローラ５４を含み、メモリコントロ
ーラ５４はＮＡＮＤインタフェースロジック２８を有す
る。図６に示したように、内部ＲＡＭ５３はブートスト
ラッパ５２内に位置するが、図４及び図５に示したよう
に、ブートストラッパ５２の外部に配置される。この実
施形態によれば、メモリコントローラ５４はシステムメ
モリ１９を制御し、ＮＡＮＤフラッシュメモリ１８を直
接アクセスするのに使用される。したがって、この実施
形態によるメモリコントローラ５４は図２に示したイン
タフェース２７によって、以前に実行した機能を実行す
ることができる。
【００５４】ブートストラッパ５２はシステム初期化信
号に応答してＣＰＵコア１２の動作をホールドし、同時
に、ＮＡＮＤインタフェースロジック２８によるＮＡＮ
Ｄインタフェース方式を使用して内部システムバス１３
を通じてＮＡＮＤフラッシュメモリ１８に貯蔵されたブ
ートコードを読み出す。以後、ブートストラッパ５２は
読み出されたブートコードを内部ＲＡＭ５３にロードす
る。システム初期化信号はパワーオン信号またはリセッ
ト信号に応答して生成された信号である。
号に応答してＣＰＵコア１２の動作をホールドし、同時
に、ＮＡＮＤインタフェースロジック２８によるＮＡＮ
Ｄインタフェース方式を使用して内部システムバス１３
を通じてＮＡＮＤフラッシュメモリ１８に貯蔵されたブ
ートコードを読み出す。以後、ブートストラッパ５２は
読み出されたブートコードを内部ＲＡＭ５３にロードす
る。システム初期化信号はパワーオン信号またはリセッ
ト信号に応答して生成された信号である。
【００５５】ブートコード内のシステム初期化コードを
実行することによって、システム２０のハードウェアが
初期化される。ブートコード内のコピーループ命令コー
ドを実行することによって、ＣＰＵコア１２はメモリコ
ントローラ５４内に貯蔵されたＯＳを読み出し、そのＯ
Ｓをシステムメモリ１９にロードする。システムメモリ
１９へのＯＳ伝送が完了された後に、システムメモリ１
９からのＯＳが実行される。
実行することによって、システム２０のハードウェアが
初期化される。ブートコード内のコピーループ命令コー
ドを実行することによって、ＣＰＵコア１２はメモリコ
ントローラ５４内に貯蔵されたＯＳを読み出し、そのＯ
Ｓをシステムメモリ１９にロードする。システムメモリ
１９へのＯＳ伝送が完了された後に、システムメモリ１
９からのＯＳが実行される。
【００５６】本発明によるＮＡＮＤフラッシュメモリを
利用したブートシステムの第５実施形態が図７に示され
ている。コントローラ６１はＣＰＵコア１２、ブートス
トラッパ６２、内部システムバス１３、メモリコントロ
ーラ５４及び内部ＲＡＭ６３を含む。内部ＲＡＭ６３が
ブートストラッパ６２の外部に配置されている。
利用したブートシステムの第５実施形態が図７に示され
ている。コントローラ６１はＣＰＵコア１２、ブートス
トラッパ６２、内部システムバス１３、メモリコントロ
ーラ５４及び内部ＲＡＭ６３を含む。内部ＲＡＭ６３が
ブートストラッパ６２の外部に配置されている。
【００５７】ブートストラッパ６２はシステム初期化信
号に応答してＣＰＵコア１２の動作をホールドし、同時
にメモリコントローラ５４のＮＡＮＤインタフェースロ
ジック２８によるＮＡＮＤインタフェース方式を利用し
てＮＡＮＤフラッシュメモリ１８内に貯蔵されたブート
コードを読み出す。以後、ブートストラッパ６２は内部
システムバス１３を通じて内部ＲＡＭ６３に読み出され
たブートコードをロードする。
号に応答してＣＰＵコア１２の動作をホールドし、同時
にメモリコントローラ５４のＮＡＮＤインタフェースロ
ジック２８によるＮＡＮＤインタフェース方式を利用し
てＮＡＮＤフラッシュメモリ１８内に貯蔵されたブート
コードを読み出す。以後、ブートストラッパ６２は内部
システムバス１３を通じて内部ＲＡＭ６３に読み出され
たブートコードをロードする。
【００５８】本発明によるＮＡＮＤフラッシュメモリを
利用したブートシステムの第６実施形態が図８に示され
ている。コントローラ７１はＣＰＵコア１２、ローカル
バス７５、キャッシュメモリ７３、ラッパ７２、内部シ
ステムバス１３、メモリコントローラ５４及びブートス
トラッパ７４を含む。ラッパ７２はソフトウェアプログ
ラムまたはハードウェアであることが望ましい。これは
キャッシュメモリ７３への、またはそれからのアクセス
を選択的に制御するために実行される。キャッシュメモ
リ７３は種々使用されたデータを一時的に貯蔵するため
にＣＰＵコア１２に隣接して配置される。キャッシュメ
モリ７３のアクセス時間は図７の内部ＲＡＭのそれより
さらに短い。
利用したブートシステムの第６実施形態が図８に示され
ている。コントローラ７１はＣＰＵコア１２、ローカル
バス７５、キャッシュメモリ７３、ラッパ７２、内部シ
ステムバス１３、メモリコントローラ５４及びブートス
トラッパ７４を含む。ラッパ７２はソフトウェアプログ
ラムまたはハードウェアであることが望ましい。これは
キャッシュメモリ７３への、またはそれからのアクセス
を選択的に制御するために実行される。キャッシュメモ
リ７３は種々使用されたデータを一時的に貯蔵するため
にＣＰＵコア１２に隣接して配置される。キャッシュメ
モリ７３のアクセス時間は図７の内部ＲＡＭのそれより
さらに短い。
【００５９】キャッシュメモリ７３が内部システムバス
１３を通じてアクセスされる場合に、ブートストラッパ
７４はシステム初期化信号に応答してＣＰＵコア１２の
動作を遅延、またはホールドし、同時に、ＮＡＮＤイン
タフェースロジック２８によるＮＡＮＤインタフェース
方式を利用してＮＡＮＤフラッシュメモリ１８内に貯蔵
されたブートコードを読み出す。以後、ブートストラッ
パ７４は内部システムバス１３を通じてキャッシュメモ
リ７３に読み出されたブートコードを書き込む。
１３を通じてアクセスされる場合に、ブートストラッパ
７４はシステム初期化信号に応答してＣＰＵコア１２の
動作を遅延、またはホールドし、同時に、ＮＡＮＤイン
タフェースロジック２８によるＮＡＮＤインタフェース
方式を利用してＮＡＮＤフラッシュメモリ１８内に貯蔵
されたブートコードを読み出す。以後、ブートストラッ
パ７４は内部システムバス１３を通じてキャッシュメモ
リ７３に読み出されたブートコードを書き込む。
【００６０】キャッシュメモリ７３がローカルバス７５
を通じてアクセスされる場合に、ブートストラッパ７４
はシステム初期化信号に応答してＣＰＵコア１２の動作
をホールドし、同時に、ＮＡＮＤインタフェースロジッ
ク２８を利用してＮＡＮＤフラッシュメモリ１８内に貯
蔵されたブートコードを読み出す。以後、ブートストラ
ッパ７４はラッパ（ｗｒａｐｐｅｒ）７２及びローカル
バス７５を通じてキャッシュメモリ７３内に読み出され
たブートコードを書き込む。本発明によるブートシステ
ムを利用したシステムブーティング動作はより速く行わ
れ、その理由は、キャッシュメモリ７３のアクセス時間
がさらに短いからである。
を通じてアクセスされる場合に、ブートストラッパ７４
はシステム初期化信号に応答してＣＰＵコア１２の動作
をホールドし、同時に、ＮＡＮＤインタフェースロジッ
ク２８を利用してＮＡＮＤフラッシュメモリ１８内に貯
蔵されたブートコードを読み出す。以後、ブートストラ
ッパ７４はラッパ（ｗｒａｐｐｅｒ）７２及びローカル
バス７５を通じてキャッシュメモリ７３内に読み出され
たブートコードを書き込む。本発明によるブートシステ
ムを利用したシステムブーティング動作はより速く行わ
れ、その理由は、キャッシュメモリ７３のアクセス時間
がさらに短いからである。
【００６１】本発明によるＮＡＮＤフラッシュメモリを
利用したブートシステムの第７実施形態が図９に示され
ている。コントローラ８１はキャッシュメモリ７３とブ
ートストラッパ７４との間でデータを伝達するための第
２ローカルバス８２を含む。図９のブートストラッパ７
４は図８のブートストラッパと同一の方式で動作する。
利用したブートシステムの第７実施形態が図９に示され
ている。コントローラ８１はキャッシュメモリ７３とブ
ートストラッパ７４との間でデータを伝達するための第
２ローカルバス８２を含む。図９のブートストラッパ７
４は図８のブートストラッパと同一の方式で動作する。
【００６２】ブートストラッパ７４はシステム初期化信
号に応答してＣＰＵコア１２の動作をホールドし、同時
に、メモリコントローラ５４のＮＡＮＤインタフェース
ロジック２８を利用してＮＡＮＤフラッシュメモリ１８
内に貯蔵されたブートコードを読み出す。以後、ブート
ストラッパ７４はバス８２を通じてキャッシュメモリ７
３内に読み出されたブートコードを書き込（コピー、ロ
ード及び伝送）む。キャッシュメモリ７３にブートコー
ドを貯蔵した後に、次の動作はバス８２が使用されるこ
とを除いては図６の説明と同一である。
号に応答してＣＰＵコア１２の動作をホールドし、同時
に、メモリコントローラ５４のＮＡＮＤインタフェース
ロジック２８を利用してＮＡＮＤフラッシュメモリ１８
内に貯蔵されたブートコードを読み出す。以後、ブート
ストラッパ７４はバス８２を通じてキャッシュメモリ７
３内に読み出されたブートコードを書き込（コピー、ロ
ード及び伝送）む。キャッシュメモリ７３にブートコー
ドを貯蔵した後に、次の動作はバス８２が使用されるこ
とを除いては図６の説明と同一である。
【００６３】本発明によるＮＡＮＤフラッシュメモリを
利用したブートシステムの第８実施形態が図１０に示さ
れている。コントローラ９１はＣＰＵコア１２、ローカ
ルバス７５、キャッシュメモリ７３、ラッパ７２、内部
システムバス１３、メモリコントローラ５４及びキャッ
シュ及びブートストラッパ９２を含む。キャッシュ及び
ブートストラッパ９２は内蔵されたキャッシュメモリを
有するブートストラッパである。
利用したブートシステムの第８実施形態が図１０に示さ
れている。コントローラ９１はＣＰＵコア１２、ローカ
ルバス７５、キャッシュメモリ７３、ラッパ７２、内部
システムバス１３、メモリコントローラ５４及びキャッ
シュ及びブートストラッパ９２を含む。キャッシュ及び
ブートストラッパ９２は内蔵されたキャッシュメモリを
有するブートストラッパである。
【００６４】キャッシュ及びブートストラッパ９２はシ
ステム初期化信号に応答してＣＰＵコア１２の動作をホ
ールドし、同時に、ＮＡＮＤフラッシュメモリ１８内に
貯蔵されたブートコードを読み出す。以後、キャッシュ
及びブートストラッパ９２は内部システムバス１３を通
じてストラッパ９２内のキャッシュメモリに読み出され
たブートコードを書き込む。また、ラッパ７２はローカ
ルバス７５を通じてブートコードをロードするように設
定される。
ステム初期化信号に応答してＣＰＵコア１２の動作をホ
ールドし、同時に、ＮＡＮＤフラッシュメモリ１８内に
貯蔵されたブートコードを読み出す。以後、キャッシュ
及びブートストラッパ９２は内部システムバス１３を通
じてストラッパ９２内のキャッシュメモリに読み出され
たブートコードを書き込む。また、ラッパ７２はローカ
ルバス７５を通じてブートコードをロードするように設
定される。
【００６５】本発明によるＮＡＮＤフラッシュメモリを
利用したブートシステムの第９実施形態が図１１に示さ
れている。コントローラ１０１はＣＰＵコア１２、メモ
リコントローラ５４、コピーロジックブロック１０５、
内部システムバス１３及びオプションピン１０６を含
む。オプションピンは電源電圧ＶＣＣまたは接地電圧Ｇ
ＮＤに選択的に連結される。本発明の実施形態によれ
ば、コントローラ１０１はシステムメモリ１９内のモー
ドレジスタＭＲＳ（図示せず）を設定することによっ
て、システムメモリが初期化される初期化動作を実行す
る。ＭＲＳはオプションピン１０６を使用して設定され
る。ＭＲＳは使用されるシステムメモリ１９の動作モー
ド（例えば、ＣＡＳレイターンシまたはバストの長さ）
に予め設定される。例えば、ＮＡＮＤフラッシュメモリ
内で一回にシステムメモリ１９にロードされるデータの
大きさはバーストの長さに従って決められる。コピーロ
ジックブロック１０５はＯＳのようなデータまたはＮＡ
ＮＤフラッシュメモリ１８に貯蔵された一般的なデータ
をシステムメモリ１９にコピーする動作を指示し、コン
トローラ１０１で使用される一連の命令を含む。この実
施形態によれば、ブートコードは不要であり、ＮＡＮＤ
フラッシュメモリ１８に貯蔵される必要がない。ＣＰＵ
コア１２の動作は、システム初期化信号に応答してホー
ルドされる。同時に、コピーロジックブロック１０５は
ＯＳのようなデータとＮＡＮＤフラッシュメモリ１８で
読み出されたデータをシステムメモリ１９に貯蔵するよ
うに設定される。コピー動作が完了された後に、ＣＰＵ
コア１２は活性化され、システムメモリ１９内のＯＳが
実行される。システム２０はその次にＯＳに応答して駆
動される。
利用したブートシステムの第９実施形態が図１１に示さ
れている。コントローラ１０１はＣＰＵコア１２、メモ
リコントローラ５４、コピーロジックブロック１０５、
内部システムバス１３及びオプションピン１０６を含
む。オプションピンは電源電圧ＶＣＣまたは接地電圧Ｇ
ＮＤに選択的に連結される。本発明の実施形態によれ
ば、コントローラ１０１はシステムメモリ１９内のモー
ドレジスタＭＲＳ（図示せず）を設定することによっ
て、システムメモリが初期化される初期化動作を実行す
る。ＭＲＳはオプションピン１０６を使用して設定され
る。ＭＲＳは使用されるシステムメモリ１９の動作モー
ド（例えば、ＣＡＳレイターンシまたはバストの長さ）
に予め設定される。例えば、ＮＡＮＤフラッシュメモリ
内で一回にシステムメモリ１９にロードされるデータの
大きさはバーストの長さに従って決められる。コピーロ
ジックブロック１０５はＯＳのようなデータまたはＮＡ
ＮＤフラッシュメモリ１８に貯蔵された一般的なデータ
をシステムメモリ１９にコピーする動作を指示し、コン
トローラ１０１で使用される一連の命令を含む。この実
施形態によれば、ブートコードは不要であり、ＮＡＮＤ
フラッシュメモリ１８に貯蔵される必要がない。ＣＰＵ
コア１２の動作は、システム初期化信号に応答してホー
ルドされる。同時に、コピーロジックブロック１０５は
ＯＳのようなデータとＮＡＮＤフラッシュメモリ１８で
読み出されたデータをシステムメモリ１９に貯蔵するよ
うに設定される。コピー動作が完了された後に、ＣＰＵ
コア１２は活性化され、システムメモリ１９内のＯＳが
実行される。システム２０はその次にＯＳに応答して駆
動される。
【００６６】そのような装置１００において、システム
メモリ１９を初期化するためのシステム初期化動作は、
オプションピン１０６の連結情報に従って完了される。
ブートコードをコントローラにコピーする動作が除去さ
れたので、システムブーティング速度が向上する。
メモリ１９を初期化するためのシステム初期化動作は、
オプションピン１０６の連結情報に従って完了される。
ブートコードをコントローラにコピーする動作が除去さ
れたので、システムブーティング速度が向上する。
【００６７】本発明によるＮＡＮＤフラッシュメモリを
利用したブートシステムの第１０実施形態が図１２に示
されている。コントローラ１１０はＣＰＵコア１２、メ
モリコントローラ５４、内部システムバス１３及びＲＯ
Ｍブロック１１５を含む。ここで、ＲＯＭブロック１１
５は図１１のコピーロジックブロック１０５を代替す
る。システム初期化コード及びＮＡＮＤフラッシュメモ
リ１８に貯蔵されたデータがシステムメモリ１９にコピ
ーされるようにする命令を含むＲＯＭデータはＲＯＭブ
ロック１１５に予め貯蔵される。ＲＯＭブロック１１５
はマスクＲＯＭ、フラッシュメモリまたはそのようなも
のを含むものが望ましい。
利用したブートシステムの第１０実施形態が図１２に示
されている。コントローラ１１０はＣＰＵコア１２、メ
モリコントローラ５４、内部システムバス１３及びＲＯ
Ｍブロック１１５を含む。ここで、ＲＯＭブロック１１
５は図１１のコピーロジックブロック１０５を代替す
る。システム初期化コード及びＮＡＮＤフラッシュメモ
リ１８に貯蔵されたデータがシステムメモリ１９にコピ
ーされるようにする命令を含むＲＯＭデータはＲＯＭブ
ロック１１５に予め貯蔵される。ＲＯＭブロック１１５
はマスクＲＯＭ、フラッシュメモリまたはそのようなも
のを含むものが望ましい。
【００６８】システム初期化信号に応答して、ＣＰＵコ
ア１２は活性化され、ＲＯＭブロック１１５に含まれた
システム初期化コードに従って初期化動作を実行し、Ｎ
ＡＮＤフラッシュメモリ１８に貯蔵されたＯＳまたは一
般的なデータをシステムメモリ１９にコピーする。コピ
ー動作が完了された後に、ＣＰＵコア１２は活性化さ
れ、システムメモリ１９内のＯＳが実行される。すなわ
ち、ブーティング動作が終了される時に、システム１１
０はＯＳに応答して駆動される。
ア１２は活性化され、ＲＯＭブロック１１５に含まれた
システム初期化コードに従って初期化動作を実行し、Ｎ
ＡＮＤフラッシュメモリ１８に貯蔵されたＯＳまたは一
般的なデータをシステムメモリ１９にコピーする。コピ
ー動作が完了された後に、ＣＰＵコア１２は活性化さ
れ、システムメモリ１９内のＯＳが実行される。すなわ
ち、ブーティング動作が終了される時に、システム１１
０はＯＳに応答して駆動される。
【００６９】本発明によるＮＡＮＤフラッシュメモリを
利用したブートシステムの第１１実施形態が図１３に示
されている。システム１２０はコントローラ１２１、ブ
ートストラッパ２５、ＮＡＮＤフラッシュメモリ１８及
びシステムメモリ１９を含む。コントローラ１２１はＣ
ＰＵコア１２、内部システムバス１３及びメモリコント
ローラ１４を有する。本発明によれば、ブートストラッ
パ２５はコントローラ１２１の外部に配置され、システ
ムバス１７を通じてコントローラ１２１に選択的に連結
される。
利用したブートシステムの第１１実施形態が図１３に示
されている。システム１２０はコントローラ１２１、ブ
ートストラッパ２５、ＮＡＮＤフラッシュメモリ１８及
びシステムメモリ１９を含む。コントローラ１２１はＣ
ＰＵコア１２、内部システムバス１３及びメモリコント
ローラ１４を有する。本発明によれば、ブートストラッ
パ２５はコントローラ１２１の外部に配置され、システ
ムバス１７を通じてコントローラ１２１に選択的に連結
される。
【００７０】ＣＰＵコア１２の動作は、システム初期化
信号に応答してホールドされ、ブートストラッパ２５は
同時にＮＡＮＤフラッシュメモリ１８内のブートコード
をシステムバス１７を通じてＲＡＭ２６にロードする。
ブートコードを内部ＲＡＭ２６に貯蔵した後に、次の動
作は図２で説明したことと同一である。
信号に応答してホールドされ、ブートストラッパ２５は
同時にＮＡＮＤフラッシュメモリ１８内のブートコード
をシステムバス１７を通じてＲＡＭ２６にロードする。
ブートコードを内部ＲＡＭ２６に貯蔵した後に、次の動
作は図２で説明したことと同一である。
【００７１】本発明によるＮＡＮＤフラッシュメモリを
利用したブートシステムの第１２実施形態が図１４に示
されている。システム１３０はコントローラ１３１、フ
ラッシュメモリ１３５、システムメモリ１９及びシステ
ムバス１７を含む。コントローラ１３１はＣＰＵコア１
２、ＮＯＲインタフェースロジック２９を有する第１メ
モリコントローラ１３３、ＮＡＮＤインタフェースロジ
ックを有する第２メモリコントローラ１３４、選択回路
１３６及びオプションピン１３２を有する。第１及び第
２メモリコントローラ１３３、１３４はフラッシュメモ
リ１３５の種類に従って選択回路１３６によってシステ
ムバス１７に選択的に連結される。オプションピン１３
２は電源電圧ＶＣまたは接地電圧ＧＮＤに連結される。
第１メモリコントローラ１３３または第２メモリコント
ローラ１３４はオプションピン１３２が電源電圧ＶＣＣ
または接地電圧ＧＮＤに連結されたか否かを知らせる連
結情報に従って選択的に活性化される。
利用したブートシステムの第１２実施形態が図１４に示
されている。システム１３０はコントローラ１３１、フ
ラッシュメモリ１３５、システムメモリ１９及びシステ
ムバス１７を含む。コントローラ１３１はＣＰＵコア１
２、ＮＯＲインタフェースロジック２９を有する第１メ
モリコントローラ１３３、ＮＡＮＤインタフェースロジ
ックを有する第２メモリコントローラ１３４、選択回路
１３６及びオプションピン１３２を有する。第１及び第
２メモリコントローラ１３３、１３４はフラッシュメモ
リ１３５の種類に従って選択回路１３６によってシステ
ムバス１７に選択的に連結される。オプションピン１３
２は電源電圧ＶＣまたは接地電圧ＧＮＤに連結される。
第１メモリコントローラ１３３または第２メモリコント
ローラ１３４はオプションピン１３２が電源電圧ＶＣＣ
または接地電圧ＧＮＤに連結されたか否かを知らせる連
結情報に従って選択的に活性化される。
【００７２】本発明によれば、フラッシュメモリ１３５
はＮＯＲフラッシュメモリ、ＮＡＮＤフラッシュメモリ
または他の形態のメモリである。ＮＯＲフラッシュメモ
リがフラッシュメモリ１３５として使用されれば、第１
メモリコントローラ１３３はＮＯＲインタフェースロジ
ック２９とシステムバス１７を通じてＮＯＲフラッシュ
メモリに連結される。この場合に、第１メモリコントロ
ーラ１３３は第１メモリコントローラ１３３内の一般的
なＮＯＲインタフェース方式を使用してシステムバス１
７をＮＯＲフラッシュメモリと相互連結する。したがっ
て、システム１３０のコントローラ１３１はＮＯＲフラ
ッシュメモリのデータ（例えば、ブートコード、ＯＳ及
び一般的なデータ）を容易にアクセスすることができ
る。ＮＡＮＤフラッシュメモリがフラッシュメモリ１３
５として使用されれば、第２メモリコントローラ１３４
はＮＡＮＤインタフェースロジック２８とシステムバス
１７を通じてＮＡＮＤフラッシュメモリに連結される。
この場合に、第２メモリコントローラ１３４はＮＡＮＤ
インタフェース方式を利用して、図２乃至図１３で説明
した過程に従って、システムバス１７をＮＡＮＤフラッ
シュメモリと相互連結する。結果的に、システム１３０
のコントローラ１３１はフラッシュメモリ１３５の種類
に関係なしに、データ（例えば、ブートコード、ＯＳ及
び一般的なデータ）をアクセスすることができる。
はＮＯＲフラッシュメモリ、ＮＡＮＤフラッシュメモリ
または他の形態のメモリである。ＮＯＲフラッシュメモ
リがフラッシュメモリ１３５として使用されれば、第１
メモリコントローラ１３３はＮＯＲインタフェースロジ
ック２９とシステムバス１７を通じてＮＯＲフラッシュ
メモリに連結される。この場合に、第１メモリコントロ
ーラ１３３は第１メモリコントローラ１３３内の一般的
なＮＯＲインタフェース方式を使用してシステムバス１
７をＮＯＲフラッシュメモリと相互連結する。したがっ
て、システム１３０のコントローラ１３１はＮＯＲフラ
ッシュメモリのデータ（例えば、ブートコード、ＯＳ及
び一般的なデータ）を容易にアクセスすることができ
る。ＮＡＮＤフラッシュメモリがフラッシュメモリ１３
５として使用されれば、第２メモリコントローラ１３４
はＮＡＮＤインタフェースロジック２８とシステムバス
１７を通じてＮＡＮＤフラッシュメモリに連結される。
この場合に、第２メモリコントローラ１３４はＮＡＮＤ
インタフェース方式を利用して、図２乃至図１３で説明
した過程に従って、システムバス１７をＮＡＮＤフラッ
シュメモリと相互連結する。結果的に、システム１３０
のコントローラ１３１はフラッシュメモリ１３５の種類
に関係なしに、データ（例えば、ブートコード、ＯＳ及
び一般的なデータ）をアクセスすることができる。
【００７３】本発明によるフラッシュメモリ内に貯蔵さ
れたブートコードをローディングする手順を示すフロー
チャートが図１５に示されている。図２乃至図１３を参
照すれば、各図面に示したブートストラッパの初期状態
は遊休状態（ｉｄｌｅ ｓｔａｔｅ）である（１５０段
階）。
れたブートコードをローディングする手順を示すフロー
チャートが図１５に示されている。図２乃至図１３を参
照すれば、各図面に示したブートストラッパの初期状態
は遊休状態（ｉｄｌｅ ｓｔａｔｅ）である（１５０段
階）。
【００７４】システム初期化信号に応答して、ブートス
トラッパはフラッシュメモリのページの大きさ、密度及
びデータの幅を検出し、同時に、システムのＣＰＵをホ
ールドするために制御信号を出力する。または、システ
ムはブートコードが内部ＲＡＭにロードされるまでＣＰ
Ｕをホールドさせるためのディレーを使用する（１５１
段階）。
トラッパはフラッシュメモリのページの大きさ、密度及
びデータの幅を検出し、同時に、システムのＣＰＵをホ
ールドするために制御信号を出力する。または、システ
ムはブートコードが内部ＲＡＭにロードされるまでＣＰ
Ｕをホールドさせるためのディレーを使用する（１５１
段階）。
【００７５】ブートストラッパは図３で説明した方法に
従って、フラッシュメモリ内に貯蔵されたブートコード
をページ段位に読み出し、読み出されたデータを所定の
バスまたはインタフェースを通じて、コントローラの内
部に、または外部に位置した内部ＲＡＭにロードする
（１５２段階）。
従って、フラッシュメモリ内に貯蔵されたブートコード
をページ段位に読み出し、読み出されたデータを所定の
バスまたはインタフェースを通じて、コントローラの内
部に、または外部に位置した内部ＲＡＭにロードする
（１５２段階）。
【００７６】１５３段階、ブートストラッパはロードさ
れたブートコードの伝送大きさを検出する。伝送の大き
さが‘０’であれば、手順は１５２段階に戻す。
れたブートコードの伝送大きさを検出する。伝送の大き
さが‘０’であれば、手順は１５２段階に戻す。
【００７７】伝送の大きさが‘０’であれば、すなわ
ち、フラッシュメモリに貯蔵されたブートコードが全部
内部ＲＡＭにロードされれば、ブートストラッパはブー
トコードをロードすることを終了し、システムのＣＰＵ
を活性化させる（１５４段階）。
ち、フラッシュメモリに貯蔵されたブートコードが全部
内部ＲＡＭにロードされれば、ブートストラッパはブー
トコードをロードすることを終了し、システムのＣＰＵ
を活性化させる（１５４段階）。
【００７８】システムブーティング方法によると、フラ
ッシュメモリに貯蔵されたブートコードはＣＰＵコアが
動作する前に、コントローラ内に、または外部に位置し
た内部ＲＡＭにロードされる。内部ＲＡＭに貯蔵された
ブートコードによって、フラッシュメモリに貯蔵された
所定のＯＳが外部システムメモリ１９にコピーされる。
コピー動作が完了された後に、システムメモリ１９内の
ＯＳが実行される。
ッシュメモリに貯蔵されたブートコードはＣＰＵコアが
動作する前に、コントローラ内に、または外部に位置し
た内部ＲＡＭにロードされる。内部ＲＡＭに貯蔵された
ブートコードによって、フラッシュメモリに貯蔵された
所定のＯＳが外部システムメモリ１９にコピーされる。
コピー動作が完了された後に、システムメモリ１９内の
ＯＳが実行される。
【００７９】ＯＳと関連したすべてのプログラム、ファ
イルまたはデータがシステムメモリ１９にロードされた
後に、システムはシステムメモリ１９内のＯＳによって
駆動される。
イルまたはデータがシステムメモリ１９にロードされた
後に、システムはシステムメモリ１９内のＯＳによって
駆動される。
【００８０】以上、本発明による回路の構成及び動作を
上述の説明及び図面に従って示したが、これは例を挙げ
て説明したことに過ぎず、本発明の技術的思想及び範囲
を逸脱しない範囲内で多様な変化及び変更が可能なこと
はもちろんである。
上述の説明及び図面に従って示したが、これは例を挙げ
て説明したことに過ぎず、本発明の技術的思想及び範囲
を逸脱しない範囲内で多様な変化及び変更が可能なこと
はもちろんである。
【００８１】
【発明の効果】本発明の実施形態によれば、ＮＡＮＤフ
ラッシュメモリ１８内に貯蔵されたブートコードを内部
ＲＡＭ２６にコピーし、その次に、ＯＳをシステムメモ
リ１９に伝達することによって実行されるブーティング
動作は単一のＮＡＮＤインタフェースを通じて行われ
る。図１のシステムで見られたように、二段インタフェ
ース方式すなわち、ＮＡＮＤインタフェース方式とＮＯ
Ｒインタフェース方式）と比較する時に、本発明による
システムのブーティング速度をより速く実現することが
できる。
ラッシュメモリ１８内に貯蔵されたブートコードを内部
ＲＡＭ２６にコピーし、その次に、ＯＳをシステムメモ
リ１９に伝達することによって実行されるブーティング
動作は単一のＮＡＮＤインタフェースを通じて行われ
る。図１のシステムで見られたように、二段インタフェ
ース方式すなわち、ＮＡＮＤインタフェース方式とＮＯ
Ｒインタフェース方式）と比較する時に、本発明による
システムのブーティング速度をより速く実現することが
できる。
【図１】 一般的なＮＡＮＤフラッシュメモリを有する
コンピューティングシステムを示す図面。
コンピューティングシステムを示す図面。
【図２】 本発明の望ましい実施形態によるＮＡＮＤフ
ラッシュメモリを利用したシステムを示す図面。
ラッシュメモリを利用したシステムを示す図面。
【図３】 フラッシュメモリからのブートコードを伝達
する過程を説明するためのタイミング図。
する過程を説明するためのタイミング図。
【図４】 本発明によるコンピューティングシステムの
他の実施形態。
他の実施形態。
【図５】 本発明によるコンピューティングシステムの
また他の実施形態。
また他の実施形態。
【図６】 本発明によるコンピューティングシステムの
また他の実施形態。
また他の実施形態。
【図７】 本発明によるコンピューティングシステムの
また他の実施形態。
また他の実施形態。
【図８】 本発明によるコンピューティングシステムの
また他の実施形態。
また他の実施形態。
【図９】 本発明によるコンピューティングシステムの
また他の実施形態。
また他の実施形態。
【図１０】 本発明によるコンピューティングシステム
のまた他の実施形態。
のまた他の実施形態。
【図１１】 本発明によるコンピューティングシステム
のまた他の実施形態。
のまた他の実施形態。
【図１２】 本発明によるコンピューティングシステム
のまた他の実施形態。
のまた他の実施形態。
【図１３】 本発明によるコンピューティングシステム
のまた他の実施形態。
のまた他の実施形態。
【図１４】 本発明によるコンピューティングシステム
のまた他の実施形態。
のまた他の実施形態。
【図１５】 本発明によるフラッシュメモリ内に貯蔵さ
れたブートコードをローディングする手順を示すフロー
チャートである。
れたブートコードをローディングする手順を示すフロー
チャートである。
１２ ＣＰＵコア
１３ 内部システムバス
１４ メモリコントローラ
１７ システムバス
１８ ＮＡＮＤフラッシュメモリ
１９ システムメモリ
２０ システム
２１ コントローラ
２５ ブートストラッパ
２６ 内部ＲＡＭ
２７ インタフェース
２８ ＮＡＮＤインタフェースロジック
フロントページの続き
(72)発明者 崔 永準
大韓民国京畿道城南市盆唐区金谷洞142番
地 チョンソルタウン814−1802
(72)発明者 権 錫千
大韓民国京畿道城南市盆唐区亭子洞122
サンロクタウンウォソンアパートメント
325棟801号
Ｆターム(参考） 5B060 AA18 MM02
5B076 AA01 BB12
Claims (40)
- 【請求項１】 ＣＰＵコア、システムメモリ、前記ＣＰ
Ｕコア及び前記システムメモリ間のデータ通信のために
インタフェースを有するシステムにおいて、 少なくともブートコードを貯蔵するＮＡＮＤフラッシュ
メモリと、 前記ＮＡＮＤフラッシュメモリへの制御信号伝送を制御
し、前記ＮＡＮＤフラッシュメモリからのブートコード
を前記インタフェースを通じて受け入れるブートストラ
ッパと、 前記ＮＡＮＤフラッシュメモリからアクセスされた前記
ブートコードを貯蔵するＲＡＭとを含み、 システムブーティング動作は前記ＣＰＵコアによって前
記ＲＡＭから前記ブートコードを読み出す動作を含むこ
とを特徴とするシステム。 - 【請求項２】 前記ブートコードはシステム初期化プロ
グラムとコピー命令プログラムを含むことを特徴とする
請求項１に記載のシステム。 - 【請求項３】 前記ブートストラッパは前記ＮＡＮＤフ
ラッシュメモリをインタフェースするためにＮＡＮＤイ
ンタフェースロジックを含むことを特徴とする請求項１
に記載のシステム。 - 【請求項４】 前記ブートストラッパは前記ブートコー
ドを貯蔵するためのＲＡＭを含むことを特徴とする請求
項１に記載のシステム。 - 【請求項５】 前記ＲＡＭは前記ブートストラッパの外
部に位置することを特徴とする請求項１に記載のシステ
ム。 - 【請求項６】 前記ブートコードが前記ＲＡＭに貯蔵さ
れるまで前記ＣＰＵコアの動作を遅延させるディレーを
さらに含むことを特徴とする請求項１に記載のシステ
ム。 - 【請求項７】 前記ディレーは前記ブートストラッパで
実現されることを特徴とする請求項６に記載のシステ
ム。 - 【請求項８】 前記インタフェースはメモリコントロー
ラで実現されることを特徴とする請求項１に記載のシス
テム。 - 【請求項９】 前記メモリコントローラはＮＡＮＤイン
タフェースロジックを含むことを特徴とする請求項８に
記載のシステム。 - 【請求項１０】 前記ブートストラッパは前記ブートコ
ードを貯蔵するための前記ＲＡＭを含むことを特徴とす
る請求項９に記載のシステム。 - 【請求項１１】 前記ＲＡＭは前記ブートストラッパの
外部に位置することを特徴とする請求項９に記載のシス
テム。 - 【請求項１２】 前記ＲＡＭは第１ローカルバスを通じ
て前記ＣＰＵコアに連結されたキャッシュメモリである
ことを特徴とする請求項１に記載のシステム。 - 【請求項１３】 前記ブートストラッパを前記キャッシ
ュメモリに連結するためのラッパをさらに含むことを特
徴とする請求項１２に記載のシステム。 - 【請求項１４】 前記ブートストラッパを前記キャッシ
ュメモリに直接連結するための第２ローカルバスをさら
に含むことを特徴とする請求項１２に記載のシステム。 - 【請求項１５】 前記インタフェースはメモリコントロ
ーラで実現されることを特徴とする請求項１４に記載の
システム。 - 【請求項１６】 前記メモリコントローラはＮＡＮＤイ
ンタフェースロジックを含むことを特徴とする請求項１
４に記載のシステム。 - 【請求項１７】 前記ブートストラッパは前記ブートコ
ードを貯蔵するための前記ＲＡＭを含み、前記ＲＡＭは
ローカルバスを通じて前記ＣＰＵコアに連結されたキャ
ッシュメモリであることを特徴とする請求項１に記載の
システム。 - 【請求項１８】 前記インタフェースとシステムバスを
通じて前記ＮＡＮＤフラッシュメモリと前記システムを
制御するためのメモリコントローラとをさらに含み、前
記インタフェースは前記メモリコントローラと前記ブー
トストラッパによってシステムバスが同時にアクセスさ
れることを防止するための手段を含むことを特徴とする
請求項１に記載のシステム。 - 【請求項１９】 前記メモリコントローラはＮＡＮＤイ
ンタフェースロジックを含むことを特徴とする請求項１
８に記載のシステム。 - 【請求項２０】 ＣＰＵコア、システムメモリ、前記Ｃ
ＰＵコア及び前記システムメモリ間のデータ通信のため
のインタフェースを有するシステムにおいて、 少なくともＯＳプログラムを貯蔵するＮＡＮＤフラッシ
ュメモリと、 前記ＮＡＮＤフラッシュメモリに貯蔵されたデータが前
記システムメモリにコピーされるようにするコードを貯
蔵するＲＡＭとを含むことを特徴とするシステム。 - 【請求項２１】 前記ＯＳプログラムは初期化時に、前
記システムメモリにコピーされ、前記ＣＰＵコアーは前
記システムメモリにアクセスすることによって、前記Ｏ
Ｓプログラムを実行することを特徴とする請求項２０に
記載のシステム。 - 【請求項２２】 前記インタフェースとシステムバスを
通じて前記ＮＡＮＤフラッシュメモリと前記システムを
制御するメモリコントローラをさらに含み、前記インタ
フェースは前記メモリコントローラ及びブートストラッ
パによって前記システムバスが同時にアクセスされるこ
と防止する手段を含むことを特徴とする請求項２１に記
載のシステム。 - 【請求項２３】 前記メモリコントローラはＮＡＮＤイ
ンタフェースロジックを含むことを特徴とする請求項２
２に記載のシステム。 - 【請求項２４】 ＣＰＵコア、システムメモリ、前記Ｃ
ＰＵコア及び前記システムメモリ間のデータ通信のため
のインタフェースを有するシステムにおいて、 少なくともブートコードを貯蔵するＮＡＮＤフラッシュ
メモリと、 システムバスを通じて前記ＮＡＮＤフラッシュメモリに
連結され、前記ＮＡＮＤフラッシュメモリから前記ブー
トコードを受け入れるブートストラッパとを含み、 前記ブートストラッパは前記ブートコードを貯蔵するた
めのＲＡＭを含み、システムブーティング動作は前記Ｃ
ＰＵコアによって前記ＲＡＭから前記ブートコードを読
み出す動作を含むことを特徴とする請求項２２に記載の
システム。 - 【請求項２５】 前記インタフェースとシステムバスを
通じて前記ＮＡＮＤフラッシュメモリと前記システムを
制御するメモリコントローラをさらに含み、前記インタ
フェースは前記メモリコントローラ及びブートストラッ
パによって前記システムバスが同時にアクセスされるこ
とを防止する手段を含むことを特徴とする請求項２４に
記載のシステム。 - 【請求項２６】 前記メモリコントローラはＮＡＮＤイ
ンタフェースロジックを含むことを特徴とする請求項２
４に記載のシステム。 - 【請求項２７】 ＣＰＵコア、システムメモリ、前記Ｃ
ＰＵコア及び前記システムメモリ間のデータ通信のため
のインタフェースを有するシステムにおいて、 少なくともＯＳプログラムを貯蔵するＮＡＮＤフラッシ
ュメモリと、 システム初期化信号の入力時に、前記ＯＳプログラムを
前記システムメモリにコピーされるようにするコピーロ
ジック回路とを含み、 前記ＣＰＵコアは前記システムメモリをアクセスするこ
とによって、前記ＯＳプログラムを実行することを特徴
とするシステム。 - 【請求項２８】 前記インタフェースとシステムバスを
通じて前記ＮＡＮＤフラッシュメモリと前記システムを
制御するメモリコントローラをさらに含み、前記インタ
フェースは前記メモリコントローラ及びブートストラッ
パによって前記システムバスが同時にアクセスされるこ
とを防止する手段を含むことを特徴とする請求項２７に
記載のシステム。 - 【請求項２９】 前記メモリコントローラはＮＡＮＤイ
ンタフェースロジックを含むことを特徴とする請求項２
８に記載のシステム。 - 【請求項３０】 ＣＰＵコア、システムメモリ、前記Ｃ
ＰＵコア及び前記システムメモリ間のデータ通信のため
のインタフェースを有するシステムにおいて、 少なくともブートコードを貯蔵するフラッシュメモリ
と、 前記フラッシュメモリへの制御信号伝送を制御し、前記
インタフェースを通じて前記フラッシュメモリから前記
ブートコードを受け入れるブートストラッパと、 前記フラッシュメモリを選択的に制御する第１及び第２
メモリコントローラと、 フラッシュメモリの種類に従って前記第１及び第２メモ
リコントローラのうち一つの動作を選択する選択器とを
含むことを特徴とするシステム。 - 【請求項３１】 前記フラッシュメモリはＮＯＲ及びＮ
ＡＮＤフラッシュメモリのうち一つであることを特徴と
する請求項３０に記載のシステム。 - 【請求項３２】 前記第１メモリコントローラはＮＯＲ
インタフェースロジックを含み、前記第２メモリコント
ローラはＮＡＮＤインタフェースロジックを含むことを
特徴とする請求項３１に記載のシステム。 - 【請求項３３】 前記フラッシュメモリから入力された
前記ブートコードを貯蔵するＲＡＭをさらに含むことを
特徴とする請求項３０に記載のシステム。 - 【請求項３４】 前記選択器は前記第１及び第２メモリ
コントローラのうち一つの動作を選択するための選択ピ
ンを含むことを特徴とする請求項３０に記載のシステ
ム。 - 【請求項３５】 ＣＰＵコア、システムメモリ及びメモ
リコントローラを有するコンピューティング装置を駆動
する方法において、 ＮＡＮＤフラッシュメモリにブートコードを予め貯蔵す
る段階と、 システム初期化信号を受け入れる段階と、 前記ブートコードを前記ＮＡＮＤフラッシュメモリから
ＲＡＭに伝達する段階と、 前記ＣＰＵコアが前記ＲＡＭに貯蔵された前記ブートコ
ードを実行するようにする段階とを含むことを特徴とす
る方法。 - 【請求項３６】 前記システム初期化信号の入力時に、
前記ブートコードを前記ＮＡＮＤフラッシュメモリから
前記ＲＡＭに伝達する段階が完了されるまで前記ＣＰＵ
コアの実行をホールドさせる段階をさらに含むことを特
徴とする請求項３５に記載の方法。 - 【請求項３７】 ＣＰＵコア、システムメモリ及びメモ
リコントローラを有するコンピューティング装置を駆動
する方法において、 少なくとも一つの連結ピンに初期化パラミットを設定す
る段階と、 システム初期化信号を受け入れる段階と、 ＮＡＮＤフラッシュメモリから前記システムメモリにＯ
Ｓプログラムを伝達する段階と、 前記ＣＰＵコアが前記システムメモリからの前記ＯＳプ
ログラムを実行するようにする段階とを含むことを特徴
とする方法。 - 【請求項３８】 前記ＯＳプログラムを実行する以前
に、前記少なくとも一つの連結ピンからの初期化パラミ
ットを利用して前記システムメモリ内のモードレジスタ
を設定する段階をさらに含むことを特徴とする請求項３
７に記載の方法。 - 【請求項３９】 ＣＰＵコア、システムメモリ及びメモ
リコントローラを有するコンピューティング装置を駆動
する方法において、 ＮＡＮＤフラッシュメモリ内にＯＳプログラムを予め貯
蔵する段階と、 前記ＮＡＮＤフラッシュメモリからのデータ伝送を起こ
すための制御データを含むデータをＲＯＭに予め貯蔵す
る段階と、 システム初期化信号を受け入れる段階と、 前記ＲＯＭからの前記制御データを使用して前記ＮＡＮ
ＤフラッシュメモリからのＯＳプログラムが前記システ
ムメモリに伝達されるようにする段階と、 前記ＣＰＵコアが前記システムメモリからの前記ＯＳプ
ログラムを実行するようにする段階とを含むことを特徴
とする方法。 - 【請求項４０】 前記システムの初期化信号の入力時
に、前記ＯＳプログラムを前記ＮＡＮＤフラッシュメモ
リから前記ＲＡＭに伝達する段階が完了されるまで前記
ＣＰＵコアの実行をホールドさせる段階をさらに含むこ
とを特徴とする請求項３９に記載の方法。
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